JP2013021253A - 半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】半導体基板1の厚み方向に貫通する貫通電極4を有する半導体装置の製造方法であって、半導体基板1の第1の面1aから第1孔10を開口する第1の工程と、第1孔10を含む半導体基板1の第1の面1aに絶縁膜2を形成する第2の工程と、半導体基板1の第1の面1aと反対の面である第2の面1bから、少なくとも2つの第1孔10を含んで第1孔10へ貫通する第2孔11を開口する第3の工程と、第2孔11側よりスパッタ法によりシード層3を成膜する第4の工程と、シード層3に金属材料4aをメッキ法により半導体基板1の第1の面1aに達するまで第1孔10を埋める第5の工程と、半導体基板1の第2の面1bを第2孔11の深さ寸法より深く、厚み方向に研削する第6の工程と、を含む。
【選択図】図2
Description
例えば、特許文献1に記載されているように、貫通電極の導電電極をメッキ法により形成する際に、スパッタ法、真空蒸着法などでビアにシード層を形成し、その後、シード層にメッキ工程を実施する。
近年の微細化に伴い、シード層を形成する際に貫通孔が狭小化し、貫通電極として高アスペクト比化している。その為、貫通孔を形成するビア内へのシード層の成膜が困難となり電解メッキに必要なビア内へのシード層の付き回りが確保されず、貫通電極が形成できないという課題があった。
これを説明するために、図5に従来品のビアの断面図、図6に微細化された製品のビアの断面図を示す。図5、図6は製品の貫通電極形成時のシード層を形成した断面図である。
図5に示すように、半導体基板1にビア20が形成され、ビア20の内部には絶縁層2が形成される。そして、絶縁層2を覆って貫通電極を電解メッキにて形成する際のシード層3が形成されている。このように、ビア20の開口が大きい場合、シード層3は貫通電極を形成するビア20の底面まで成膜できている。
これに対してビアの開口が狭小化された場合、図6に示すように、ビア20に成膜されるシード層3が底面まで達することができず、メッキによる貫通電極の形成ができない。
図1は本実施形態の半導体装置の構成を示す断面図である。
シリコンなどの半導体基板1には第1の面1aから第2の面1bへ貫通する第1孔10が設けられ、この第1孔10の内面には絶縁膜2が形成されている。絶縁膜2はSiO2膜にて形成され、半導体基板1の第1の面1aを覆い、第1孔10の内周面に連続して形成されている。
また、半導体基板1の第1孔10の絶縁膜2の上にはシード層3が設けられている。シード層3は半導体基板1の第2の面1b側から第1孔10の途中まで形成されている。シード層3の材料はCu、Auなどの金属膜が用いられる。
そして、第1孔10に金属材料としてCuが充填されて、半導体基板1の第1の面1aから第2の面1bにおよぶ貫通電極4が形成されている。
なお、半導体基板1の第1の面1aまたは第2の面1bに集積回路などの回路を構成してもよい。
図2(a)〜図2(f)は、実施形態1に係る貫通電極の形成プロセスを示す工程図である。
第1孔10の形成方法はフォトレジストを使用しドライエッチングにより実施する。使用するガスはSF6、O2、C4F8、O2などを用いる。
第1孔10の開口径は10〜30μm程度とする。
絶縁膜2は無機材、有機材問わず絶縁性が確保できるものであればよい。
ここではSiO2をCVD法により成膜するものとする。
第2孔11の大きさは、2つ以上の第1孔10を含んで形成しており、ここでは2つの第1孔10を含んでいる。第2孔11の深さは半導体基板1の初期厚みから最終厚みを減じた深さ以下であり、かつ第1孔10まで貫通する深さとする。ここでは200μmとする。
このとき、第1孔10の開口が狭いため、シード層3は第2の面1b側から第1の面1a側に向かう第1孔10の途中まで形成される。
シード層3より半導体基板1の第2の面1b側より第1の面1aに向かいCuメッキが成長する。メッキの初期では、シード層3の周辺から金属材料4aが形成され、主に第1孔10の径方向に金属材料4aが充填される。そして、その後、第1孔10を第1の面1a側から第2の面1bへ向かって金属材料4aが充填される。
メッキ時間は第1孔10を全て充填するまでとする。
さらに、半導体基板1の第2の面1bを研削により薄型化し(第6の工程)、薄型と同時にシード層3、貫通電極4の分割を行う。ここでは最終厚みを100μmとした。
さらに必要により半導体基板1の第1の面1a、第2の面1bにバンプ形成、素子形成などを行ってもよい。
(1)第1孔10の底面へのシード層3の成膜を半導体基板1の第2の面1b側より実施するため、第1孔10の底面へのシード層3の成膜ができ、微小化した貫通電極4の形成が可能になり製品の高精細化、小型化が可能である。
(2)電解メッキにてメッキを成長させる際に第1孔10の第2孔11側からのみメッキが成長するため、第1孔10内へのメッキの形成時のボイドの発生が抑制される効果を得ることができる。
(3)第1工程に開口される第1孔10の大きさは、半導体基板1の第1の面1a側と開口された孔の第2孔11側まで同じ大きさ、または半導体基板1の第1の面1a側より第2孔11側の方が小さいことから、第1孔10への第2孔11側から成膜されたシード層3は第1孔10の第2孔11側へ形成されるという効果が得られる。
(4)高アスペクト比対応が可能であり貫通電極4の形成工程での薄型化するリスクを回避できる。
(5)シード層3のパターニングをなくす事ができるので既存の課題であるシード層のサイドエッチングの発生がなくなり配線幅も確保されるため、信頼性の向上にもつながる。
図3は本実施形態の半導体装置の構成を示す断面図である。
本実施形態は電極パッドが形成された半導体基板に、この電極パッドを含んで貫通電極を形成している点が実施形態1と異なる。
なお、実施形態1と同一の構成部位については、同一の符号を使用する。
この第1孔10の内面には絶縁膜2が形成され、絶縁膜2はSiO2膜にて形成されている。
そして、第1孔10に金属材料としてCuが充填されて、半導体基板1の第1の面1aから第2の面1bにおよぶ貫通電極4が形成されている。さらに、電極パッド5の上部に端子7が形成されている。
なお、端子7の上にバンプなどの接続手段を形成してもよい。
図4(a)〜図4(d)は、実施形態2に係る貫通電極の形成プロセスを示す工程図である。本実施形態に係る貫通電極の製造方法について、これらの図を参照して説明する。なお、実施形態1と同一の構成部位については、同一の符号を使用し、重複する説明は省略する。
電極パッド5表面の絶縁膜2はフォトレジにより開口を形成しドライエッチング法により除去する。
半導体基板1上へ配線パターンを形成してある基板においても貫通電極4を形成することが可能であり、製品形態の拡大化が図れる。
Claims (3)
- 半導体基板の厚み方向に貫通する貫通電極を有する半導体装置の製造方法であって、
前記半導体基板の第1の面から第1孔を開口する第1の工程と、
前記第1孔を含む前記半導体基板の前記第1の面に絶縁膜を形成する第2の工程と、
前記半導体基板の前記第1の面と反対の面である第2の面から、少なくとも2つの前記第1孔を含んで前記第1孔へ貫通する第2孔を開口する第3の工程と、
前記第2孔側よりスパッタ法によりシード層を成膜する第4の工程と、
前記シード層に金属材料をメッキ法により前記半導体基板の第1の面に達するまで前記第1孔を埋める第5の工程と、
前記半導体基板の前記第2の面を前記第2孔の深さ寸法より深く、厚み方向に研削する第6の工程と、を含むことを特徴とする半導体装置の製造方法。 - 前記第4の工程で成膜される前記シード層は、前記半導体基板の前記第2の面及び、前記第2孔の孔内及び前記第1孔の前記第2孔側の孔内に成膜することを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記第1の工程で開口される前記第1孔の大きさは、前記半導体基板の前記第1の面側と開口された孔の前記第2孔側まで同じ大きさ、または前記半導体基板の前記第1の面側より前記第2孔側の方が小さいことを特徴とする請求項1に記載の半導体装置の製造方法。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104952789A (zh) * | 2015-04-29 | 2015-09-30 | 中国电子科技集团公司第三十八研究所 | 一种含高深宽比tsv的转接板的制作方法 |
JP2016122759A (ja) * | 2014-12-25 | 2016-07-07 | キヤノン株式会社 | 貫通配線を有する電子デバイスの作製方法 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002373957A (ja) * | 2001-06-14 | 2002-12-26 | Shinko Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JP2004342991A (ja) * | 2003-05-19 | 2004-12-02 | Seiko Epson Corp | 半導体装置及びその製造方法、回路基板並びに電子機器 |
JP2007005402A (ja) * | 2005-06-21 | 2007-01-11 | Matsushita Electric Works Ltd | 半導体基板への貫通配線の形成方法 |
JP2007516589A (ja) * | 2003-06-20 | 2007-06-21 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 電子デバイス、アセンブリ、電子デバイスの製造方法 |
JP2010507260A (ja) * | 2006-10-17 | 2010-03-04 | キューファー アセット リミテッド. エル.エル.シー. | ウエハのバイア形成 |
-
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002373957A (ja) * | 2001-06-14 | 2002-12-26 | Shinko Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JP2004342991A (ja) * | 2003-05-19 | 2004-12-02 | Seiko Epson Corp | 半導体装置及びその製造方法、回路基板並びに電子機器 |
JP2007516589A (ja) * | 2003-06-20 | 2007-06-21 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 電子デバイス、アセンブリ、電子デバイスの製造方法 |
JP2007005402A (ja) * | 2005-06-21 | 2007-01-11 | Matsushita Electric Works Ltd | 半導体基板への貫通配線の形成方法 |
JP2010507260A (ja) * | 2006-10-17 | 2010-03-04 | キューファー アセット リミテッド. エル.エル.シー. | ウエハのバイア形成 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016122759A (ja) * | 2014-12-25 | 2016-07-07 | キヤノン株式会社 | 貫通配線を有する電子デバイスの作製方法 |
CN104952789A (zh) * | 2015-04-29 | 2015-09-30 | 中国电子科技集团公司第三十八研究所 | 一种含高深宽比tsv的转接板的制作方法 |
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