SE1250374A1 - CTE-anpasad interposer och metod att tillverka en sådan - Google Patents

CTE-anpasad interposer och metod att tillverka en sådan Download PDF

Info

Publication number
SE1250374A1
SE1250374A1 SE1250374A SE1250374A SE1250374A1 SE 1250374 A1 SE1250374 A1 SE 1250374A1 SE 1250374 A SE1250374 A SE 1250374A SE 1250374 A SE1250374 A SE 1250374A SE 1250374 A1 SE1250374 A1 SE 1250374A1
Authority
SE
Sweden
Prior art keywords
interposer
substrate
thermal expansion
wafer
metal
Prior art date
Application number
SE1250374A
Other languages
English (en)
Other versions
SE537874C2 (sv
Inventor
Thorbjoern Ebefors
Daniel Perttu
Original Assignee
Silex Microsystems Ab
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Silex Microsystems Ab filed Critical Silex Microsystems Ab
Priority to SE1250374A priority Critical patent/SE537874C2/sv
Priority to PCT/SE2013/050408 priority patent/WO2013154497A2/en
Priority to US14/391,855 priority patent/US9224681B2/en
Priority to EP13775666.4A priority patent/EP2837026B1/en
Publication of SE1250374A1 publication Critical patent/SE1250374A1/sv
Publication of SE537874C2 publication Critical patent/SE537874C2/sv

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/32—Holders for supporting the complete device in operation, i.e. detachable fixtures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3142—Sealing arrangements between parts, e.g. adhesion promotors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)

Abstract

SAMMANDRAG Uppfinningen avser en halvledarinterposer, innefattande ett substrat (10) av ett halvledarmaterial med en fOrsta sida (FS) och en motsta.ende andra sida (BS). Substratet har atminstone en ledande skivgenomgaende via (18, 28, 27) innefattande metall (27), och aiminstone ett spar (20) anordnat i substratets 10 forsta sida och i substratets halvledarmaterial, vilket spar är fyllt med metall och sammankopplat med den skivgenomgaende vian. De exponerade ytorna av den metallfyllda vian och det metallfyllda sparet (18, 27) ligger vasentligen i plan med substratytan pa substratets fOrsta yta. Utmdrkande f6r interposern ãr att den totala varmeexpansionskoefficienten fOr interposern som helhet har ett varde mellan i) vardet fOr den termiska expansionskoefficienten for en forsta struktur med en lag termisk expansionskoefficient och vilken skall anbringas pa interposerns forsta sida och ii) vardet fOr den termiska expansionskoefficienten for den andra struktur med ett Mgt varde pa den termiska expansionskoefficienten och vilken dr avsedd att anbringas pa interposerns andra sida.

Description

Uppfinningens bakgrund I moderna elektroniska anordningar sa.som mobiltelefoner, datorer etc. finns en kontinuerlig strdvan att miniatyrisera och tatpacka komponenter. I den kontinuerliga stravan att Ora mikrokomponenter mer tapackade st6ter man pa problem speciellt dar skivgenomgdende strukturer Oven benamnda vior) ar anordnade mycket ndra intill varandra. Sarskilt dá viorna ar gjorda av ett material som skiljer sig frail substratmaterialet i vilket de är anordnade, t.ex. metall och kisel i vior respektive substrat, kan effekter av olika termisk expansion leda till att substraten utsats for sprickning och brott under tillverkning, eller andra tillforlitlighetsproblem under anvandning.
Ndr vior tillhandahalles tatare och tatare blir ocksâ kravet pa att fordela ut ("routa") signaler Over substratytan och in emellan ovanfor viorna i allt okande utstrackning 25 viktigt. Tjocka utfOrdelningsstrukturer av Cu med reducerad linjebredd (CD) for att uppna forbatrad prestanda (lagt R och C) ãr problematiskt.
Vidare kommer utfordelningsmonster som anordnas pa utfordelningsytan oundvikligen att uppvisa viss grad av topografi eftersom det ledande materialet maste ha en finit tjocklek, och sadan topografi kan fororsaka problem till exempel i processen att bonda samman skivorna eller da. flera RDL:er staplas ovanpa varandra for annu tatare packning (korsning av tradar fran olika vior mojligt.
Bland andra saker är det onskvart att kunna stapla chip som bdr upp olika komponenter pa varandra, sâ kallade "interposrar". Det ãr ocksá onskvart att ha mojlighet att kunna tillhandahalla sa kallade "utfordelnings"-lager eller" utfordelnings"-strukturer for signaler som kommer fran integrerade kretsar med stort antal I/O-kontakter. Sadana kontakter kan vara sâ manga som atskilliga tusen pa ett chip med en storlek om 10 mm2. Om signalerna skall ledas genom substratet, maste de substratgenomgaende anslutningarna (viorna) vara likaledes tatpackade. Ndr sadana vior ãr gjorda av metal' och mycket tat packade kan effekter av termisk expansion pa grund av olika expansionskoefficienter fororsaka skador pa de mycket tunna och sproda chipen i vilka de gjorts. Detta sker ofta bade under hantering under tillverkning men aven under anvandning i slutprodukten om denna utsatts for temperaturandringar Over stora intervall. Vidare mdste substratens tjocklek for sd.clan vior vara is storleksordningen 100 pm, vilket ãr extremt tunt och inte praktiskt fOr processning pa bada sidor. Hantering av sa tunna skivor kraver bararlOsningar, det viii saga att skivan temporart maste bondas till en tjockare skiva for att goras tillrdckligt stabil for att kunna process efter Onskemal.
I moderna elektronikanordningar sasom mobiltelefoner kommer de olika termiska expansionskoefficienterna flit- de olika materialem i holjet, kretskorten, respektive 2 mikrochipen (MEMS, CMOS och liknande) oun.dvikligen att fOrorsaka problem om inte relevanta designagarder tas.
Det är salunda inte lampligt att tillhandahalla utfordelning ("routing") medelst vior direkt fran varje I/O-punkt pa ett IC-chip genom substratet pa vilket chipet ãr monterat. Sadana utfOrdelningsledningar breds ut i solfjaderform, det vii saga att de individuella ledande remsorna divergerar fran I/O-punkterna till en struktur med bredare mellanrum, dar vior fOr att leda signaler genom substratet ar anordnade.
Emellertid kommer det anda trots sadana fOrsiktighetsatgarder att foreligga en tendens till termiskt fOrorsakad mekanisk spanning i granssnittet mellan I/0- punkterna och substratet. For att mildra denna effekt finns en konventionell procedur som innebar att man underfyller det mycket ringa utrymmet mellan substratet och IC-chipet med anvandning av kapillarkrafter. Detta kraver emellertid att viorna arr fullstandigt fyllda sá att de ar hermetiskt forseglade sa att det inte kommer att upptrada nagot lackage av underfyllnad mellan de staplade strukturerna, vilket skulle kunna leda till felaktig underfyllnad, nedbrytning av slutprodukten, palitlighetsproblem och monteringsproblem vilket gor slutprodukten oanvandbar.
Det ãr saledes Onskvart att tillhandahalla fyllda vior. Emellertid kommer fyllning av konventionella vior med metall att satta effekter av termisk expansion i spel, speciellt om de skulle anordnas direkt under IC-chipet.
Som namnts ovan kan inte heller substrattjockleken, frail processynvinkel, vara sa liten som 100 pm utan anvandning av barare, utan snarare 300 pm och mer är mer rimligt och kraver inga barare. For 300 pm tjocka skivor är det emellertid svart for att inte saga omojligt att g6ra halrumsfria hermetiskt tata vior, till exempel med en diameter om 15-100 pm, som stracker sig genom substratet, pa ett kostnadseffektivt satt, det vii saga i volymproduktion.
Kand teknik I Fig. 4 visas en kand struktur som visas i sokandens egen WO 2007/089206 Al. Har tillhandahalles utfordelning fran en via till en kontaktyta pa ett pa avstand belaget stalle pa substratet medelst en etsningsprocess i tvâ steg, dar viahalet f6rst Ors, och darefter skapas urtagningar i ett efterfoljande steg. Dessa utfordelningstrukturer kommer att ligga i planet och viorna ãr fyllda. Problem med termisk expansion kan upptrada om TSV:er med hog densitet skall anvandas.
I Fig. 5 visas en annan kand struktur, for vilken detaljer beskrivs i sokandens egen WO 2010/059118. Denna viastruktur innefattar en bred och djup del som stracker sig fran en sida av skivan, och en grund och smal del som stracker sig fran den andra sidan. Nar vian metalliseras tacks endast vaggarna i den breda delen (betecknas icke-fylld via), medan den smala delen fullstandigt fylls. Denna struktur ar fordelaktig i det att termiska effekter pa grund olika expansionsegenskaper hos metall och kisel inte kommer att ha nagot storre inflytande trots tatpackningen av viorna. Den kraver ocksa mindre processtid med avseende pa elektrokemisk deponering (ECD) av metall (till exempel Cu).
Nar utfOrdelningsskikt finns anordnade pa en struktur som den ovan foreligger en nackdel i att det resultera i topografi. 3 I EP-2 165 362 (AAC Microtec AB) beskrivs en process som kallas for XiVIA0- processen. I denna process anvands KOH-etsning och ndr den skalas till hogre densiteter (det viii saga mindre hal med stone langdforhallande; "aspect ratio") kommer det att uppkomma problem med likformighet och med avlagsnande av groddlagret som anvands i ECD-plateringssteget.
Nr integrerade kretsar skall monteras pa traditionella kretskort kommer skillnaderna i termisk expansion pa grund av miljopaverkan och andra faktorer i spel. Faktum är att komponenter kan brytas sOnder under anvandning pa grund av 10 krafter som upptrader under termisk expansion.
Figurerna X (SEM-bild i tvarsnitt) och XI (schematisk) visar ett exempel pa en kand lOsning pa problemet med temperaturanpassning av komponenter med stora skillnader i CTE. overst i den staplade strukturen i Fig. X-XI finns salunda en eller flera integrerade kretsar IC, till exempel ASIC:ar eller andra komponenter med hOgdensitets-I/O:ar och ett CTE om ungefdr 3ppm/C. Dessa komponenter är anbringade pa en interposer av glas eller kisel med ett CTE om 5-8 ppm/C. Vid stapelns botten finns en Module/Processor PCB med ett Mgt CTE om ungefdr 18-22 ppm/C. F8r att anpassa CTE:erna maste man anordna ett BGA-(Ball Grid Array)-substrat med ett CTE om ungefar 12-17 ppm/C mellan PCB:n och interposern av glas/kisel.
Fig. XII visar schematiskt en struktur enligt uppfmningen, det viii saga en enstaka 25 stel interposer som ersatter de tva komponenterna enligt teknikens standpunkt, det viii saga interposern av glas/kisel och BGA:n.
For att tillhandahalla forbattrad CTE-anpassning finns det vidare anordnat sâ kallad underfyllnad mellan a ena sidan IC-komponenten och interposern och 30 andra sidan mellan PCB:n och BGA-substratet.
Underfyllnaden pafors som en vatska som dras in i det mycket ringa utrymmet genom kapilldrkraft.
Denna struktur ãr tdmligen komplicerad att hantera eftersom interposern och BGAsubstratet ãr mycket tunna. Darfor yore det Onskvart att ha en interposerstruktur som bade ger den onskade CTE-anpassningen och som âr lathanterlig.
Sammanfattning av uppfinningen I ljuset av de krav som namnts ovan och bristerna med teknologi enligt teknikens standpunkt har uppfinnarna tagit fram en fly interposer som far bukt med problemet med kand teknik betraffande komplexiteten hos de strukturer som erfordras for CTE-anpassning. Fordelen med att anvanda en stel interposer ãr bland annat en formaga att skapa TSVer genom hel skivtjocklek. Vidare kan RDL, lodbumpar och underfyllnad anordnas efter att ett chip anbringats overst. Vidare kan RDL och lodbumpar anordnas pa interposerns botten. Den kan anbringas direkt pa PCB:n.
Vidare drar stela interposrar fordel av existerande skivprocessning och det foreligger inget behov av hantering av tunna skivor.
Uppfinningen eliminerar organiska substrat vilket forbattrar varmeoverforing, termisk anpassning av komponent till kretskort. Ett kiselsubstrat kan 4 "funktionaliseras" genom infOrlivande av passiva (resistanser, kapacitanser, induktanser) eller aktiva (till exempel dioder och ESD-skydd) element.
Kort beskrivning av ritningarna Ytterligare tillampning av uppfinningen kommer att framga av detaljbeskrivningen nedan och de bifogade ritningarna som ges enbart i illustrerande syfte, och saledes inte skall anses begransa uppfinningen, och i vilka Fig. la-llvisar en process for tillverkning av ett substrat med vior; och Fig. 2a-e illustrerar ytterligare en process; Fig. 2i illustrerar aspekter av uppfinningen; Fig. 3a-3o illustrerar en process; Fig. 3p-3o-2 illustrerar aspekter av den beskrivna processen; Fig. 3o-3 illustrerar utforingsformer; Fig. 4 visar en struktur enligt kand teknik dar utfOrdelning fran en via foreligger i planet; Fig. 5 illustrerar en via enligt kand teknik innefattande en bred del och en smal del 25 dar endast den smala delen är fylld med metall.
Fig. X Fig. XI Fig. XII Detaljerad beskrivning av foredragna utforingsformer Hari beskrivs skivor med hermetiskt forseglade och tatpackade vior och med utfordelnings-monster i planet, sa att fordelarna hos de bagge ovan beskrivna kanda strukturerna kombineras i en struktur.
Den kanda strukturen enligt Fig. 4 innefattar en konventionell metallvia, ddr diametern an i storleksordningen 300 pm. Denna struktur är tamligen enkel att tillverka sâ lange som delningen, det vill saga centrum-centrum-avstandet mellan vior inte är alltfor litet. Densiteten av vior an forstas ocksa. viktig. For en fylld skiva ddr delningen ligger i storleksordningen tva ganger viornas diameter kan termiska effekter latt fororsaka skada pa substratet, bade under tillverkning och anvandning.
Foljaktligen maste viahalens diameter reduceras om det är onskvart att tillhandahalla mer tatpackade viastrukturer. Emellertid blir det Rh- sma diameterar mycket svart att med vanliga teknologier enligt teknikens standpunkt sasom PVD att forse halen med groddlager (Fig. li) om sidfOrhallandet (Djup/Vidd) är hi5gt, det vill saga mer an 2:1, och aven for sidfOrhallanden ner till 1:1 kan det vara svart pa grund av PVD-processens natur och stegtackning. Groddlagret pa substratets plana yta dar RDL skall astadkommas behover vara tjockt och gar det darfor svart att erhalla tatt packade omfardelningsledningar med sma detaljer, ndr groddlagret skall avlagsnas med vatetsprocesser.
Detta problem loses med anvandning av en etsprocedur som hdri definieras som en "trumpetets". Denna procedur utfors efter att viahalet gjorts medelst konventionell litografi, och omfattar att skivan utsatts fOr ytterligare en ets efter att masken som 5 definierar hale har avlagsnats.
Salunda tillhandahalles en halvledarstruktur som innefattar ett substrat av ett halvledarmaterial med en forsta sida (FS) och en motstdende andra sida (BS); atminstone en ledande skivgenomgaende via innefattande metall; atminstone ett spar anordnat i den forsta sidan av substratet och i substratets halvledarmaterial, vilket spar är fyllt med metall och sammankopplad med den skivgenomgaende vian; ddr den metallfyllda vians exponerade ytor och det metallfyllda spd.ret ligger vasentligen i plan med substratytan pa substratets forsta sida.
Det tillhandahalles amen en metod att tillverka en halvledarstruktur, innefattande att ett substrat (10; 30, 31, 32, 33) av ett halvledarmaterial tillhandahalles, med en frontsida (FS) och en baksida (BS); att substratets frontsida (FS) monstras for att astadkomma en forsta mask (15) for ett spar i substratets halvledarmateial; att m5nstra substratet for att tillhandahalla en andra mask (15) for ett Mint hal med ett sidforhallande AR, det viii saga AR = djup:vidd > 1:1; att etsa genom den andra masken (15) for att astadkomma ett bottenhal (18; 36) i substratet; att etsa genom den forsta masken (15) for att astadkomma namnda spar (20; 37) i substratet och fOr att runda av kanterna pa halet (18; 36); att avsatta metall (27; 44) for att fylla halet (18; 36) och sparet (20; 37).
Lampligen innefattar metoden ytterligare ett kemiskt-mekaniskt poleringssteg fOr att planarisera substratet. Denna procedur kan anvandas i enlighet med foreliggande uppfinning fOr att tillhandahalla mycket smala utfordelningsstrukturer pa foljande salt, varvid beskrivningen ges med hanvisning till Fig. la - 11.
Substratet 10, som an i storleksordningen 300 gm tjockt, forses ndmligen initialt med ett mycket tunt oxidskikt 12 (i storleksordningen 1 gm tjockt), se Fig. la, lampligen en termisk oxid astadkommen genom varmning i en oxiderande atmosfar. I detta oxidskikt definieras en etsmask 12' medelst litografi pa konventionellt satt genom pafOrande av en resist 15. Masken ges ett monster 14 sa att den definierar bade utfordelningsstrukturen och viastrukturen, sâ som visas i Fig. lb. Manstret anvands for att etsa bort oxid ner till kiselsubstratet, enligt det litografiska maskmonstret 14. Darvid astadkommes spar som definierar de slutliga utfordelningsledningarna (ej visade) och ytor 13 Ors som definierar omradet ddr viahalet skall eras. Genom att man anvander codden som mask for utfordelningsledningssparen kan dessa era mycket smala, till exempel ned till 0,1 gm till et djup om 10 gm eller mer, fOretradesvis 0,6 - 5 gm. Det bOr noteras att flacken an storre i diameter an det faktiska skivgenomgaende halet, fOr att mojliggora efterfoljande processning enligt uppfinningen, vilket kommer att beskrivas nedan.
Resisten 15 avlagsnas ("stripped") genom att applicera en plasmaets och darefter spinner man pa en ny resist 15' pa skivan vid en tjocklek cm till exempel 1-2 gm, sa som visas i Fig. lc, vilket tillater att alla monster definieras medelst litografi pa skivan med begransad topografi, och darvid tinter sma detaljer (submikrometerskala). Nu gars oppningar 16 i resisten ned till kiselsubstratet, varvid Oppningarnas diameter an lika med den onskade diametern for den faktiska skivgenomgaende vian, det vill saga i storleksordningen 5-20, foretradesvis 12-16 gm i diameter. En DRIE (Deep Reactive Ion etch) appliceras under ungefar 5- 6 minuter for att astadkomma hal 18 till ett djup av ungefar 25 pm. Resisten 15' avlagsnas darefter med plasma for att exponera den mOnstrade oxiden 12', och resultatet darav visas i Fig. id.
Ndr resisten har avlagsnats utfOrs en "trumpetets" (DRIE), selektivt pa den halvledare som exponeras genom oxidmasken 12', varvid toppkanten langs omkretsen av viahalet kommer att bli latt avrundad (avfasad halprofil 19), sasom visas i forstoring i den infallda bilden i Fig. le. det skapas aven en "krage" 20 runt om via halet 18. Eftersom det isotropa DRIE-steget kommer att verka i alla riktningar avlagsnas material fran under masken 12', vilket kan ses i Fig. le. Under trumpetetsen kommer aven utfordelningsspar att tillhandahallas i substratet eftersom de ocksa definieras av masken 12'. Trumpetetsen groper ur material till ett djup i storleksordningen nagra fa. lim. Avrundningen av kanterna och bildningen av den "avfasade" profilen hos viahalen 18 kommer att underldtta belaggning av halen med groddmetall trots att diametern dr valdigt liten. Detta ãr en alternativ process som bildar XiVia-strukturen som skissats i den kanda teknik som visas i EP-2 165 362 (AAC Microtec AB).
Efter trumpetetsen rengors skivan f6r att avlagsna eventuella partiklar och polymerer som finns kvar efter DRIE-processen genom skoljning, och sedan avlagsnas oxidmasken 12' genom applicering av en HF-ets ("stripping"), varvid man uppnar den struktur som visas i Fig. if, det vill saga en skiva 10 med hal 18 med en krage 20 pa en sida darav. Denna struktur skulle kunna sagas utgora en form for efterfoljande anordnande av metall i utfordelnings- och viastrukturerna.
Darefter är det nOdvandigt att astadkomma isolering mellan substratet och metallen i den fardiga viastrutkturen. For detta andarnal forses skivan igen med ett isolerande skikt, till exempel genom att pafOra ett tjockt oxidskikt. Lampligtvis astadkommes detta genom att vaxa termiskt vid hog temperatur eller genom deponering vid lag temperatur.
Oxidskiktet 21 ãr lampligtvis till exempel nagra fâ pm tjockt (Fig. 1g) och tacker alla ytor, det vill saga bade substratets plana del 24, halen 18 och kragarna 20, pa vilket valfritt ett nitridskikt 22 (Fig. 1h), ungefar 0,1 pm (1000 A) tjockt, och valfritt andra tjocka isoleringsmaterial med lagt k-varde (till exempel Polyimid eller liknande material) Wares medelst metoder som är val kanda fOr fackmannen. Nitridskiktet ãr en barriar mot diffusion av koppar (som plateras i senare steg) in i kislet, och aven en fuktbarriar. Som ett alternativ till oxidation kan isoleringsskiktet paforas ocksa med andra valkanda metoder. Det är viktigt att isoleringsskiktet har en selektivitet for Cu i den efterfoljande CMP-processen.
For att mojliggora att elektroplatera metall i viahalet ãr det nodvandigt att tillhandahalla ett groddlager pa isoleringen. Ett sadant groddlager innefattar lampligtvis aminstone den metall som skall plateras, vilket foretradesvis är koppar. Groddlagret paffires medelst sputring (PVD) eller ALD eller MOCVD. F8r att erhalla ett bra groddlager, det vill saga bra stegtackning i viahal med hogt sida/langdforhallande, innefattar det emellertid ett forsta 0,5 pm (5000 A) tjockt (aven om det kan gams tunnare) Ti-skikt for att ge vidhaftning, pa vilket darefter ett 0,5 pm (5000 A) tjockt Cu-skikt pafores. Detta illustreras i Fig. li som ett skikt 23.
Emellertid kan man anvanda otaliga andra material och tjocklekar som är val kanda Mom denna teknologi, exempelvis TiN, TaN som barriarividhaftning och andra ledande skikt. 7 Fordelen med detta angreppssatt i forhallande till en process enligt teknikens standpunkt som visas i WO 2010/059998 dar man anvant utfordelning/RDL som platerats med formar av laminerad resist ãr att man kan anvanda vilken tjocklek som heist som man onskar eller till och med andra ledande material an vatetsbar Ti Cu som groddmaterial, sa lange som det är mojligt att avlagsna dem senare i CMPsteget. Andra deponeringsteknologier (till exempel ALD) kan ocksa anvandas.
For att krympa viadimensionerna (langd/sida-f6rhallande > 5:1) behOver man 1-3 pm Cu pa den plana delen 24 pa substratet, for att kunna fa tillracklig tjocklek pa viavaggarna med sputtrad grodd. Detta tjocka skikt (pa den plana delen) är ett stort problem for vatetsgrodd men ett mindre bekymmer vid anvandning av CMP. De mindre RDL-strukturdimensionerna 20 som definieras av masklagret 74 fOrblir opaverkade av CMP-processen, medan vatetsning av groddlagret kommer att paverka de kritiska dimensionerna, speciellt for tjocka groddlager, det viii saga > 9 pm.
Nar groddlagret har Worts pa ett korrekt satt elektroplateras guld eller annat material pa fOljande satt.
En elektrod 25 anbringas pa ovansidan, det viii saga pa den plana delen 24 (sett i figuren) av skivan fran Fig. li, och skivan nedsanks i ett elektroplateringsbad 26 som innehaller kopparjoner, schematiskt visat i Fig. lj.
Elektroplatering, lampligen pulsplatering med lamplig konfiguration med anvandning av tillsatsmedel (suppressorer, acceleratorer, och klarningsmedel, vid typiskt 5-10 V och en strOmstyrka om 20-80 mA/cm2 i ungefar 1-25 minuter kommer att fylla viahalen 18 saval som utfordelningsstrukturerna med metall 27, och platering far fortsatta tills hela skivan är tackt, sa som visas i Fig. 1k. Naturligtvis kan andra plateringsvariabler och plateringsmoder inklusive kemisk platering ("electroless plating") anvandas beroende pa systemkaraktaristiken. En fyllningsprocess "botten-upp" foredras Over vaggplatering for att undvika en sOm nar halet fylls.
I ett slutsteg tillampas kemisk polering (CMP) for att planarisera skivan och avlagsna overskott av metall sa att viorna V och RDL-strukturerna tillhandahalles som "inlagg" eller "i-plan-strukturer" i skivans yta, sâ som illustreras schematiskt i Fig. 11. Salunda kommer metallytan i utfordelningssparen som exponeras och aven vians toppyta att ligga i plan med ytan av det omgivande substratet vilket g6r ytterligare efterbehandling av RDL och/eller "bumpar" lattare.
Den halvledaranordningsstruktur som visas i Fig. 11 utgOr inte nagon fardig produkt, det ãr snarast en intermediar produkt, och illustrerar endast den nya metoden att tillhandahalla RDL och viafyllning for mycket smala hal. F6r att vara anvandbart som ett substrat maste det foreligga en elektrisk koppling genom substratet, d.v.s. fran framsidan till baksidan.
For att tillhandhalla sa.dan elektrisk koppling anvands den princip som beskrivs i den tidigare namnda WO 2010/059118.
Ett djupt och brett hal gars namligen i substratet fran baksidan (d.v.s. motsatta sidan i forhallande till dar RDL och viahal som beskrivits ovan är belagna). Dessa djupa och breda hal Ors i en initial process innan den process som beskrivits i anslutning till figurerna la-11 ovan. 8 Salunda som visas i Fig. 2a etsas hal 28 i skivan och vaggarna i dessa hal kommer naturligtvis ocksa att wdderas for att tillhandahalla ett oxidskikt 29 i samma oxidationssteg som beskrivits ovan i anslutning till Fig. la.
Under den process som visas i Fig. lb-le, da den utfors efter att halen 28 tillverkats, blir halen 28 icke paverkade, men med borjan i steget som visas i Fig. if kommer halen 28 att utsattas for samma processer som de andra ytorna pa substratet. Som framgar av Fig. 2b (motsvarande Fig. lc) kommer emellertid oxidskiktet 29 i de stora viahalen 28 pa baksidan att verka som ett etsstopp 29' for tillhandahallande av de mindre halen 18. Detta oxid-"stopp" maste avlagsnas innan ytterligare bearbetning kan g5ras, och salunda anvands lampligtvis HF for att avlagsna all oxid. Detta kommer att motsvara det steg som illustrerats i Fig. le och ãr i praktiken samma steg, d.v.s. inget separat steg kravs for att avlagsna "etsstoppet" 29'.
Fig. 2c av den andra utforingsformen illustrerar det stadium som motsvarar Fig. le.
Darfor kommer tillhandahallandet av groddlagret att vara samma fOr utforingsformen enligt Fig. 2a-d och foljaktligen aven plateringen. Den slutliga strukturen dar skivgenomgaende kopplingar tillhandahalles visas salunda i Fig. 2d. Har visas aven den fasade halprofilen 19 som erhalles med trumpetetsen.
Halens 28 faktiska form är inte nadvandigtvis exakt sasom visas i Fig. 2a-b.
I verkligheten innefattar viahalen ett forsta parti och ett andra parti som bildar en strypning med atminstone en ovre sluttande sidovagg som vidgas utat mot den byre sidan i halen, dar det forsta partiet har en vasentligen vertikal sidovagg.
En SEM-bild som visar en typisk struktur visas i Fig. 2e.
Lampligtvis Ors ocksa en KRAGE pa den plana baksidesytan ocksa pa samma satt som framsidan (Fig. la-3), sasom illustreras i Fig. 2f, for att era "bumpning" lattare. Den struktur som beskrivits i anslutning till Fig. 2 e Or ocksa en bra startpunkt, d.v.s. plan eller med minimal topografi, vilket underlattar integrering av multi-RDL med anvandning av exempelvis den valkanda "dubbeldamascene"- processen, sasom illustreras i Fig. 2g dar tre ytterligare RDL:er har processats (tva signaler och tva VDD/VCC och GND).
I Fig. 2h visas en tillampning av den ovan beskrivna utforingsformen. Den innefattar mikro-lodbumpar iiSB (eller snarare mikro-pelare av Cu) pa utfordelningsstrukturer pa framsidan och BGA pa utfordelningsstrukturer pa baksidan. Denna struktur utgor en interposer for sammankoppling av t.ex. kretskort och mikroelektriska kretsar.
Fig. 2i-1 och 2i-2 illustrerar uppfinningen i narmare detalj.
I Fig. 2a-h visas en process for att tillverka en struktur for en interposer som har en "dubbel" via, d.v.s. en via som innefattar ett forsta smalt parti (den ovre delen sedd i figurerna) och ett bredare bottenparti.
Den struktur som tillverkas med denna process Or mycket anpassningsbar i termer av mangden metall som kan inforas i den. I den utforingsform som visas i figurerna, speciellt slutstrukturen i Fig. 2h, framgar det att toppartiet Or fyllt med metall, medan bottenpartiet endast har sina vaggar belagda, som ett ytskikt ("foder") av 9 metall. Genom att Ora detta ytskikt tjockare eller tunnare kan temperaturexpansionsegenskaperna varieras for att anpassa komponenterna som skall anbringas pa interposern.
Fig. 2i-1 illustrerar en interposer som har sadana "dubber-vier och som har en kiselanordning anbringad overst, vilken anordning har en hog tathet av I/O:er, d.v.s. med mycket tata mellanrum mellan dem. Pa bottensidan finns anbringat ett kretskort som kan vara ett laminat, PCB, keramiskt etc. med en lag tathet av I/O:er.
Dessa anbringade komponenter har olika stora CTE-varden och om de anbringas direkt pa varandra skulle termiska effekter fOrorsaka spanningar som skulle kunna riva isar komponenterna och Ora dem icke-funktionella. Tack vare utformningen av vian ãr det mojligt att anpassa metallmangden for att pa sa salt skapa ett CTE- vdrde for interposern som helhet som matchar skillnaderna i CTE hos komponenterna, och som darvid vasentligen eliminerar risken for brott p.g.a. termiska spanningar. Pa interposerns ovansida kan finnas anordnat kopparpelare med ett mycket litet stegavstand (t.ex. mellanrum 50 pm) dar reguljdra SMDlodbumpar i mikroskala.
Pelarna kopplar samman I/O:er pa anordningen overst, och tack vare den ringa storleken kommer de att kunna ackommodera eventuella rorelser i sidled som fororsakas av termisk paverkan, t.ex. kommer de att absorbera eventuella skjuvningskrafter som kan upptrada. F5r att ytterligare forbattra beteendet tillhandahalles ocksâ underfyllnad pa konventionellt salt mellan interposern och kiselanordningen overst.
Det dr emellertid ocksa mOjligt att anvanda den metod som beskrivs ovan (Fig. 2a-2h) for att skapa "icke-funktionella" viastrukturer, vars enda syfte fir att 30 tillhandahalla ett anpassat CTE-vdrde for interposern.
Exempel pa sadana icke-funktionella strukturer visas i Fig. 2i-2.
Ett fOrsta exempel är sAlunda ddr den icke-funktionella vian tillhandahalles som en 35 dubbelvia, sasom visats tidigare, men ddr det inte firms nAgra anslutningar till komponenter, d.v.s. att vian endast anvands i syfte att introducera mer metall i interposern.
Ett andra exempel fir ddr det finns anordnat enbart ett icke-funktionellt spar i 40 framsidan (toppytan sett i figuren) och att denna fylls med metal Slutligen är det naturligtvis likaledes mojligt att tillhandahalla endast en ickefunktionell struktur fran baksidan, d.v.s. som ett bottenhal. Denna via dr en bredare via som endast har ett ytskikt pa innervaggarna. I detta fall fir det naturligtvis mojligt att fylla vian helt och hallet, men detta skulle kunna leda till spanningar i substratet och är formodligen endast anvandbart under speciella omstandigheter.
Processen ovan är arivandbar for relativt tjocka substrat, d.v.s. sadana som uppvisar en tjocklek i storleksordningen 300 pm och mer, vilket är en tillrdckligt styv skiva for att hanteras genom automatisk halvledarhantering utan att behova flagon stabiliserande bdrarlosning.
FOr vissa tillampningar kan det emellertid vara onskvart att tillhandahalla substrat som har tatpackade vior, varvid substratet ãr sa tunt som 100 pm. Hantering under processning av skivor som är sa tunna dr extremt svart for att inte saga omOjligt utan att tillhandahalla nagon form av support.
I ytterligare en aspekt av uppfinningen tillhandahalles en metod for att mojliggora sadan hantering, och denna kommer att beskrivas med hanvisning till Fig. 3a-o.
For denna aspekt är startsubstratet i en utforingsform en SOI-skiva 30, d.v.s. som 10 har ett komponentlager 31, ett begravt oxidlager 32 och ett bararskikt 33. Skivans tva sidor betecknas framsida FS respektive baksida BS, och dar orienteringen ãr sasom visas i Fig. 3a.
I ytterligare en utfOringsform skulle det emellertid vara mOjligt att tillhandahalla ett startsubstrat som innefattar en tunn halvledarskiva pa vilken ett oxidskikt astadkommits, vilket salunda motsvarar komponentlagret 31 och det begravda oxidlagret 32, pa vilket en temporar barare har anbringats, lampligtvis med adhesiv, ddr en sadan temporar barare motsvarar bdrardelen av SOI-skivan. Processning av dessa tva startsubstrat skulle vara detsamma bortsett fran det faktiska avlagsnandet av bararen jamfort med avlagsnandet av den temporara bararen. I det forsta fallet skulle bararen avlagsnas medelst etsning eller slipning, polering och/eller etsning, medan en temporar barare som bondats medels adhesiv skulle kunna avlagsnas genom att tillampa en lamplig bondseparationsmetod.
Om man saledes startar med skivan 30 (vilken nu kan vara endera av de ovan beskrivna startsubstraten.), anvands vasentligen samma process som beskrivits med hanvisning till Fig. lb-1k. Den forsta skivan 30 oxideras saledes fOr att tillhandahalla ett tunt oxidskikt 34 (ungefar 5000A tjockt) pa skivans bagge sidor.
Med anvandning av litografi och etsning astadkommes darefter ett monster som definierar den efterfoljande trumpetetsen pa framsidan, vilket schematiskt visas i Fig. 3b. Darvid definierar oppningarna 35 i oxidskiktet de ytor som skall utsattas fOr etsen.
Med anvandning av litografi pa nytt monstras substratet analogt med de steg som visas i Fig. lc-d och viahalet 36 skapas genom etsning till ett djup under det begravda oxidlagret. Saledes har detaljerna i litografi och etsning for att Ora halen 36 eliminerats fran figurerna eftersom de beskrivits i anslutning till processen som beskrivits tidigare (jfr Fig. 1c).
Om en "trumpetets" nu appliceras sasom beskrivits tidigare, till den struktur som visas i Fig. 3c kommer detta att fororsaka en underets 37 under masken, sasom visas i Fig. 3d, och samtidigt kommer halens kanter att rundas av med en avfasad profil pa viahalet, analogt med vad som visas i Fig. le och narbilden i Fig. lk (SEM- bild i forstoring). Med detta steg slatar man ut de typiska "uddiga kanter" ("scalloping") som uppkommer som resultat av den konventionella anisotropa DRI (Boschprocessen). Nu avlagsnas oxidmasken vilket resulterar i den struktur som visas i Fig. 3e, pa vilken ett oxidskikt 38 laggs pa, foretradesvis konformt deponerad vid lag temperatur (t.ex. medels SACVD) vid en tjocklek om ungefar 5000 A.
Darefter pafOrs ett SiN-skikt 39 vid en tjocklek om ungefar 100 A och resultatet darav visas i Fig. 3f, ddr syftet med oxid/nitriden är att tillhandahalla isolering och Cu-diffusionsbarriar. Anyo i analogi med processen enligt tidigare sekvens lamineras en resist 40 pa det substrat som visas i Fig. 3g och hal 41 oppnas i resisten fOr att mojliggora att SiN och TEOS i botten 42 via halen etsas bort med 11 plasmaets. Resisten avlagsnas och ett groddlager 43 deponeras, Fig. 3, lampligtvis med anvandning av ALD eller MOCVD och/eller PVD, ddr groddlagret har samma utformning som i den tidigare beskrivna processen, d.v.s. ett forsta vidhaftningsskikt av Ti och darefter ett Cu-skikt, ddr tjocklekarna dr samma som tidigare, d.v.s. 5000 A vardera (groddlagret visas endast som ett skikt i figuren).
Aven andra groddlageralternativ sasom (men ej begransat till) TiWCu, TaNCu, TiNCu eller NiCu är mojliga deponeringstekniker som ãr kanda flit. fackmannen.
Nu elektroplateras substratet med metall 44, ldmpligtvis koppar, for att fylla halen 10 och RDL-strukturerna.
En elektrod E anbringas pa groddlagret pa substratets plana del och en motelektrod CE sanks ned i ett pldteringsbad och hela skivan sanks ned. En spdnning laggs pa for att initiera en elektroplatering, se Fig. 3i-1.
I detta speciella fall ãr det ocksa mOjligt att anbringa elektroden pa baksidan av substratet, sasom visas i Fig. 31-2, fOrutsatt att substratets barardel är ledande. Det blir mojligt ocksa tack vare det faktum att viahalens botten gjorts ledande med hjalp av groddmaterial och ger elektrisk kontakt med barardelen eftersom den isolerande oxiden/nitriden avlagsnas i det steg som beskrivits med hanvisning till Fig. 3g, och groddmaterialet darefter deponeras pa halets botten. Emellertid är aven en framsideskonfiguration som illustreras i Fig. lg mojlig. Pordelen med baksideskontaktering genom bararskivan är att ingen komponentyta offras pa framsidan for att kontaktera groddlagret.
En sarskild fordel med baksideskontaktering som mojliggor platering "botten upp" dr att det inte langre är nodvandigt for processen att viahalen ãr fullstdndigt belagda med groddmaterial for plateringen. Det kommer att vara tillrackligt att bottnen är elektriskt ledande. Det senare astadkommes eftersom det isolerande materialet avlagsnades innan groddlagerdeponering sá att groddlagret star i direkt kontakt med substratmaterialet i viahalets botten (d.v.s. en groddlagerteknologi med mindre stegtackning är mojlig att anvanda).
Ett skal till varfor platering med anvandning av framsideskontaktering inte ãr sa foredragen som baksideskontaktering ar att den forra kommer att fororsaka en tjock Overplatering av koppar pa substratets plana del. Detta är inget fatalt problem och "overplateringen" kan fortfarande vara mojlig att jamna ut med efterfoljande CMP. Ett annat skal varfor platering "botten upp" ãr foredragen dr att det ger hermetiskt tata "somlosa" viapluggar. I Fig. 3i-1 visas en "som", d.v.s. ett halrum i centrum av vian, med en streckad linje.
Det bor namnas att aven om fyllning botten-upp genom platering dr mOjlig ãr det inte essentiellt. Om platering botten-upp inte är mojlig (t.ex. med lagkonduktiva substrat) kan man utfora FS-kontaktering av groddlager i stallet, sasom i Fig. 1j.
Platering utfors till dess hela skivan är belagd med ett kopparskikt 44, sasom visas i Fig. 3i-1 och 31-2. Efter att skivan utsatts for en poleringsprocess som betecknas CMP (Kemisk Mekanisk Planarisering), ned till ett djup ddr RDL-strukturerna och vian exponeras men ddr det isolerande materialet ISO mellan strukturerna kvarblir, sasom visas i Fig. 3j.
I ytterligare en utforingsform som visas i Fig. 3i-3 ãr processen modifierad sa att viahalet kommer att ha en "skara." N som stracker sig ldngs omkretsen nara den Ovre delen, d.v.s. nara skivans framsida. Denna skarn gars under etsning av halet 12 med anvandning av en cyklisk etspassiveringsprocess enligt Bosch. Processen finjusteras sa att vid laget dar "skaran" N är onskvard utstracks en cykel, varvid etsen kommer ha tid att grava ut mer material an annars och darvid formar skaran.
Nar sedan groddmaterial avsatts kommer det att foreligga en "skuggeffekt" sa att grodden inte kommer att tacka skarans inneryta och skapar darvid ett avbrott i det ledande groddlagret. Darefter avlagsnas det groddmaterial som deponerats pa substratets plana del medelst en litografisk procedur.
Avbrottet kommer att resultera i att platering endast sker initialt i den nedre delen av halet. Nar plateringen nar avbrottet kommer metallen att borja "bukta" uppat och kommer snart i kontakt med groddmaterialet ovanfor avbrottet varpâ platering kommer att fortsatta pa aterstaende delar dar det firms groddmaterial narvarande.
Om man avlagsnat grodd fran skivans plana del kommer denna utfOringsform att utgOra tillhandahallande av en vasentligen plan yta utan att tillampa efterfOljande polering fOr att planarisera.
Emellertid skulle det i praktiken kunna racka med att endast ha botten av halet forsett med groddmaterial med anvandning av sjalvlinjerande Cu-plateringsprocess. I sadant fall, eftersom det inte finns nagon grodd tillganglig pa den plana substratytan, kommer det inte att foreligga flagon "Overplatering" av koppar, d.v.s. ingen metall kommer faktiskt att plateras darpa.. Darvid blir efterfoljande planarisering med anvandning av CMP mindre besvarlig och kan till och med elimineras.
F6r att sOrja fOr kontakt till andra komponenter eller chip som skall staplas pa skivan eller monteras darpa, gars lodbumpar genom att tillhandahalla en form 45 pa skivan och oppna upp lodmasken 45 vid lagen ovanfor viorna och/eller RDL30 lagen, fyllning med UBM-material 46, lampligen Ni/Au, visat i Fig. 3k.
Alternativt kan ytterligare RDL:er laggas till pa sam.ma sat som illustrerats i Fig. 2g. Darvid anbringas en temporar barare 47 medelst adhesiv pa framsidan., sasom visas i Fig. 31, och bararpartiet 33 avlagsnas sedan, t.ex. genom etsning, slipning eller bondseparering, se Fig. 3m (den avlagsnade bararen indikeras med en streckad linje). Efter att ha avlagsnat bararpartiet kan utfordelningsstrukturer 50 tillhandahallas ocksa pa baksidan (se Fig. 3m), medelst litografiska tekniker av standardtyp, groddlagerdeponering och efterfoljande platering.
Montering av anordningar/chip med mikrolodbumpar eller Cu-pelarbumpar Ors pa baksidan pa samma sat som gjordes pa framsidan, d.v.s. genom att laminera en lodmask 51, Oppna upp hal 52 i formen och fylla halen med UBM-material 53, se Fig. 3n och 3o-1.
Slutligen avlagsnas den temporara bararen och som ett slutresultat erhalles en extremt tunn (100 pm tjock) skiva som har skivgenomgaende vior och utfordelning pa bagge sidor, se Fig. 3o-1.
Fig. 3o-2 visar hur multipla RDL:er kan anordnas pa framsidan av 50 halvledarstrukturen i analogi med Fig. 2g.
Fig. 3s och 3t visar en fOrsta aspekt av foreliggande uppfinning i vilken den omstandiga litografiska proceduren som beskrivits ovan i anslutning till Fig. 3g kan utga.. 13 Ett viktigt sardrag hos metoden enligt uppfinningen dr att den mojliggor enkelt avlagsnande av ytskiktmaterial i botten av ett bottenhal samtidigt som man bibehaller ett ytskikt bade pa substratets plana del och i sparen, varvid de senare ãr avsedda for att tillverka utfordelningsstrukturer. Detta selektiva avldgsnande av ytskiktsmaterial farenklar hela processen att tillverka skivgenomgaende vior och utfordelningsstrukturer signifikant.
Salunda tillhandahalles en metod att Astadkomma ett viahal och utfordelningsstrukturer som innefattar stegen att tillhandahalla en substratskiva med spar och bottenhal anordnade i skivans yta. Ett isolerande skikt astadkommes i sparen och hdlen och valfritt anordnas ett groddlager for platering pa det isolerande skiktet. Haien och sparen fylls med metall, lampligtvis medelst platering. Nyckeln är att avlagsna oxidskiktet i botten av halen, antingen fore metallisering (t.ex. genom att tillhandahalla ett groddlager och darefter platering), eller efter metallisering (t.ex. genom pldtering), genom att avlagsna material pa baksidan av skivan fOr att exponera metallen i halet. I fallet med avlagsnandet av oxidskiktet fore tillhandahallande av groddlagret, avlagsnas materialet pa baksidan av skivan efter pldtering far att exponera metallen i halet.
Speciellt anordnas det isolerande materialet med en deponeringsmetod, varvid deponeringshastigheten X är ldgre vid botten av bottenhalet an deponeringshastigheten Y pa den plana substratytan och i sparen, varvid den resulterande tjockleken hos det isolerande skiktet pa den plana substratytan och i sparen ãr storre an tjockleken hos det isolerande skiktet vid botten av bottenhalet. Detta kan uttryckas medelst ett skalningsuttryck (Ydep ãr deponeringshastigheten pa den plana substratytan och Xdep ãr deponeringshastigheten vid botten av ett hl).
Ydep = Z*Xdep, ddr Z> 1.
Den langsammare deponeringshastigheten vid botten av bottenhalet astadkommes genom att valja bottenhalets bredd-hojd-forhallande (AR = djupp:vidd) for bottenhalet till att vara 2:1 < AR < 10:1. Medan AR hogre an 10:1 kommer det att vara nastan omedligt att erhalla nagon deponering pa botten vid rimliga tider, och vidare skulle tjockleken hos det deponerade materialet pa den plana substratytan bli alltfor stor.
Efter deponering av ytskiktsmaterial ("foder") utsatts substratet for en etsprocess sa 40 satt ytskiktet avlagsnas belt vid botten av botten halet medan ytskiktmaterial kvarldmnas pa den plana substratytan och i sparen.
Etsprocessen kommer att effektivt avlagsna material snabbare pa den plana substratytan och i sparen an vid botten av halet, awn om det är onskvart att 45 hastigheterna inte skiljer sig anti& mycket. Detta kan ocksa uttryckas med ett skalningsuttryck: Yets = Z-*Xets, dar Z'> 1 Fallet ddr Z' = 1 ãr osannolikt men skulle kunna uppnas genom att finjustera etsprocessen noggrant. 14 Forhallandet mellan skalningsfaktorerna for deponeringshastighet pa den plana substratytan och spar respektive etshastighet vid halets botten maste darfor alltid vara mindre an 1, d.v.s.
Z'/Z < 1 annars kommer halets bottenytskikt inte att etsas bort innan ytskiktet pa den plana substratytan. Typiskt skulle det vara onskvart att ha Z = 4 och Z' = 2.
I denna utforingsform erhalles salunda samma slutresultat som i Fig. 3r.
Den beskrivna metoden eliminerar saledes ett oonskat litografiskt steg med anvandning av laminerat resist, som motsvarar beskrivningen i anslutning till Fig. 3g.
I ytterligare en utfOringsform tillhandahalles baksideskontaktering enligt foljande, med hanvisning till Fig. 3u-3v.
Det substrat som anvands b5r vara en SOI-skiva med ett tamligen tjockt begravt oxidlager BOX och en barare 33, ddr kriteriet är att det begravda oxidlagret BOX tjocklek >> ytskiktet LL. Alternativt kan man anvanda en enkel skiva pa vilken en tjock baksidesoxid har anordnats, men i ett sadant fall maste en temporar bdrare 33 tillhandahallas.
Viahalet 54 gars tillrackligt djupt for att det skall penetrera BOX.
Efter ha fyllt via halen och RDL-sparen med metall 55, se Fig. 3u, med nagon av de metoder som beskrivits ovan, utnyttjar man det faktum att BOX ãr mycket tjockare (tjocklek = X) an fodret (tjocklek = Y). Nar metallen 55 bar deponerats i viahalen, avlagsnas namligen bararen 33 (vare sig det är en SOI eller en temporar sanan). Genom etsning eller slipning/polering av BOX (schematiskt indikerad med en streckad linje i Fig. 3v) avlagsnas sedan tillraddigt med oxid for att exponera metallen i vian. Eftersom BOX ãr mycket tjockare an fodret kommer det att fareligga mer an tillrackligt med oxid kvar for att tillhandahalla adekvat isolering pa baksidan for ytterligare processning for att t.ex. era baksidesutfOrdelning.
Med denna utforingsform palaggs "passiveringsytskiktet" pa framsidan, men eftersom ytskiktmaterialet i botten avlagsnas fran baksidan foreligger inga begransningar vad galler bredd-hojd-forhallandet for halet, d.v.s. det dr mOjligt att Ora halet sà brett som man Onskar, vilket inte är mojligt i den tidigare utforingsformen. Detta angreppssatt bar ocksa fordelen att vara "sjalvlinjerande" utan det extra litografiska steget (visat i Fig. 3g) samtidigt som det inte beror pa den bredd-hojd-beroende variationen som i Fig. 3s och 3t. Darigenom kan likformiga filmer sdsom ultrastabila termiska oxider, anvandas till ytskiktpassiveringen.
Metoden enligt uppfinningen tillhandahaller salunda en halvledaranordning, innefattande ett substrat, fOretradesvis halvledare i ett speciellt kisel. Substratet bar atminstone en metalliserad via som stracker sig genom substratet och atminstone ett metalliserat spar som bildar en utfordelningsstruktur/RDL tillsammans med vian. Det firms anordnat ett oxidskikt pa den plana substratytan pa framsidan och ett oxidskikt vid den plana substratytan pa baksidan. Metallen i sparet och vian ligger i plan med oxiden pa den plana substratytan pa atminstone framsidan, varvid en plan framsida tillhandahalles. Halvledaranordningens tjocklek är < 300 pm, foretradesvis < 200 pm, mer fOredraget < 100 pm. I en foredragen utforingsform ligger metallen i vian plan ocksa med codden pa den plana substratytan pa baksidan, varvid en plan baksida erhalles. Vian och sparet ãr lampligen fyllda med metall.
Det ãr inte strikt nodvandigt att viorna och sparen fylls med metall mom ramen for uppfinningen. Sasom i Fig. 3x kan det fOreligga endast ett ytskikt av metall ML pa vaggarna i halet och pa ytorna av sparen och fortfarande uppfylla begransningar Mr det som anses vara uppfinningen.
Foreliggande uppfinning illustreras i Fig. 3o-3.
Den innefattar en interposer, som ãr slutresultatet av de processer som beskrivits tidigare, och visats i Fig. 2h respektive 3o-1.
Interposrar i allmdrihet anvands for att sammankoppla anordningar med hog tathet av IO:er med anordningar som har en lag tathet av I/O:er. NormaIt gors anpassning av anordningar med olika CTE genom att anvanda en s.k. underfyllnad, vilket ãr ett material som pafors i det mycket lilla utrymmet mellan en anordning som har en CTE och en annan anordning som har en annan CTE. Uppfinningshojden med den fOreliggande interposern ãr att det är mojligt att skraddarsy varmeexpansionskoefficienten CTE for interposern sâ att den matchar komponenter som skall anbringas ddrpá inom mycket breda intervaller.
Sasom visas i Fig. 3o-3 tillhandahalles salunda en exempelstruktur som innefattar en interposer med kiselgenomgaende via (Si TSV-interposer), en kiselanordning (sasom en FPGA etc.) som har hog tathet av I/O:er, anbringad pa en sida av interposern och ett kretskort, t.ex. laminat, PCB, keramiskt etc. med lag tathet av I/O:er.
Kiselanordningen ãr ldmpligtvis anbringad pa interposern med hjdlp av Cu-pelare eller reguljdra SMD-lodbumpar i mikroformat, ddr kretskortet anbringas medelst BGA:er.
Uppfinningen bestar huvudsakligen i anpassning av CTE-vardet for interposern till de extremer i CTE som representeras av kiselchipet (die) pa en sida av interposern och kretskortet av plast eller keram pa andra sidan av interposern. Interposerns CTE vdljs ddrvid for att ligga nagonstans mellan dessa extremer, vilket forhindrar otillborlig spanning och stress som interposern annars skulle utsdttas for.
Det finns flera sat att uppna dessa resultat.
Ett satt är att valja viahalens vidd efter situation, ddr bredare vior (d.v.s. med mer metall) kommer att .... och smalare vior kommer att .... Naturligtvis kan utfordelningsstrukturerna aven eras sâ att de uppvisar primart storre djup. Vidden skulle normalt behava vara liten p.g.a. behovet att tapacka strukturema.
En annan metod är att tillhandahalla en icke-funktion.ella strukturer, d.v.s. icke- funktionella vior och/eller spar. Ddrvid kan sparens och viornas vidd och djup 50 skraddarsys till den situation som fader, och aven strukturernas tdthet kan Okas om det kravs.
Fig. 2y illustrerar ytterligare en utforingsform ddr interposern har f8rsetts med RDL-strukturer i flera skikt, ldmpligtvis medelst en damascenprocess. Materialet i 16 vilket den faktiska utfordelningsstrukturen (som är av metall) dr gjord ãr normalt en isolator sasom en oxid. Detta material kommer darfOr i sig sjdlvt att uppvisa ett annat CTE jdmfort med kislet i interposern, och salunda kan aven denna skiktade struktur goras sâ att den tillhandahaller viss CTE-anpassning.

Claims (4)

17 PATENTKRAV: 1. Halvledarinterposer, innefattande: ett substrat (10) av ett halvledarmaterial med en forsta sida (FS) och en motstaende andra sida (BS); atminstone en ledande skivgenomgaende via (18, 28, 27) innefattande metall (27); atminstone ett spar (20) anordnat i substratets 10 forsta sida och i substratets halvledarmaterial, vilket spar dr fyllt med metall och sammankopplat med den skivgenomgaende vian; ddr de exponerade ytorna av den metallfyllda vian och det metallfyllda sparet (18, 27) 15 ligger vasentligen i plan med substratytan pa substratets fOrsta yta; kanneteclmad av att den totala varmeexpansionskoefficienten for interposern som helhet her ett vdrde mellan i) vardet for den termiska expansionskoefficienten for en fOrsta struktur med en lag termisk expansionskoefficient och vilken skall anbringas pa interposerns forsta sida och ii) vardet for den termiska expansionskoefficienten for den andra struktur med ett Mgt varde pa den termiska expansionskoefficienten och vilken ãr avsedd att anbringas pa interposerns andra sida.
2. Interposer enligt krav 1, ddr det foreligger ett antal vior och spar som bildar elektriska anslutningar mellan ndmnda forsta och andra strukturer anbringade pa interposerns forsta respektive andra sida, och ett antal vior och spar som ãr anordnade i syfte att anpassa den totala termiska expansionskoefficienten pa interposern till ndmnda varde mellan vdrdena av den fOrsta respektive den andra strukturen.
3. Halvledarprodukt innefattande: 35 en interposer enligt krav 1; en forsta struktur med en lag termisk expansionskoefficient och vilken är anbringad pa interposerns fOrsta sida; och en andra struktur med en hog termisk expansionskoefficient och vilken är anbringad pa interposerns andra sida.
4. Produkt enligt krav 3, dar den fOrsta strukturen ãr en kiselbaserad integrerad krets; och den andra strukturen ãr ett kretskort. 0: b.0 N 00
SE1250374A 2012-04-13 2012-04-13 CTE-anpassad interposer och metod att tillverka en sådan SE537874C2 (sv)

Priority Applications (4)

Application Number Priority Date Filing Date Title
SE1250374A SE537874C2 (sv) 2012-04-13 2012-04-13 CTE-anpassad interposer och metod att tillverka en sådan
PCT/SE2013/050408 WO2013154497A2 (en) 2012-04-13 2013-04-15 Cte matched interposer and method of making
US14/391,855 US9224681B2 (en) 2012-04-13 2013-04-15 CTE matched interposer and method of making
EP13775666.4A EP2837026B1 (en) 2012-04-13 2013-04-15 Cte matched interposer and method of making

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SE1250374A SE537874C2 (sv) 2012-04-13 2012-04-13 CTE-anpassad interposer och metod att tillverka en sådan

Publications (2)

Publication Number Publication Date
SE1250374A1 true SE1250374A1 (sv) 2013-10-14
SE537874C2 SE537874C2 (sv) 2015-11-03

Family

ID=49328264

Family Applications (1)

Application Number Title Priority Date Filing Date
SE1250374A SE537874C2 (sv) 2012-04-13 2012-04-13 CTE-anpassad interposer och metod att tillverka en sådan

Country Status (4)

Country Link
US (1) US9224681B2 (sv)
EP (1) EP2837026B1 (sv)
SE (1) SE537874C2 (sv)
WO (1) WO2013154497A2 (sv)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE538069C2 (sv) * 2012-03-12 2016-02-23 Silex Microsystems Ab Metod att tillverka tätpackade viastrukturer med routing iplanet
US9041205B2 (en) * 2013-06-28 2015-05-26 Intel Corporation Reliable microstrip routing for electronics components
US9154138B2 (en) 2013-10-11 2015-10-06 Palo Alto Research Center Incorporated Stressed substrates for transient electronic systems
JP5846185B2 (ja) 2013-11-21 2016-01-20 大日本印刷株式会社 貫通電極基板及び貫通電極基板を用いた半導体装置
US9433101B2 (en) 2014-10-16 2016-08-30 International Business Machines Corporation Substrate via filling
US9780044B2 (en) 2015-04-23 2017-10-03 Palo Alto Research Center Incorporated Transient electronic device with ion-exchanged glass treated interposer
WO2017029822A1 (ja) * 2015-08-18 2017-02-23 三菱電機株式会社 半導体装置
US10012250B2 (en) * 2016-04-06 2018-07-03 Palo Alto Research Center Incorporated Stress-engineered frangible structures
US10224297B2 (en) 2016-07-26 2019-03-05 Palo Alto Research Center Incorporated Sensor and heater for stimulus-initiated fracture of a substrate
US10026579B2 (en) 2016-07-26 2018-07-17 Palo Alto Research Center Incorporated Self-limiting electrical triggering for initiating fracture of frangible glass
US10251270B2 (en) * 2016-09-15 2019-04-02 Innovium, Inc. Dual-drill printed circuit board via
US10903173B2 (en) 2016-10-20 2021-01-26 Palo Alto Research Center Incorporated Pre-conditioned substrate
CN107240579B (zh) * 2017-05-23 2019-12-24 华进半导体封装先导技术研发中心有限公司 转接板的rdl封装成形方法
US10626048B2 (en) 2017-12-18 2020-04-21 Palo Alto Research Center Incorporated Dissolvable sealant for masking glass in high temperature ion exchange baths
US11152294B2 (en) * 2018-04-09 2021-10-19 Corning Incorporated Hermetic metallized via with improved reliability
US10717669B2 (en) 2018-05-16 2020-07-21 Palo Alto Research Center Incorporated Apparatus and method for creating crack initiation sites in a self-fracturing frangible member
US20200105646A1 (en) * 2018-10-01 2020-04-02 Nanya Technology Corporation Semiconductor structure having through silicon via structure and method for forming the same
US11107645B2 (en) 2018-11-29 2021-08-31 Palo Alto Research Center Incorporated Functionality change based on stress-engineered components
US10947150B2 (en) 2018-12-03 2021-03-16 Palo Alto Research Center Incorporated Decoy security based on stress-engineered substrates
WO2020171940A1 (en) 2019-02-21 2020-08-27 Corning Incorporated Glass or glass ceramic articles with copper-metallized through holes and processes for making the same
US10969205B2 (en) 2019-05-03 2021-04-06 Palo Alto Research Center Incorporated Electrically-activated pressure vessels for fracturing frangible structures
GB2587374B (en) 2019-09-25 2022-08-17 X Fab Semiconductor Foundries Gmbh Through silicon via and redistribution layer
US11904986B2 (en) 2020-12-21 2024-02-20 Xerox Corporation Mechanical triggers and triggering methods for self-destructing frangible structures and sealed vessels

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6335491B1 (en) 2000-02-08 2002-01-01 Lsi Logic Corporation Interposer for semiconductor package assembly
JP2003258189A (ja) * 2002-03-01 2003-09-12 Toshiba Corp 半導体装置及びその製造方法
JP2006261255A (ja) * 2005-03-16 2006-09-28 Matsushita Electric Ind Co Ltd 半導体装置
US7667473B1 (en) * 2005-09-28 2010-02-23 Xilinx, Inc Flip-chip package having thermal expansion posts
US8841759B2 (en) * 2006-12-23 2014-09-23 Lg Innotek Co., Ltd. Semiconductor package and manufacturing method thereof
US7841080B2 (en) * 2007-05-30 2010-11-30 Intel Corporation Multi-chip packaging using an interposer with through-vias
ES2386008T3 (es) 2007-07-05 2012-08-07 Aac Microtec Ab Vía de interconexión de baja resistencia a través de una oblea
US20090243100A1 (en) 2008-03-27 2009-10-01 Jotaro Akiyama Methods to Form a Three-Dimensionally Curved Pad in a Substrate and Integrated Circuits Incorporating such a Substrate
KR100990173B1 (ko) 2008-05-19 2010-10-29 삼성전기주식회사 인터포저를 구비하는 전자소자 패키지 및 그 제조방법
SE534510C2 (sv) 2008-11-19 2011-09-13 Silex Microsystems Ab Funktionell inkapsling
JP5584986B2 (ja) 2009-03-25 2014-09-10 富士通株式会社 インターポーザ
SE538069C2 (sv) 2012-03-12 2016-02-23 Silex Microsystems Ab Metod att tillverka tätpackade viastrukturer med routing iplanet
SE538058C2 (sv) 2012-03-30 2016-02-23 Silex Microsystems Ab Metod att tillhandahålla ett viahål och en routing-struktur
US20140035935A1 (en) * 2012-08-03 2014-02-06 Qualcomm Mems Technologies, Inc. Passives via bar

Also Published As

Publication number Publication date
SE537874C2 (sv) 2015-11-03
US9224681B2 (en) 2015-12-29
EP2837026A2 (en) 2015-02-18
US20150076677A1 (en) 2015-03-19
WO2013154497A4 (en) 2014-01-23
EP2837026A4 (en) 2016-01-20
EP2837026B1 (en) 2019-07-17
WO2013154497A3 (en) 2013-12-05
WO2013154497A2 (en) 2013-10-17

Similar Documents

Publication Publication Date Title
SE1250374A1 (sv) CTE-anpasad interposer och metod att tillverka en sådan
EP2826066B1 (en) Semiconductor devices with close-packed via structures having in-plane routing and method of making same
US11302616B2 (en) Integrated interposer solutions for 2D and 3D IC packaging
TWI751530B (zh) 半導體裝置之製造方法
US8431431B2 (en) Structures with through vias passing through a substrate comprising a planar insulating layer between semiconductor layers
US20130037929A1 (en) Stackable wafer level packages and related methods
US9355895B2 (en) Method of providing a via hole and routing structure
US20110304999A1 (en) Interposer-on-Glass Package Structures
US20140273354A1 (en) Fabrication of 3d chip stacks without carrier plates
US8716867B2 (en) Forming interconnect structures using pre-ink-printed sheets
KR20140005107A (ko) 기판, 기판의 제조 방법, 반도체 장치, 및 전자 기기
US9478509B2 (en) Mechanically anchored backside C4 pad
US20150048496A1 (en) Fabrication process and structure to form bumps aligned on tsv on chip backside
TWI770609B (zh) 半導體結構及其形成方法
US8535977B2 (en) Semiconductor device manufacturing method
KR101095055B1 (ko) 반도체 소자의 제조 방법
KR101115526B1 (ko) 관통 실리콘 비아 제조 방법
KR100548578B1 (ko) 시스템 인 패키지의 비아패턴 형성방법
JP5834907B2 (ja) 半導体装置、半導体装置の製造方法及び電子装置
TWI482548B (zh) 線路結構的製造方法
CN117038575A (zh) 简易硅基垂直互连封装方法、装置及基板
KR100941656B1 (ko) 반도체 장치 및 그 제조 방법
KR20090131733A (ko) 반도체 패키지 제조 방법