KR20140005107A - 기판, 기판의 제조 방법, 반도체 장치, 및 전자 기기 - Google Patents

기판, 기판의 제조 방법, 반도체 장치, 및 전자 기기 Download PDF

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세이코 엡슨 가부시키가이샤
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Abstract

기판은, 베이스 기판에 형성된 제1 절연층과, 제1 절연층 상에 형성된 제2 절연층과, 제2 절연층 상에 형성된 제3 절연층과, 제3 절연층 상에 형성된 패드 전극을 갖고, 기판을 관통하여 패드 전극에 도달하는 구멍이 형성되어 있고, 제1 절연층에 있어서의 해당 구멍의 직경은, 제2 절연층에 있어서의 해당 구멍의 직경보다도 크고, 제1 절연층과 제2 절연층이 서로 다른 재료로 형성되고, 또한, 제2 절연층과 제3 절연층이 서로 다른 재료로 형성되어 있다.

Description

기판, 기판의 제조 방법, 반도체 장치, 및 전자 기기{SUBSTRATE, METHOD OF MANUFACTURING SUBSTRATE, SEMICONDUCTOR DEVICE, AND ELECTRONIC APPARATUS}
본 발명은, 기판, 그 기판의 제조 방법, 기판을 갖는 반도체 장치, 및 반도체 장치를 갖는 전자 기기에 관한 것이다.
최근, 휴대형 전자 기기가 보급되고 있고, 이들 휴대형 전자 기기에서는, 기능의 고도화에 수반하여 복수의 반도체 장치를 실장한 고기능 회로 장치가 이용되는 것이 많아지고 있다. 또한, 휴대형 전자 기기는 소형화ㆍ경량화도 요구되고 있다. 따라서, 반도체 기판에 TSV(Through Silicon Via)라고 불리는 복수의관통 전극을 형성하고, 관통 전극 사이 거리를 짧게 하여 고밀도화를 도모하면서, 반도체 장치의 소형화를 실현하는 제조 방법이 제안되어 있다.
이러한 반도체 장치에 있어서, 반도체 기판에 형성된 관통 전극의 전기적ㆍ기계적인 신뢰성이 요구되지만, 종래, 신뢰성을 높인 반도체 장치로서, 반도체 기판과 전극 패드와의 사이에, 층간막 관통 구멍이 형성된 3층의 층간 절연막을 갖고, 층간막 관통 구멍의 측벽을 3단의 계단 형상으로 한 반도체 장치가 있다.
일본 특허 출원 공개 제2010-263130호 공보
그러나, 3층의 층간 절연막이 동일 재료로 형성되었을 경우, 드라이 에칭 등의 컨벤셔널한 공법으로의 계단 형상의 형성이 곤란하기 때문에, 보다 복잡한 공정을 필요로함으로써, 수율, 신뢰성 저하의 원인으로 이어진다.
따라서 본 발명은, 상기 문제점에 착안하여, 전기적ㆍ기계적 접속의 신뢰성을 향상시킨 기판, 그 기판의 제조 방법, 기판을 갖는 반도체 장치, 반도체 장치를 갖는 전자 기기를 제공하는 것을 목적으로 한다.
본 발명은, 전술한 과제의 적어도 일부를 해결하기 위해서 이루어진 것으로, 이하의 적용예로서 실현하는 것이 가능하다.
[적용예 1]
베이스 기판과, 상기 베이스 기판의 제1 면에 형성된 제1 절연층과, 상기 제1 절연층 상에 형성된 제2 절연층과, 상기 제2 절연층 상에 형성된 제3 절연층과, 상기 제3 절연층 상에 형성된 패드 전극을 갖는 기판이며,
상기 베이스 기판의 상기 제1 면의 반대측의 제2 면으로부터 상기 베이스 기판, 상기 제1 절연층, 상기 제2 절연층 및 상기 제3 절연층을 관통하여 상기 패드 전극에 도달하는 구멍이 형성되어 있고,
상기 구멍에 있어서, 상기 베이스 기판, 상기 제1 절연층, 상기 제2 절연층 및 상기 제3 절연층을 덮는 제4 절연층을 갖고,
상기 패드 전극에 접속되어 있고, 상기 제4 절연층에 덮여진 도전체를 갖고,
상기 제1 절연층에 있어서의 상기 구멍의 직경은, 상기 제2 절연층에 있어서의 상기 구멍의 직경보다도 크고,
상기 제1 절연층과 상기 제2 절연층이 서로 다른 재료로 형성되고, 또한, 상기 제2 절연층과 상기 제3 절연층이 서로 다른 재료로 형성되어 있는 것을 특징으로 하는 기판.
상기 구성에 의해, 예를 들면 제1 절연층과 제2 절연층을 드라이 에치로 관통하는 경우는, 제1 절연층보다도 에칭 레이트가 느린 재료로 제2 절연층을 형성함으로써, 제1 절연층보다도 제2 절연층 쪽이 작은 개구부로 할 수 있다. 그 때문에 이에 의해 제1 절연층과 제2 절연층과 제4 절연층과의 접합 면적을 늘릴 수 있어, 관통 전극 전체의 기계적 강도를 유지하는 것이 가능한 기판이 된다.
[적용예 2]
상기 제2 절연층에 있어서의 상기 구멍의 직경은, 상기 제3 절연층에 있어서의 상기 구멍의 직경보다도 큰 것을 특징으로 하는 기판.
상기 구성에 의해, 제4 절연층의 제1 절연층과 제2 절연층에 적층하는 부분 외에 제2 절연층과 제3 절연층에 적층하는 부분은, 제1 절연층과 제2 절연층 근방 및 제2 절연층과 제3 절연층 근방에 있어서 L자형으로 형성되게 된다. 이에 의해 제1 절연층과 제2 절연층과 제3 절연층과 제4 절연층과의 접합 면적을 늘릴 수 있어, 관통 전극 전체의 기계적 강도를 유지하는 것이 가능한 기판이 된다.
[적용예 3]
상기 제2 절연층 중 상기 제4 절연층에 덮여진 부분은, 상기 구멍의 중심을 향함에 따라 두께가 얇아지는 것을 특징으로 하는 기판.
상기 구성에 의해, 제2 절연층과 제4 절연층과의 접촉 면적을 증가시켜서 접합 강도를 높일 수 있다. 또한 제2 절연층의 제4 절연층에 덮여진 부분은 얇게 형성되어 있으므로, 열 스트레스를 가했을 때의 제2 절연층과 도전체와의 열팽창 수축 차에 의한 패드 전극과 도전체와의 접촉 부분에 가해지는 응력을 저감시킬 수 있다.
[적용예 4]
상기 제3 절연층 중 상기 제4 절연층에 덮여진 부분은, 상기 구멍의 중심을 향함에 따라 두께가 얇아지는 것을 특징으로 하는 기판.
상기 구성에 의해, 제2 절연층 및 제3 절연층과 제4 절연층과의 접촉 면적을 증가시켜서 접합 강도를 높일 수 있다. 또한 제2 절연층 및 제3 절연층의 제4 절연층에 덮여진 부분은 얇게 형성되어 있으므로, 열 스트레스를 가했을 때의 제2 절연층 및 제3 절연층과 도전체와의 열팽창 수축 차에 의한 패드 전극과 도전체와의 접촉 부분에 가해지는 응력을 저감시킬 수 있다.
[적용예 5]
청구항 1에 기재된 기판과,
상기 베이스 기판의 상기 제1 면측에 형성된 소자 회로와,
상기 도전체에 접속되어 있고, 상기 베이스 기판의 상기 제2 면측에 형성된 재배선층을 갖는 것을 특징으로 하는 반도체 장치.
상기 기재에 의해, 전기적ㆍ기계적으로 신뢰성이 있는 관통 전극을 이용한 반도체 장치가 된다.
[적용예 6]
청구항 5에 기재된 반도체 장치를 갖는 것을 특징으로 하는 전자 기기.
상기 기재에 의해, 전기적ㆍ기계적으로 신뢰성이 있는 관통 전극을 이용한 회로 장치가 된다.
[적용예 7]
베이스 기판의 제1 면에 제1 절연층을 형성하는 공정과,
상기 제1 절연 층 상에, 상기 제1 절연층과 다른 재료로 제2 절연층을 형성하는 공정과,
상기 제2 절연 층 상에, 상기 제2 절연층과 다른 재료로 제3 절연층을 형성하는 공정과,
상기 제3 절연 층 상에 패드 전극을 형성하는 공정과,
상기 베이스 기판의 상기 제1 면의 반대측의 제2 면으로부터 상기 베이스 기판, 상기 제1 절연층, 상기 제2 절연층 및 상기 제3 절연층을 관통하여 상기 패드 전극에 도달하는 구멍을 형성하는 공정과,
상기 구멍에 있어서, 상기 베이스 기판, 상기 제1 절연층, 상기 제2 절연층 및 상기 제3 절연층을 덮는 제4 절연층을 형성하는 공정과,
상기 구멍의 상기 제4 절연층에 덮여진 영역에, 상기 패드 전극에 접속하는 도전체를 형성하는 공정을 갖고,
상기 구멍을 형성하는 공정에 있어서, 상기 제1 절연층에 있어서의 상기 구멍의 직경을, 상기 제2 절연층에 있어서의 상기 구멍의 직경보다도 크게 형성하는 것을 특징으로 하는 기판의 제조 방법.
상기 방법에 의해, 예를 들면 제1 절연층과 제2 절연층을 드라이 에치로 관통하는 경우는, 제1 절연층보다도 에칭 레이트가 느린 재료로 제2 절연층을 형성함으로써, 제1 절연층보다도 제2 절연층 쪽이 작은 개구부로 할 수 있다. 그 때문에 이에 의해 제1 절연층과 제2 절연층과 제4 절연층과의 접합 면적을 늘릴 수 있어, 관통 전극 전체의 기계적 강도를 유지하는 것이 가능한 관통 전극이 된다.
[적용예 8]
상기 구멍을 형성하는 공정에 있어서, 상기 제2 절연층에 있어서의 상기 구멍의 직경을, 상기 제3 절연층에 있어서의 상기 구멍의 직경보다도 크게 형성하는 것을 특징으로 하는 기판의 제조 방법.
상기 방법에 의해, 제4 절연층의 제1 절연층 및 제2 절연층에 적층하는 부분과, 제2 절연층 및 제3 절연층에 적층하는 부분은, 제1 절연층 및 제2 절연층의 관통구의 내주 가장자리를 취하도록 형성되게 된다. 즉 적층 구조체를 단면 방향에서 보면, 제1 절연층 및 제2 절연층 근방에 있어서 L자형으로 형성되고, 또한 제2 절연층 및 제3 절연층 근방에 있어서도 L자형으로 형성되게 된다. 이에 의해 제1 절연층 및 제2 절연층과 제3 절연층의 제4 절연층과의 접합 면적을 늘릴 수 있어, 관통 전극 전체의 기계적 강도를 유지하는 것이 가능하게 된다.
[적용예 9]
상기 구멍을 형성하는 공정에 있어서, 드라이 에칭에 의해 상기 제1 절연층, 상기 제2 절연층 및 상기 제3 절연층을 제거하는 것을 특징으로 하는 청구항 7에 기재된 기판의 제조 방법.
상기 방법에 의해, 상기 베이스 기판의 관통구 아래의 상기 제1 절연층과 상기 제2 절연층과 상기 제3 절연층은 상기 베이스 기판의 관통구의 중심으로부터 에칭이 개시되기 때문에, 상기 제1 절연층과 상기 제2 절연층과 상기 제3 절연층의 관통구는 상기 베이스 기판의 관통구로부터 등거리가 된다.
[적용예 10]
상기 제2 절연층을 형성하는 공정에 있어서, 상기 제1 절연층과 드라이 에칭 레이트가 다른 재료로 상기 제2 절연층을 형성하는 것을 특징으로 하는 기판의 제조 방법.
상기 방법에 의해, 예를 들면 제1 절연층과 제2 절연층을 드라이 에치로 관통하는 경우는, 제1 절연층보다도 에칭 레이트가 느린 재료로 제2 절연층을 형성함으로써, 제1 절연층보다도 제2 절연층 쪽이 작은 개구부로 할 수 있다. 그 때문에 이에 의해 제1 절연층과 제2 절연층과 제4 절연층과의 접합 면적을 늘릴 수 있어, 관통 전극 전체의 기계적 강도를 유지하는 것이 가능한 관통 전극이 된다.
[적용예 11]
상기 제3 절연층을 형성하는 공정에 있어서, 상기 제2 절연층과 드라이 에칭 레이트가 다른 재료로 상기 제3 절연층을 형성하는 것을 특징으로 하는 기판의 제조 방법.
상기 방법에 의해, 제2 절연층과 제4 절연층과의 접촉 면적을 증가시켜 접합 강도를 높일 수 있다. 또한 제2 절연층의 관통구 부분은 얇게 형성되어 있으므로, 열 스트레스를 가했을 때의 제2 절연층과 도전체와의 열팽창 수축 차에 의한 패드 전극과 도전체와의 접촉 부분에 가해지는 응력을 저감시킬 수 있다.
도 1은 본 실시 형태의 관통 전극을 갖는 반도체 장치의 모식도이다.
도 2는 본 실시 형태에 관통 전극의 제조 공정을 나타내는 도면이다.
도 3은 본 실시 형태에 관통 전극의 제조 공정을 나타내는 도면이다.
도 4는 본 실시 형태에 관통 전극의 제조 공정을 나타내는 도면이다.
도 5는 본 실시 형태의 관통 전극을 갖는 반도체 장치의 모식도이다.
도 6은 종래 기술에 따른 관통 전극의 모식도이다.
이하, 본 발명을, 도면에 나타낸 실시 형태를 이용하여 상세하게 설명한다. 단, 이 실시 형태로 기재되는 구성 요소, 종류, 조합, 형상, 그 상대 배치 등은 특정적인 기재가 없는 한, 본 발명의 범위를 그것만으로 한정하는 주지가 아니라 단순한 설명예에 불과하다.
(실시 형태 1)
본 실시 형태에 따른 관통 전극을 갖는 반도체 장치를 도 1에 나타낸다. 도1의 (a)는 반도체 장치의 단면도, 도 1의 (b)는 도 1의 (a)의 부분 상세도이다.
본 실시 형태의 반도체 장치(11)는, 기판으로서의 적층 구조체(10)와, 소자 회로로서의 소자 회로층(50)과, 재배선층(34)을 포함하여 구성된다.
본 실시 형태의 기판으로서의 적층 구조체(10)는, 베이스 기판(12)과, 베이스 기판(12)의 제1 면으로서의 표면(12a)에 적층된 제1 절연층(14)과, 제1 절연층(14) 상에 적층된 제2 절연층(15)과, 제2 절연층(15) 상에 적층된 제3 절연층(16)과, 제3 절연층(16) 상에 적층된 패드 전극(17)을 갖고 있다.
적층 구조체(10)에는 관통 전극(20)이 형성되어 있다.
관통 전극(20)은, 패드 전극(17)에 대향하는 위치에 있어서, 베이스 기판(12)의 제2 면으로서의 이면(12b)으로부터, 베이스 기판(12), 및 제1 절연층(14)을 관통하는 제1 오목부(22)와, 제1 오목부(22)의 바닥부(22a)에 노출된 제2 절연층(15)의 중앙 부분에 있어서, 제2 절연층(15), 및 제3 절연층(16)을 관통하여 패드 전극(17)이 노출되는 위치까지 도달하는 제2 오목부(26)를 갖고 있다. 제1 오목부(22)와 제2 오목부(26)를 합친 개소가, 본 발명에 따른 「구멍」에 상당한다.
또, 제1 오목부(22)의 내벽(22b), 제1 오목부(22)의 바닥부(22a), 및 제2 오목부(26)의 내벽(26a) 상에 적층된 제4 절연층(24)과, 제1 오목부(22), 및 제2 오목부(26)를 매립하도록, 혹은 제4 절연층(24)에 피복되도록 형성되고, 제2 오목부(26)에 노출된 패드 전극(17)과 접속하는 도전체(32)를 갖는 것이다.
베이스 기판(12)은, Si 등의 반도체에 의해 형성되고, 표면(12a)에는 후술하는 소자 회로층(집적 회로, 센서 회로 등)(50)이 있고, 복수의 회로 소자, 배선층, 및 절연층이 적층 형성되어 있다. 본 실시 형태에서는, 표면(12a)에는 SiO2나 SiN 등으로 형성된 제1 절연층(14)이 형성되고, 제1 절연층(14) 상에는 AlO 등으로 형성된 제2 절연층(15)이 형성되고, 또한 제2 절연층(15) 상에는 SiO2나 SiN 등으로 형성된 제3 절연층(16)이 형성되어 있다. 제3 절연층(16) 상의 소정 위치에는 Al 등으로 형성된 패드 전극(17)이 복수 형성되어 있고, 소자 회로층(50)의 일부로서 기능하고 있다.
이렇게 베이스 기판(12), 제1 절연층(14), 패드 전극(17) 등에 의해 적층 구조체(10)가 형성되고, 패드 전극(17)과, 제1 절연층(14) 및 제2 절연층(15) 및 제3 절연층(16)을 관통하는 관통 전극(20)에 의해 재배선층(34)과, 소자 회로층(50)이 전기적으로 접속되어 있다.
소자 회로층(50)은, 베이스 기판(12)의 표면(12a)에 형성되어 있지만, 소자 회로층(50)에 형성된 패드 전극(17)은, 베이스 기판(12)에 형성된 관통 전극(20)에 접속되고, 관통 전극(20)을 개재하여 베이스 기판(12)의 이면(12b)에 전기적으로 인출된다. 그리고 관통 전극(20)은, 베이스 기판(12)의 이면(12b)에 있어서 전자 디바이스(56)의 전극 배치에 대응하여 형성된 재배선층(34)에 접속되어 반도체 장치(11)를 형성한다.
반도체 장치(11)와 전자 디바이스(56)는, 반도체 장치(11)측의 재배선층(34)과 전자 디바이스(56)측의 배선층(57)이 접속 단자(58)에 의해 접속되어 있다.
접속 단자(58)에는 땜납, SnAg 등의 저융점 금속이나, Au 등의 도전성 금속,또는 도전성 접착제 등을 이용한다. 또한, 접속 단자(58)로서, 재배선층(34) 또는 배선층(57)에 범프를 형성해도 된다. 이와 같은 경우에는, 범프 형성측에 대향하는 배선층에는 SnAg 등의 접속용 전극을 형성하는 것이 바람직하다. 도 1에는, 재배선층(34)측에 SnAg를 포함하여 이루어지는 접속용 전극(35)을 형성했을 경우를 예시하고 있다.
따라서 본 실시 형태에서는 베이스 기판(12)의 표면(12a) (소자 회로층(50)이 형성된 면)을 실장측을 향해, 이면(12b)에 전자 디바이스(56)를 접속하고, 관통 전극(20)은 전술한 전자 디바이스(56)에 접속하는 패드 전극(17)에 적용하는 것으로서 설명한다.
제1 오목부(22)는, 베이스 기판(12)의 이면(12b)의 패드 전극(17)에 대향하는 위치에 있어서 베이스 기판(12)을 관통하고, 또한 제1 절연층(14)을 관통하여 제2 절연층(15)까지 도달한 형태를 갖고 있다.
제2 오목부(26)는, 바닥부(22a)의 중앙 부분에 있어서, 제2 절연층(15), 및 제3 절연층(16)을 관통하여 패드 전극(17)에 도달하도록 형성되어 있다. 이에 의해 제1 절연층(14), 및 제2 절연층(15)은 플랜지 형상을 갖게 된다. 따라서 도 1의 단면도에 따르면 제1 절연층(14), 및 바닥부(22a)는 L자의 형상을 갖게 된다.
또한, 도 1의 (b)에 나타낸 바와 같이, 제1 오목부(22)의 바닥부(22a)에 있어서, 제2 절연층(15)은 바닥부(22a)의 중심을 향해서 두께가 얇아지도록, 즉 둔각의 테이퍼 형상으로 형성되어 있다.
이에 의해, 제2 절연층(15)과 제4 절연층(24)과의 접촉 면적을 증가시켜서 접합 강도를 높일 수 있다. 또한 제2 절연층(15)이 제2 오목부(26)에 접하는 부분은 얇게 형성되어 있으므로, 열 스트레스를 가했을 때의 제2 절연층(15)과 도전체(32)와의 열팽창 수축 차에 의한 패드 전극(17)과 도전체(32)와의 접촉 부분에 가해지는 응력을 저감시킬 수 있다.
또한, 제1 오목부(22), 제2 오목부(26)는 평면에서 보아 각각 원형의 내벽을 갖지만, 제1 오목부(22)의 직경 D1을 제2 오목부(26)의 직경 D2보다 크게 하고, 제1 오목부(22)의 바닥부(22a)의 중심에 제2 오목부(26)를 형성한다.
이에 의해, 제4 절연층(24)은 제2 절연층(15)에 적층하는 부분에서 L자로 꺾여 굽은 형태를 갖게 되고, 제2 절연층(15)과 제4 절연층(24)과의 접합 면적을 늘릴 수 있어, 관통 전극(20) 전체의 기계적 강도를 유지하는 것이 가능하게 된다.
이렇게, 제1 절연층(14), 및 제2 절연층(15), 및 제3 절연층(16)을 포함하도록 형성된 제4 절연층(24)이 피복된 제1 오목부(22), 및 제2 오목부(26)는, 배리어층(28), 시드층(30), 도전체(32)에 의해 매립된다.
배리어층(28)은, 예를 들면 TiW 등의 금속 재료의 스퍼터에 의해 형성되고, 도전체(32)의 베이스 기판(12)(Si)으로의 확산을 방지하기 위해서 형성된다. 배리어층(28)은 베이스 기판(12)의 이면(12b)에 있는 제4 절연층(24), 제1 오목부(22)의 내벽(22b), 및 저면(22a)에 피복하는 제4 절연층(24), 제2 오목부(26) 내의 제4 절연층(24), 그리고 패드 전극(17)에 적층된다.
시드층(30)은, Cu 등에 의해 배리어층(28)을 피복하도록 형성되고, 도금에 의해 도전체(32)를 형성하기 위해서 이용된다.
도전체(32)는, Cu 등의 도금에 의해 형성되고, 제1 오목부(22), 및 제2 오목부(26)를 매립하도록, 혹은 그들의 내벽(배리어층(28), 시드층(30)이 피복되어 있는 면)을 따라 막 형상으로 덮음으로써 형성된다. 또한 도전체(32)는 베이스 기판(12)의 이면(12b)(배리어층(28), 시드층(30)이 피복되어 있는 면) 상에도 형성되고, 또한 도전체(32)는 베이스 기판(12)의 이면(12b)측에 형성된 재배선층(34)과 전기적으로 접속된다. 이에 의해 패드 전극(17)은, 배리어층(28), 시드층(30), 도전체(32), 재배선층(34)을 개재하여 전자 디바이스(56)에 전기적으로 접속된다.
그런데, 본 실시 형태에 있어서는 베이스 기판(12)이 Si로 형성되어 있다. 또한, 도전체(32)에 전기적으로 접속되는 제1 절연층(14), 제2 절연층(15), 및 제3 절연층(16)과, 제4 절연층(24)과의 접촉 계면인 제1 접촉 계면(14a), 제2 접촉 계면(15a), 제3 접촉 계면(16a)으로 구성된 경로(38)(L자형)가 길게 되어 있다. 경로(38)(L자형)는, 패드 전극(17)으로부터 베이스 기판(12)에 이른다.
따라서 베이스 기판(12)을 반도체에 의해 형성해도 도전체(32)로부터 전술한 경로(38)를 통하여 베이스 기판(12)에 전류가 리크될 우려는 저감된다. 따라서 반도체에 이러한 관통 전극(20)을 적용해도 리크 전류를 저감시켜, 관통 전극(20)의 신뢰성을 높일 수 있다.
도 2 내지 도 4에 본 실시 형태의 관통 전극, 및 반도체 장치의 제조 공정을 나타낸다. 본 실시 형태의 관통 전극(20), 반도체 장치(11)의 제조 수순에 대해서 설명한다.
첫째로, 도 2의 (a)에 나타낸 바와 같이, 적층 구조체(10)의 베이스 기판(12)의 일면측에 소자 회로층(50)이 형성된 반도체 기판(100)을 준비한다. 소자 회로층(50)은, 집적 회로나 센서 회로 등이며, 복수의 회로 소자, 배선층, 및 절연층이 적층 형성되어 있다. 도 2의 (a)에서는, 베이스 기판(12)측으로부터 제1 절연층(14), 제2 절연층(15), 제3 절연층(16), 소자 배선층(40)(일부 패드 전극(17)), 절연층(41), 제2 소자 배선층(42), 절연층(43)의 순으로 적층 형성되어 있는 구성을 예시하고 있다. 소자 배선층(40)과 제2 소자 배선층(42)은 관통 전극(44)에 의해 접속되어 있다.
반도체 기판(100)로서 Si 기판을 이용했을 경우를 예시하여 설명한다.
둘째로, 도 2의 (b)에 나타낸 바와 같이, 베이스 기판(12)의 표면(12a) 측, 상세하게는, 소자 회로층(50)을 형성한 면 상에 접착제(61)를 개재하여 서포트 글래스(60)를 접착한다. 이 서포트 글래스(60)는 얇게 가공되는 베이스 기판(12)을 보강함으로써, 그 박형 가공 이후의 공정에 있어서의 균열의 방지, 유동성을 확보 하는 것이다. 서포트 글래스(60)는 이후의 공정에서 가열을 수반할 가능성이 있으므로, 베이스 기판(12)(Si)에 선팽창 계수가 가까운 것이 바람직하다. 예를 들면, 파일렉스(등록 상표), 석영 글래스 등을 이용할 수 있다.
셋째로, 도 2의 (c)에 나타낸 바와 같이, 베이스 기판(12)을 박형화한다. 노출되어 있는 베이스 기판(12)의 이면(12b)을 백 그라인드에 의해, 예를 들면 50㎛정도의 두께까지 박형화한다. 백 그라인드한 면에 대해서 예를 들면, 드라이 에칭, 스핀 에칭, 폴리시 등의 방법에 의해, 백 그라인드로 형성된 Si의 파쇄층을 제거해도 된다.
넷째로, 도 3의 (a)에 나타낸 바와 같이, 베이스 기판(12)의 에칭을 행한다. 베이스 기판(12)의 이면(12b)의 패드 전극(17)에 대향하는 위치로부터 패드 전극(17)을 향해서 에칭하고, 베이스 기판(12)을 관통하여 제1 절연층(14)까지 이르는 구멍을 형성한다. 에칭에 의해 노출된 제1 절연층(14)은 원형의 관통구가 된다. 구멍의 형성 방법으로서는, RIE, ICP 등의 드라이 에칭에 의한 방법, 레이저에 의해 형성하는 방법이 있다. 드라이 에칭을 예로 들면, 에칭, 퇴적을 교대로 반복하면서 홈파기를 진행하는 보쉬 프로세스를 이용할 수 있다. 그 경우의 가스로서, 에칭에는, SF6, O2, 데포지션에는, C4F8, O2를 이용한다. 방법으로서 레지스트 등으로 제1 오목부(22)를 뚫고 싶은 부분을 제거하고 피복 보호하여, 드라이 에치 처리 후, 레지스트 등의 피복 막을 제거한다.
다섯째로, 도 3의 (b)에 나타낸 바와 같이, 제1 오목부(22)를 형성하고, 또한 제2 오목부(26)를 형성하기 위한 제1 절연층(14), 제2 절연층(15), 제3 절연층(16)의 에칭을 행한다. 본 실시 형태에서는 산화막 에쳐를 사용하고, 그 프로세스 가스로서는, C2F6, CF4, CHF3을 이용한다. 여기서 본 형태에서는, 제1 절연층(14)에 SiO2, 제2 절연층(15)에 AlO, 제3 절연층(16)에 SiO2을 이용하고 있다.
제1 절연층(14)에 비해, 제2 절연층(15)의 드라이 에칭시의 에칭 레이트는 느리기 때문에, 제1 절연층(14)이 에칭되어도 제2 절연층(15)은 도중까지밖에 에칭되지 않는다.
또한, 드라이 에칭의 특성상, 관통구의 중심으로부터 에칭이 진행되기 때문에, 제1 절연층(14)은 관통구 중심 부근으로부터 에칭되고, 관통구 중심 부근에 제2 절연층(15)이 노출된다. 에칭을 계속하면, 서서히 제1 절연층(14), 제2 절연층(15)은 관통구 외주까지 에칭이 진행된다. 더욱 에칭을 계속하면, 제2 절연층(15)의 관통구 중심 부근이 에칭되고, 제3 절연층(16)이 노출된다. 이 시점에서, 제1 절연층(14)의 관통구 내부측의 에칭이 종료된다. 또 제2 절연층(15)은 관통구 외주에 비교해 관통구 중심 부근의 막 두께가 얇아지기 때문에, 제1 오목부(22)의 바닥부(22a)는 중심을 향함에 따라 두께가 얇아지도록 형성할 수 있다. 최종적으로 제3 절연층(16)을 관통하여 패드 전극(17)을 노출시킨다.
여섯째로, 도 3의 (c)에 나타낸 바와 같이, 베이스 기판(12)의 이면(12b), 제1 오목부(22)의 내벽(22b), 제1 오목부(22)의 바닥부(22a), 제2 오목부(26)의 내벽(26a)을 제4 절연층(24)으로 피복하여 관통 구멍(20a)이 형성된다. 제4 절연층(24)로서, CVD법에 의해 SiO2, SiN 등의 무기막을 형성한다. 막 두께는 제1 오목부(22)의 내벽(22b), 바닥부(22a), 및 제2의 오목부(26)의 내벽(26a)에서는 3000Å, 베이스 기판(12)의 이면(12b) 상에서는 2 내지 3㎛로 형성한다. 또 CVD법에서는 노출된 패드 전극(17) 상에도 무기막이 형성되어 버리므로, 관통 구멍(20a) 내의 패드 전극(17) 상의 제4 절연층(24)을 드라이 에칭에 의해 제거하여, 패드 전극(17)을 노출시킨다. 이 절연층 제거 공정은, 제4 절연층(24)을 제거하고 싶지 않은 부분을 레지스트 보호한 후, 산화막 에쳐를 이용해서 행한다. 프로세스 가스로서는, C2F6, CF4, CHF3 등을 사용한다.
일곱째로, 도 4의 (a)에 나타낸 바와 같이, 제1 오목부(22), 제2 오목부(26), 베이스 기판(12)의 이면(12b)의 제4 절연층(24) 상에 배리어층(28), 시드층(30)을 형성한다(도 1의 (b) 참조). 배리어층(28)으로서는, Ti, TiW, TiN 등을 이용할 수 있다. 또 그 후, 다음 도금 공정을 위한 시드층(30)을 형성한다. 시드층(30)의 재료는 예를 들면 Cu를 이용할 수 있다.
이들의 공정은 스퍼터, CVD로 형성할 수 있다. 배리어층(28)의 두께는 100㎚, 시드층(30)의 두께는 300㎚ 정도가 적절하다. 또 Al로 형성된 패드 전극(17)의 노출된 부분의 자연 산화막을 제거할 목적으로, 배리어층(28) 형성 전에 역 스퍼터를 행해도 된다. 역 스퍼터의 처리량은 예를 들면 SiO2 환산으로 300㎚를 에칭하는 정도이면 된다.
여덟번째로, 도 4의 (b)에 나타낸 바와 같이, 관통 전극(20), 재배선층(34)을 도전체에 의해 형성한다. 제1 오목부(22), 제2 오목부(26)에 도전체(32)를 충전할 때에, 도금용의 레지스트(도시 생략)를 형성한다. 이 경우, 레지스트(도시 생략)는 관통 전극(20), 베이스 기판(12)의 이면(12b)에 형성되고, 관통 전극(20)에 접속되는 재배선층(34)을 형성하는 위치가 개구되어 있다. 우선 제1 오목부(22), 및 제2 오목부(26)에 도전체(32)에 의해 도금 충전을 행하고, 계속해서 재배선층(34)의 도전체에 의한 도금을 행한다.
또한, 제1 오목부(22), 및 제2 오목부(26)의 구멍 메립과 이면(12b)의 배선 등의 형성을 일련의 도금 공정으로 형성하는 경우를 나타냈지만, 그들을 별도의 공정으로 형성해도 된다. 재배선층(34)의 두께는 6㎛ 정도로 좋다.
전술한 도금 공정의 종료 후, 베이스 기판(12)의 이면(12b)에 노출된 상태로 남은 배리어층(28), 시드층(30)을 에칭에 의해 제거한다.
최후에, 도 4의 (c)에 나타낸 바와 같이, 베이스 기판(12)의 서포트 글래스(60)가 접착된 측으로부터 레이저를 조사하여 서포트 글래스(60)를 접착하는 접착제(61)(도 2의 (b))를 용해시키고, 서포트 글래스(60)를 박리하여 소자 회로층(50)의 집적 회로나 센서 회로 등을 노출시킨다. 이에 의해 본 실시 형태의 관통 전극(20)을 갖는 적층 구조체(10)(반도체 장치(11))를 형성할 수 있다.
이상의 프로세스를 이용하여 작성한 관통 전극(20)을 갖는 적층 구조체(10)(반도체 장치(11))를 온도 사이클 시험에 의한 신뢰성 테스트를 행한 결과, 패드 전극(17)과 관통 전극(20) 사이의 절연층 부분에서의 박리 등에 의한 불량은 발생하지 않는 것을 본원 발명자는 확인하였다.
또한, 도 1의 (a)에 나타내는 구성의, 이 적층 구조체(10)를 포함하는 반도체 장치(11)에 전자 디바이스(56)를 접속한 회로 장치(200)가 형성 가능한 것은 물론이다.
(실시 형태 2)
다음에 실시 형태 2에 따른 반도체 장치에 대해서 설명한다. 실시 형태 2의 반도체 장치(110)의 구성은, 상술한 실시 형태 1의 반도체 장치(11)의 구성과 일부 동일하다. 실시 형태 1에서는, 제2 절연층(15)과 제3 절연층(16)에 있어서 제2 오목부(26)의 직경이 같은 구경인 것에 대해서, 실시 형태 2에서는, 제2 절연층(15)(도 5의 (b)직경 D2)보다도, 제3 절연층(16)(도 5의 (b)직경 D3)의 개구부가 소직경인 것을 특징으로 하고 있다. 따라서, 실시 형태 1과의 상위 부분을 중심으로, 실시 형태 1과 동일한 부위에는 동일한 부호를 붙여서 설명한다.
실시 형태 2에 따른 관통 전극을 갖는 반도체 장치(110)를 도 5에 나타낸다. 도 5의 (a)는 반도체 장치의 단면도, 도 5의 (b)는 도 5의 (a)의 부분 상세 도면이다.
실시 형태 2의 관통 전극(20)은, 베이스 기판(12)과, 베이스 기판(12)의 표면(12a)에 적층된 제1 절연층(14)과, 제1 절연층(14) 상에 적층된 제2 절연층(15)과, 제2 절연층(15) 상에 적층된 제3 절연층(16)과, 제3 절연층(16) 상에 적층된 패드 전극(17)을 갖는 적층 구조체(10)에 형성된 관통 전극(20)이다.
관통 전극(20)은, 베이스 기판(12)의 이면(12b)의 패드 전극(17)에 대향하는 위치에 있어서 형성되고, 베이스 기판(12)을 관통하고, 또한 제1 절연층(14)을 관통하는 제1 오목부(22)와, 제1 오목부(22)의 바닥부(22a)에 노출된 제2 절연층(15)의 중앙 부분에 있어서, 제2 절연층(15)을 관통하는 제2 오목부(26)와, 제2 오목부의 바닥부(26b)에 노출된 제3 절연층(16)의 중앙 부분에 있어서, 제3 절연층(16)을 관통하여 패드 전극(17)이 노출되는 위치까지 도달하는 제3 오목부(27)를 갖고 있다.
제1 오목부(22)의 내벽(22b), 및 제1 오목부(22)의 바닥부(22a)에 노출된 제2 절연층(15), 및 제2 절연층(15)을 관통하고, 제2 오목부(26)의 바닥부(26b)에 노출된 제3 절연층(16), 및 제3 절연층(16)을 관통하여 패드 전극(17)이 노출되는 위치까지 도달하는 제3 오목부(27)의 내벽(27a) 상에 적층된 제4 절연층(24)과, 제1 오목부(22), 및 제2 오목부(26), 및 제3 오목부(27)를 매립하도록, 혹은 제1 오목부(22), 및 제2 오목부(26), 및 제3 오목부(27)의 내벽(22b, 26a, 27a)과 바닥부(22a, 26b)를 피복하도록 형성되고, 제3 오목부(27)에 노출된 패드 전극(17)과 접속되는 도전체(32)를 갖는 것이다.
또한, 도 5의 (b)에 나타낸 바와 같이, 제1 오목부(22)의 바닥부(22a)에 있어서, 제2 절연층(15)은 바닥부(22a)의 중심을 향해서 두께가 얇아지도록 형성되고, 또 제2 오목부(26)의 바닥부(26b)에 있어서, 제3 절연층(16) 중 제4 절연층(24)에 덮여진 바닥부(26b)는 제2 오목부(26)의 중심을 향해서 두께가 얇아지도록, 즉 둔각의 테이퍼 형상으로 형성되어 있다.
이에 의해, 제2 절연층(15), 및 제3 절연층(16)과 제4 절연층(24)과의 접촉 면적을 증가시켜서 접합 강도를 높일 수 있다. 또한 제2 절연층(15), 및 제3 절연층(16)이 제4 절연층(24)에 덮여진 부분(바닥부(22a), 바닥부(26b))은 얇게 형성되어 있으므로, 열 스트레스를 가했을 때의 제2 절연층(15), 및 제3 절연층(16)과 도전체(32)의 열팽창 수축 차에 의한 패드 전극(17)과 도전체(32)의 접촉 부분에 가해지는 응력을 저감시킬 수 있다.
전술한 실시 형태 2에 따른 적층 구조체(10)를 포함하여 이루어지는 반도체 장치(110)의 구성은 실시 형태 1과 동일하다.
이렇게 실시 형태 2로 구성되는 관통 전극(20)을 갖는 적층 구조체(10) (반도체 장치(110))를 온도 사이클 시험에 의한 신뢰성 테스트를 행한 결과, 패드 전극(17)과 관통 전극(20) 사이의 절연층 부분에서의 박리 등에 의한 불량은 발생하지 않는 것을 본원 발명자는 확인하였다. 또한, 도 5의 (a)에 나타내는 구성의, 이 적층 구조체(10)를 포함하는 반도체 장치(110)에 전자 디바이스를 접속한 회로 장치(200)가 형성 가능한 것은 물론이다.
최후에, 전술한 반도체 장치(11) 또는 회로 장치(200)를 갖는 전자 기기에 대해서 설명한다.
도 6은, 전자 기기의 일례로서 나타내는 휴대 전화기(1000)의 사시도이다. 휴대 전화기(1000)는 표시부(1001)와, 복수의 조작 버튼(1002)과, 수화구(1003)와, 송화구(1004)를 구비하고 있다. 휴대 전화기(1000)의 내부에는, 전술한 반도체 장치(11, 110) 또는 회로 장치(200)를 구비하고 있다. 따라서, 휴대 전화기(1000)는, 전술한 신뢰성이 높고, 집적도가 높은 반도체 장치(11, 110)나 회로 장치(200)를 채용함으로써, 소형화ㆍ경량화를 실현할 수가 있고, 또한 고기능화에 기여할 수 있다.
또한, 본 발명을 적용한 전자 기기로서는, 전술한 바와 같은 휴대 전화기(1000)에 한하지 않고 적용시킬 수 있다.
예를 들면, 회로 장치(200)가 관성 센서를 포함하는 경우에는, 네비게이션 장치, 전자 카메라, 차량 탑재 카메라, 모션 센서 장치, 게임기, 로봇 장치 등에 적용할 수 있다.
또한, 회로 장치(200)가 물리량 센서를 포함하는 경우에는, 경사계, 중량ㆍ중력계, 유량계 등에 적용 가능하고, 특히 소형화와 고밀도화가 요구되는 휴대형 전자 기기에 최적이다.
10 : 적층 구조체
12 : 베이스 기판
12a : 표면
12b : 이면
14 : 제1 절연층
14a : 제1 접촉 계면
15 : 제2 절연층
15a : 제2 접촉 계면
16 : 제3 절연층
16a : 제3 접촉 계면
17 : 패드 전극
20 : 관통 전극
22 : 제1 오목부
22a : 바닥부
22b : 내벽
24 : 제4 절연층
26 : 제2 오목부
27 : 제3 오목부
28 : 배리어층
30 : 시드층
32 : 도전체
34 : 재배선층

Claims (14)

  1. 베이스 기판과, 상기 베이스 기판의 제1 면에 형성된 제1 절연층과, 상기 제1 절연층 상에 형성된 제2 절연층과, 상기 제2 절연층 상에 형성된 제3 절연층과, 상기 제3 절연층 상에 형성된 패드 전극을 갖는 기판으로서,
    상기 베이스 기판의 상기 제1 면의 반대측의 제2 면으로부터 상기 베이스 기판, 상기 제1 절연층, 상기 제2 절연층 및 상기 제3 절연층을 관통해서 상기 패드 전극에 달하는 구멍이 형성되어 있고,
    상기 구멍에 있어서, 상기 베이스 기판, 상기 제1 절연층, 상기 제2 절연층 및 상기 제3 절연층을 덮는 제4 절연층을 갖고,
    상기 패드 전극에 접속되고 있고, 상기 제4 절연층에 덮여진 도전체를 갖고,
    상기 제1 절연층에 있어서의 상기 구멍의 직경은, 상기 제2 절연층에 있어서의 상기 구멍의 직경보다도 크고,
    상기 제1 절연층과 상기 제2 절연층이 서로 다른 재료로 형성되고, 또한, 상기 제2 절연층과 상기 제3 절연층이 서로 다른 재료로 형성되어 있는 것을 특징으로 하는 기판.
  2. 제1항에 있어서, 상기 제2 절연층에 있어서의 상기 구멍의 직경은, 상기 제3 절연층에 있어서의 상기 구멍의 직경보다도 큰 것을 특징으로 하는 기판.
  3. 제1항 또는 제2항에 있어서, 상기 제2 절연층 중 상기 제4 절연층에 덮여진 부분은, 상기 구멍의 중심을 향함에 따라서 두께가 얇아지는 것을 특징으로 하는 기판.
  4. 제1항에 있어서, 상기 제3 절연층 중 상기 제4 절연층에 덮여진 부분은, 상기 구멍의 중심을 향함에 따라서 두께가 얇아지는 것을 특징으로 하는 기판.
  5. 제1항에 기재된 기판과,
    상기 베이스 기판의 상기 제1 면측에 형성된 소자 회로와,
    상기 도전체에 접속되어 있고, 상기 베이스 기판의 상기 제2 면측에 형성된 재배선층
    을 갖는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 기재된 반도체 장치를 갖는 것을 특징으로 하는 전자 기기.
  7. 베이스 기판의 제1 면에 제1 절연층을 형성하는 공정과,
    상기 제1 절연층 상에, 상기 제1 절연층과 다른 재료로 제2 절연층을 형성하는 공정과,
    상기 제2 절연층 상에, 상기 제2 절연층과 다른 재료로 제3 절연층을 형성하는 공정과,
    상기 제3 절연층 상에 패드 전극을 형성하는 공정과,
    상기 베이스 기판의 상기 제1 면의 반대측의 제2 면으로부터 상기 베이스 기판, 상기 제1 절연층, 상기 제2 절연층 및 상기 제3 절연층을 관통해서 상기 패드 전극에 달하는 구멍을 형성하는 공정과,
    상기 구멍에 있어서, 상기 베이스 기판, 상기 제1 절연층, 상기 제2 절연층 및 상기 제3 절연층을 덮는 제4 절연층을 형성하는 공정과,
    상기 구멍의 상기 제4 절연층에 덮여진 영역에, 상기 패드 전극에 접속하는 도전체를 형성하는 공정
    을 갖고,
    상기 구멍을 형성하는 공정에 있어서, 상기 제1 절연층에 있어서의 상기 구멍의 직경을, 상기 제2 절연층에 있어서의 상기 구멍의 직경보다도 크게 형성하는 것을 특징으로 하는 기판의 제조 방법.
  8. 제7항에 있어서, 상기 구멍을 형성하는 공정에 있어서, 상기 제2 절연층에 있어서의 상기 구멍의 직경을, 상기 제3 절연층에 있어서의 상기 구멍의 직경보다도 크게 형성하는 것을 특징으로 하는 기판의 제조 방법.
  9. 제7항에 있어서, 상기 구멍을 형성하는 공정에 있어서, 드라이 에칭에 의해 상기 제1 절연층, 상기 제2 절연층 및 상기 제3 절연층을 제거하는 것을 특징으로 하는 기판의 제조 방법.
  10. 제9항에 있어서, 상기 제2 절연층을 형성하는 공정에 있어서, 상기 제1 절연층과 드라이 에칭 레이트가 다른 재료로 상기 제2 절연층을 형성하는 것을 특징으로 하는 기판의 제조 방법.
  11. 제9항에 있어서, 상기 제3 절연층을 형성하는 공정에 있어서, 상기 제2 절연층과 드라이 에칭 레이트가 다른 재료로 상기 제3 절연층을 형성하는 것을 특징으로 하는 기판의 제조 방법.
  12. 베이스 기판과, 상기 베이스 기판에 적층된 3개의 절연층과, 상기 3개의 절연층 중 상기 베이스 기판으로부터 가장 떨어진 위치에 있는 절연층 상에 형성된 패드 전극를 갖는 기판으로서,
    상기 베이스 기판 및 상기 3개의 절연층을 관통해서 상기 패드 전극까지 달하는 구멍이 형성되어 있고,
    상기 3개의 절연층 중 상기 베이스 기판으로부터 가장 가까운 위치에 있는 절연층에 있어서의 상기 구멍의 직경보다도, 상기 베이스 기판으로부터 가장 떨어진 위치에 있는 절연층에 있어서의 상기 구멍의 직경 쪽이 작은 것을 특징으로 하는 기판.
  13. 제12항에 있어서, 상기 3개의 절연층 중 중간의 위치에 있는 절연층은, 금속 산화물로 형성되어 있고,
    상기 베이스 기판으로부터 가장 가까운 위치에 있는 절연층은, 반도체 산화물 혹은 반도체 질화물로 형성되어 있는 것을 특징으로 하는 기판.
  14. 제13항에 있어서, 상기 3개의 절연층 중 중간의 위치에 있는 절연층은, 상기 베이스 기판으로부터 가장 가까운 위치에 있는 절연층보다도 드라이 에칭 시의 에칭 레이트가 늦게 형성되어 있는 것을 특징으로 하는 기판.
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