JP2009295676A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】半導体装置における貫通電極の接続の信頼性を向上し、貫通電極の形成時におけるパッドからの残渣物による電気的特性不良を防止する。
【解決手段】パッド21−1と導体層27との接触面積は、シリコン基板20に設けられた開口部26の孔の口径φ2と同じになるので、従来の技術と比べて接触面積を大きくすることが可能となり、これにより、接続の信頼性を向上できる。しかも、製造工程において、メタル(パッド21−1)を含む残渣物が絶縁膜25の外側に付着するようにしたので、その残渣物がシリコン基板本体20cと接することが無く、残渣物中のCu等の重金属がシリコン基板本体20cの内部へ拡散して電気的特性不良を発生させることを防止できる。
【選択図】図1
【解決手段】パッド21−1と導体層27との接触面積は、シリコン基板20に設けられた開口部26の孔の口径φ2と同じになるので、従来の技術と比べて接触面積を大きくすることが可能となり、これにより、接続の信頼性を向上できる。しかも、製造工程において、メタル(パッド21−1)を含む残渣物が絶縁膜25の外側に付着するようにしたので、その残渣物がシリコン基板本体20cと接することが無く、残渣物中のCu等の重金属がシリコン基板本体20cの内部へ拡散して電気的特性不良を発生させることを防止できる。
【選択図】図1
Description
本発明は、貫通電極を設けた半導体装置とその製造方法に関するものである。
従来、半導体装置の高集積化及び小型化を図るために貫通電極を使用したCSP(Chip Size Package)、SiP(System in Package)等の半導体装置が提案されている。半導体回路が搭載された複数の半導体チップを高密度に実装し、高機能なシステム短時間で実現するSiP技術を用い、複数の半導体チップを三次元的に積層し、大幅な小型化を実現できる積層型パッケージの例が次の文献に開示されている。
特許文献1には、積層した半導体チップ間の電気的接続の方法として、半導体チップの基材である半導体基板に貫通電極を形成して、集積回路が形成された面と反対側にも電極パッドを形成し、それぞれの半導体チップの電極パッドを、貫通電極を介して接続する技術が開示されている。
特に、この特許文献1の図4〜図6に示されるように、半導体基板上に層間絶縁膜と素子面電極が形成された構成において、素子面とは反対側から層間絶縁膜に達するまで半導体基板に貫通電極用のすり鉢状の孔を形成し、次にすり鉢状の孔内に絶縁膜を形成し、その後、絶縁膜にさらに小さな孔を形成して素子面電極の表面を露出する技術が開示されている。すり鉢状の孔等の壁面には膜状のコンタクト電極が形成され、このコンタクト電極が小さな孔を介して素子面電極と電気的に接続されている。すり鉢状の孔内には、コンタクト電極を介してバンプが圧入され、積層された複数の半導体チップが、そのバンプを介して電気的に接続される。このように、すり鉢状の孔内にバンプを挿入する構造であるため、バンプを簡易的確に装着できる等といった利点がある。
しかしながら、従来の特許文献1の技術では、例えば、貫通電極を有する半導体チップを圧入用のバンプを使用しない実装形態で用いる場合、バンプによる非圧接状態下で、コンタクト電極と素子面電極とが小さな孔を介して電気的に接続されているので、コンタクト電極と素子面電極との接触面積が小さく、接続の信頼性が低くなる。そのため、圧入用のバンプにより、コンタクト電極と素子面電極とを圧接するような実装形態で使用する用途に限られ、不利不便であった。
本発明の半導体装置は、対向する第1の面及び第2の面を有する半導体基板と、前記第1の面側に形成された半導体素子と、前記第1の面側に形成され、前記半導体素子に対して電気的に接続された電極と、前記半導体素子及び前記電極を被覆する第1の絶縁膜と、第1の口径を有し、前記第2の面から前記半導体基板を貫通して前記第1の絶縁膜に達する深さ(又は、前記第1の絶縁膜中に達する深さ)の第1の開口部と、前記第1の開口部内の側面及び前記第2の面に被着された第2の絶縁膜と、前記第1の開口部内の側面に被着された前記第2の絶縁膜の内側面により囲まれる第2の口径を有し、前記第1の絶縁膜を貫通して前記電極を露出する第2の開口部と、 前記第2の絶縁膜上と前記第2の開口部内の側面及び底面とに形成され、前記電極に対して電気的に接続された導体層とを有することを特徴とする。
本発明の半導体装置の製造方法は、対向する第1の面及び第2の面を有し、半導体素子と前記半導体素子に対して電気的に接続された電極とが、第1の絶縁膜により被覆された状態で、前記第1の面側に形成された半導体基板を用いた半導体装置の製造方法であって、第1の口径を有し、前記第2の面から前記半導体基板を貫通して前記第1の絶縁膜に達する深さ(又は、前記第1の絶縁膜中に達する深さ)の第1の開口部を選択的に形成する工程と、前記第1の開口部内の側面及び底面と前記第2の面とに第2の絶縁膜を形成する工程と、前記第1の開口部内の側面に形成された前記第2の絶縁膜の内側面により囲まれる第2の口径を有し、前記第1の開口部内の底面に形成された前記第2の絶縁膜から、前記第1の絶縁膜を貫通して前記電極に達する深さの第2の開口部を選択的に形成する工程と、前記第2の絶縁膜上と前記第2の開口部内の側面及び底面とに、導電層を選択的に形成して前記電極に接続する工程とを有することを特徴とする。
本発明によれば、電極と導体層との接触面積は、半導体基板に設けられた第2の開口部の口径と同じになるので、従来の技術と比べて接触面積を大きくすることが可能となり、これにより、接続の信頼性を向上できる。しかも、製造方法において、メタルを含む残渣物が第2の絶縁膜の外側に付着するようにしたので、その残渣物が半導体基板本体と接することが無く、残渣物中の重金属が半導体基板本体の内部へ拡散して電気的特性不良を発生させることを防止できる。
他の発明によれば、第1の絶縁膜と第2の絶縁膜との界面が、横方向と縦方向とにおいて、段差形状になっている。そのため、従来の技術では、導体層と半導体基板本体とは、第1の絶縁膜と第2の絶縁膜との界面をパスとして電気的に導通してしまう可能性があるが、本発明では、第1の絶縁膜と第2の絶縁膜との界面が段差形状となって距離も長く取れ、パスが形成され難い構造になっているので、導体層と半導体基板本体とが電気的に導通してしまう可能性を低減することが可能となり、信頼性の向上が図れる。
本発明を実施するための最良の形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。
(実施例1の構成)
図1(a)、(b)は、本発明の実施例1における貫通電極を有する半導体装置を示す概略の断面図であり、同図(a)は全体の断面図、及び、同図(b)は同図(a)中のI部分を上下反転した拡大断面図である。
図1(a)、(b)は、本発明の実施例1における貫通電極を有する半導体装置を示す概略の断面図であり、同図(a)は全体の断面図、及び、同図(b)は同図(a)中のI部分を上下反転した拡大断面図である。
本実施例1における貫通電極を有する半導体装置10は、CSP、SiP等で構成され、厚さ50〜200μm程度の半導体基板(例えば、シリコン基板)20を有している。シリコン基板20は、対向する第1の面(例えば、回路形成面)20a及び第2の面(例えば、反回路形成面)20bを有している。回路形成面20a側には、多層配線構造(例えば、2層配線構造)になった図示しない半導体素子と、この半導体素子に対して図示しない配線パターンにより接続された電極(例えば、アルミニュウム(Al)製のパッド)21−1,21−2等とが形成されている。各層のパッド21−1,21−2は、ビアホール22により相互に接続されている。図示しない半導体素子、及びパッド21−1,21−2等は、第1の絶縁膜(例えば、中間絶縁膜であるシリコン酸化膜)23により被覆されている。パッド21−1とシリコン基板本体20cとの間の距離D1は、0.5〜1μm程度である。
シリコン基板20には、反回路形成面20bから半導体基板本体20cを貫通してシリコン酸化膜23に達する深さの第1の開口部24が形成されている。第1の開口部24の第1の口径φ1は、例えば、50μm程度である。第1の開口部24内の側面及び反回路形成面20bには、膜厚1μm程度のシリコン酸化膜等からなる第2の絶縁膜25が被着されている。第1の開口部24内の側面に被着された絶縁膜25の内側面により囲まれる第2の開口部26は、この第2の口径φ2が例えば48μm程度であり、この底面がシリコン酸化膜23を貫通してパッド21−1の面を露出する構造になっている。絶縁膜25上と開口部26内の側面及び底面とには、膜厚5〜10μm程度のCu等からなる導体層27が形成され、パッド21−1に対して電気的に接続されている。
図1(a)の全体図に示すように、導体層27には、例えば、複数のバンプ28が接続され、これらのバンプ28を除いて、導体層27を含む反回路形成面20bの全面が、絶縁性の保護膜29により被覆されている。又、回路形成面20a側には、図示しないが、この回路形成面20aに沿って横方向に複数組のパッド21−1,21−2,・・・が配設されている。
(実施例1の製造方法)
図2−1(1)〜(3)及び図2−2(4)〜(6)は、図1(b)の半導体装置10における概略の製造工程例を示す図である。
図2−1(1)〜(3)及び図2−2(4)〜(6)は、図1(b)の半導体装置10における概略の製造工程例を示す図である。
この貫通電極を有する半導体装置10の製造工程では、図2−1(1)の工程において、半導体素子等が形成された厚さ50〜200μm程度のシリコン基板20を用意する。このシリコン基板20の回路形成面20a側には、多層配線構造(例えば、2層配線構造)になった図示しない半導体素子と、この半導体素子に対して図示しない配線パターンにより接続されたAl製のパッド21−1,21−2等とが形成されている。図示しない半導体素子、及びパッド21−1,21−2等は、シリコン酸化膜23により被覆されている。
図2−1(2)の工程において、ホトリソグラフィ技術により、シリコン基板20の反回路形成面20bにレジストを塗布し、露光及び現像をして、口径φ1(例えば、50μm程度)の孔を有するレジストパターン30を形成する。図2−1(3)の工程において、エッチング技術により、レジストパターン30をマスクにしてシリコン基板20をエッチングし、反回路形成面20bからシリコン基板本体10cを貫通してシリコン酸化膜23に達する深さの開口部24を形成する。その後、不要になったレジストパターン30を剥離液等により除去する。
図2−2(4)の工程において、化学気相成長(Chemical Vapor Deposition、以下「CVD」という。)法等により、反回路形成面20b側の全面に、膜厚1μm程度の絶縁膜25を形成する。絶縁膜25は、反回路形成面20bと、開口部24内の側面及び底面とに形成される。開口部24内の側面に形成された絶縁膜25の内側面により囲まれる孔の口径φ2は、例えば、48μm程度である。図2−2(5)の工程において、ドライエッチング技術等により、開口部24内の底面に形成された絶縁膜25箇所をエッチングして除去し、シリコン酸化膜23を貫通してAl製パッド21−1に達する深さの開口部26を形成する。この際、Al製パッド21−1には、銅(Cu)等の重金属が含まれており、エッチングされたメタル(Al製パッド21−1)を含む残渣物21aが、絶縁膜25の内側面等に付着するので、有機溶剤等の洗浄液を用いた洗浄工程により、残渣物21aを除去する。
図2−2(6)の工程において、蒸着法、スパッタ法等によって反回路形成面20b側の全面に、図示しないチタン/銅(Ti/Cu)等のバンプ下地金属(Under-Bump Metallization、以下「UBM」という。)膜を被着し、ホトリソグラフィ技術によってそのUBM膜を選択的にエッチングする。そして、めっき法等によってUBM膜上に導体層27を選択的に形成し、膜厚5〜10μm程度の配線パターンを形成する。これにより、絶縁膜25上と開口部26内の側面及び底面とに、UBM膜を含む導体層27が選択的に形成されてパッド21−1と電気的に接続される。その後、図1(a)に示すように、反回路形成面20b側にバンプ28等を生成し、開口部26箇所等を保護膜29で覆う等の処理を行えば、貫通電極を有する半導体装置10が完成する。
(実施例1の効果)
本実施例1によれば、パッド21−1とUBM膜を含む導体層27との接触面積は、シリコン基板20に設けられた開口部26の孔の口径φ2と同じになるので、従来の特許文献1の技術と比べて接触面積を大きくすることが可能となり、これにより、接続の信頼性を向上できる。しかも、製造工程において、メタルを含む残渣物21aが絶縁膜25の外側に付着するようにしたので、その残渣物21aがシリコン基板本体20cと接することが無く、残渣物21a中のCu等の重金属がシリコン基板本体20cの内部へ拡散して電気的特性不良を発生させることを防止できる。
本実施例1によれば、パッド21−1とUBM膜を含む導体層27との接触面積は、シリコン基板20に設けられた開口部26の孔の口径φ2と同じになるので、従来の特許文献1の技術と比べて接触面積を大きくすることが可能となり、これにより、接続の信頼性を向上できる。しかも、製造工程において、メタルを含む残渣物21aが絶縁膜25の外側に付着するようにしたので、その残渣物21aがシリコン基板本体20cと接することが無く、残渣物21a中のCu等の重金属がシリコン基板本体20cの内部へ拡散して電気的特性不良を発生させることを防止できる。
(実施例2の構成)
図3は、本発明の実施例2における貫通電極を有する半導体装置を示す概略の拡大断面図であり、実施例1を示す図1(b)中の要素と共通の要素には共通の符号が付されている。
図3は、本発明の実施例2における貫通電極を有する半導体装置を示す概略の拡大断面図であり、実施例1を示す図1(b)中の要素と共通の要素には共通の符号が付されている。
本実施例2における貫通電極を有する半導体装置10Aでは、実施例1の第1の開口部24及び絶縁膜25に代えて、これとは断面構造の異なる第1の開口部24A及び絶縁膜25Aが形成されている。
第1の開口部24Aは、シリコン基板20の反回路形成面20bから半導体基板本体20cを貫通してシリコン酸化膜23中に達する深さに形成されており、口径φ1は、例えば、50μm程度である。即ち、本実施例2の第1の開口部24Aが実施例1の第1の開口部24と異なる点は、開口部24Aの底面がシリコン酸化膜23中に位置していることである。これに対応して、本実施例2の絶縁膜25Aは、膜厚1μm程度のシリコン酸化膜等からなり、シリコン基板20の反回路形成面20bと開口部24A内の側面とに被着されている。
絶縁膜25Aの下端部25aは、実施例1とは異なり、シリコン酸化膜23中まで延設されている。下端部25aの延設された距離D2は、パッド21−1とシリコン基板本体20cとの間の距離D1(例えば、0.5〜1μm程度)に対して、30〜90%程度である。シリコン酸化膜23において、絶縁膜25Aの下端部25aを受け入れる箇所には、段差部23aが形成されている。つまり、シリコン酸化膜23と絶縁膜25Aの下端部25aとの界面(即ち、シリコン酸化膜23の段差部23a箇所)は、シリコン基板20の回路形成面20a及び反回路形成面20bに対して平行な横方向と、回路形成面20a及び反回路形成面20bに対して垂直な縦方向とにおいて、段差形状になっている。その他の構造は、実施例1と同様である。
(実施例2の製造方法)
図4−1(1)〜(4)及び図4−2(5)〜(7)は、図3の半導体装置10Aにおける概略の製造工程例を示す図であり、実施例1の製造工程例を示す図2−1(1)〜(3)及び図2−2(4)〜(6)中の要素と共通の要素には共通の符号が付されている。
図4−1(1)〜(4)及び図4−2(5)〜(7)は、図3の半導体装置10Aにおける概略の製造工程例を示す図であり、実施例1の製造工程例を示す図2−1(1)〜(3)及び図2−2(4)〜(6)中の要素と共通の要素には共通の符号が付されている。
本実施例2の貫通電極を有する半導体装置10Aの製造工程では、図4−1(1)の工程において、実施例1の図2−1(1)の工程と同様に、半導体素子等が形成された厚さ50〜200μm程度のシリコン基板20を用意する。図4−1(2)の工程において、実施例1の図2−1(2)の工程と同様に、シリコン基板20の反回路形成面20b上に、口径φ1(例えば、50μm程度)の孔を有するレジストパターン30を形成する。図4−1(3)の工程において、実施例1の図2−1(3)の工程と同様に、エッチング技術により、レジストパターン30をマスクにしてシリコン基板20をエッチングし、反回路形成面20bからシリコン基板本体10cを貫通してシリコン酸化膜23に達する深さの開口部を形成する。
続いて、図4−1(4)の工程において、実施例1とは異なり、エッチング技術により、レジストパターン30をマスクにして開口部内のシリコン酸化膜23の一部をエッチングし、反回路形成面20bからシリコン基板本体10cを貫通してシリコン酸化膜23中に達する深さの開口部24Aを形成する。シリコン酸化膜23の一部をエッチングにより除去する深さ(=距離D2)は、パッド21−1とシリコン基板本体20cとの間の距離D1(例えば、0.5〜1μm程度)に対して、30〜90%程度が望ましい。その後、不要になったレジストパターン30を剥離液等により除去する。
図4−2(5)の工程において、実施例1の図2−2(4)の工程とほぼ同様に、CVD法等により、反回路形成面20b側の全面に、膜厚1μm程度の絶縁膜25Aを形成する。絶縁膜25Aは、実施例1とは異なり、反回路形成面20bと、開口部24A内の側面及び底面とに形成される。実施例1とは異なり、開口部24A内の側面に形成された絶縁膜25Aの下端部25aと、開口部24A内の底面に形成された絶縁膜25Aとは、シリコン酸化膜23中に位置している。開口部24A内の側面に形成された絶縁膜25Aの内側面により囲まれる孔の口径φ2は、実施例1と同様に、例えば、48μm程度である。
図4−2(6)の工程において、実施例1の図2−2(5)の工程とほぼ同様に、ドライエッチング技術等により、開口部24A内の底面に形成された絶縁膜25A箇所をエッチングして除去し、シリコン酸化膜23を貫通してAl製パッド21−1に達する深さの開口部26を形成する。これにより、実施例1とは異なり、絶縁膜25Aの下端部25aに対応するシリコン酸化膜23箇所に、段差部23aが形成される。なお、エッチングの際に、実施例1と同様に、Al製パッド21−1には、Cu等の重金属が含まれており、エッチングされたメタル(Al製パッド21−1)を含む残渣物21aが、絶縁膜25Aの内側面等に付着するので、有機溶剤等の洗浄液を用いた洗浄工程により、残渣物21aを除去する。
図4−2(7)の工程において、実施例1の図2−2(6)の工程と同様に、反回路形成面20b側の全面に、図示しないUBM膜を被着し、ホトリソグラフィ技術によってそのUBM膜を選択的にエッチングする。そして、めっき法等によってUBM膜上に導体層27を選択的に形成し、膜厚5〜10μm程度の配線パターンを形成する。これにより、絶縁膜25A上と開口部26内の側面及び底面とに、UBM膜を含む導体層27が選択的に形成されてパッド21−1と電気的に接続される。その後、実施例1と同様に、反回路形成面20b側にバンプ等を生成し、開口部26箇所等を保護膜で覆う等の処理を行えば、貫通電極を有する半導体装置10Aが完成する。
(実施例2の効果)
本実施例2によれば、次の(i)、(ii)のような効果がある。
(i) 本実施例1とほぼ同様に、パッド21−1とUBM膜を含む導体層27との接触面積は、シリコン基板20に設けられた開口部26の孔の口径φ2と同じになるので、従来の特許文献1の技術と比べて接触面積を大きくすることが可能となり、これにより、接続の信頼性を向上できる。しかも、製造工程において、メタルを含む残渣物21aが絶縁膜25Aの外側に付着するようにしたので、その残渣物21aがシリコン基板本体20cと接することが無く、残渣物21a中のCu等の重金属がシリコン基板本体20cの内部へ拡散して電気的特性不良を発生させることを防止できる。
本実施例2によれば、次の(i)、(ii)のような効果がある。
(i) 本実施例1とほぼ同様に、パッド21−1とUBM膜を含む導体層27との接触面積は、シリコン基板20に設けられた開口部26の孔の口径φ2と同じになるので、従来の特許文献1の技術と比べて接触面積を大きくすることが可能となり、これにより、接続の信頼性を向上できる。しかも、製造工程において、メタルを含む残渣物21aが絶縁膜25Aの外側に付着するようにしたので、その残渣物21aがシリコン基板本体20cと接することが無く、残渣物21a中のCu等の重金属がシリコン基板本体20cの内部へ拡散して電気的特性不良を発生させることを防止できる。
(ii) シリコン基板本体20cから見て、パッド21−1、導体層27からの距離も長く取れるため、信頼性の向上が図れる。即ち、本実施例2では、絶縁膜25Aの下端部25aとシリコン酸化膜23の段差部23aとの界面が、横方向と縦方向とにおいて、段差形状となっている。特許文献1の技術では、導体層とシリコン基板本体とは、シリコン酸化膜と絶縁膜との界面をパスとして電気的に導通してしまう可能性があるが、本実施例2では、シリコン酸化膜23と絶縁膜25Aの下端部25aとの界面が段差形状となって距離も長く取れ、パスが形成され難い構造になっているので、導体層27とシリコン基板本体20cとが電気的に導通してしまう可能性を低減することが可能となり、信頼性の向上が図れる。
(変形例)
本発明は、上記実施例に限定されず、例えば、半導体装置の形状、構造、あるいは、半導体装置の構成材料、製造条件等については、図示以外の種々の利用形態や変形が可能である。
本発明は、上記実施例に限定されず、例えば、半導体装置の形状、構造、あるいは、半導体装置の構成材料、製造条件等については、図示以外の種々の利用形態や変形が可能である。
本発明は、相補型MOSトランジスタ(CMOS)、電荷結合素子(CCD)等のイメージセンサ、あるいは照度センサ、紫外線(UV)センサ等の貫通電極を使用したセンサ用CSP等の他、メモリ積層等のSiPパッケージ、貫通電極付きシリコン中継基板(Si−IP(Interposer))等での利用も可能である。
10,10A 半導体装置
20 シリコン基板
20a 回路形成面
20b 反回路形成面
20c シリコン基板本体
21−1,21−2 パッド
23 シリコン酸化膜
24,24A,26 開口部
25,25A 絶縁膜
27 導体層
20 シリコン基板
20a 回路形成面
20b 反回路形成面
20c シリコン基板本体
21−1,21−2 パッド
23 シリコン酸化膜
24,24A,26 開口部
25,25A 絶縁膜
27 導体層
Claims (8)
- 対向する第1の面及び第2の面を有する半導体基板と、
前記第1の面側に形成された半導体素子と、
前記第1の面側に形成され、前記半導体素子に対して電気的に接続された電極と、
前記半導体素子及び前記電極を被覆する第1の絶縁膜と、
第1の口径を有し、前記第2の面から前記半導体基板を貫通して前記第1の絶縁膜に達する深さの第1の開口部と、
前記第1の開口部内の側面及び前記第2の面に被着された第2の絶縁膜と、
前記第1の開口部内の側面に被着された前記第2の絶縁膜の内側面により囲まれる第2の口径を有し、前記第1の絶縁膜を貫通して前記電極を露出する第2の開口部と、
前記第2の絶縁膜上と前記第2の開口部内の側面及び底面とに形成され、前記電極に対して電気的に接続された導体層と、
を有することを特徴とする半導体装置。 - 対向する第1の面及び第2の面を有する半導体基板と、
前記第1の面側に形成された半導体素子と、
前記第1の面側に形成され、前記半導体素子に対して電気的に接続された電極と、
前記半導体素子及び前記電極を被覆する第1の絶縁膜と、
第1の口径を有し、前記第2の面から前記半導体基板を貫通して前記第1の絶縁膜中に達する深さの第1の開口部と、
前記第1の開口部内の側面及び前記第2の面に被着された第2の絶縁膜と、
前記第1の開口部内の側面に被着された前記第2の絶縁膜の内側面により囲まれる第2の口径を有し、前記第1の絶縁膜を貫通して前記電極を露出する第2の開口部と、
前記第2の絶縁膜上と前記第2の開口部内の側面及び底面とに形成され、前記電極に対して電気的に接続された導体層と、
を有することを特徴とする半導体装置。 - 前記導体層と前記電極との接触面積の口径は、前記第2の口径と同一であることを特徴とする請求項1又は2記載の半導体装置。
- 前記第1の絶縁膜と前記第2の絶縁膜との界面は、前記第1及び第2の面に対して平行な横方向と、前記第1及び第2の面に対して垂直な縦方向とにおいて、段差形状になっていることを特徴とする請求項2記載の半導体装置。
- 対向する第1の面及び第2の面を有し、半導体素子と前記半導体素子に対して電気的に接続された電極とが、第1の絶縁膜により被覆された状態で、前記第1の面側に形成された半導体基板を用いた半導体装置の製造方法であって、
第1の口径を有し、前記第2の面から前記半導体基板を貫通して前記第1の絶縁膜に達する深さの第1の開口部を選択的に形成する工程と、
前記第1の開口部内の側面及び底面と前記第2の面とに第2の絶縁膜を形成する工程と、
前記第1の開口部内の側面に形成された前記第2の絶縁膜の内側面により囲まれる第2の口径を有し、前記第1の開口部内の底面に形成された前記第2の絶縁膜から、前記第1の絶縁膜を貫通して前記電極に達する深さの第2の開口部を選択的に形成する工程と、
前記第2の絶縁膜上と前記第2の開口部内の側面及び底面とに、導電層を選択的に形成して前記電極に接続する工程と、
を有することを特徴とする半導体装置の製造方法。 - 対向する第1の面及び第2の面を有し、半導体素子と前記半導体素子に対して電気的に接続された電極とが、第1の絶縁膜により被覆された状態で、前記第1の面側に形成された半導体基板を用いた半導体装置の製造方法であって、
第1の口径を有し、前記第2の面から前記半導体基板を貫通して前記第1の絶縁膜中に達する深さの第1の開口部を選択的に形成する工程と、
前記第1の開口部内の側面及び底面と前記第2の面とに第2の絶縁膜を形成する工程と、
前記第1の開口部内の側面に形成された前記第2の絶縁膜の内側面により囲まれる第2の口径を有し、前記第1の開口部内の底面に形成された前記第2の絶縁膜から、前記第1の絶縁膜を貫通して前記電極に達する深さの第2の開口部を選択的に形成する工程と、
前記第2の絶縁膜上と前記第2の開口部内の側面及び底面とに、導電層を選択的に形成して前記電極に接続する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記半導体基板は、シリコン基板であることを特徴とする請求項5又は6記載の半導体装置の製造方法。
- 前記第1の絶縁膜は、シリコン酸化膜であることを特徴とする請求項5〜7のいずれか1項に記載の半導体装置の製造方法。
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