JP2014013810A - 基板、基板の製造方法、半導体装置、及び電子機器 - Google Patents
基板、基板の製造方法、半導体装置、及び電子機器 Download PDFInfo
- Publication number
- JP2014013810A JP2014013810A JP2012150345A JP2012150345A JP2014013810A JP 2014013810 A JP2014013810 A JP 2014013810A JP 2012150345 A JP2012150345 A JP 2012150345A JP 2012150345 A JP2012150345 A JP 2012150345A JP 2014013810 A JP2014013810 A JP 2014013810A
- Authority
- JP
- Japan
- Prior art keywords
- insulating layer
- hole
- base substrate
- substrate
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
- H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13005—Structure
- H01L2224/13009—Bump connector integrally formed with a via connection of the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0237—High frequency adaptations
- H05K1/024—Dielectric details, e.g. changing the dielectric material around a transmission line
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
【解決手段】基板(積層構造体)10は、ベース基板12に設けられた第1絶縁層14と、第1絶縁層上に設けられた第2絶縁層15と、第2絶縁層上に設けられた第3絶縁層16と、第3絶縁層上に設けられたパッド電極17と、を有し、ベース基板の反対側の第2面からベース基板、第1絶縁層、第2絶縁層及び第3絶縁層を貫通してパッド電極に達する孔が形成されており、孔には、該孔の内壁を覆う第4絶縁層24と、パッド電極に接続され第4絶縁層に覆われた導電体32とを有し、該孔における第1絶縁層の径は、該孔における第2絶縁層の径よりも大きく、第1絶縁層と第2絶縁層とが互いに異なる材料で形成され、且つ、第2絶縁層と第3絶縁層とが互いに異なる材料で形成されている。
【選択図】図1
Description
そこで本発明は、上記問題点に着目し、電気的・機械的接続の信頼性を向上させた基板、この基板の製造方法、基板を有する半導体装置、半導体装置を有する電子機器を提供することを目的とする。
前記ベース基板の前記第1面の反対側の第2面から前記ベース基板、前記第1絶縁層、前記第2絶縁層及び前記第3絶縁層を貫通して前記パッド電極に達する孔が形成されており、
前記孔において、前記ベース基板、前記第1絶縁層、前記第2絶縁層及び前記第3絶縁層を覆う第4絶縁層を有し、
前記パッド電極に接続されており、前記第4絶縁層に覆われた導電体を有し、
前記孔における前記第1絶縁層の径は、前記孔における前記第2絶縁層の径よりも大きく、
前記第1絶縁層と前記第2絶縁層とが互いに異なる材料で形成され、且つ、前記第2絶縁層と前記第3絶縁層とが互いに異なる材料で形成されていることを特徴とする基板。
前記ベース基板の前記第1面側に形成された素子回路と、
前記導電体に接続されており、前記ベース基板の前記第2面側に形成された再配線層と、を有することを特徴とする半導体装置。
上記記載により、電気的・機械的に信頼性のある貫通電極を用いた半導体装置となる。
上記記載により、電気的・機械的に信頼性のある貫通電極を用いた回路装置となる。
前記第1絶縁層上に、前記第1絶縁層と異なる材料で第2絶縁層を形成する工程と、
前記第2絶縁層上に、前記第2絶縁層と異なる材料で第3絶縁層を形成する工程と、
前記第3絶縁層上にパッド電極を形成する工程と、
前記ベース基板の前記第1面の反対側の第2面から前記ベース基板、前記第1絶縁層、前記第2絶縁層及び前記第3絶縁層を貫通して前記パッド電極に達する孔を形成する工程と、
前記孔において、前記ベース基板、前記第1絶縁層、前記第2絶縁層及び前記第3絶縁層を覆う第4絶縁層を形成する工程と、
前記孔の前記第4絶縁層に覆われた領域に、前記パッド電極に接続する導電体を形成する工程と、を有し、
前記孔を形成する工程において、前記孔における前記第1絶縁層の径を、前記孔における前記第2絶縁層の径よりも大きく形成することを特徴とする基板の製造方法。
本実施形態に係る貫通電極を有する半導体装置を図1に示す。図1(a)は半導体装置の断面図、図1(b)は図1(a)の部分詳細図である。
本実施形態の半導体装置11は、基板としての積層構造体10と、素子回路としての素子回路層50と、再配線層34とを含み構成される。
貫通電極20は、パッド電極17に対向する位置において、ベース基板12の第2面としての裏面12bから、ベース基板12、および第1絶縁層14を貫通する第1の凹部22と、第1の凹部22の底部22aに露出した第2絶縁層15の中央部分において、第2絶縁層15、および第3絶縁層16を貫通しパッド電極17が露出する位置まで到達する第2の凹部26とを有している。第1の凹部22と第2の凹部26とをあわせた箇所が、本発明に係る「孔」に相当している。
さらには、第1の凹部22の内壁22b、第1の凹部22の底部22a、及び第2の凹部26の内壁26a上に積層された第4絶縁層24と、第1の凹部22、及び第2の凹部26を埋め込むように、もしくは第4絶縁層24に被覆されるように形成され、第2の凹部26に露出したパッド電極17と接続する導電体32と、を有するものである。
このようにベース基板12、第1絶縁層14、パッド電極17などにより積層構造体10が形成され、パッド電極17と、第1絶縁層14及び第2絶縁層15及び第3絶縁層16を貫通する貫通電極20により再配線層34と、素子回路層50が電気的に接続されている。
半導体装置11と電子デバイス56とは、半導体装置11側の再配線層34と電子デバイス56側の配線層57とが接続端子58によって接続されている。
第1の凹部22は、ベース基板12の裏面12bのパッド電極17に対向する位置においてベース基板12を貫通し、さらに第1絶縁層14を貫通し第2絶縁層15まで到達した形態を有している。
第2の凹部26は、底部22aの中央部分において、第2絶縁層15、及び第3絶縁層16を貫通しパッド電極17に到達するように形成されている。これにより第1絶縁層14、及び第2絶縁層15はフランジ形状を有することになる。よって図1の断面図によれば第1絶縁層14、及び底部22aはL字の形状を有することになる。
これにより、第2絶縁層15と第4絶縁層24との接触面積を増加させて接合強度を高めることができる。さらに第2絶縁層15が第2の凹部26に接する部分は薄く形成されているので、熱ストレスをかけたときの第2絶縁層15と導電体32との熱膨張収縮差によるパッド電極17と導電体32との接触部分に掛かる応力を低減することができる。
これにより、第4絶縁層24は第2絶縁層15に積層する部分でL字に折れ曲がった形態を有することになり、第2絶縁層15と第4絶縁層24との接合面積を増やすことができ、貫通電極20全体の機械的強度を保つことが可能となる。
シード層30は、Cu等によりバリア層28を被覆するように形成され、メッキにより導電体32を形成するために用いられる。
よってベース基板12を半導体により形成しても導電体32から上述の経路38を介してベース基板12へ電流がリークする虞は低減される。よって半導体にこのような貫通電極20を適用してもリーク電流を低減し、貫通電極20の信頼性の高めることができる。
第1に、図2(a)に示すように、積層構造体10のベース基板12の一面側に素子回路層50が形成された半導体基板100を準備する。素子回路層50は、集積回路やセンサー回路等であって、複数の回路素子、配線層、及び絶縁層が積層形成されている。図2(a)では、ベース基板12側から第1絶縁層14、第2絶縁層15、第3絶縁層16、素子配線層40(一部パッド電極17)、絶縁層41、第2素子配線層42、絶縁層43の順に積層形成されている構成を例示している。素子配線層40と第2素子配線層42とは貫通電極44によって接続されている。
半導体基板100としてSi基板を用いた場合を例示して説明する。
第1絶縁層14に比べ、第2絶縁層15のドライエッチング時のエッチングレートは遅いため、第1絶縁層14がエッチングされても第2絶縁層15は途中までしかエッチングされない。
これらの工程はスパッタ、CVDで形成することができる。バリア層28の厚みは100nm、シード層30の厚みは300nm程度が好適である。なおAlで形成されたパッド電極17の露出した部分の自然酸化膜を除去する目的で、バリア層28形成前に逆スパッタを行なってもよい。逆スパッタの処理量は例えばSiO2換算で300nmをエッチングする程度であればよい。
なお、第1の凹部22、及び第2の凹部26の穴埋めと裏面12bの配線等の形成を一連のメッキ工程で形成する場合を示したが、それらを別々の工程で形成してもよい。再配線層34の厚みは6μm程度でよい。
上述のメッキ工程の終了後、ベース基板12の裏面12bに露出したまま残ったバリア層28、シード層30をエッチングにより除去する。
なお、図1(a)に示す構成の、この積層構造体10を含む半導体装置11に電子デバイス56を接続した回路装置200を形成可能であることは言うまでもない。
次に実施形態2に係る半導体装置について説明する。実施形態2の半導体装置110の構成は、上述した実施形態1の半導体装置11の構成と一部同じである。実施形態1では、第2絶縁層15と第3絶縁層16において第2の凹部26の直径が同じ口径であるのに対して、実施形態2では、第2絶縁層15(図5(b)直径D2)よりも、第3絶縁層16(図5(b)直径D3)の開口部が小径であることを特徴としている。従って、実施形態1との相違部分を中心に、実施形態1と同じ部位には同じ符号を付して説明する。
実施形態2の貫通電極20は、ベース基板12と、ベース基板12の表面12aに積層された第1絶縁層14と、第1絶縁層14上に積層された第2絶縁層15と、第2絶縁層15上に積層された第3絶縁層16と、第3絶縁層16上に積層されたパッド電極17と、を有する積層構造体10に形成された貫通電極20である。
これにより、第2絶縁層15、及び第3絶縁層16と第4絶縁層24との接触面積を増加させて接合強度を高めることができる。さらに第2絶縁層15、及び第3絶縁層16が第4絶縁層24に覆われた部分(底部22a、底部26b)は薄く形成されているので、熱ストレスをかけたときの第2絶縁層15、及び第3絶縁層16と導電体32との熱膨張収縮差によるパッド電極17と導電体32との接触部分に掛かる応力を低減することができる。
このように実施形態2で構成される貫通電極20を有する積層構造体10(半導体装置110)を温度サイクル試験による信頼性テストを行なった結果、パッド電極17と貫通電極20間の絶縁層部分での剥離等による不良は発生しないことを本願発明者は確認している。なお、図5(a)に示す構成の、この積層構造体10を含む半導体装置110に電子デバイスを接続した回路装置200を形成可能であることは言うまでもない。
図6は、電子機器の一例として示す携帯電話機1000の斜視図である。携帯電話機1000は表示部1001と、複数の操作ボタン1002と、受話口1003と、送話口1004とを備えている。携帯電話機1000の内部には、前述した半導体装置11,110または回路装置200を備えている。従って、携帯電話機1000は、前述した信頼性が高く、集積度が高い半導体装置11,110や回路装置200を採用することで、小型化・軽量化を実現することができ、さらに高機能化に寄与することができる。
例えば、回路装置200が慣性センサーを含む場合には、ナビゲーション装置、電子カメラ、車載カメラ、モーションセンサー装置、ゲーム機、ロボット装置などに適用できる。
また、回路装置200が物理量センサーを含む場合には、傾斜計、重量・重力計、流量計等などに適用可能で、特に小型化と高密度化が要求される携帯型電子機器に最適である。
Claims (11)
- ベース基板と、前記ベース基板の第1面に設けられた第1絶縁層と、前記第1絶縁層上に設けられた第2絶縁層と、前記第2絶縁層上に設けられた第3絶縁層と、前記第3絶縁層上に設けられたパッド電極と、を有する基板であって、
前記ベース基板の前記第1面の反対側の第2面から前記ベース基板、前記第1絶縁層、前記第2絶縁層及び前記第3絶縁層を貫通して前記パッド電極に達する孔が形成されており、
前記孔において、前記ベース基板、前記第1絶縁層、前記第2絶縁層及び前記第3絶縁層を覆う第4絶縁層を有し、
前記パッド電極に接続されており、前記第4絶縁層に覆われた導電体を有し、
前記孔における前記第1絶縁層の径は、前記孔における前記第2絶縁層の径よりも大きく、
前記第1絶縁層と前記第2絶縁層とが互いに異なる材料で形成され、且つ、前記第2絶縁層と前記第3絶縁層とが互いに異なる材料で形成されていることを特徴とする基板。 - 前記孔における前記第2絶縁層の径は、前記孔における前記第3絶縁層の径よりも大きいことを特徴とする請求項1に記載の基板。
- 前記第2絶縁層のうち前記第4絶縁層に覆われた部分は、前記孔の中心に向かうにつれて厚みが薄くなることを特徴とする請求項1又は2に記載の基板。
- 前記第3絶縁層のうち前記第4絶縁層に覆われた部分は、前記孔の中心に向かうにつれて厚みが薄くなることを特徴とする請求項1乃至3のいずれか一項に記載の基板。
- 請求項1乃至4のいずれか一項に記載の基板と、
前記ベース基板の前記第1面側に形成された素子回路と、
前記導電体に接続されており、前記ベース基板の前記第2面側に形成された再配線層と、を有することを特徴とする半導体装置。 - 請求項5に記載の半導体装置を有することを特徴とする電子機器。
- ベース基板の第1面に第1絶縁層を形成する工程と、
前記第1絶縁層上に、前記第1絶縁層と異なる材料で第2絶縁層を形成する工程と、
前記第2絶縁層上に、前記第2絶縁層と異なる材料で第3絶縁層を形成する工程と、
前記第3絶縁層上にパッド電極を形成する工程と、
前記ベース基板の前記第1面の反対側の第2面から前記ベース基板、前記第1絶縁層、前記第2絶縁層及び前記第3絶縁層を貫通して前記パッド電極に達する孔を形成する工程と、
前記孔において、前記ベース基板、前記第1絶縁層、前記第2絶縁層及び前記第3絶縁層を覆う第4絶縁層を形成する工程と、
前記孔の前記第4絶縁層に覆われた領域に、前記パッド電極に接続する導電体を形成する工程と、を有し、
前記孔を形成する工程において、前記孔における前記第1絶縁層の径を、前記孔における前記第2絶縁層の径よりも大きく形成することを特徴とする基板の製造方法。 - 前記孔を形成する工程において、前記孔における前記第2絶縁層の径を、前記孔における前記第3絶縁層の径よりも大きく形成することを特徴とする請求項7に記載の基板の製造方法。
- 前記孔を形成する工程において、ドライエッチングによって前記第1絶縁層、前記第2絶縁層及び前記第3絶縁層を除去することを特徴とする請求項7又は8に記載の基板の製造方法。
- 前記第2絶縁層を形成する工程において、前記第1絶縁層とドライエッチングレートが異なる材料で前記第2絶縁層を形成することを特徴とする請求項9に記載の基板の製造方法。
- 前記第3絶縁層を形成する工程において、前記第2絶縁層とドライエッチングレートが異なる材料で前記第3絶縁層を形成することを特徴とする請求項9又は10に記載の基板の製造方法
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012150345A JP2014013810A (ja) | 2012-07-04 | 2012-07-04 | 基板、基板の製造方法、半導体装置、及び電子機器 |
US13/929,218 US9349673B2 (en) | 2012-07-04 | 2013-06-27 | Substrate, method of manufacturing substrate, semiconductor device, and electronic apparatus |
TW102123491A TWI587470B (zh) | 2012-07-04 | 2013-07-01 | 基板、基板之製造方法、半導體裝置及電子機器 |
CN201310277118.4A CN103531553B (zh) | 2012-07-04 | 2013-07-03 | 基板、基板的制造方法、半导体装置及电子设备 |
KR1020130077650A KR20140005107A (ko) | 2012-07-04 | 2013-07-03 | 기판, 기판의 제조 방법, 반도체 장치, 및 전자 기기 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012150345A JP2014013810A (ja) | 2012-07-04 | 2012-07-04 | 基板、基板の製造方法、半導体装置、及び電子機器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014013810A true JP2014013810A (ja) | 2014-01-23 |
JP2014013810A5 JP2014013810A5 (ja) | 2015-08-13 |
Family
ID=49877913
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012150345A Withdrawn JP2014013810A (ja) | 2012-07-04 | 2012-07-04 | 基板、基板の製造方法、半導体装置、及び電子機器 |
Country Status (5)
Country | Link |
---|---|
US (1) | US9349673B2 (ja) |
JP (1) | JP2014013810A (ja) |
KR (1) | KR20140005107A (ja) |
CN (1) | CN103531553B (ja) |
TW (1) | TWI587470B (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2018157110A (ja) * | 2017-03-17 | 2018-10-04 | 東芝メモリ株式会社 | 半導体装置およびその製造方法 |
US10957712B2 (en) | 2017-08-02 | 2021-03-23 | Sharp Kabushiki Kaisha | Substrate and method for producing substrate |
WO2023074233A1 (ja) * | 2021-10-26 | 2023-05-04 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置及びその製造方法並びに電子機器 |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101572600B1 (ko) | 2007-10-10 | 2015-11-27 | 테세라, 인코포레이티드 | 다층 배선 요소와 마이크로전자 요소가 실장된 어셈블리 |
SE538062C2 (sv) * | 2012-09-27 | 2016-02-23 | Silex Microsystems Ab | Kemiskt pläterad metallvia genom kisel |
KR102411064B1 (ko) * | 2015-03-10 | 2022-06-21 | 삼성전자주식회사 | 관통전극을 갖는 반도체 소자 및 그의 제조방법 |
JP2016225471A (ja) | 2015-05-29 | 2016-12-28 | 株式会社東芝 | 半導体装置および半導体装置の製造方法 |
US10049981B2 (en) * | 2016-09-08 | 2018-08-14 | Taiwan Semiconductor Manufacturing Company Ltd. | Through via structure, semiconductor device and manufacturing method thereof |
US10937733B2 (en) * | 2017-04-25 | 2021-03-02 | Mitsubishi Electric Corporation | Semiconductor device |
US20190013302A1 (en) * | 2017-07-07 | 2019-01-10 | China Wafer Level Csp Co., Ltd. | Packaging method and package structure for fingerprint recognition chip and drive chip |
EP3460835B1 (en) * | 2017-09-20 | 2020-04-01 | ams AG | Method for manufacturing a semiconductor device and semiconductor device |
US10679924B2 (en) * | 2018-03-05 | 2020-06-09 | Win Semiconductors Corp. | Semiconductor device with antenna integrated |
CN109585462A (zh) * | 2019-01-23 | 2019-04-05 | 京东方科技集团股份有限公司 | 一种阵列基板及其制作方法、柔性显示面板、拼接屏 |
KR20220028310A (ko) * | 2020-08-28 | 2022-03-08 | 삼성전자주식회사 | 배선 구조체, 이의 제조 방법 및 배선 구조체를 포함하는 반도체 패키지 |
TWI841118B (zh) * | 2022-12-14 | 2024-05-01 | 南亞科技股份有限公司 | 半導體結構及其製造方法 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63104338A (ja) * | 1986-10-08 | 1988-05-09 | インタ−ナショナル・ビジネス・マシ−ンズ・コ−ポレ−ション | 複合絶縁層に傾斜のついた開口を形成する方法 |
JP2005011920A (ja) * | 2003-06-18 | 2005-01-13 | Hitachi Displays Ltd | 表示装置とその製造方法 |
JP2009289919A (ja) * | 2008-05-28 | 2009-12-10 | Fujitsu Microelectronics Ltd | 半導体装置とその製造方法 |
JP2010205921A (ja) * | 2009-03-03 | 2010-09-16 | Olympus Corp | 半導体装置および半導体装置の製造方法 |
JP2010263130A (ja) * | 2009-05-08 | 2010-11-18 | Olympus Corp | 半導体装置および半導体装置の製造方法 |
JP2011238956A (ja) * | 1995-11-27 | 2011-11-24 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
JP2011258949A (ja) * | 2010-06-04 | 2011-12-22 | Samsung Electronics Co Ltd | 薄膜トランジスタ表示板及びその製造方法 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4289146B2 (ja) | 2003-03-27 | 2009-07-01 | セイコーエプソン株式会社 | 三次元実装型半導体装置の製造方法 |
JP4127095B2 (ja) | 2003-03-27 | 2008-07-30 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
JP4155154B2 (ja) | 2003-10-15 | 2008-09-24 | セイコーエプソン株式会社 | 半導体装置、回路基板、及び電子機器 |
JP2005235860A (ja) | 2004-02-17 | 2005-09-02 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
JP4845368B2 (ja) | 2004-10-28 | 2011-12-28 | オンセミコンダクター・トレーディング・リミテッド | 半導体装置及びその製造方法 |
TWI303864B (en) | 2004-10-26 | 2008-12-01 | Sanyo Electric Co | Semiconductor device and method for making the same |
JP4501632B2 (ja) | 2004-10-27 | 2010-07-14 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
JP4388454B2 (ja) | 2004-10-27 | 2009-12-24 | 信越半導体株式会社 | ワーク保持板並びに半導体ウエーハの製造方法及び研磨方法 |
JP4873517B2 (ja) | 2004-10-28 | 2012-02-08 | オンセミコンダクター・トレーディング・リミテッド | 半導体装置及びその製造方法 |
JP4694305B2 (ja) | 2005-08-16 | 2011-06-08 | ルネサスエレクトロニクス株式会社 | 半導体ウエハの製造方法 |
JP2009295676A (ja) | 2008-06-03 | 2009-12-17 | Oki Semiconductor Co Ltd | 半導体装置及びその製造方法 |
JP5268618B2 (ja) * | 2008-12-18 | 2013-08-21 | 株式会社東芝 | 半導体装置 |
JP5568357B2 (ja) * | 2010-04-05 | 2014-08-06 | 株式会社フジクラ | 半導体装置及びその製造方法 |
JP5423572B2 (ja) | 2010-05-07 | 2014-02-19 | セイコーエプソン株式会社 | 配線基板、圧電発振器、ジャイロセンサー、配線基板の製造方法 |
-
2012
- 2012-07-04 JP JP2012150345A patent/JP2014013810A/ja not_active Withdrawn
-
2013
- 2013-06-27 US US13/929,218 patent/US9349673B2/en active Active
- 2013-07-01 TW TW102123491A patent/TWI587470B/zh active
- 2013-07-03 CN CN201310277118.4A patent/CN103531553B/zh active Active
- 2013-07-03 KR KR1020130077650A patent/KR20140005107A/ko not_active Application Discontinuation
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63104338A (ja) * | 1986-10-08 | 1988-05-09 | インタ−ナショナル・ビジネス・マシ−ンズ・コ−ポレ−ション | 複合絶縁層に傾斜のついた開口を形成する方法 |
JP2011238956A (ja) * | 1995-11-27 | 2011-11-24 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
JP2005011920A (ja) * | 2003-06-18 | 2005-01-13 | Hitachi Displays Ltd | 表示装置とその製造方法 |
JP2009289919A (ja) * | 2008-05-28 | 2009-12-10 | Fujitsu Microelectronics Ltd | 半導体装置とその製造方法 |
JP2010205921A (ja) * | 2009-03-03 | 2010-09-16 | Olympus Corp | 半導体装置および半導体装置の製造方法 |
JP2010263130A (ja) * | 2009-05-08 | 2010-11-18 | Olympus Corp | 半導体装置および半導体装置の製造方法 |
JP2011258949A (ja) * | 2010-06-04 | 2011-12-22 | Samsung Electronics Co Ltd | 薄膜トランジスタ表示板及びその製造方法 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2018157110A (ja) * | 2017-03-17 | 2018-10-04 | 東芝メモリ株式会社 | 半導体装置およびその製造方法 |
US10957712B2 (en) | 2017-08-02 | 2021-03-23 | Sharp Kabushiki Kaisha | Substrate and method for producing substrate |
WO2023074233A1 (ja) * | 2021-10-26 | 2023-05-04 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置及びその製造方法並びに電子機器 |
Also Published As
Publication number | Publication date |
---|---|
CN103531553B (zh) | 2018-08-03 |
KR20140005107A (ko) | 2014-01-14 |
TW201403780A (zh) | 2014-01-16 |
CN103531553A (zh) | 2014-01-22 |
TWI587470B (zh) | 2017-06-11 |
US20140008816A1 (en) | 2014-01-09 |
US9349673B2 (en) | 2016-05-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2014013810A (ja) | 基板、基板の製造方法、半導体装置、及び電子機器 | |
JP4937842B2 (ja) | 半導体装置およびその製造方法 | |
JP4327644B2 (ja) | 半導体装置の製造方法 | |
JP6286169B2 (ja) | 配線基板及びその製造方法 | |
JP5330863B2 (ja) | 半導体装置の製造方法 | |
JP5497756B2 (ja) | 半導体素子の製造方法および半導体素子 | |
JP5423572B2 (ja) | 配線基板、圧電発振器、ジャイロセンサー、配線基板の製造方法 | |
JP5268752B2 (ja) | 半導体パッケージ及びその製造方法 | |
US9355895B2 (en) | Method of providing a via hole and routing structure | |
JP2005303258A (ja) | デバイス及びその製造方法 | |
TW201402450A (zh) | 混合整合構件及其製造方法 | |
TW201608646A (zh) | 2d及3d ic封裝之整合中介層方法 | |
TWI595612B (zh) | 具矽穿孔連續型態之晶圓級晶片尺寸封裝構造及其製造方法 | |
CN108417550B (zh) | 半导体装置及其制造方法 | |
JP5821284B2 (ja) | 配線基板、赤外線センサー及び貫通電極形成方法 | |
JP5377657B2 (ja) | 半導体装置の製造方法 | |
TW201606948A (zh) | 晶片封裝體及其製造方法 | |
JP4764710B2 (ja) | 半導体装置とその製造方法 | |
TWI512923B (zh) | 中介板及其製法 | |
JP6263859B2 (ja) | 貫通電極基板の製造方法、貫通電極基板、および半導体装置 | |
JP5565272B2 (ja) | 貫通電極基板 | |
JP2010177237A (ja) | 半導体装置、半導体装置の製造方法、貫通電極、貫通電極の製造方法、発振器、及び電子機器 | |
JP2016029731A (ja) | 回路基板及びセンサー | |
JP2011238742A (ja) | 配線基板の製造方法及び配線基板 | |
JP2012134526A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20150108 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150629 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150629 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20151215 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20151217 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20160212 |