KR20220028310A - 배선 구조체, 이의 제조 방법 및 배선 구조체를 포함하는 반도체 패키지 - Google Patents

배선 구조체, 이의 제조 방법 및 배선 구조체를 포함하는 반도체 패키지 Download PDF

Info

Publication number
KR20220028310A
KR20220028310A KR1020200109118A KR20200109118A KR20220028310A KR 20220028310 A KR20220028310 A KR 20220028310A KR 1020200109118 A KR1020200109118 A KR 1020200109118A KR 20200109118 A KR20200109118 A KR 20200109118A KR 20220028310 A KR20220028310 A KR 20220028310A
Authority
KR
South Korea
Prior art keywords
layer
seed layer
substrate
insulating layer
pad
Prior art date
Application number
KR1020200109118A
Other languages
English (en)
Inventor
홍지석
김동우
김현아
강운병
이충선
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020200109118A priority Critical patent/KR20220028310A/ko
Priority to US17/324,569 priority patent/US11688679B2/en
Publication of KR20220028310A publication Critical patent/KR20220028310A/ko
Priority to US18/199,824 priority patent/US20230290718A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Abstract

절연층, 상기 절연층 내에 제공되는 배선 패턴, 상기 절연층 상에 제공되고, 상기 배선 패턴을 노출하는 개구를 포함하는 보호막, 상기 보호막의 상기 개구 내에 제공되는 패드, 상기 패드는 상기 개구의 바닥면을 덮는 기저부 및 상기 기저부로부터 상기 개구의 내측면을 따라 연장되는 측벽부를 포함하고, 상기 보호막을 향하는 상기 측벽부의 제 1 측면과 상기 보호막 사이에 개재되는 제 1 시드막, 및 상기 제 1 측면과 대향하는 상기 측벽부의 제 2 측면 및 상기 측벽부에 의해 노출되는 상기 기저부의 상부면을 콘포멀(conformal)하게 덮는 제 2 시드막을 포함하는 배선 구조체를 제공한다.

Description

배선 구조체, 이의 제조 방법 및 배선 구조체를 포함하는 반도체 패키지{Interconnection structure, method of forming the same, and semiconductor package including the interconnection structure}
본 발명은 배선 구조체 및 이를 포함하는 반도체 패키지에 관한 것이다.
반도체 기술의 지속적인 발전에 따라 반도체 칩들은 점점 소형화되고 있다. 반면에 여러 다양한 기능들이 하나의 반도체 칩에 집적되고 있다. 따라서 반도체 칩들은 작은 면적에 많은 수의 입출력 패드들을 가지고 있다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판 상에 반도체 칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 패턴의 형상 이상(pattern abnormality)이 없고, 구조적 안정성과 전기적 특성의 개선을 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 구조적 안정성이 향상된 배선 구조체 및 이를 포함하는 반도체 패키지를 제공하는데 있다.
발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 배선 구조체는 절연층, 상기 절연층 내에 제공되는 배선 패턴, 상기 절연층 상에 제공되고, 상기 배선 패턴을 노출하는 개구를 포함하는 보호막, 상기 보호막의 상기 개구 내에 제공되는 패드, 상기 패드는 상기 개구의 바닥면을 덮는 기저부 및 상기 기저부로부터 상기 개구의 내측면을 따라 연장되는 측벽부를 포함하고, 상기 보호막을 향하는 상기 측벽부의 제 1 측면과 상기 보호막 사이에 개재되는 제 1 시드막, 및 상기 제 1 측면과 대향하는 상기 측벽부의 제 2 측면 및 상기 측벽부에 의해 노출되는 상기 기저부의 상부면을 콘포멀(conformal)하게 덮는 제 2 시드막을 포함할 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 재배선 기판, 상기 재배선 기판 상에 실장되는 반도체 칩, 상기 재배선 기판 상에서 상기 반도체 칩을 덮는 몰딩막, 및 상기 재배선 기판 아래에 제공되는 외부 단자를 포함할 수 있다. 상기 재배선 기판은 절연층, 상기 절연층 내에 제공되고, 상기 반도체 칩과 연결되는 배선 패턴, 상기 절연층 상에 제공되고, 상기 배선 패턴을 노출하는 개구를 포함하는 보호막, 상기 보호막의 개구 내에 제공되고, 상기 외부 단자가 제공되는 패드, 상기 패드는 상기 패드의 상부면으로부터 상기 절연층을 향하여 함몰되는 형상의 리세스 영역을 갖고, 및 상기 패드의 상기 상부면 및 상기 리세스 영역을 콘포멀(conformal)하게 덮고, 상기 패드와 상기 보호막 사이로 연장되는 제 1 시드막을 포함할 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 배선 구조체의 제조 방법은 캐리어 기판 상에 희생 패턴을 형성하는 것, 상기 캐리어 기판 상에 개구를 갖는 보호막을 형성하는 것, 상기 희생 패턴은 상기 개구 내에 위치되고, 상기 캐리어 기판 상에 상기 보호막의 상부면, 상기 개구의 내측면 및 바닥면, 및 상기 희생 패턴을 콘포멀하게 덮는 제 1 시드막을 형성하는 것, 상기 제 1 시드막 상에 상기 보호막을 덮고 상기 개구를 채우는 도전층을 형성하는 것, 상기 도전층 상에 평탄화 공정을 수행하여, 상기 개구 내에 잔여하는 패드를 형성하는 것, 상기 평탄화 공정을 통해 상기 보호막의 상기 상부면 상에 위치하는 상기 제 1 시드막의 일부는 제거되고, 상기 보호막 상에 절연층을 형성하는 것, 및 상기 보호막을 관통하여 상기 패드에 접속되는 배선 패턴을 형성하는 것을 포함할 수 있다.
본 발명의 실시예들에 따른 배선 구조체는 제 1 시드막이 제 3 절연층 또는 외부로부터 기판 패드들로 유입되는 산소를 차단할 수 있으며, 기판 패드들이 부식되는 것을 방지할 수 있다. 제 2 시드막과 외부 단자들 간의 접촉 면적이 넓을 수 있으며, 외부 단자들과 제 2 시드막 간의 접착력이 높을 수 있다. 기판 패드들 상에 외부 단자들과의 젖음성이 높은 제 2 시드막이 배치됨에 따라, 외부 단자들이 견고하게 기판 패드들에 접착될 수 있다. 즉, 구조적 안정성이 향상된 배선 구조체가 제공될 수 있다.
또한, 기판 패드들의 상부면을 전면적으로 덮는 제 2 시드막이 제공될 수 있으며, 외부 단자들은 제 2 시드막과만 접촉될 수 있다. 즉, 외부 단자들은 하나의 물질층과 접촉할 수 있다. 이에 따라, 외부 단자들이 복수의 물질층들과 동시에 접촉함에 따라 물질층들 간의 접촉력 차이에 의해 발생할 수 있는 스트레스가 발생하지 않을 수 있다. 즉, 구조적 안정성이 향상된 배선 구조체가 제공될 수 있다.
도 1은 은 본 발명의 실시예들에 따른 배선 구조체를 설명하기 위한 단면도이다.
도 2는 도 1의 A 영역을 확대 도시한 도면이다.
도 3은 제 1 시드막 및 제 2 시드막을 설명하기 위한 평면도이다.
도 4는 본 발명의 실시예들에 따른 배선 구조체를 설명하기 위한 단면도이다.
도 5는 도 4의 B 영역을 확대 도시한 도면이다.
도 6은 본 발명의 실시예들에 따른 배선 구조체를 설명하기 위한 단면도이다.
도 7은 도 6의 C 영역을 확대 도시한 도면이다.
도 8은 제 1 시드막 및 제 2 시드막을 설명하기 위한 평면도이다.
도 9 내지 도 12는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 13 내지 도 23은 본 발명의 실시예들에 따른 배선 구조체의 제조 방법을 설명하기 위한 단면도들이다.
도 24 내지 도 28은 본 발명의 실시예들에 따른 배선 구조체의 제조 방법을 설명하기 위한 단면도들이다.
도면들 참조하여 본 발명의 개념에 따른 배선 구조체를 설명한다.
도 1은 은 본 발명의 실시예들에 따른 배선 구조체를 설명하기 위한 단면도들이다. 도 2는 도 1의 A영역을 확대 도시한 도면이다. 도 3은 제 1 시드막 및 제 2 시드막을 설명하기 위한 평면도로, 도 1의 Ⅰ-Ⅰ'선을 따라 자른 단면에 해당한다.
도 1 내지 도 3을 참조하여, 배선 구조체(100)는 적어도 하나의 재배선층(110) 및 재배선층(110) 상에 제공되는 기판 패드들(120)을 포함할 수 있다. 본 실시예에서는 하나의 재배선층(110)이 제공되는 것을 기준으로 설명하나, 본 발명이 이에 한정되는 것은 아니다. 배선 구조체(100)는 수직으로 적층되는 둘 이상의 재배선층들(110)을 포함할 수 있다. 본 명세서에서 배선 구조체(100)라 함은, 반도체 패키지에 이용되는 배선 기판, 배선층 또는 재배선 기판을 의미할 수 있다.
제 1 절연층(102)이 제공될 수 있다. 예를 들어, 제 1 절연층(102)은 절연성 폴리머 또는 감광성 폴리머를 포함할 수 있다. 제 1 절연층(102)은 제 1 절연층(102)의 상부에 후술되는 재배선층(110)과 전기적으로 연결되는 내부 패드들(104)을 가질 수 있다. 내부 패드들(104)은 제 1 절연층(102) 내에 매립될 수 있다. 내부 패드들(104)은 제 1 절연층(102)의 상부면 상으로 노출될 수 있다. 내부 패드들(104)은 배선 구조체(100)가 적용되는 재배선 기판의 재배선 또는 내부 회로에 해당할 수 있다. 또는, 내부 패드들(104)은 배선 구조체(100)가 적용되는 재배선 기판에 반도체 소자 또는 전자 소자가 실장되기 위한 패드에 해당할 수 있다.
도시하지는 않았으나, 제 1 절연층(102) 상에 제 1 패시베이션막이 제공될 수 있다. 상기 제 1 패시베이션막은 제 1 절연층(102)의 상부면을 덮을 수 있다. 이 경우, 내부 패드들(104)은 상기 제 1 패시베이션막을 관통할 수 있으며, 상기 제 1 패시베이션막의 상부면 상으로 노출될 수 있다.
제 1 절연층(102) 상에 제 1 재배선층(110)이 제공될 수 있다. 제 1 재배선층(110)은 제 2 절연층(112) 및 제 2 절연층(112) 내의 제 1 배선 패턴(114)을 포함할 수 있다.
제 2 절연층(112)은 제 1 절연층(102) 상에 배치될 수 있다. 제 2 절연층(112)은 감광성 폴리머(Photoimageable dielectric, PID)를 포함할 수 있다. 예를 들어, 상기 감광성 폴리머는 감광성 폴리이미드(polyimide), 폴리벤조옥사졸(polybenzoxazole, PBO), 페놀(phenol)계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다.
제 2 절연층(112) 내에 제 1 배선 패턴(114)이 제공될 수 있다. 제 1 배선 패턴(114)은 다마신(damascene) 구조를 가질 수 있다. 제 1 배선 패턴(114)은 배선 부분(LP) 및 서로 일체로 연결되는 헤드 부분(HP)과 테일 부분(TP)을 가질 수 있다. 예를 들어, 헤드 부분(HP)은 제 2 절연층(112)의 하부에 제공되어 상기 내부 패드들(104)이 접속되는 패드 부분에 해당할 수 있으며, 테일 부분(TP)은 제 2 절연층(112)을 관통하여 헤드 부분(HP)에 연결되는 비아 부분에 해당할 수 있다. 헤드 부분(HP)과 테일 부분(TP)은 서로 수직적으로 중첩될 수 있으며, 테일 부분(TP)은 헤드 부분(HP)으로부터 제 2 절연층(112)의 상부면 상으로 연장될 수 있다. 헤드 부분(HP)의 폭은 테일 부분(TP)의 폭보다 클 수 있다. 배선 부분(LP)은 라인 형상을 가질 수 있다. 배선 부분(LP)은 헤드 부분(HP)과 연결되어 제 1 재배선층(110)의 전기 회로를 구성할 수 있다. 제 1 배선 패턴(114)은 도전성 물질을 포함할 수 있다. 예를 들어, 제 1 배선 패턴(114)은 구리(Cu)를 포함할 수 있다.
제 1 배선 패턴(114)은 제 1 배선 패턴(114)을 둘러싸는 제 1 배리어막(116)을 포함할 수 있다. 제 1 배리어막(116)은 제 2 절연층(112)과 제 1 배선 패턴(114)의 사이에 제 개재될 수 있다. 제 1 배리어막(116)은 제 1 배선 패턴(114)의 측면들 및 상부면을 둘러쌀 수 있다. 제 1 배리어막(116)의 두께는 50A 내지 1000A일 수 있다. 제 1 배리어막(116)은 타이타늄(Ti), 탄탈럼(Ta), 타이타늄 질화물(TiN) 또는 탄탈럼 질화물(TaN)을 포함할 수 있다.
제 2 절연층(112) 상에 제 1 패시베이션막(118)이 제공될 수 있다. 제 1 패시베이션막(118)은 제 2 절연층(112)의 상부면을 덮을 수 있다. 제 1 배선 패턴(114)의 테일 부분(TP)은 제 1 패시베이션막(118)을 관통할 수 있다. 이에 따라, 제 1 배선 패턴(114)이 제 1 패시베이션막(118)의 상부면 상으로 노출될 수 있다.
제 1 패시베이션막(118) 상에 제 3 절연층(122)이 제공될 수 있다. 제 3 절연층(122)은 제 1 패시베이션막(118)의 상부면을 덮을 수 있다. 제 3 절연층(122)은 개구들(OP)을 가질 수 있다. 개구들(OP)은 제 3 절연층(122)을 수직으로 관통할 수 있다. 개구들(OP)은 제 1 배선 패턴(114)을 노출시킬 수 있다. 도 3에 도시된 바와 같이, 개구들(OP)은 평면적 관점에서 원형일 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 개구들(OP)은 필요에 따라 다각형, 타원형 또는 라인형의 평면 형상을 가질 수 있다. 제 3 절연층(122)은 감광성 폴리머(Photoimageable dielectric, PID)를 포함할 수 있다. 예를 들어, 상기 감광성 폴리머는 감광성 폴리이미드(polyimide), 폴리벤조옥사졸(polybenzoxazole, PBO), 페놀(phenol)계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다. 제 3 절연층(122)은 재배선층(110)을 보호하는 보호막일 수 있다.
제 3 절연층(122) 내에 기판 패드들(120)이 제공될 수 있다. 기판 패드들(120)은 제 3 절연층(122)의 개구들(OP) 내에 배치될 수 있다. 기판 패드들(120)은, 제 1 절연층(102)의 상부면에 수직한 방향으로 자른 단면에서, U 형상을 가질 수 있다. 예를 들어, 기판 패드들(120)은 개구들(OP)의 내측면 및 바닥면을 따라 연장되는 형상을 가질 수 있다. 기판 패드들(120)은 개구들(OP)의 바닥면 상에 위치하는 기저부(124) 및 기저부(124)로부터 제 1 절연층(102)의 상기 상부면에 수직한 방향으로 개구들(OP)의 상기 내측면을 따라 연장되는 측벽부(126)를 가질 수 있다. 측벽부(126)는 개구들(OP)의 상기 내측면을 향하는 제 1 측면(126a) 및 제 1 측면(126a)에 대향하는 제 2 측면(126b)을 가질 수 있다. 제 1 측면(126a)과 제 2 측면(126b) 사이의 폭으로 정의되는 측벽부(126)의 폭은 개구들(OP)의 폭의 5% 내지 20%일 수 있다. 개구들(OP)의 상기 내측면을 따라 연장되는 측벽부(126)는 평면적 관점에서 폐곡선 형상을 가질 수 있다. 이에 따라, 기저부(124) 상에서 측벽부(126)의 내측에 빈 공간이 형성될 수 있다. 다르게 설명하자면, 기판 패드들(120)은 개구들(OP)을 채우되, 기판 패드들(120)의 상부면은 기판 패드들(120)의 상부면으로부터 제 1 절연층(102)을 향하여 함몰되는 형상의 리세스 영역(RS)을 가질 수 있다. 리세스 영역(RS)의 폭은 개구들(OP)의 폭의 80% 내지 95%일 수 있다. 기판 패드들(120)의 두께, 일 예로 기저부(124)의 두께 및 측벽부(126)의 두께는 1um 내지 10um일 수 있다. 여기서 기저부(124)의 두께는 기저부(124)의 상부면에 수직한 방향으로의 두께에 해당하며, 측벽부(126)의 두께는 측벽부(126)의 제 1 측면(126a)에 수직한 방향으로의 두께에 해당한다. 기판 패드들(120)은 도전성 물질을 포함할 수 있다. 예를 들어, 기판 패드들(120)은 구리(Cu)를 포함할 수 있다.
기판 패드들(120)과 제 3 절연층(122) 사이에 제 1 시드막(142)이 개재될 수 있다. 예를 들어, 제 1 시드막(142)은 기판 패드들(120)의 측벽부(126)의 제 1 측면(126a) 상에 제공될 수 있다. 제 1 시드막(142)은 제 3 절연층(122)의 개구들(OP)의 내측면 및 기판 패드들(120)의 제 1 측면(126a)과 접할 수 있다. 기판 패드들(120)은 제 1 시드막(142)에 의해 제 3 절연층(122)과 분리될 수 있다. 제 1 시드막(142)은 리세스 영역(RS) 내로 연장될 수 있다. 예를 들어, 제 1 시드막(142)은 측벽부(126)의 상부면, 측벽부(126)의 제 2 측면(126b) 및 기저부(124)의 상부면 상으로 연장될 수 있다. 즉, 제 1 시드막(142)은 기판 패드들(120)의 외측면(제 1 측면(126a)에 해당), 상부면 및 내측면을 콘포멀(conformal)하게 덮을 수 있다. 제 1 시드막(142)의 최상부면은 제 3 절연층(122)의 상부면과 공면(coplanar)을 이룰 수 있다. 제 1 시드막(142)의 두께는 0.1um 내지 1um일수 있다. 제 1 시드막(142)은 타이타늄(Ti), 타이타늄 질화물(TiN), 탄탈럼(Ta), 탄탈럼 질화물(TaN), 니켈(Ni) 또는 텅스텐 질화물(TW)을 포함할 수 있다. 제 1 시드막(142)은 제 3 절연층(122) 또는 외부로부터 기판 패드들(120)로 유입되는 산소를 차단할 수 있으며, 기판 패드들(120)이 부식되는 것을 방지할 수 있다.
기판 패드들(120) 상에 제 2 시드막(144)이 제공될 수 있다. 제 2 시드막(144)은 리세스 영역(RS) 내에서 기판 패드들(120)의 기저부(124)의 상부면 및 측벽부(126)의 제 2 측면(126b)을 콘포멀(conformal)하게 덮도록 형성될 수 있다. 즉, 기저부(124) 상에서 제 1 시드막(142)과 제 2 시드막(144)이 순차적으로 적층될 수 있다. 다르게 설명하자면, 리세스 영역(RS) 내에서 제 1 시드막(142)은 기판 패드들(120)과 제 2 시드막(144) 사이에 개재될 수 있다. 제 2 시드막(144)의 최상단은 제 3 절연층(122)의 상부면 및 제 1 시드막(142)의 최상부면과 동일한 레벨에 위치할 수 있다. 리세스 영역(RS)의 내측벽 및 바닥면을 콘포멀하게 덮는 제 2 시드막(144)은 U형상의 단면을 가질 수 있다. 제 2 시드막(144)의 두께는 0.1um 내지 1um일수 있다. 제 2 시드막(144)은 후술되는 외부 단자들(150)과의 젖음성(wettability)이 높은 금속 물질을 포함할 수 있다. 예를 들어, 제 2 시드막(144)은 구리(Cu), 루테늄(Ru), 니켈(Ni), 타이타늄(Ti) 또는 텅스텐(W)을 포함할 수 있다.
기판 패드들(120) 상에 외부 단자들(150)이 제공될 수 있다. 외부 단자들(150)은 제 2 시드막(144)과 접할 수 있다. 예를 들어, 외부 단자들(150)은 리세스 영역(RS)의 잔부를 채울 수 있다.
본 발명의 실시예들에 따르면, 기판 패드들(120)이 U형상의 단면을 가짐에 따라, 제 2 시드막(144)과 외부 단자들(150) 간의 접촉 면적이 넓을 수 있으며, 외부 단자들(150)과 제 2 시드막(144) 간의 접착력이 높을 수 있다. 더하여, 기판 패드들(120) 상에 외부 단자들(150)과의 젖음성이 높은 제 2 시드막(144)이 배치됨에 따라, 외부 단자들(150)이 견고하게 기판 패드들(120)에 접착될 수 있다. 즉, 구조적 안정성이 향상된 배선 구조체(100)가 제공될 수 있다.
다른 실시예들에 따르면, 제 2 시드막(144')은 기판 패드들(120)의 측벽부(126) 상으로 연장될 수 있다. 도 4는 본 발명의 실시예들에 따른 배선 구조체를 설명하기 위한 단면도이다. 도 5는 도 4의 B 영역을 확대 도시한 도면이다. 도 4 및 도 5에 도시된 바와 같이, 제 2 시드막(144')은 측벽부(126)의 제 2 측면(126b)으로부터 측벽부(126)의 상부면 상으로 연장될 수 있다. 즉, 기저부(124)의 상부면 상에서 제 1 시드막(142)과 제 2 시드막(144')이 순차적으로 적층될 수 있다. 제 2 시드막(144')이 기판 패드들(120)의 측벽부(126) 상으로 연장됨에 따라, 제 2 시드막(144')의 최상부면은 제 3 절연층(122)의 상부면보다 높은 레벨에 위치할 수 있다. 측벽부(126) 상에서 제 2 시드막(144')의 일단은 제 3 절연층(122)과 제 1 시드막(142)의 접면과 동일한 평면 상에 위치할 수 있다.
기판 패드들(120) 상에 외부 단자들(150)이 제공될 수 있다. 외부 단자들(150)은 제 2 시드막(144')과 접할 수 있다. 예를 들어, 외부 단자들(150)은 리세스 영역(RS)의 잔부를 채울 수 있다.
본 발명의 실시예들에 따르면, 기판 패드들(120)의 상부면을 전면적으로 덮는 제 2 시드막(144')이 제공될 수 있으며, 외부 단자들(150)은 제 2 시드막(144')과만 접촉될 수 있다. 즉, 외부 단자들(150)은 하나의 물질층(여기서는 제 2 시드막(144')에 해당)과만 접촉할 수 있다. 이에 따라, 외부 단자들(150)이 복수의 물질층들과 동시에 접촉함에 따라 물질층들 간의 접촉력 차이에 의해 발생할 수 있는 스트레스가 발생하지 않을 수 있다. 즉, 구조적 안정성이 향상된 배선 구조체가 제공될 수 있다.
도 6은 본 발명의 실시예들에 따른 배선 구조체를 설명하기 위한 단면도이다. 도 7은 도 6의 C 영역을 확대 도시한 도면이다. 도 8은 제 1 시드막 및 제 2 시드막을 설명하기 위한 평면도로, 도 2의 Ⅱ-Ⅱ'선을 따라 자른 단면에 해당한다. 이하의 실시예들에서는, 설명의 편의를 위하여 앞서 도 1 내지 도 5를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치와 동일한 구성에 대하여는 동일한 참조 번호가 제공될 수 있다.
도 6 내지 도 8을 참조하여, 기판 패드들(120)과 제 3 절연층(122) 사이에 제 1 시드막(142)이 개재될 수 있다. 예를 들어, 제 1 시드막(142)은 기판 패드들(120)의 측벽부(126)의 제 1 측면(126a) 상에 제공될 수 있다. 제 1 시드막(142)은 제 3 절연층(122)의 개구들(OP)의 내측면 및 기판 패드들(120)의 제 1 측면(126a)과 접할 수 있다. 기판 패드들(120)은 제 1 시드막(142)에 의해 제 3 절연층(122)과 분리될 수 있다. 제 1 시드막(142)은 리세스 영역(RS) 내로 연장될 수 있다. 예를 들어, 제 1 시드막(142)은 측벽부(126)의 상부면, 측벽부(126)의 제 2 측면(126b) 및 기저부(124)의 상부면 상으로 연장될 수 있다. 즉, 제 1 시드막(142)은 기판 패드들(120)의 외측면(제 1 측면(126a)에 해당), 상부면 및 내측면을 콘포멀(conformal)하게 덮을 수 있다. 제 1 시드막(142)의 최상부면은 제 3 절연층(122)의 상부면과 공면(coplanar)을 이룰 수 있다. 제 1 시드막(142)의 두께는 0.1um 내지 1um일수 있다. 제 1 시드막(142)은 제 3 절연층(122) 또는 외부로부터 기판 패드들(120)로 유입되는 산소를 차단할 수 있으며, 기판 패드들(120)이 부식되는 것을 방지할 수 있다. 제 1 시드막(142)은 외부 단자들(150)과의 젖음성(wettability)이 높은 금속 물질을 포함할 수 있다. 예를 들어, 제 2 시드막(144)은 루테늄(Ru), 니켈(Ni), 타이타늄(Ti) 또는 텅스텐(W)을 포함할 수 있다.
제 2 시드막(144, 도 1 참조)은 제공되지 않을 수 있다.
기판 패드들(120) 상에 외부 단자들(150)이 제공될 수 있다. 외부 단자들(150)은 제 1 시드막(142)과 접할 수 있다. 예를 들어, 외부 단자들(150)은 리세스 영역(RS)의 잔부를 채울 수 있다.
본 발명의 실시예들에 따르면, 기판 패드들(120)이 U형상의 단면을 가짐에 따라, 제 1 시드막(142)과 외부 단자들(150) 간의 접촉 면적이 넓을 수 있으며, 외부 단자들(150)과 제 1 시드막(142) 간의 접착력이 높을 수 있다. 더하여, 기판 패드들(120) 상에 외부 단자들(150)과의 젖음성이 높은 제 1 시드막(142)이 배치됨에 따라, 외부 단자들(150)이 견고하게 기판 패드들(120)에 접착될 수 있다. 즉, 구조적 안정성이 향상된 배선 구조체가 제공될 수 있다.
도 9는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 9를 참조하여, 제 1 반도체 패키지(10)는 하부 재배선 기판(100), 제 1 반도체 칩(200) 및 제 1 몰딩 부재(300)를 포함할 수 있다.
하부 재배선 기판(100)은 도 1 내지 도 8을 참조하여 설명한 배선 구조체들과 동일 또는 유사할 수 있다.
하부 재배선 기판(100)은 재배선층들(110-1, 110-2, 110-3) 및 재배선층들(110-1, 110-2, 110-3) 아래에 제공되는 기판 패드들(120)을 포함할 수 있다.
재배선층들(110-1, 110-2, 110-3)은 도 1을 참조하여 설명한 재배선층(110)에 해당할 수 있다. 재배선층들(110-1, 110-2, 110-3) 각각은 하부 절연층(112), 하부 절연층(112) 내의 하부 배선 패턴(114)을 포함할 수 있다. 하부 절연층(112)은 감광성 폴리머(Photoimageable dielectric, PID)를 포함할 수 있다. 하부 배선 패턴(114)은 하부 절연층(112) 내에 제공될 수 있다. 하부 배선 패턴(114)은 다마신 구조를 가질 수 있다. 재배선층들(110-1, 110-2, 110-3)은 하부 배선 패턴(114)의 측면들 및 하부면을 덮는 하부 배리어막(116)을 가질 수 있다. 재배선층들(110-1, 110-2, 110-3)은 하부 절연층(112)의 하부면을 덮는 하부 패시베이션막(118)을 가질 수 있다. 하부 패시베이션막(118)은 하부 절연층(112)의 하부면 전체를 덮고, 하부 배선 패턴(114)을 노출시킬 수 있다. 도 9에서는 3개 층의 재배선층(110-1, 110-2, 110-3)을 갖는 하부 재배선 기판(100)을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 하부 재배선 기판(100)은 필요에 따라 다양한 개수의 재배선층을 가질 수 있다.
최상단의 재배선층(110-3)에서, 하부 배선 패턴(114)은 하부 절연층(112)의 상부면 상으로 노출될 수 있으며, 이는 하부 재배선 기판(100)에 반도체 소자 또는 전자 소자가 실장되기 위한 패드에 해당할 수 있다.
최하단의 재배선층(110-1)의 하부면 상에 기판 패드 절연층(122)이 제공될 수 있다. 기판 패드 절연층(122)은 최하단의 재배선층(110-1)의 하부 절연층(112)을 덮을 수 있다. 기판 패드 절연층(122)은 개구들을 가질 수 있다. 상기 개구들은 기판 패드 절연층(122)을 수직으로 관통하여 최하단의 재배선층(110-1)의 하부 배선 패턴(114)을 노출시킬 수 있다. 기판 패드 절연층(122)은 감광성 폴리머(Photoimageable dielectric, PID)를 포함할 수 있다.
기판 패드 절연층(122) 내에 기판 패드들(120)이 제공될 수 있다. 기판 패드들(120)은 기판 패드 절연층(122)의 상기 개구들 내에 배치될 수 있다. 기판 패드들(120)은 상기 개구들의 내측면 및 바닥면을 따라 연장되는 형상을 가질 수 있다. 다르게 설명하자면, 기판 패드들(120)은 상기 개구들을 채우되, 기판 패드들(120)의 상하부면은 기판 패드들(120)의 하부면으로부터 재배선층들(110-1, 110-2, 110-3)을 향하여 함몰되는 형상의 리세스 영역을 가질 수 있다. 기판 패드들(120)은 도전성 물질을 포함할 수 있다. 예를 들어, 기판 패드들(120)은 구리(Cu)를 포함할 수 있다.
기판 패드들(120)과 기판 패드 절연층(122) 사이에 제 1 시드막(142)이 개재될 수 있다. 예를 들어, 제 1 시드막(142)은 기판 패드 절연층(122)의 상기 개구들의 내측면 및 기판 패드들(120)의 외측면과 접할 수 있다. 기판 패드들(120)은 제 1 시드막(142)에 의해 기판 패드 절연층(122)과 분리될 수 있다. 제 1 시드막(142)은 상기 리세스 영역 내로 연장될 수 있다. 예를 들어, 제 1 시드막(142)은 기판 패드들(120)의 상기 외측면, 하부면 및 내측면을 콘포멀(conformal)하게 덮을 수 있다. 제 1 시드막(142)의 최하부면은 기판 패드 절연층(122)의 하부면과 공면(coplanar)을 이룰 수 있다. 제 1 시드막(142)은 타이타늄(Ti), 타이타늄 질화물(TiN), 탄탈럼(Ta), 탄탈럼 질화물(TaN), 니켈(Ni) 또는 텅스텐 질화물(TW)을 포함할 수 있다.
기판 패드들(120) 상에 제 2 시드막(144)이 제공될 수 있다. 제 2 시드막(144)은 상기 리세스 영역 내에서 기판 패드들(120)의 내측면 및 하부면을 콘포멀(conformal)하게 덮도록 형성될 수 있다. 즉, 상기 리세스 영역 내에서 제 1 시드막(142)과 제 2 시드막(144)이 순차적으로 적층될 수 있다. 상기 리세스 영역의 내측벽 및 바닥면을 콘포멀하게 덮는 제 2 시드막(144)은 거꾸로된 U형상의 단면을 가질 수 있다. 제 2 시드막(144)은 후술되는 외부 단자들(150)과의 젖음성(wettability)이 높은 금속 물질을 포함할 수 있다. 예를 들어, 제 2 시드막(144)은 구리(Cu), 루테늄(Ru), 니켈(Ni), 타이타늄(Ti) 또는 텅스텐(W)을 포함할 수 있다.
기판 패드들(120) 상에 외부 단자들(150)이 제공될 수 있다. 외부 단자들(150)은 제 2 시드막(144)과 접할 수 있다. 예를 들어, 외부 단자들(150)은 상기 리세스 영역의 잔부를 채울 수 있다.
하부 재배선 기판(100) 상에 제 1 반도체 칩(200)이 실장될 수 있다. 제 1 반도체 칩(200)은 플립 칩(flip chip) 방식으로 하부 재배선 기판(100)에 실장될 수 있다. 예를 들어, 제 1 반도체 칩(200)은 제 1 반도체 칩(200)의 집적 회로들과 전기적으로 연결되는 칩 패드들(202)을 포함할 수 있다. 칩 패드들(202)과 최상단의 재배선층(110-3)의 하부 배선 패턴(114) 사이에 연결 단자들(204)이 제공될 수 있다. 칩 패드들(202) 및 최상단의 재배선층(110-3)의 하부 배선 패턴(114)은 연결 단자들(204)을 통해 연결될 수 있다. 제 1 반도체 칩(200)은, 일 예로, 로직 칩(logic chip)일 수 있다. 도시하지는 않았으나, 제 1 반도체 칩(200)과 하부 재배선 기판(100) 사이의 공간에 언더 필(under fill) 부재가 채워질 수 있다. 상기 언더 필 부재는 제 1 반도체 칩(200)과 하부 재배선 기판(100)의 사이에서 연결 단자들(204), 칩 패드들(202) 및 최상단의 재배선층(110-3)의 하부 배선 패턴(114)을 둘러쌀 수 있다.
하부 재배선 기판(100) 상에 몰딩 부재(300)가 제공될 수 있다. 몰딩 부재(300)는 반도체 칩(200)을 덮을 수 있다. 몰딩 부재(300)는 에폭시 몰딩 컴파운드(EMC)와 같은 절연 물질을 포함할 수 있다.
도 10은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 10을 참조하여, 반도체 패키지(20)는 하부 패키지(BP) 및 상부 패키지(UP)를 포함할 수 있다. 즉, 반도체 패키지(20)는 상부 패키지(UP)가 하부 패키지(BP) 상에 실장된 PoP(Package on Package)일 수 있다.
하부 패키지(BP)는 도 9를 참조하여 설명한 반도체 패키지(10)와 유사할 수 있다. 예를 들어, 하부 패키지(BP)는 하부 재배선 기판(100), 하부 재배선 기판(100) 상에 실장되는 제 1 반도체 칩(200) 및 하부 재배선 기판(100) 상에서 제 1 반도체 칩(200)을 덮는 제 1 몰딩 부재(300)를 포함할 수 있다.
이에 더하여, 하부 패키지(BP)는 연결 기판(400) 및 상부 재배선 기판(500)을 더 포함할 수 있다.
연결 기판(400)은 내부를 관통하는 오프닝을 가질 수 있다. 예를 들어, 상기 오프닝은 연결 기판(400)의 상부면 및 하부면을 연결하는 오픈 홀(open hole) 형태를 가질 수 있다. 연결 기판(400)의 하부면은 하부 재배선 기판(100)의 상부면과 이격될 수 있다. 연결 기판(400)은 베이스층(402) 및 베이스층(402) 내에 제공되는 배선 패턴인 도전부를 포함할 수 있다. 일 예로, 베이스층(402)은 실리콘 산화물을 포함할 수 있다. 상기 도전부는 상기 오프닝보다 연결 기판(400)의 외측에 배치될 수 있다. 상기 도전부는 상부 패드들(404), 하부 패드들(406) 및 비아들(408)을 포함할 수 있다. 하부 패드들(406)은 연결 기판(400)의 하부에 배치될 수 있다. 비아들(408)은 베이스층(402)을 관통하고, 하부 패드들(406)과 상부 패드들(404)을 전기적으로 연결할 수 있다.
연결 기판(400)은 하부 재배선 기판(100)에 실장될 수 있다. 예를 들어, 연결 기판(400)은 하부 패드들(406) 상에 제공되는 연결 기판 단자들(410)을 통해 하부 재배선 기판(100)의 최상단의 재배선층(110-3)의 하부 배선 패턴(114)에 연결될 수 있다. 이에 따라, 연결 기판(400)은 반도체 칩(200) 및 외부 단자들(150)과 전기적으로 연결될 수 있다.
하부 재배선 기판(100) 상에 제 1 반도체 칩(200)이 배치될 수 있다. 제 1 반도체 칩(200)은 연결 기판(400)의 상기 오프닝 내에 배치될 수 있다. 예를 들어, 제 1 반도체 칩(200)은 칩 패드들(202) 상에 제공되는 연결 단자들(204)을 통해 최상단의 재배선층(110-3)의 하부 배선 패턴(114)에 접속할 수 있다.
상부 재배선 기판(500)은 제 1 몰딩 부재(300)의 상부면 및 연결 기판(400) 상부면 상에 배치될 수 있다. 상부 재배선 기판(500)은 서로 적층된 제 1 상부 재배선층(510) 및 제 2 상부 재배선층(520)을 포함할 수 있다. 제 1 상부 재배선층(510) 및 제 2 상부 재배선층(520)의 구성은 하부 재배선 기판(100)의 재배선층들(110-1, 110-2, 110-3)과 유사할 수 있다. 예를 들어, 제 1 상부 재배선층(510)은 제 1 상부 절연층(512) 및 제 1 상부 절연층(512) 내의 제 1 상부 배선 패턴(514)을 포함하고, 제 2 상부 재배선층(520)은 제 1 상부 절연층(512) 상에 제공되는 제 2 상부 절연층(522), 및 제 2 상부 절연층(522) 내의 제 2 상부 배선 패턴(524)을 포함할 수 있다.
상부 재배선 기판(500)은 연결 기판(400)에 접속될 수 있다. 예를 들어, 상부 재배선 기판(500)의 제 1 상부 배선 패턴(514)은 연결 기판(400)의 상부 패드들(404)에 접속될 수 있다.
하부 패키지(BP) 상에 상부 패키지(UP)가 실장될 수 있다. 상부 패키지(UP)는 상부 패키지 기판(610), 제 2 반도체 칩(620), 및 제 2 몰딩 부재(630)를 포함할 수 있다. 상부 패키지 기판(610)은 인쇄 회로 기판(PCB)일 수 있다. 이와는 다르게, 상부 패키지 기판(610)은 재배선 기판일 수 있다. 예를 들어, 상부 패키지(UP)는 도 9를 참조하여 설명한 반도체 패키지(10)일 수 있다. 제 1 상부 기판 패드(612)가 패키지 기판(610)의 하부면 상에 배치될 수 있다.
제 2 반도체 칩(620)이 상부 패키지 기판(610) 상에 배치될 수 있다. 제 2 반도체 칩(620)은 집적 회로들을 포함할 수 있고, 상기 집적 회로들은 메모리 회로, 로직 회로, 또는 이들의 조합을 포함할 수 있다. 제 2 반도체 칩(620)은 제 1 반도체 칩(200)과 다른 종류의 반도체 칩일 수 있다. 제 2 반도체 칩(620)의 상부 칩 패드(622)는 본딩 와이어(624)를 통해 패키지 기판(610)의 제 2 상부 기판 패드(614)와 전기적으로 연결될 수 있다. 도 6에서 제 2 반도체 칩(620)이 와이어 본딩 방식으로 실장되는 것을 도시하였으나, 제 2 반도체 칩(620)은 다양한 방식으로 실장될 수 있다.
제 2 몰딩 부재(630)가 상부 패키지 기판(610) 상에 제공되어, 제 2 반도체 칩(620)을 덮을 수 있다. 제 2 몰딩 부재(630)는 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다.
도전 단자(616)가 하부 패키지(BP) 및 상부 패키지(UP) 사이에 배치될 수 있다. 도전 단자(616)는 제 2 상부 배선 패턴(524) 및 제 1 상부 기판 패드(612) 사이에 개재되어, 제 2 상부 배선 패턴(524) 및 제 1 상부 기판 패드(612)와 전기적으로 연결될 수 있다. 이에 따라, 상부 패키지(UP)가 도전 단자(616), 상부 재배선 기판(500) 및 연결 기판(400)을 통해 제 1 반도체 칩(200) 및 외부 단자(150)와 전기적으로 연결될 수 있다.
도 11은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 11을 참조하여, 반도체 패키지(30)는 하부 패키지(BP') 및 상부 패키지(UP)를 포함할 수 있다. 즉, 반도체 패키지(30)는 상부 패키지(UP)가 하부 패키지(BP') 상에 실장된 PoP(Package on Package)일 수 있다.
도 10의 반도체 패키지(20)와 비교하여, 하부 패키지(BP)는 연결 기판(400)을 포함하지 않을 수 있다. 하부 패키지(BP)는 도전 비아(310)를 포함할 수 있다. 도전 비아(310)는 제 1 반도체 칩(200)과 옆으로 이격 배치될 수 있다. 도전 비아(310)는 제 1 몰딩 부재(300)를 수직으로 관통할 수 있다. 도전 비아(310)는 하부 재배선 기판(100)의 최상단의 재배선층(110-3)의 하부 배선 패턴(114)과 접속될 수 있다. 도전 비아(310)는 하부 재배선 기판(100)을 통해 외부 단자들(150) 또는 제 1 반도체 칩(200)과 전기적으로 연결될 수 있다. 도전 비아(310)는 상부 재배선 기판(500)의 제 1 상부 배선 패턴(514)과 접속될 수 있다. 도전 비아(310)는 금속 기둥을 포함할 수 있다.
도 12는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 12를 참조하여, 반도체 패키지는 패키지 기판(800), 재배선 기판(100), 제 1 반도체 칩(200) 및 칩 스택들(ST)을 포함할 수 있다. 재배선 기판(100)은 본 실시예에서 인터포저(interposer)로 기능할 수 있고, 재배선 인터포저(100)로 호칭될 수 있다.
재배선 인터포저(100)는 도 1 내지 도 8을 참조하여 설명한 배선 구조체들과 동일 또는 유사할 수 있다. 재배선 인터포저(100)은 재배선층들(110-1, 110-2, 110-3) 및 재배선층들(110-1, 110-2, 110-3) 아래에 제공되는 기판 패드들(120)을 포함할 수 있다.
재배선층들(110-1, 110-2, 110-3) 각각은 하부 절연층, 상기 하부 절연층 내의 하부 배선 패턴을 포함할 수 있다.
최하단의 재배선층(110-1)의 하부면 상에 기판 패드 절연층(122)이 제공될 수 있다. 기판 패드 절연층(122)은 최하단의 재배선층(110-1)을 덮을 수 있다. 기판 패드 절연층(122)은 개구들을 가질 수 있다. 상기 개구들은 기판 패드 절연층(122)을 수직으로 관통하여 최하단의 재배선층(110-1)의 상기 하부 배선 패턴을 노출시킬 수 있다.
기판 패드 절연층(122) 내에 기판 패드들(120)이 제공될 수 있다. 기판 패드들(120)은 기판 패드 절연층(122)의 상기 개구들 내에 배치될 수 있다. 기판 패드들(120)은 상기 개구들의 내측면 및 바닥면을 따라 연장되는 형상을 가질 수 있다. 다르게 설명하자면, 기판 패드들(120)은 상기 개구들을 채우되, 기판 패드들(120)의 상하부면은 기판 패드들(120)의 하부면으로부터 재배선층들(110-1, 110-2, 110-3)을 향하여 함몰되는 형상의 리세스 영역을 가질 수 있다.
기판 패드들(120)과 기판 패드 절연층(122) 사이에 제 1 시드막(142)이 개재될 수 있다. 예를 들어, 제 1 시드막(142)은 기판 패드 절연층(122)의 상기 개구들의 내측면 및 기판 패드들(120)의 외측면과 접할 수 있다. 제 1 시드막(142)은 기판 패드들(120)의 상기 외측면, 하부면 및 내측면을 콘포멀(conformal)하게 덮을 수 있다. 제 1 시드막(142)의 최하부면은 기판 패드 절연층(122)의 하부면과 공면(coplanar)을 이룰 수 있다.
기판 패드들(120) 상에 제 2 시드막(144)이 제공될 수 있다. 제 2 시드막(144)은 상기 리세스 영역 내에서 기판 패드들(120)의 내측면 및 하부면을 콘포멀(conformal)하게 덮도록 형성될 수 있다.
기판 패드들(120) 상에 인터포저 단자들(150)이 제공될 수 있다. 인터포저 단자들(150)은 제 2 시드막(144)과 접할 수 있다.
재배선 인터포저(100) 상에 제 1 반도체 칩(200)이 실장될 수 있다. 제 1 반도체 칩(200)은 플립 칩(flip chip) 방식으로 재배선 인터포저(100)에 실장될 수 있다. 예를 들어, 제 1 반도체 칩(200)의 칩 패드들(202) 상에 제공되는 연결 단자들(204)을 통해 제 1 반도체 칩(200)이 재배선 인터포저(100)에 실장되 수 있다. 제 1 반도체 칩(200)은, 일 예로, 로직 칩(logic chip)일 수 있다.
재배선 인터포저(100) 상에 칩 스택들(ST)이 제공될 수 있다. 칩 스택들(ST) 각각은 베이스 칩(710) 상에 수직 방향으로 적층된 복수의 제 2 반도체 칩들(720)을 포함할 수 있다. 베이스 칩(710)과 제 2 반도체 칩들(720)의 사이 및 제 2 반도체 칩들(720)의 사이에는 접착층(일 예로, 비전도성 필름(NCF: Non Conductive Film) 등)이 제공될 수 있다.
베이스 칩(710) 및 제 2 반도체 칩들(720)의 각각은 그들을 수직으로 관통하는 관통 비아들(722)을 가질 수 있다. 서로 인접한 제 2 반도체 칩들(720)은 그들의 관통 비아들(722)과 연결되는 도전 패드들 및 상기 도전 패드들 사이의 범프들(724)을 통해 서로 연결될 수 있다. 제 2 반도체 칩들(720)은 메모리 칩(memory chip)일 수 있다.
칩 스택들(ST)은 베이스 칩(710) 상에서 제 2 반도체 칩들(720)을 덮는 칩 스택 몰딩막(730)을 더 포함할 수 있다.
칩 스택들(ST)은 재배선 인터포저(100)에 실장될 수 있다. 예를 들어, 칩 스택들(ST)은 베이스 칩(710) 아래에 제공되는 칩 스택 단자들(740)을 통해 재배선 인터포저(100)의 최상단의 재배선층(110-3)의 하부 배선 패턴에 연결될 수 있다. 이에 따라, 칩 스택들(ST)은 제 1 반도체 칩(200), 및 인터포저 단자들(150)과 전기적으로 연결될 수 있다.
재배선 인터포저(100) 상에 제 1 몰딩 부재(300)가 제공될 수 있다. 제 1 몰딩 부재(300)는 제 1 반도체 칩(200) 및 칩 스택들(ST)을 덮을 수 있다. 제 1 몰딩 부재(300)는 에폭시 몰딩 컴파운드(EMC)와 같은 절연 물질을 포함할 수 있다.
재배선 인터포저(100)는 패키지 기판(800) 상에 실장될 수 있다. 패키지 기판(800)은 패키지 기판(800)의 상부면 상에 제공되는 제 1 패드들(802)을 가질 수 있다. 재배선 인터포저(100)의 인터포저 단자들(150)이 패키지 기판(800)의 제 1 패드들(802)에 접속될 수 있다. 패키지 기판(800)은 패키지 기판(800)의 하부면 상에 제공되는 제 2 패드들(804)을 가질 수 있다. 제 2 패드들(804) 상에는 외부 단자들(810)이 제공될 수 있다. 패키지 기판(800)에는 배선들이 제공될 수 있고, 상기 배선들을 통해 제 1 패드들(812) 및 제 2 패드들(814)이 서로 연결될 수 있다. 외부 단자들(810)은 마더 보드 등의 외부 기판에 실장될 수 있다.
패키지 기판(800) 상에 제 2 몰딩 부재(320)가 제공될 수 있다. 제 2 몰딩 부재(320)는 제 1 몰딩 부재(300)의 상부면 및 측면, 재배선 인터포저(100)의 측면을 덮을 수 있다. 제 2 몰딩 부재(320)는 인터포저 단자들(150)을 밀봉할 수 있다.
도 13 내지 도 23은 본 발명의 실시예들에 따른 배선 구조체의 제조 방법을 설명하기 위한 단면도들이다.
도 13을 참조하여, 제 1 캐리어 기판(900)이 제공될 수 있다. 제 1 캐리어 기판(900)은 유리 또는 폴리머를 포함한 절연 기판이거나, 금속을 포함하는 도전성 기판일 수 있다. 제 1 캐리어 기판(900)은 제 1 캐리어 기판(900)의 상부면 상에 접착 부재가 제공될 수 있다. 일 예로, 상기 접착 부재는 접착 테이프를 포함할 수 있다.
제 1 캐리어 기판(900) 상에 희생 패턴들(905)이 형성될 수 있다. 예를 들어, 희생 패턴들(905)은 제 1 캐리어 기판(900) 상에 감광성 물질을 증착한 후, 상기 감광성 물질에 노광 및 현상 공정을 수행하여 형성될 수 있다. 희생 패턴들(905)은 평면적 관점에서 원형의 평면 형상을 가질 수 있다. 희생 패턴들(905)의 단면은 사각형일 수 있다. 그러나, 희생 패턴들(905)의 형상이 이에 한정되는 것은 아니다.
도 14를 참조하여, 제 1 캐리어 기판(900) 상에 제 1 예비 시드막(146)이 형성될 수 있다. 제 1 예비 시드막(146)은 제 1 캐리어 기판(900)의 상부면 및 희생 패턴들(905)을 콘포멀(conformal)하게 덮도록 형성될 수 있다. 제 1 예비 시드막(146)의 두께는 0.1um 내지 1um일수 있다. 제 1 예비 시드막(146)은 후술되는 외부 단자들(150)과의 젖음성(wettability)이 높은 금속 물질을 포함할 수 있다. 예를 들어, 제 1 예비 시드막(146)은 구리(Cu), 루테늄(Ru), 니켈(Ni), 타이타늄(Ti) 또는 텅스텐(W)을 포함할 수 있다.
도 15를 참조하여, 제 1 캐리어 기판(900) 상에 예비 절연층(123)이 형성될 수 있다. 예비 절연층(123)은 제 1 예비 시드막(146) 상에 형성되고, 희생 패턴들(905)을 덮도록 형성될 수 있다. 이에 따라, 예비 절연층(123)의 상부면은 희생 패턴들(905) 상에서 볼록한 돌출부를 가질 수 있다. 예비 절연층(123)은 감광성 폴리머(Photoimageable dielectric, PID)를 포함할 수 있다. 감광성 폴리머는 예를 들어, 감광성 폴리이미드(polyimide), 폴리벤조옥사졸(polybenzoxazole(PBO)), 페놀(phenol)계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다.
예비 절연층(123)을 패터닝하여 제 1 절연층(122)이 형성될 수 있다. 예를 들어, 예비 절연층(123)에 개구들(OP)이 형성되어 제 1 예비 시드막(146)이 노출될 수 있다. 예비 절연층(123)의 패터닝은 노광 및 현상 공정에 의해 진행될 수 있다. 현상 공정은 네거티브 톤 형상 공정 또는 포지티브 톤 현상 공정일 수 있다. 이어서, 예비 절연층(123)의 경화(cure) 공정이 수행될 수 있다. 개구들(OP)은 희생 패턴들(905) 상에 형성될 수 있다. 예를 들어, 평면적 관점에서 희생 패턴들(905)은 개구들(OP)의 내측에 위치할 수 있다. 이때, 희생 패턴들(905)은 개구들(OP)의 내측벽으로부터 이격될 수 있다.
도 16을 참조하여, 제 1 절연층(122) 상에 제 2 예비 시드막(148)이 형성될 수 있다. 제 2 예비 시드막(148)은 제 1 절연층(122)의 상부면, 개구들(OP)의 내측면 및 개구들(OP)에 의해 노출되는 제 1 예비 시드막(146)의 상부면을 덮도록 형성될 수 있다. 제 2 예비 시드막(148)의 두께는 0.1um 내지 1um일수 있다. 제 2 예비 시드막(148)은 타이타늄(Ti), 타이타늄 질화물(TiN), 탄탈럼(Ta), 탄탈럼 질화물(TaN), 니켈(Ni) 또는 텅스텐 질화물(TW)을 포함할 수 있다.
도 17을 참조하여, 제 1 절연층(122) 상에 도전층(121)이 형성될 수 있다. 도전층(121)은 제 2 예비 시드막(148) 상에 형성되어, 개구들(OP) 내를 채우고 제 1 절연층(122)의 상부면을 덮을 수 있다. 도전층(121)은 제 2 예비 시드막(148)을 시드로 이용하는 도금 공정을 수행하여 형성될 수 있다. 도전층(121)은 구리(Cu)와 같은 금속을 포함할 수 있다.
도 18을 참조하여, 제 2 예비 시드막(148) 및 도전층(121) 상에 평탄화 공정이 수행되어 제 1 시드막(142) 및 기판 패드들(120)이 형성될 수 있다. 상기 평탄화 공정은 예를 들어 화학적 기계적 연마(CMP) 공정에 의해 수행될 수 있다. 상기 평탄화 공정은 제 1 절연층(122)의 상부면이 노출될 때가지 수행될 수 있다. 즉, 제 1 절연층(122)의 상부면 상에 위치하는 제 2 예비 시드막(148)의 일부가 제거되어 제 1 시드막(142)이 형성될 수 있고, 제 1 절연층(122)의 상부면보다 높은 레벨에 위치하는 도전층(121)의 일부가 제거되어 개구들(OP) 내에 잔여하는 기판 패드들(120)이 형성될 수 있다.
도 19를 참조하여, 제 1 절연층(122) 상에 제 1 재배선층(110-1)이 형성될 수 있다. 제 1 재배선층(110-1)은 제 1 절연층(122) 상에 패시베이션막(118)을 형성하고, 패시베이션막(118) 상에 제 2 절연층(112)을 형성하고, 제 2 절연층(112)을 관통하여 기판 패드들(120)을 노출시키는 개구들을 형성하고, 상기 개구들 내에 제 1 배리어막(116) 및 제 1 배선 패턴(114)을 형성할 수 있다. 패시베이션막(118)은 제 1 절연층(122) 상에 절연 물질을 증착하여 형성될 수 있다. 상기 증착 공정은 화학적 기상 증착(CVD) 공정을 포함할 수 있다. 제 2 절연층(112)은 스핀 코팅 또는 슬릿 코팅과 같은 코팅 공정에 의해 형성될 수 있다. 제 2 절연층(112)은 감광성 폴리머(Photoimageable dielectric, PID)를 포함할 수 있다. 예를 들어, 감광성 폴리머는 감광성 폴리이미드(polyimide), 폴리벤조옥사졸(polybenzoxazole(PBO)), 페놀(phenol)계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다. 제 1 배리어막(116) 및 제 1 배선 패턴(114)은 제 2 절연층(112)의 상기 개구들을 채우도록 예비 배리어막 및 도전층을 형성한 후, 상기 예비 배리어막 및 상기 도전층 상에 평탄화 공정이 수행되어 형성될 수 있다.
도 20을 참조하여, 제 1 재배선층(110-1) 상에 제 2 및 제 3 재배선층들(110-2, 110-3)이 형성될 수 있다. 제 2 및 제 3 재배선층들(110-2, 110-3)을 형성하는 공정은, 상기 설명한 제 1 재배선층(110-1)을 형성하는 공정과 동일 또는 유사할 수 있다.
도 21을 참조하여, 제 3 재배선층(110-3) 상에 제 2 캐리어 기판(910)이 부착될 수 있다. 제 2 캐리어 기판(910)은 유리 또는 폴리머를 포함한 절연 기판이거나, 금속을 포함하는 도전성 기판일 수 있다. 제 2 캐리어 기판(910)은 제 2 캐리어 기판(910)의 상부면 상에 제공되는 접착 부재를 이용하여 제 3 재배선층(110-3)과 접착될 수 있다. 일 예로, 상기 접착 부재는 접착 테이프를 포함할 수 있다.
이후, 제 1 및 제 2 캐리어 기판들(900, 910)을 포함하는 결과물이 반전될 수 있다. 즉, 상기 결과물이 반전되어 제 3 재배선층(110-3), 제 2 재배선층(110-2) 및 제 1 재배선층(110-1)이 제 2 캐리어 기판(910) 상에 순차적으로 적층되는 형태를 가질 수 있다.
제 1 캐리어 기판(900)이 제거될 수 있다. 제 1 캐리어 기판(900)이 제거되어, 제 1 예비 시드막(146)이 노출될 수 있다. 이때, 희생 패턴들(905)의 상부면이 함께 노출될 수 있다.
도 22를 참조하여, 제 1 예비 시드막(146) 상에 평탄화 공정이 수행되어 제 2 시드막(144)이 형성될 수 있다. 상기 평탄화 공정은 예를 들어 화학적 기계적 연마(CMP) 공정에 의해 수행될 수 있다. 상기 평탄화 공정은 제 1 절연층(122)의 상부면이 노출될 때가지 수행될 수 있다. 즉, 제 1 절연층(122)의 상부면 상에 위치하는 제 1 예비 시드막(146)의 일부가 제거되어 제 2 시드막(144)이 형성될 수 있다. 기판 패드들(120)의 측벽부(126, 도 2 참조) 상에서 제 1 예비 시드막(146)이 제거되어 제 1 시드막(142)이 노출될 수 있다. 상기 평탄화 공정 시, 희생 패턴들(905)의 일부가 함께 제거될 수 있다. 이에 따라, 제 1 절연층(122)의 상부면, 제 1 시드막(142)의 최상부면, 제 2 시드막(144)의 최상단 및 희생 패턴들(905)의 상부면은 공면(coplanar)을 이룰 수 있다.
이와는 다르게, 기판 패드들(120)의 측벽부(126, 도 2 참조) 상에서 제 1 예비 시드막(146)이 제거되지 않을 수 있다. 도 23에 도시된 바와 같이, 기판 패드들(120) 상에 마스크 패턴들(920)이 형성될 수 있다. 마스크 패턴들(920)은 기판 패드들(120)을 덮고 제 1 절연층(122)의 상부면을 노출시킬 수 있다. 마스크 패턴들(920)을 식각 마스크로 시각 공정이 수행되어 제 1 절연층(122)의 상부면 상에 위치하는 제 1 예비 시드막(146)의 일부가 제거되어 제 2 시드막(144')이 형성될 수 있다. 이에 따라, 제 1 시드막(142)은 노출되지 않을 수 있다. 이와 같은 경우, 도 4 및 도 5를 참조하여 설명한 배선 구조체가 형성될 수 있다. 이하, 도 22의 실시예를 기준으로 계속 설명하도록 한다.
도 1을 다시 참조하여, 희생 패턴들(905)이 제거될 수 있다. 희생 패턴들(905)이 제거되어 제 1 시드막(142)의 전체가 노출될 수 있다. 노출된 제 1 시드막(142) 상에 외부 단자들(150)이 제공될 수 있다.
이후, 제 2 캐리어 기판(910)이 제거될 수 있다.
상기와 같이, 도 1을 참조하여 설명한 배선 구조체(100)가 형성될 수 있다.
도 24 내지 도 28은 본 발명의 실시예들에 따른 배선 구조체의 제조 방법을 설명하기 위한 단면도들이다.
도 24를 참조하여, 제 1 캐리어 기판(900)이 제공될 수 있다. 제 1 캐리어 기판(900)은 유리 또는 폴리머를 포함한 절연 기판이거나, 금속을 포함하는 도전성 기판일 수 있다. 제 1 캐리어 기판(900)은 제 1 캐리어 기판(900)의 상부면 상에 접착 부재가 제공될 수 있다. 일 예로, 상기 접착 부재는 접착 테이프를 포함할 수 있다.
제 1 캐리어 기판(900) 상에 희생 패턴들(905)이 형성될 수 있다. 예를 들어, 희생 패턴들(905)은 제 1 캐리어 기판(900) 상에 감광성 물질을 증착한 후, 상기 감광성 물질에 노광 및 현상 공정을 수행하여 형성될 수 있다. 희생 패턴들(905)은 평면적 관점에서 원형의 평면 형상을 가질 수 있다. 희생 패턴들(905)의 단면은 사각형일 수 있다.
제 1 캐리어 기판(900) 상에 예비 절연층(123)이 형성될 수 있다. 예비 절연층(123)은 제 1 캐리어 기판(900) 상에서 희생 패턴들(905)을 덮도록 형성될 수 있다. 이에 따라, 예비 절연층(123)의 상부면은 희생 패턴들(905) 상에서 볼록한 돌출부를 가질 수 있다. 예비 절연층(123)은 감광성 폴리머(Photoimageable dielectric, PID)를 포함할 수 있다. 감광성 폴리머는 예를 들어, 감광성 폴리이미드(polyimide), 폴리벤조옥사졸(polybenzoxazole(PBO)), 페놀(phenol)계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다.
예비 절연층(123)을 패터닝하여 제 1 절연층(122)이 형성될 수 있다. 예를 들어, 예비 절연층(123)에 개구들(OP)이 형성되어 희생 패턴들(905)이 노출될 수 있다. 예비 절연층(123)의 패터닝은 노광 및 현상 공정에 의해 진행될 수 있다. 현상 공정은 네거티브 톤 형상 공정 또는 포지티브 톤 현상 공정일 수 있다. 이어서, 예비 절연층(123)의 경화(cure) 공정이 수행될 수 있다. 개구들(OP)은 희생 패턴들(905) 상에 형성될 수 있다. 예를 들어, 평면적 관점에서 희생 패턴들(905)은 개구들(OP)의 내측에 위치할 수 있다. 이때, 희생 패턴들(905)은 개구들(OP)의 내측벽으로부터 이격될 수 있다.
도 25를 참조하여, 제 1 절연층(122) 상에 제 2 예비 시드막(148)이 형성될 수 있다. 제 2 예비 시드막(148)은 제 1 절연층(122)의 상부면, 개구들(OP)의 내측면 및 개구들(OP)에 의해 노출되는 희생 패턴들(905)을 콘포멀(conformal)하게 덮도록 형성될 수 있다. 제 2 예비 시드막(148)의 두께는 0.1um 내지 1um일수 있다. 제 2 예비 시드막(148)은 루테늄(Ru), 니켈(Ni), 타이타늄(Ti) 또는 텅스텐(W)을 포함할 수 있다.
도 26을 참조하여, 제 1 절연층(122) 상에 도전층(121)이 형성될 수 있다. 도전층(121)은 제 2 예비 시드막(148) 상에 형성되어, 개구들(OP) 내를 채우고 제 1 절연층(122)의 상부면을 덮을 수 있다. 도전층(121)은 제 2 예비 시드막(148)을 시드로 이용하는 도금 공정을 수행하여 형성될 수 있다. 도전층(121)은 구리(Cu)와 같은 금속을 포함할 수 있다.
제 2 예비 시드막(148) 및 도전층(121) 상에 평탄화 공정이 수행되어 제 1 시드막(142) 및 기판 패드들(120)이 형성될 수 있다. 상기 평탄화 공정은 예를 들어 화학적 기계적 연마(CMP) 공정에 의해 수행될 수 있다. 상기 평탄화 공정은 제 1 절연층(122)의 상부면이 노출될 때가지 수행될 수 있다. 즉, 제 1 절연층(122)의 상부면 상에 위치하는 제 2 예비 시드막(148)의 일부가 제거되어 제 1 시드막(142)이 형성될 수 있고, 제 1 절연층(122)의 상부면보다 높은 레벨에 위치하는 도전층(121)의 일부가 제거되어 개구들(OP) 내에 잔여하는 기판 패드들(120)이 형성될 수 있다.
도 27을 참조하여, 제 1 절연층(122) 상에 재배선층들(110-1, 110-2, 110-3)이 형성될 수 있다. 재배선층들(110-1, 110-2, 110-3)의 형성 공정은 도 19 및 도 20을 참조하여 설명한 바와 동일할 수 있다.
도 28을 참조하여, 제 3 재배선층(110-3) 상에 제 2 캐리어 기판(910)이 부착될 수 있다. 제 2 캐리어 기판(910)은 유리 또는 폴리머를 포함한 절연 기판이거나, 금속을 포함하는 도전성 기판일 수 있다. 제 2 캐리어 기판(910)은 제 2 캐리어 기판(910)의 상부면 상에 제공되는 접착 부재를 이용하여 제 3 재배선층(110-3)과 접착될 수 있다.
이후, 제 1 및 제 2 캐리어 기판들(900, 910)을 포함하는 결과물이 반전될 수 있다. 즉, 상기 결과물이 반전되어 제 3 재배선층(110-3), 제 2 재배선층(110-2) 및 제 1 재배선층(110-1)이 제 2 캐리어 기판(910) 상에 순차적으로 적층되는 형태를 가질 수 있다.
제 1 캐리어 기판(900)이 제거될 수 있다. 제 1 캐리어 기판(900)이 제거되어, 제 1 시드막(142)이 노출될 수 있다. 이때, 희생 패턴들(905)의 상부면이 함께 노출될 수 있다.
희생 패턴들(905)이 제거될 수 있다. 희생 패턴들(905)이 제거되어 제 1 시드막(142)의 전체가 노출될 수 있다.
도 6을 다시 참조하여, 노출된 제 1 시드막(142) 상에 외부 단자들(150)이 제공될 수 있다.
이후, 제 2 캐리어 기판(910)이 제거될 수 있다.
상기와 같이, 도 6을 참조하여 설명한 배선 구조체(100)가 형성될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 배선구조체 102, 112, 122: 절연층
114,124: 배선 패턴 120: 기판 패드
142: 제 1 시드막 142: 제 2 시드막
150: 외부 단자

Claims (10)

  1. 절연층;
    상기 절연층 내에 제공되는 배선 패턴;
    상기 절연층 상에 제공되고, 상기 배선 패턴을 노출하는 개구를 포함하는 보호막;
    상기 보호막의 상기 개구 내에 제공되는 패드, 상기 패드는 상기 개구의 바닥면을 덮는 기저부 및 상기 기저부로부터 상기 개구의 내측면을 따라 연장되는 측벽부를 포함하고;
    상기 보호막을 향하는 상기 측벽부의 제 1 측면과 상기 보호막 사이에 개재되는 제 1 시드막; 및
    상기 제 1 측면과 대향하는 상기 측벽부의 제 2 측면 및 상기 측벽부에 의해 노출되는 상기 기저부의 상부면을 콘포멀(conformal)하게 덮는 제 2 시드막을 포함하는 배선 구조체.
  2. 제 1 항에 있어서,
    상기 제 1 시드막 및 상기 제 2 시드막은 상기 측벽부의 상부면 상으로 연장되어 서로 연결되고,
    상기 제 1 시드막 및 상기 제 2 시드막은 일체로 구성되는 배선 구조체.
  3. 제 1 항에 있어서,
    상기 제 1 시드막은 상기 측벽부의 상부면을 따라 상기 패드와 상기 제 2 시드막 사이로 연장되는 배선 구조체.
  4. 제 1 항에 있어서,
    상기 기저부 상에서 상기 제 1 시드막과 상기 패드 사이에 개재되는 제 3 시드막을 더 포함하는 배선 구조체.
  5. 제 1 항에 있어서,
    상기 제 1 시드막은 상기 패드를 구성하는 금속 물질보다 이온화 경향성이 큰 금속 물질을 포함하는 배선 구조체.
  6. 제 1 항에 있어서,
    상기 제 1 시드막의 최상단, 상기 제 2 시드막의 최상단 및 상기 패드의 최상단 중 상기 절연층으로부터 가장 멀리 위치하는 하나는 상기 보호막의 상부면과 같은 레벨에 위치하는 배선 구조체.
  7. 재배선 기판;
    상기 재배선 기판 상에 실장되는 반도체 칩;
    상기 재배선 기판 상에서 상기 반도체 칩을 덮는 몰딩막; 및
    상기 재배선 기판 아래에 제공되는 외부 단자를 포함하되,
    상기 재배선 기판은:
    절연층;
    상기 절연층 내에 제공되고, 상기 반도체 칩과 연결되는 배선 패턴;
    상기 절연층 상에 제공되고, 상기 배선 패턴을 노출하는 개구를 포함하는 보호막;
    상기 보호막의 개구 내에 제공되고, 상기 외부 단자가 제공되는 패드, 상기 패드는 상기 패드의 상부면으로부터 상기 절연층을 향하여 함몰되는 형상의 리세스 영역을 갖고; 및
    상기 패드의 상기 상부면 및 상기 리세스 영역을 콘포멀(conformal)하게 덮고, 상기 패드와 상기 보호막 사이로 연장되는 제 1 시드막을 포함하는 반도체 패키지.
  8. 제 7 항에 있어서,
    상기 제 1 시드막의 상부면은 상기 보호막의 상부면과 공면을 이루는 반도체 패키지.
  9. 제 7 항에 있어서,
    상기 패드는 U형상의 단면을 갖는 반도체 패키지.
  10. 제 7 항에 있어서,
    상기 패드의 상기 상부면 및 상기 리세스 영역 상에서 상기 제 1 시드막을 덮는 제 2 시드막을 더 포함하는 반도체 패키지.

KR1020200109118A 2020-08-28 2020-08-28 배선 구조체, 이의 제조 방법 및 배선 구조체를 포함하는 반도체 패키지 KR20220028310A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020200109118A KR20220028310A (ko) 2020-08-28 2020-08-28 배선 구조체, 이의 제조 방법 및 배선 구조체를 포함하는 반도체 패키지
US17/324,569 US11688679B2 (en) 2020-08-28 2021-05-19 Interconnection structure, method of fabricating the same, and semiconductor package including interconnection structure
US18/199,824 US20230290718A1 (en) 2020-08-28 2023-05-19 Interconnection structure, method of fabricating the same, and semiconductor package including interconnection structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200109118A KR20220028310A (ko) 2020-08-28 2020-08-28 배선 구조체, 이의 제조 방법 및 배선 구조체를 포함하는 반도체 패키지

Publications (1)

Publication Number Publication Date
KR20220028310A true KR20220028310A (ko) 2022-03-08

Family

ID=80358970

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200109118A KR20220028310A (ko) 2020-08-28 2020-08-28 배선 구조체, 이의 제조 방법 및 배선 구조체를 포함하는 반도체 패키지

Country Status (2)

Country Link
US (2) US11688679B2 (ko)
KR (1) KR20220028310A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114937614A (zh) * 2022-05-25 2022-08-23 长电集成电路(绍兴)有限公司 布线层结构的制备方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI245402B (en) 2002-01-07 2005-12-11 Megic Corp Rod soldering structure and manufacturing process thereof
KR20050006547A (ko) 2003-07-09 2005-01-17 앰코 테크놀로지 코리아 주식회사 반도체 패키지 제조용 회로기판 및 이를 이용한 반도체패키지
KR100523330B1 (ko) 2003-07-29 2005-10-24 삼성전자주식회사 Ｓｍｄ 및 ｎｓｍｄ 복합형 솔더볼 랜드 구조를 가지는ｂｇａ 반도체 패키지
KR100797694B1 (ko) 2006-06-13 2008-01-23 삼성전기주식회사 솔더볼 접착강도가 우수한 인쇄회로기판 및 그 제조방법
US7538429B2 (en) 2006-08-21 2009-05-26 Intel Corporation Method of enabling solder deposition on a substrate and electronic package formed thereby
JP5032187B2 (ja) * 2007-04-17 2012-09-26 新光電気工業株式会社 配線基板の製造方法及び半導体装置の製造方法及び配線基板
JP5113544B2 (ja) * 2008-01-30 2013-01-09 新光電気工業株式会社 配線基板の製造方法
KR101443922B1 (ko) 2008-10-31 2014-09-29 완-링 유 범핑 하지 금속이 없는 금속 범프 구조 및 그 제조방법
JP2012074487A (ja) 2010-09-28 2012-04-12 Toppan Printing Co Ltd 半導体パッケージの製造方法
JP2014013810A (ja) * 2012-07-04 2014-01-23 Seiko Epson Corp 基板、基板の製造方法、半導体装置、及び電子機器
TWI649808B (zh) * 2014-12-16 2019-02-01 聯華電子股份有限公司 半導體元件及其製作方法
KR102574452B1 (ko) * 2018-07-03 2023-09-04 삼성전자 주식회사 반도체 칩 및 이를 포함하는 반도체 패키지
US11233022B2 (en) * 2020-01-06 2022-01-25 Advanced Semiconductor Engineering, Inc. Electrical connection placement of semiconductor device package and method of manufacturing the same
DE102020135088A1 (de) * 2020-03-27 2021-09-30 Samsung Electronics Co., Ltd. Halbleitervorrichtung

Also Published As

Publication number Publication date
US11688679B2 (en) 2023-06-27
US20230290718A1 (en) 2023-09-14
US20220068785A1 (en) 2022-03-03

Similar Documents

Publication Publication Date Title
US11600595B2 (en) Semiconductor package and manufacturing method thereof
US11637070B2 (en) Method of fabricating a semiconductor package
KR100881199B1 (ko) 관통전극을 구비하는 반도체 장치 및 이를 제조하는 방법
US10043768B2 (en) Semiconductor device and method of manufacture thereof
US8703600B2 (en) Electronic component and method of connecting with multi-profile bumps
TW201739032A (zh) 封裝結構
US10276543B1 (en) Semicondcutor device package and method of forming semicondcutor device package
US11450579B2 (en) Integrated circuit component and package structure having the same
CN109087867A (zh) 半导体封装件及其制造方法
US11152309B2 (en) Semiconductor package, method of fabricating semiconductor package, and method of fabricating redistribution structure
US20240030119A1 (en) Semiconductor package
KR20230000798A (ko) 반도체 패키지 및 그 제조 방법
KR20220042028A (ko) 반도체 패키지
US20230290718A1 (en) Interconnection structure, method of fabricating the same, and semiconductor package including interconnection structure
CN113270329A (zh) 用于制造半导体封装件的方法
KR20220009193A (ko) 반도체 패키지 장치
US20220093526A1 (en) Semiconductor package with redistribution structure and manufacturing method thereof
TW202101693A (zh) 半導體元件以及包括其的半導體封裝
TW202114084A (zh) 半導體封裝以及其製造方法
KR100805092B1 (ko) 적층형 다중칩 패키지 및 그 제조 방법
US11798872B2 (en) Interconnection structure and semiconductor package including the same
US20240030157A1 (en) Semiconductor package and methods of fabricating a semiconductor package
US20230121621A1 (en) Semiconductor devices and methods of manufacturing semiconductor devices
US20210296250A1 (en) Semiconductor device and manufacturing method of the same
KR20230048196A (ko) 반도체 패키지 및 그 제조 방법