CN114937614A - 布线层结构的制备方法 - Google Patents

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Abstract

本发明提供布线层结构的制备方法,所述方法包括:提供带有第一键合膜的第一载板,在所述第一键合膜上制备第N金属布线层;重复在第i金属布线层上制备第i‑1金属布线层,直到制备得到第一金属布线层为止,得到N层布线层;在所述第一金属走线层上制备互联焊接部件,得到预布线层结构;翻转所述预布线层结构,去除所述第一键合膜和所述第一载板后在所述第N金属布线层上制备金属焊盘,得到所述布线层结构;本发明解决了现有技术中的布线层结构的制备方法存在金属焊盘与金属布线层的对准精度低的问题,通过倒序方法制备布线层结构中的N层布线层,不仅提高了布线层结构与芯片的互联精度,还提高了芯片产品服役期间的可靠性和使用寿命。

Description

布线层结构的制备方法
技术领域
本发明涉及半导体封装技术领域,具体涉及适用于布线层结构的制备方法。
背景技术
高密度布线层结构以其高互连密度、支持多芯片封装、小外形尺寸、厚度薄等优势受到了物联网芯片、手机应用处理器、高性能计算等产品的青睐。
高密度扇出型封装结构的关键技术包括金属布线层(RDL)与电镀铜层。RDL层连通了硅芯片上的高密度金属走线连接和互联基体上的低密度走线连接。通常需要使用多层金属布线层,分别用于布设硅芯片上的信号层、电源层和地层,才能让信号传输至电路板、让基板中的电源通过RDL层中的电源层供应给芯片;铜柱是垂直连接不同层级的金属导电柱。而在制备RDL层时,通过低介电常数的介电层包覆RDL层,防止多层RDL层之间的导电金属镀层产生短路互联。
随着芯片封装关键尺寸的不断缩小,对光刻涂胶技术的要求也越来越高,即要求光刻胶厚度越来越薄、均匀性越来越好、且其缺陷越来越少。其中,光刻胶涂覆的厚度会影响光刻开口的尺寸,光刻胶涂覆的不均匀性会造成后续电镀铜层的高度不均匀性,导致不同金属布线层中铜柱的对准精度不良并会增加RDL层中金属走线的阻抗,进而引起信号在RDL层中传输阻抗匹配、信号串扰等问题,以及电源在RDL层中传输所致的功率损耗问题。在制作多层RDL层时,采用常规的光刻、电镀工艺制备多层RDL层时,随着RDL层数的递增,光刻胶膜的不均匀性和电镀铜层的布线精度会逐层递减,大大影响了高密度布线层结构RDL层的金属走线对准精度。
可见,现有技术中布线层结构的制备方法存在金属焊盘与金属布线层的对准精度低的问题,不能满足与芯片互联的精度要求。
发明内容
针对现有技术中所存在的不足,本发明提供的布线层结构的制备方法,其解决了现有技术中布线层结构的制备方法存在的金属焊盘与金属布线层之间的对准精度低的问题,通过倒序方法制备布线层结构中的N层布线层,不仅提高了布线层结构与芯片的互联精度,还提高了芯片产品服役期间的可靠性和使用寿命。
本发明提供一种布线层结构的制备方法,所述布线层结构包括与互联基体连接的互联焊接部件、与芯片连接的金属焊盘,以及互联焊接部件与金属焊盘之间的N层布线层,所述方法包括:提供带有第一键合膜的第一载板,在所述第一键合膜上制备第N金属布线层;重复在第i金属布线层上制备第i-1金属布线层,直到制备得到第一金属布线层为止,得到N层布线层,其中在所述N层布线层中依次包括第一金属布线层到第N金属布线层;在所述第一金属走线层上制备互联焊接部件,得到预布线层结构;翻转所述预布线层结构,去除所述第一键合膜和所述第一载板后在所述第N金属布线层上制备金属焊盘,得到所述布线层结构;其中,N和i为正整数,且N>2,i∈[2,N)。
可选地,在所述第一键合膜上制备第N金属布线层,包括:在所述第一载板上制备第一键合膜,在所述第一键合膜上涂覆光刻胶,并经烘干、曝光开口和显影处理得到具有第N开口的第N介电图案层;在所述第N介电图案层上依次制备第N金属种子层和第N金属走线层,得到所述第N金属布线层。
可选地,在所述第N介电图案层上依次制备第N金属种子层和第N金属走线层,得到所述第N金属布线层,包括:在所述第N介电图案层上制备第N金属种子层,其中所述第N金属种子层包括所述第N开口处对应的第N开口种子层和非开口处对应的第N介电种子层;在所述第N金属种子层上涂覆光刻胶,得到第N牺牲层;对所述第N牺牲层进行光刻开口,制备得到具有第N牺牲开口的第N牺牲介电层,使在所述第N牺牲开口中露出所述第N开口种子层;在所述第N开口种子层上电镀金属,制备得到第N金属走线层;清洗去除所述第N牺牲介电层和所述第N介电种子层,得到第N金属布线层。
可选地,在第N金属布线层上制备第N-1金属布线,包括:在所述第N金属布线层上涂覆光刻胶,并经烘干、曝光和显影处理得到具有第N-1开口的第N-1介电图案层;在所述第N-1介电图案层上制备第N-1金属种子层,其中第N-1金属种子层包括所述第N-1开口处对应的第N-1开口种子层和非开口处对应的第N-1介电种子层;在所述第N-1金属种子层上涂覆光刻胶,得到第N-1牺牲层;对所述第N-1牺牲层进行光刻开口,制备得到具有第N-1牺牲开口的第N-1牺牲介电层;在所述第N-1牺牲开口处电镀金属,制备得到第N-1金属走线层;清洗去除所述第N-1牺牲介电层和所述第N-1介电种子层,得到第N-1金属布线层。
可选地,每个第N-1牺牲开口与相邻的两个第N-1开口相对应,使在每个第N-1牺牲开口中露出第N-1开口种子层以及第N-1开口种子层之间的第N-1介电种子层。
可选地,在所述第一金属走线层上制备互联焊接部件,得到预布线层结构,包括:在所述第一金属走线层上依次沉积金属阻挡层和金属焊块,经高温回流后得到与互联基体连接的互联焊接部件;在所述互联焊接部件上覆盖保护胶膜;提供第二载板,所述第二载板通过第二键合膜与所述保护胶膜粘贴,得到预布线层结构。
可选地,翻转所述预布线层结构,去除所述第一载板后在所述第N金属布线层上制备金属焊盘,得到所述布线层结构,包括:翻转所述预布线层结构,通过激光解键合去除第一键合膜和第一载板,得到所述预布线层结构的焊盘基面,其中所述焊盘基面包括第N介电图案层的表面和第N金属种子层的表面;在所述焊盘基面上旋涂光刻胶,并经光刻得到牺牲光刻胶层,及沉积金属种子层和电镀金属,制备与芯片引脚互联的金属焊盘;显影去除所述牺牲光刻胶层,剥离所述保护胶膜,并解键合去除第二键合膜和所述第二载板后,得到布线层结构。
可选地,采用热压或粘贴带有感光剂的胶膜制备得到所述光刻胶。
可选地,制备第i金属种子层的方法包括PVD、CVD或ALD。
可选地,所述的PVD包括磁控溅射沉积法。
可选地,所述第i金属种子层包括金属阻挡层和铜种子层。
相比于现有技术,本发明具有如下有益效果:
本发明采用倒序方法制备布线层结构中的N层布线层,即依次制备第N金属布线层、第N-1金属布线层、……、第一金属布线层,然后在第一金属布线层上制备与互联基体连接的互联焊接部件,最后在第N金属布线层上制备用于与芯片连接的金属焊盘;由于第N金属布线层是在载板提供的平整基面上制备所得,因此第N金属布线层的金属走线对准精度较高,并在对准精度较高的第N金属布线层上制备用于与芯片连接的金属焊盘,不仅提高了布线层结构与芯片的互联精度,还降低了金属布线层的阻抗,进而提高芯片产品服役期间的可靠性和使用寿命,尤其在芯片引脚分布密度较高的封装结构中,还可以提高芯片的封装良率。
附图说明
图1所示为本发明实施例提供的一种布线层结构的制备方法的流程示意图;
图2所示为本发明实施例提供的一种第一载板与第一键合膜粘贴的结构示意图;
图3所示为本发明实施例提供的一种第四介电图案层的结构示意图;
图4所示为本发明实施例提供的一种第四金属种子层的结构示意图;
图5所示为本发明实施例提供的一种第四牺牲层的结构示意图;
图6所示为本发明实施例提供的一种第四牺牲介电层的结构示意图;
图7所示为本发明实施例提供的一种第四金属走线层的结构示意图;
图8所示为本发明实施例提供的一种第四金属布线层的结构示意图;
图9所示为本发明实施例提供的一种第三介电图案层的结构示意图;
图10所示为本发明实施例提供的一种第三金属种子层的结构示意图;
图11所示为本发明实施例提供的一种第三牺牲层的结构示意图;
图12所示为本发明实施例提供的一种第三牺牲介电层的结构示意图;
图13所示为本发明实施例提供的一种第三金属走线层的结构示意图;
图14所示为本发明实施例提供的一种第三金属布线层的结构示意图;
图15所示为本发明实施例提供的一种第二金属布线层的结构示意图;
图16所示为本发明实施例提供的一种第一金属布线层的结构示意图;
图17所示为本发明实施例提供的一种互联焊接部件的结构示意图;
图18所示为本发明实施例提供的一种预布线层结构的结构示意图;
图19所示为本发明实施例提供的一种焊盘基面的结构示意图;
图20所示为本发明实施例提供的一种牺牲光刻胶层和金属焊盘的结构示意图;
图21所示为本发明实施例提供的一种布线层结构的结构示意图。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚,下面将结合本申请实施例中的附图,对本申请实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例是本申请的一部分实施例,而不是全部的实施例。基于本申请中的实施例,本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例,都属于本申请保护的范围。
实施例一
图1所示为本发明实施例提供的一种布线层结构的制备方法的流程示意图;如图1所示,所述布线层结构的制备方法具体包括以下步骤:
步骤S101,提供带有第一键合膜的第一载板,在所述第一键合膜上制备第N金属布线层。
需要说明的是,所述布线层结构包括与互联基体连接的互联焊接部件、与芯片连接的金属焊盘,以及互联焊接部件与金属焊盘之间的N层布线层。
在本实施例中,提供带有第一键合膜的第一载板,在所述第一键合膜上制备第N金属布线层,包括:在所述第一载板上粘贴第一键合膜,在所述第一键合膜上涂覆光刻胶,并经烘干、曝光开口和显影处理得到具有多个第N开口的第N介电图案层;在所述第N介电图案层上依次制备第N金属种子层和第N金属走线层,得到所述第N金属布线层。
其中,在所述第N介电图案层上依次制备第N金属种子层和第N层金属走线层,得到所述第N金属布线层,包括:在所述第N介电图案层上制备第N金属种子层,其中所述第N金属种子层包括所述第N开口处对应的第N开口种子层和非开口处对应的第N介电种子层;在所述第N金属种子层上涂覆光刻胶,得到第N牺牲层;对所述第N牺牲层进行光刻开口,制备得到具有第N牺牲开口的第N牺牲介电层,使在所述第N牺牲开口中露出所述第N开口种子层;在所述第N开口种子层上电镀金属,制备得到第N金属走线层;清洗去除所述第N牺牲介电层和所述第N介电种子层,得到第N金属布线层。
需要说明的是,本实施例以N=4为例,制备出具有4层布线层的布线层结构,具体制备步骤如下:
如图2所示,在第一载板C1上制备第一键合膜F1;其中,第一键合膜包括红外激光键合膜、紫外激光键合膜,当对膜层进行激光照射时,激光与键合材料发生光化学键反应。
如图3所示,在所述第一键合膜F1上离心旋涂光刻胶层,并对光刻胶层进行烘干、光刻开口、显影处理得到多个第四开口42a,保留的光刻胶图案为第四介电图案层41。
如图4所示,在所述第四介电图案层上沉积第四金属种子层43,其中所述第四金属种子层43包括所述第四开口处对应的第四开口种子层42b和非开口处对应的第四介电种子层41b。
在本实施例中,沉积第四金属种子层43的方法包括但不限于PVD(Physical VaporDepositon,物理气相沉积)、CVD(Chemical Vapor Deposition,化学气相沉积)或ALD(Atomic Layer Depostion,原子层沉积),其中优选PVD中的磁控溅射法。
其中,第四金属种子层43的主要目的是为电镀金属走线层提供金属的生长晶核,优选铜种子层;第四金属种子层43还可是金属阻挡层和铜种子层的叠层金属层;所述金属阻挡层包括:W、WN、WC、Ti、TiN、Ta、TaN、Ru、Co、Mn、WN、Ni和NiB中的至少一种。
如图5所示,在第四金属种子层43上离心旋涂光刻胶,得到第四牺牲层44。
如图6所示,对第四牺牲层44进行光刻开口,开口处对应第四牺牲开口42c,经光刻开口处理后的光刻胶层对应第四牺牲介电层45。
如图7所示,在第四牺牲开口42c中对应的金属种子层上进行电镀,制备得到第四金属走线层M4;
如图8所示,清洗去除第四牺牲介电层45,并用化学清洗去除第四介电种子层41b,得到第四金属布线层,其中所述第四金属布线层包括第四介电图案层41、第四开口种子层42b和第四金属走线层M4。
步骤S102,重复在第i金属布线层上制备第i-1金属布线层,直到制备得到第一金属布线层为止,得到N层布线层。
在本实施例中,在所述N层布线层中自下而上依次包括第一金属布线层到第N金属布线层;其中,N和i为正整数,且N>2,i∈[2,N)。
在本实施例中,在第N金属布线层上制备第N-1金属布线,包括:在所述第N金属走线层上涂覆光刻胶,并经烘干、曝光和显影处理得到具有第N-1开口的第N-1介电图案层;在所述第N-1介电图案层上制备第N-1金属种子层;在所述第N-1金属种子层上涂覆光刻胶,得到第N-1牺牲层;对所述第N-1牺牲层进行光刻开口,制备得到具有多个第N-1牺牲开口的第N-1牺牲介电层;在所述第N-1牺牲开口处电镀金属,制备得到第N-1金属走线层;清洗去除所述第N-1牺牲介电层和所述第N-1介电种子层,得到第N-1金属布线层。
在本实施例中,第N-1金属种子层包括所述第N-1开口处对应的第N-1开口种子层和非开口处对应的第N-1介电种子层。
在本实施例中,每个第N-1牺牲开口与相邻的第N-1开口相对应,使在每个第N-1牺牲开口中露出第N-1开口种子层以及第N-1开口种子层之间的第N-1介电种子层。
举例说明,在第四金属布线层上制备第三金属布线层的制备步骤为:
如图9所示,在第四金属走线层M4上离心旋涂光刻胶层,并经特制掩膜进行光刻开口,得到具有多个第三开口32a的第三介电图案层31。
如图10所示,在第三介电图案层31上制备第三金属种子层33,其中第三金属种子层31包括所述第三开口32a处对应的第三开口种子层32b和非开口处对应的第三介电种子层31b;
其中,沉积制备方法包括:PVD、CVD或ALD,其中优选PVD中的磁控溅射法;第三金属种子层33的主要目的是为电镀金属走线层提供金属的生长晶核,优选铜种子层;第三金属种子层33还可是金属阻挡层和铜种子层的叠层金属层;所述的金属阻挡层包括:W、WN、WC、Ti、TiN、Ta、TaN、Ru、Co、Mn、WN、Ni和NiB中的至少一种。
如图11所示,在第三金属种子层33上离心旋涂光刻胶,得到第三牺牲层34。
如图12所示,对第三牺牲层34进行光刻开口,开口处对应第三牺牲开口32c,经光刻开口处理后得到第三牺牲介电层35。
如图13所示,在第三牺牲开口32c中对应的金属种子层上进行电镀,制备得到第三金属走线层M3;
如图14所示,清洗去除第三牺牲介电层35,并清洗去除第三牺牲介电层35接触的种子层,得到第三金属布线层。
在本实施例中,基于上述相同的制备方法,在第三金属布线层上制备出如图15所示的第二金属布线层,以及在第二金属布线层上制备出如图16所示的第一金属布线层,从而得到4层布线层。
步骤S103,在所述第一金属走线层上制备互联焊接部件,得到预布线层结构。
在本实施例中,在所述第一金属走线层上制备互联焊接部件,得到预布线层结构,包括:在所述第一金属走线层上依次沉积金属阻挡层和金属焊块,经高温回流后得到与互联基体连接的互联焊接部件;在所述互联焊接部件上覆盖保护胶膜;提供第二载板,所述第二载板通过第二键合膜与所述保护胶膜粘贴,得到预布线层结构。
如图17所示,在第一金属走线层M1上依次沉积一层金属阻挡层1、锡基合金焊块,并经高温回流焊处理得到与互联基体连接的互联焊接部件2。
如图18所示,将保护胶膜3的第一表面覆盖在互联焊接部件2上,通过保护胶膜3的胶粘性热压键合到附有第二键合膜F2的第二载板C2上,得到预布线层结构。其中,所述保护胶膜3还可采用旋涂液态的临时键合材料及烘烤工艺制备得到。
步骤S104,翻转所述预布线层结构,去除所述第一键合膜和所述第一载板后在所述第N金属布线层上制备金属焊盘,得到所述布线层结构。
在本实施例中,翻转所述预布线层结构,去除所述第一键合膜和所述第一载板后在所述第N金属布线层上制备金属焊盘,得到所述布线层结构,包括:翻转所述预布线层结构,通过激光解键合去除第一键合膜和第一载板,得到所述预布线层结构的焊盘基面,其中所述焊盘基面包括第N介电图案层的表面和第N金属种子层的表面;在所述焊盘基面上旋涂光刻胶,并经光刻得到牺牲光刻胶层,及沉积金属种子层和电镀金属,制备与芯片引脚互联的金属焊盘;显影去除所述牺牲光刻胶层,剥离所述保护胶膜,并解键合去除第二键合膜和所述第二载板后,得到布线层结构。
如图19所示,翻转所述预布线层结构,通过激光解键合去除第一键合膜F1和第一载板,并清洗第四介电图案层41和第四金属种子层43对应的表面,得到焊盘基面。
其中,解键合可包括红外激光解键合、紫外激光解键合,当对膜层进行激光照射时,激光与键合材料发生光化学反应,分解键合膜层。
如图20所示,在焊盘基面上旋涂一层光刻胶,并依次经光刻开口、沉积金属种子层、电镀焊盘,得到牺牲光刻胶层4和与芯片引脚互联的金属焊盘5。
如图21所示,显影去除牺牲光刻胶层4,剥离保护胶膜3,并解键合去除第二载板C2后,得到布线层结构。
相比于现有技术,本实施例具有如下有益效果:
本发明采用倒序方法制备布线层结构中的N层布线层,即依次制备第N金属布线层、第N-1金属布线层、……、第一金属布线层,然后在第一金属布线层上制备与互联基体连接的互联焊接部件,最后在第N金属布线层上制备用于与芯片连接的金属焊盘;由于第N金属布线层是在载板提供的平整基面上制备所得,因此第N金属布线层的金属走线对准精度较高,并在对准精度较高的第N金属布线层上制备用于与芯片连接的金属焊盘,提高了布线层结构与芯片的互联对准精度,降低了信号在金属布线层中传输的阻抗,进而提高芯片产品服役期间的可靠性和使用寿命,尤其在芯片引脚分布密度较高或布线层数较多的封装结构中,还可以提高芯片的封装良率。
在本实施例制备方法中的介电图案层和牺牲层还可采用热压或粘贴带有感光剂的胶膜来制备得到,即带有感光剂的胶膜在经紫外光的曝光、显影,发挥与旋涂光刻胶液体同样的保护金属布线层结构图案的作用,同时实现在金属布线层中和不同金属布线层间的绝缘功能。
此外,在本实施例制备方法中的光刻胶旋涂工艺,还可采用光刻胶液体雾化后落在目标物上。
在上述实施例中仅列出4层布线层的制备方法,根据本发明提供的制备方法,还可得到具有任意铜走线密度和/或任意层的布线层结构,同样,布线层结构还可采用其它金属,并不局限于铜材料,例如:Al、Ni、Au Ag和/或任意金属组合的合金和/或任意金属组合的叠层金属结构和/或任意金属组合的合金的叠层金属结构。
需要说明的是,在本文中,诸如“第一”和“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来,而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且,术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含,从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素,而且还包括没有明确列出的其他要素,或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下,由语句“包括一个……”限定的要素,并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

Claims (11)

1.一种布线层结构的制备方法,其特征在于,所述布线层结构包括与互联基体连接的互联焊接部件、与芯片连接的金属焊盘,以及互联焊接部件与金属焊盘之间的N层布线层,所述制备方法包括:
提供带有第一键合膜的第一载板,在所述第一键合膜上制备第N金属布线层;
重复在第i金属布线层上制备第i-1金属布线层,直到制备得到第一金属布线层为止,得到N层布线层,其中在所述N层布线层中依次包括第一金属布线层到第N金属布线层;
在所述第一金属走线层上制备互联焊接部件,得到预布线层结构;
翻转所述预布线层结构,去除所述第一键合膜和所述第一载板后在所述第N金属布线层上制备金属焊盘,得到所述布线层结构;
其中,N和i为正整数,且N>2,i∈[2,N)。
2.如权利要求1所述的布线层结构的制备方法,其特征在于,提供带有第一键合膜的第一载板,在所述第一键合膜上制备第N金属布线层,包括:
在所述第一载板上制备第一键合膜,在所述第一键合膜上涂覆光刻胶,并经烘干、曝光开口和显影处理得到具有第N开口的第N介电图案层;
在所述第N介电图案层上依次制备第N金属种子层和第N金属走线层,得到所述第N金属布线层。
3.如权利要求2所述的布线层结构的制备方法,其特征在于,在所述第N介电图案层上依次制备第N金属种子层和第N金属走线层,得到所述第N金属布线层,包括:
在所述第N介电图案层上制备第N金属种子层,其中所述第N金属种子层包括所述第N开口处对应的第N开口种子层和非开口处对应的第N介电种子层;
在所述第N金属种子层上涂覆光刻胶,得到第N牺牲层;
对所述第N牺牲层进行光刻开口,制备得到具有第N牺牲开口的第N牺牲介电层,使在所述第N牺牲开口中露出所述第N开口种子层;
在所述第N开口种子层上电镀金属,制备得到第N金属走线层;
清洗去除所述第N牺牲介电层和所述第N介电种子层,得到第N金属布线层。
4.如权利要求1所述的布线层结构的制备方法,其特征在于,在第N金属布线层上制备第N-1金属布线,包括:
在所述第N金属走线层上涂覆光刻胶,并经烘干、曝光开口和显影处理得到具有第N-1开口的第N-1介电图案层;
在所述第N-1介电图案层上制备第N-1金属种子层,其中第N-1金属种子层包括所述第N-1开口处对应的第N-1开口种子层和非开口处对应的第N-1介电种子层;
在所述第N-1金属种子层上涂覆光刻胶,得到第N-1牺牲层;
对所述第N-1牺牲层进行光刻开口,制备得到具有第N-1牺牲开口的第N-1牺牲介电层;
在所述第N-1牺牲开口处电镀金属,制备得到第N-1金属走线层;
清洗去除所述第N-1牺牲介电层和所述第N-1介电种子层,得到第N-1金属布线层。
5.如权利要求4所述的布线层结构的制备方法,其特征在于,每个第N-1牺牲开口与相邻的两个第N-1开口相对应,使在每个第N-1牺牲开口中露出第N-1开口种子层以及第N-1开口种子层之间的第N-1介电种子层。
6.如权利要求1所述的布线层结构的制备方法,其特征在于,在所述第一金属走线层上制备互联焊接部件,得到预布线层结构,包括:
在所述第一金属走线层上依次沉积金属阻挡层和金属焊块,经高温回流后得到与互联基体连接的互联焊接部件;
在所述互联焊接部件上覆盖保护胶膜;
提供第二载板,所述第二载板通过第二键合膜与所述保护胶膜粘贴,得到预布线层结构。
7.如权利要求6所述的布线层结构的制备方法,其特征在于,翻转所述预布线层结构,去除所述第一载板后在所述第N金属布线层上制备金属焊盘,得到所述布线层结构,包括:
翻转所述预布线层结构,通过激光解键合去除第一键合膜和第一载板,得到所述预布线层结构的焊盘基面,其中所述焊盘基面包括第N介电图案层的表面和第N金属种子层的表面;
在所述焊盘基面上旋涂光刻胶,并经光刻得到牺牲光刻胶层,及沉积金属种子层和电镀金属,制备与芯片引脚互联的金属焊盘;
显影去除所述牺牲光刻胶层,剥离所述保护胶膜,并解键合去除第二键合膜和所述第二载板后,得到布线层结构。
8.如权利要求2或3或4或7所述的布线层结构的制备方法,其特征在于,采用热压或粘贴带有感光剂的胶膜制备得到所述光刻胶。
9.如权利要求3或4所述的布线层结构的制备方法,其特征在于,制备第i金属种子层的方法包括PVD、CVD或ALD。
10.如权利要求9所述的布线层结构的制备方法,其特征在于,所述的PVD包括磁控溅射沉积法。
11.如权利要求9所述的布线层结构的制备方法,其特征在于,所述第i金属种子层包括金属阻挡层和铜种子层。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115148615A (zh) * 2022-09-05 2022-10-04 长电集成电路(绍兴)有限公司 芯片封装结构的修复方法
CN116169031A (zh) * 2023-04-24 2023-05-26 长电集成电路(绍兴)有限公司 一种芯片封装结构的制备方法
CN116666334A (zh) * 2022-11-29 2023-08-29 荣耀终端有限公司 一种芯片封装结构及其制作方法、电子设备
CN116930576A (zh) * 2023-09-13 2023-10-24 长电集成电路(绍兴)有限公司 一种探针卡测试结构及其制备方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104538375A (zh) * 2014-12-30 2015-04-22 华天科技(西安)有限公司 一种扇出PoP封装结构及其制造方法
JP2015170767A (ja) * 2014-03-07 2015-09-28 富士通株式会社 回路基板の製造方法
CN109691246A (zh) * 2016-10-06 2019-04-26 三井金属矿业株式会社 多层布线板的制造方法
US20210005555A1 (en) * 2017-09-11 2021-01-07 Rising Technologies Co., Ltd. Electronic circuit device and method of manufacturing electronic circuit device
CN112599424A (zh) * 2020-12-16 2021-04-02 南通越亚半导体有限公司 一种超薄基板结构的制造方法
CN113880041A (zh) * 2020-07-03 2022-01-04 浙江大学 微系统模组芯片嵌入式封装结构及封装方法
US20220068785A1 (en) * 2020-08-28 2022-03-03 Samsung Electronics Co., Ltd. Interconnection structure, method of fabricating the same, and semiconductor package including interconnection structure

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015170767A (ja) * 2014-03-07 2015-09-28 富士通株式会社 回路基板の製造方法
CN104538375A (zh) * 2014-12-30 2015-04-22 华天科技(西安)有限公司 一种扇出PoP封装结构及其制造方法
CN109691246A (zh) * 2016-10-06 2019-04-26 三井金属矿业株式会社 多层布线板的制造方法
US20210005555A1 (en) * 2017-09-11 2021-01-07 Rising Technologies Co., Ltd. Electronic circuit device and method of manufacturing electronic circuit device
CN113880041A (zh) * 2020-07-03 2022-01-04 浙江大学 微系统模组芯片嵌入式封装结构及封装方法
US20220068785A1 (en) * 2020-08-28 2022-03-03 Samsung Electronics Co., Ltd. Interconnection structure, method of fabricating the same, and semiconductor package including interconnection structure
CN112599424A (zh) * 2020-12-16 2021-04-02 南通越亚半导体有限公司 一种超薄基板结构的制造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115148615A (zh) * 2022-09-05 2022-10-04 长电集成电路(绍兴)有限公司 芯片封装结构的修复方法
CN115148615B (zh) * 2022-09-05 2022-11-15 长电集成电路(绍兴)有限公司 芯片封装结构的修复方法
CN116666334A (zh) * 2022-11-29 2023-08-29 荣耀终端有限公司 一种芯片封装结构及其制作方法、电子设备
CN116169031A (zh) * 2023-04-24 2023-05-26 长电集成电路(绍兴)有限公司 一种芯片封装结构的制备方法
CN116930576A (zh) * 2023-09-13 2023-10-24 长电集成电路(绍兴)有限公司 一种探针卡测试结构及其制备方法

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