JPH0423390A - 多層配線基板の製造方法 - Google Patents

多層配線基板の製造方法

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JPH0423390A
JPH0423390A JP2127051A JP12705190A JPH0423390A JP H0423390 A JPH0423390 A JP H0423390A JP 2127051 A JP2127051 A JP 2127051A JP 12705190 A JP12705190 A JP 12705190A JP H0423390 A JPH0423390 A JP H0423390A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、多層配線板における層間接続形成方法に関し
、特に高密度実装が要求されるコンピューター等のプリ
ント基板等に使用される多層配線板の製造方法に関する
。
Ｂ、従来の技術 従来、セラミック等から成る有機基板上へ薄膜多層配線
を行うときの層間接続形成技術として、絶縁層エツチン
グ法とめっき柱法が知られている。
絶縁層エツチング法については、第４図にその工程を示
している。当該方法は、絶縁層を有する基板１０上に導
体１１を形成する。そして、この導体１１上にフォトレ
ジスト１２をブランケット塗布し、これを選択的に露光
し、当該レジストを現像し、上記導体１１を選択的にエ
ツチングし、所望の部分に下層配線１３を形成する。そ
して残留フォトレジストを除去する。形成された上記下
層配線１３上に感光性樹脂から成る絶縁層１４を付着さ
せ、ドライエツチング法若しくはウェットエツチング法
によってバイア１５を形成し下層配線１３を露出させる
。次に、無電解めっき、蒸着、スパッタリング等の成膜
技術を用いて上記バイア１５及び下層配線１３上に上層
配線１６を付着させる。この絶縁層形成と配線層形成を
繰り返し行うことにより有機基板上に多層配線を形成し
ている。
特開昭５１−１１８３９０号公報には、ＡＩ配線導体が
形成されている配線基板表面にポリイミド樹脂膜を形成
した後、該ポリイミド樹脂膜の表面に有機ＡＩ化合物層
を形成し、そして該ポリイミド樹脂膜の表面に有機Ａｌ
化合物層の一部を除去し、貫通孔を形成した後、Ａｌの
第二導体層を貫通孔内に形成して所定の多層配線構造体
を形成する旨記載されている。
特開昭５８−９３２９８号公報には、基板上に配線導体
層を形成した後、その上にレジスト層を形成し、下層配
線パターンを形成する。そして上記レジスト層の除去及
びスルーホールの形成を行ない、多層配線を構成する層
間絶縁膜をポリイミド系樹脂を用いて形成し、次に当該
絶縁層上にレジスト膜を形成し、接続スルーホールを形
成し、レジスト膜を除去した後、ベーク処理された上記
絶縁層上に上層配線を形成する旨記載されている。
特開昭６０−１８０１９７号公報には、絶縁基板上に第
１層目のを形成し、該配線パターン上にフォトポリマー
の膜を形成した後、該フォトポリマーの膜を、露光して
光硬化させ、現像し所定位置にパイヤホールの形成され
た光硬化膜を形成し、次いで、上記フォトポリマーの光
硬化膜を層間絶縁膜として使用して該層間絶縁膜上及び
上記パイヤホール部に第２層目の配線パターンを形成し
、さらに上記フォトポリマー膜の形成工程以降の工程を
順次繰り返して多層配線パターンを形成する旨記載され
ている。
特開昭６１−１２１３９３号公報及び特開昭６１−１２
７１９６号公報には、上記絶縁層エツチング法を用いて
、めっき法、スパッタリング法、蒸着法等により絶縁層
表面に銅、クロム等の配線パターンを形成し、同時にバ
イヤホール部を導体化し、下層の導体パターンと電気的
に接続する工程が記載されている。
めっき柱法については、第５図にその工程を示している
。当該方法は、ポリイミド樹脂をプランケラト被覆した
基板１０１上に下層配線１０３をスパッタリング等の成
膜法を用いて付着させる。
下層配線１０３と基板１０１との間には、例えば、クロ
ム等の接着層を介在させている。さらに、下層配線１０
３の上には感光性レジスト１０４をブランケット被覆し
、感光性レジスト１０４をパターン露光、現像、レジス
ト除去に止ってレジストホール１０５を形成する。この
レジストホール１０５内に、例えば、電気めっきにより
めっき柱１０６を当該ホール１０５内に形成し、上記レ
ジスト１０４を、例えば、溶剤によって除去する。次に
ポリイミド１０７を塗布し、当該ポリイミド表面を研磨
して平坦化し、めっき柱１０６の頭頂部を露出させ、さ
らにその上に上層配線１０８をスパッタリング等の成膜
技術により形成する。以上の工程を繰り返すことによっ
て多層配線を形成する。
特開昭６１−９０４９６号公報は、絶縁基板上に導体回
路用の金属箔が形成され、ホトレジスト塗布、パターン
露光、現像、めっき、レジスト除去エツチングして下層
配線を形成する。次いでポリイミド膜を形成し、導通を
形成したい部分に機械的ドリル又はレーザによりスルー
ホールを形成し、次に、局所的にめっき液及びレーザ光
を供給することにより、スルーホール内にめっき柱を形
成する工程が記載されている。
特開昭６３−４３３９６号公報は、多層配線アルミナ基
板の全面に下層配線を形成し、ポジ型ドライフィルムを
圧着した後、露光、現像にまってレジストパターンを得
、形成されたバイアホール内に電気めっきによりめっき
柱を形成し、めっきレジストパターンを溶剤によって除
去した後、絶縁層を塗布し、その絶縁層の表面を研磨し
、めっき柱の頭頂部を露出させ、その上に絶縁層を塗布
し、その絶縁層に所望の径のバイアホールを形成し、バ
イアホールの内部及び上記絶縁層の表面上に銅をスパッ
タリングし、さらにエツチングによって必要な回路パタ
ーンを形成する多層配線の形成工程が記載されている。
特開昭６３−２４４７９７号公報は、下層配線パターン
を形成したアルミナ基板上に、ポジ型ドライフィルムを
積層してレジストパターンとし、露光現像により、めっ
き柱用のレジストホールを形成する。次に、上記レジス
トホールに硫酸銅めっきを行ってめっき柱を形成した後
、上記レジストをアセトンによって除去し、ポリイミド
絶縁層を塗布する。そして、当該絶縁層の表面を研磨し
て上記めっき柱の頭部を露出させる。次いで、スパッタ
リング装置を用いて銅層を絶縁層の表面及びめっき柱の
頭部に設は必要な配線を形成する工程が記載されている
。
特開昭６１−１７９５９８号公報は、セラミック基板上
に下層配線としての銅の配線パターンが形成され、そし
てこれらの表面上に通常のホトリソ技術を用いてホトレ
ジストパターンを形成する。
次に、ホトレジストホールを介して露出した下層配線層
の露出表面上に電解めっきを行ってめっき柱を被着する
。上記めっき柱表面及び基板の露出面の全面にポリイミ
ド樹脂を塗布し、絶縁層の表面から基板方向に所定の圧
力で押圧して、絶縁層の表面を平坦化する。次に、この
絶縁層の表面上の所定の個所に上層配線層を蒸着して配
線を形成する工程が記載されている。
特開昭６２−２６３６４５号公報は、基板上に順次ブラ
ンケット被覆したクロム及び銅層をエツチングして所定
のパターンに形成し、銅層の上にポジティブフォトレジ
ストをブランケット塗布し、このレジストを露光、現像
して開口部（バイアホール）を形成する。次にポジティ
ブフォトレジストをシリル化する。シリル化したレジス
トははんだバリアとしてそのまま残り、溶融したはんだ
浴に浸漬するなどの方法により上記開口部内にはんだ柱
を形成し、その上に上層配線を接続する工程が記載され
ている。
特公昭５０−２０５９号公報は、セラミック等の絶縁性
基板上に下層配線としての銅層が被覆され、その上にフ
ォトレジスト被膜が付着され、このレジストが露光、現
像されるとレジストホールが形成され、このホール内に
電気めっきにより銅のまうな導電材（めっき柱）が付着
される。電気めっき終了後、残留フォトレジストが除去
され、その後にエポキシ樹脂のような絶縁材が付着され
、上記導電材及び上記絶縁材上に銅層が無電気めっきさ
れ、層間接続が行なわれる旨記載されている。
Ｃ１発明が解決しようとする課題 しかしながら、上記絶縁層エツチング法によると、エツ
チングにより形成されたバイアは、めっきによる導通を
とる必要があるため、めっき可能な最小サイズにバイア
の径が制限される。さらに下層配線と上層配線とを電気
的に接続させるためには、バイアの底部の電気回路にラ
ンドを設けておく必要があり、このランドとバイアとを
正確に位置合わせしようとすると、バイアの径を大きく
せざるを得す（例えば、約０．１ｍｍ）、電気回路の形
成密度を上げることができない。
また、ウェットエツチングにより絶縁層にバイアを形成
する場合、エツチング液が新液と入れ替わりながら絶縁
層がエツチングされるため、穴壁のテーパ角が大きくな
り微細化が困難となる。さらに、下層配線上のレジスト
を完全に除去することができないと上層配線との間で断
線する危険性がある等、必ずしもエツチングの完全性を
を期しがたく、また、バイア内を被覆する場合、側壁と
底部にそれぞれ均一な厚さのめつき層を形成しなければ
デバイスの信頼性が落ちてしまう。
一方、ドライエツチングにまって絶縁層にバイアを形成
する場合、有機基板だとガスが発生するため不都合であ
り、セラミック、シリコン、ガラス等の基板だと金属層
の厚みを薄くしないとエツチング時間が長くなり実用的
でない。
上記めっき柱法によると、いずれもバイアバンプ（めっ
き柱）を形成するためだけに感光性レジスト（絶縁層）
の塗布及び剥離を行なわなければならず、そのぶん余分
な工程を経なければならないという欠点がある。
本発明の目的は、バイア径を非常に小さくすることによ
って電気回路の形成密度を上げながら、多層基板の層間
接続を行えるようにすることにある。
さらに本発明の別の目的は、下層電気回路形成時に使用
したポジティブフォトレジストをバイアバンプ形成時に
おいても使用し得るようにして、バイアバンプの形成の
ためだけに行う余分な感光性レジスト塗布工程を省略し
、製造過程におけるプロセス数を低減させることにある
。
さらに本発明の別の目的は、バイア底の電気回路にラン
ドを設けることを不要とすることにある。
９０課題を解決するための手段 本発明は、基板上に、少なくとも異なる２種類以上の金
属層を積層又はめつきにより形成し、その上にポジレジ
ストを塗布し、最初に下層電気回路を形成するために上
記ポジレジストを露光、現像、剥離しパターンを形成す
る。そして、そのパターンにそって金属層数の回数だけ
エツチングすることによって、基板上に下層電気回路を
形成する。次に、バイアバンプとして残しておきたい金
属層上のポジレジスト以外の残留ポジレジストを露光、
現像、剥離した後、バイアバンプとなる金属層が残るよ
うに形成したレジストパターンにそって、電気回路とし
て残したい金属層上の金属層をエツチングする。その結
果、バイアバンプとなる金属層部分がエツチングされな
いで残り、バンプが電気回路上に形成される。
本発明は上記のような構成によりバイアバンプを容易に
形成できるようにしたものであり、従来の絶縁層エツチ
ング法、めっき柱法と異なり、バンプとなる金属を食刻
していくサブトラクティブ法による形成方法であるため
、バイア径は、バンプとなる金属が食刻されて消滅する
寸前迄小さくすることができる。また、電気回路となる
金属層上にバイアバンプとなる金属層を積層する構成と
しているため、上記絶縁層エツチング法のようにバイア
底の電気回路にランドを設ける必要がない。
さらに、本発明において、下層電気回路形成において残
留したポジレジストをバイアバンプ形成時に用いること
ができる。
Ｅ、実施例 以下、本発明の実施例を、第１図（ａ）乃至（ｊ）を用
いて説明する。なお、第２図（ａ）乃至（ｊ）は、上記
第１図（ａ）乃至（ｊ）にそれぞれ対応した平面図を示
している。
第１図（ａ）に示すように、有機基板１の上に１０ＪＬ
ｍのクロムのブランケット金属層２及び３０μｍの銅の
ブランケット金属層３を、従来から一般に知られている
蒸着法、スパッタリング法、無電解めっき法等の成膜技
術により被覆させる。
次いで、上記クロム層１及び上記銅層２の上にポジティ
ブレジスト４を塗布する。フォトレジストは、例えば、
ＡＺ１３５０Ｊ（シプレー社）、ＴＮＳ（ＩＢＭ社）、
ＰＭＥＲ−Ｐ（東京応化）等、一般に入手可能ないずれ
の材料を用いてもよい。その塗布は、通常、ブラシ、ス
ピンコーティング法又は浸漬により行なわれる。
次に、ポジティブフォトレジスト４は、図示していない
マスク（配線パターン部分は不透明で、配線パターン部
分以外は透明）を介して露光、現像され、第１図化）及
び第２図（ｂ）に示すように、下層配線部が形成される
領域に対応するレジスト領域以外の領域が除去され、銅
層３が部分的に露出する。
次に、第１図（ｃ）及び第２図（ｃ）に示すように、銅
層３を適当なエツチング液を用いてエツチングする。こ
のエツチングは、例えば、５０°Ｃの塩化第二銅のエツ
チング液に約２分３０秒浸漬して行うウェットエツチン
グである。続いて、上記銅層３のエツチングによって露
出したクロム層２を適当なりロムのエツチング剤を用い
てエツチングする。このエツチングは、例えば、２０’
　ｃで濃塩酸３溶液と水７溶液の混合液に、５分間浸漬
して行うウェットエツチングである。これによって第１
図（ｄ）及び第２図（ｄ）に示すように、基板１の表面
が部分的に露出される。なお、基板がセラミック、シリ
コン、ガラスから成る場合、上記ウェットエツチングに
代えてＡｒ、ＣＦ−ガス等、エツチングされるべき材料
に適切な従来がら知られたガスを用いてドライエツチン
グを行ってもよい。
上記の工程において残されたポジティブフォトレジスト
４は、図示していないマスク（バイアバンプ部分は不透
明であり、バイアバンプ部分以外は透明）を介して露光
され、アルカリ性溶液や硝酸、硫酸、過酸化水素水等の
ような酸化剤を含む溶液により現像され、第１図（ｅ）
及び第２図（ｅ）に示すように、バイアバンプ部が形成
される領域に対応するレジスト領域以外の領域が除去さ
れ、銅層３の表面が部分的に露出する。　次に、第１図
（ｆ）及び第２図（ｒ）に示すように、銅層３を適当な
エツチング剤を用いてエツチングする。このエツチング
は、例えば塩化第二銅のエツチング液に浸漬して行うウ
ェットエツチングである。この様に銅層３がエツチング
されると、クロム層２の表面が部分的に露出し、同時に
上記残されたレジストの下にバイアバンプ５が形成され
る。
次に、上記残されたレジストを除去すると、第１（ｇ）
及び第２図（ｇ）に示すように、バイアバンプ５及び下
層電気回路６の形成が完了する。これによって、従来の
バイアの径については、上記のように約０．１ｍｍまで
が限界であったのに対して、本発明によれば、バンプの
径（バイアの径）を約０．０１５ｍｍまで小さく形成す
ることができた。第１図（ｈ）及び第２図（ｈ）は、例
えば、エポキシ樹脂、ポリイミド樹脂、アクリル樹脂等
の有機絶縁樹脂７を、有機基板１、バイアバンプ５、下
層電気回路６のそれぞれの表面が隠れるまうに、ブラン
ケット塗布、乾燥、硬化した状態を示したものである。
次に、この有機絶縁樹脂７の表面をベルトサンダー（紙
やすりをベルト状にした回転研磨機）やブラシ研磨機（
ブラシに研磨粒子が付いた研磨機）等によって研磨し、
バイアバンプ５の頭頂部を第１（ｉ）及び第２図（ｉ）
に示すように露出させた。そして、有機絶縁樹脂７及び
バイアバンプ５の表面上に、例えば電気めっき等の成膜
法によって銅等から成る上層電気回路金属層８を形成し
た。なおセラミック、シリコン、ガラス基板で薄い金属
層であれば、スパッタリング、蒸着等による成膜が可能
である。これにより、下層電気回路６と上層電気回路８
とは、バイアバンプ５を介して電気的に接続されること
になる。したがって、多層配線を形成するには以上のよ
うな工程を繰り返せばよい。
また、第３図は、バイアバンプを形成した状態示した他
の好ましい実施例である。形成されたバイアバンプ５上
に上層電気回路金属層８（図示していない）を付着させ
ることによって、下層電気回路金属層６とがバイアバン
プを介して接続する。
当該実施例においては、上記有機基板１上に下層電気回
路２となる銅から成る金属層と、この金属層上に錫層９
をそれぞれブランケット被覆して二層構造とし、さらに
その上にバイアバンプ５となる銅層をブランケット被覆
している。上記錫層９は、バイアバンプ５を形成する際
、下部電気回路金属層６がエツチングされないようにマ
スクの役割を果している。当該実施例と上記実施例とは
、基板上に形成する金属層の種類と数が相違しているが
、バイアバンプ５を形成するまでの一連の工程は同じで
ある。なお、銅層である金属層２とバイアバンプとなる
金属層５のエツチングに用いたエツチング液は、塩化第
二銅である。さらに、上記錫層９に用いたエツチング液
はふつ化アンモニウムと過酸化水素水の混合液である。
Ｆ０発明の効果 本発明によると、多層基板の層間接続において、バイア
径を非常に小さくすることによって電気回路の形成密度
を上げることができる。また、下層電気回路形成時に使
用したポジティブフォトレジストをバイアバンプ形成時
においても使用し得るようにして、バイアバンプの形成
のためだけに行う余分なレジスト塗布工程を省略するこ
とができ、製造過程におけるプロセス数の低減を図り得
る。
【図面の簡単な説明】
第１図（ａ）乃至（ｊ）は、本発明の実施例を示す工程
図、第２図（ａ）乃至（ｊ）は、第１図（ａ）乃至（ｊ
）に対応した平面図、第３図は、バイアバンプを形成し
た状態示した他の好ましい実施例である。第４図は、従
来の絶縁層エツチング法の工程図、第５図は、従来のめ
っき柱法の工程図である。 １・・・有機基板、２．３・・・金属層、４−−ポジテ
ィブフォトレジスト、５・・・バイアバンプ、６・・・
下層電気回路、７・・・有機絶縁樹脂、８・・−上層電
気回路。 出願人　インターナショナル・ビジネス・第３図

Claims (10)

    【特許請求の範囲】
  1. （１）基板上に形成した下層電気回路と上層電気回路と
    の層間接続を行う多層配線基板の製造方法において、 （ａ）上記基板上に、少なくとも２つの金属層を順次ブ
    ランケツト被覆し、 （ｂ）上記金属層のうち上部にある金属層上にポジテイ
    ブフォトレジストをブランケツト被覆し、（ｃ）所定の
    パターンを画成するように上記フォトレジストを露光、
    現像し、 （ｄ）上記上部の金属層をエツチングし、 （ｅ）更に、上記上部の金属層の下の金属層をエツチン
    グし、 （ｆ）所定のパターンを画成するように、上記露光、現
    像されて残ったフォトレジストを露光、現像し、（ｇ）
    残されたフォトレジストの下の上部の金属層をエツチン
    グして上記バイアバンプ及び上記下層電気回路を形成し
    、 （ｈ）残された上記上部の金属層上の上記フォトレジス
    トを除去し、 （ｉ）上記エツチングされた上記複数の金属層上に有機
    絶縁層をブランケツト被覆し、 （ｊ）上記有機絶縁層の表面を平坦化して上記バイアバ
    ンプの表面を露出させ、 （ｋ）上記有機絶縁層及び上記バイアバンプの露出面上
    に、上層電気回路となる別の金属層を付着させて成る、 多層配線基板の製造方法。
  2. （２）上記上部の金属層が銅層である請求項（１）記載
    の多層配線基板の製造方法。
  3. （３）上記上部の金属層のエツチングが塩化第二銅を用
    いたウエツトエツチングである請求項（２）記載の多層
    配線基板の製造方法。
  4. （４）上記上部の金属層の下の金属層がクロム層である
    請求項（１）記載の多層配線基板の製造方法。
  5. （５）上記上部の金属層の下の金属層のエツチングが濃
    塩酸と水の混合液を用いたウエットエッチングである請
    求項（４）記載の多層配線基板の製造方法。
  6. （６）上記上部の金属層の下の金属層が二層構造である
    請求項（１）記載の多層配線基板の製造方法。
  7. （７）上記二層構造の金属層のうちの上方の金属層が、
    錫層である請求項（６）記載の多層配線基板の製造方法
    。
  8. （８）上記上方の金属層のエッチングが、ふっ化アンモ
    ニウムと過酸化水素水の混合液を用いたウエットエッチ
    ングである請求項（７）記載の多層配線基板の製造方法
    。
  9. （９）上記二層構造の金属層のうちの下方の金属層が、
    銅層である請求項（６）記載の多層配線基板の製造方法
    。
  10. （１０）上記下方の金属層のエッチングが、塩化第二銅
    を用いたウエットエッチングである請求項（９）記載の
    多層配線基板の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6555209B1 (en) 1999-03-03 2003-04-29 Daiwa Co., Ltd. Method of manufacturing multilayer wiring board
JP2005340372A (ja) * 2004-05-25 2005-12-08 Toyo Ink Mfg Co Ltd 配線回路基板用の積層体ユニットの製造方法
JP2011091280A (ja) * 2009-10-24 2011-05-06 Kyocer Slc Technologies Corp 配線基板およびその製造方法

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6568073B1 (en) 1991-11-29 2003-05-27 Hitachi Chemical Company, Ltd. Process for the fabrication of wiring board for electrical tests
KR100274764B1 (ko) * 1991-11-29 2001-01-15 이사오 우치가사키 배선판의 제조법
US6133534A (en) * 1991-11-29 2000-10-17 Hitachi Chemical Company, Ltd. Wiring board for electrical tests with bumps having polymeric coating
US5504992A (en) * 1991-11-29 1996-04-09 Hitachi Chemical Company, Ltd. Fabrication process of wiring board
JPH06169145A (ja) * 1992-11-27 1994-06-14 Cmk Corp プリント配線板の製造方法
JP3457348B2 (ja) * 1993-01-15 2003-10-14 株式会社東芝 半導体装置の製造方法
SG44726A1 (en) * 1993-04-27 1997-12-19 Hitachi Chemical Co Ltd Wiring board for electrical tests and method of manufacturing the same
US5670750A (en) * 1995-04-27 1997-09-23 International Business Machines Corporation Electric circuit card having a donut shaped land
US5822856A (en) * 1996-06-28 1998-10-20 International Business Machines Corporation Manufacturing circuit board assemblies having filled vias
US6268016B1 (en) * 1996-06-28 2001-07-31 International Business Machines Corporation Manufacturing computer systems with fine line circuitized substrates
US5998237A (en) * 1996-09-17 1999-12-07 Enthone-Omi, Inc. Method for adding layers to a PWB which yields high levels of copper to dielectric adhesion
JP3398557B2 (ja) * 1997-01-29 2003-04-21 インターナショナル・ビジネス・マシーンズ・コーポレーション 表層配線プリント基板の製造方法
US6222136B1 (en) * 1997-11-12 2001-04-24 International Business Machines Corporation Printed circuit board with continuous connective bumps
KR100335875B1 (ko) * 1998-07-03 2002-05-08 아오야기 모리키 범프 접합용 배선판, 상기 배선판을 이용하여 조립한 반도체 소자 및 범프 접합용 배선판의 제조 방법
JP2000068149A (ja) * 1998-08-25 2000-03-03 Murata Mfg Co Ltd 積層電子部品及びその製造方法
IL137026A (en) 1998-11-18 2004-02-19 Daiwa Kk Method for manufacturing multi-layer wiring boards
JP3137186B2 (ja) * 1999-02-05 2001-02-19 インターナショナル・ビジネス・マシーンズ・コーポレ−ション 層間接続構造体、多層配線基板およびそれらの形成方法
TW512467B (en) 1999-10-12 2002-12-01 North Kk Wiring circuit substrate and manufacturing method therefor
JP2001196381A (ja) * 2000-01-12 2001-07-19 Toyo Kohan Co Ltd 半導体装置、半導体上の回路形成に用いる金属積層板、および回路形成方法
JP3384995B2 (ja) * 2000-05-18 2003-03-10 株式会社ダイワ工業 多層配線基板及びその製造方法
US6611053B2 (en) 2000-06-08 2003-08-26 Micron Technology, Inc. Protective structure for bond wires
AU2002227426A1 (en) * 2000-08-15 2002-06-24 World Properties Inc. Multi-layer circuits and methods of manufacture thereof
TW496111B (en) 2000-08-24 2002-07-21 Ind Tech Res Inst Method of forming contact hole on multi-level circuit board
US6512183B2 (en) * 2000-10-10 2003-01-28 Matsushita Electric Industrial Co., Ltd. Electronic component mounted member and repair method thereof
US6465084B1 (en) 2001-04-12 2002-10-15 International Business Machines Corporation Method and structure for producing Z-axis interconnection assembly of printed wiring board elements
JP4811756B2 (ja) * 2001-09-28 2011-11-09 Ｄｏｗａメタルテック株式会社 金属−セラミックス接合回路基板の製造方法
JP3925283B2 (ja) * 2002-04-16 2007-06-06 セイコーエプソン株式会社 電子デバイスの製造方法、電子機器の製造方法
EP1525630A2 (de) * 2002-07-29 2005-04-27 Siemens Aktiengesellschaft Elektronisches bauteil mit vorwiegend organischen funktionsmaterialien und herstellungsverfahren dazu
US20080213991A1 (en) * 2007-03-02 2008-09-04 Airdio Wireless Inc. Method of forming plugs
US9365947B2 (en) 2013-10-04 2016-06-14 Invensas Corporation Method for preparing low cost substrates
US10257930B2 (en) * 2016-06-22 2019-04-09 R&D Circuits, Inc. Trace anywhere interconnect

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3554876A (en) * 1968-01-29 1971-01-12 Hughes Aircraft Co Process for etching and electro plating a printed circuit
CA1022356A (en) * 1973-02-28 1977-12-13 Brian M. Turner Process for the continuous melt thermoforming of polymers
JPS51118390A (en) * 1975-04-11 1976-10-18 Hitachi Ltd Multi layer wiring unig
JPS5893298A (ja) * 1981-11-30 1983-06-02 株式会社日立製作所 多層配線基板
DE3221826A1 (de) * 1982-06-09 1983-12-15 Vladimir Ivanovič Golovin Herstellungsverfahren fuer in mikroelektronischen systemen verwendete leiterplatten
JPS60180197A (ja) * 1984-02-27 1985-09-13 宇部興産株式会社 多層プリント配線板の製造方法
US4670091A (en) * 1984-08-23 1987-06-02 Fairchild Semiconductor Corporation Process for forming vias on integrated circuits
JPS6190496A (ja) * 1984-10-11 1986-05-08 株式会社日立製作所 多層配線基板の製造法
US4659587A (en) * 1984-10-11 1987-04-21 Hitachi, Ltd. Electroless plating process and process for producing multilayer wiring board
JPS61121393A (ja) * 1984-11-19 1986-06-09 旭化成株式会社 多層配線板の製造方法
JPS61127196A (ja) * 1984-11-26 1986-06-14 旭化成株式会社 多層配線板の製造法
JPS61179598A (ja) * 1985-02-04 1986-08-12 沖電気工業株式会社 多層配線形成方法
DE3524807A1 (de) * 1985-07-11 1987-01-15 Siemens Ag Herstellung von duennfilmschaltungen
JPS62263645A (ja) * 1986-05-06 1987-11-16 インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション 電気的接点構造とその形成方法
JPS63244797A (ja) * 1987-03-31 1988-10-12 日立化成工業株式会社 配線板の製造方法
US4970106A (en) * 1989-06-02 1990-11-13 International Business Machines Corporation Thin film multilayer laminate interconnection board

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6555209B1 (en) 1999-03-03 2003-04-29 Daiwa Co., Ltd. Method of manufacturing multilayer wiring board
JP2005340372A (ja) * 2004-05-25 2005-12-08 Toyo Ink Mfg Co Ltd 配線回路基板用の積層体ユニットの製造方法
JP2011091280A (ja) * 2009-10-24 2011-05-06 Kyocer Slc Technologies Corp 配線基板およびその製造方法

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