JPH0432295A - 多層配線基板の製造方法 - Google Patents
多層配線基板の製造方法Info
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- JPH0432295A JPH0432295A JP2135505A JP13550590A JPH0432295A JP H0432295 A JPH0432295 A JP H0432295A JP 2135505 A JP2135505 A JP 2135505A JP 13550590 A JP13550590 A JP 13550590A JP H0432295 A JPH0432295 A JP H0432295A
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- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 239000010410 layer Substances 0.000 claims abstract description 137
- 238000000034 method Methods 0.000 claims abstract description 41
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 229910052751 metal Inorganic materials 0.000 claims abstract description 29
- 239000002184 metal Substances 0.000 claims abstract description 29
- 239000011229 interlayer Substances 0.000 claims abstract description 10
- 229920002120 photoresistant polymer Polymers 0.000 claims description 40
- 238000007747 plating Methods 0.000 claims description 25
- 238000005530 etching Methods 0.000 claims description 16
- 238000000576 coating method Methods 0.000 claims description 7
- 239000011248 coating agent Substances 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 6
- 230000001681 protective effect Effects 0.000 claims 2
- 239000012044 organic layer Substances 0.000 claims 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 abstract description 26
- 229910052802 copper Inorganic materials 0.000 abstract description 26
- 239000010949 copper Substances 0.000 abstract description 26
- 238000009713 electroplating Methods 0.000 abstract description 9
- 229910000679 solder Inorganic materials 0.000 abstract description 9
- 230000015572 biosynthetic process Effects 0.000 abstract description 8
- 239000011347 resin Substances 0.000 abstract description 8
- 229920005989 resin Polymers 0.000 abstract description 8
- 238000004544 sputter deposition Methods 0.000 abstract description 8
- 239000000919 ceramic Substances 0.000 abstract description 5
- 238000007740 vapor deposition Methods 0.000 abstract description 5
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 abstract description 3
- 239000011521 glass Substances 0.000 abstract description 3
- 229910052710 silicon Inorganic materials 0.000 abstract description 3
- 239000010703 silicon Substances 0.000 abstract description 3
- 229910052718 tin Inorganic materials 0.000 abstract description 3
- 239000010408 film Substances 0.000 description 24
- 229920001721 polyimide Polymers 0.000 description 10
- 239000004020 conductor Substances 0.000 description 9
- 230000018109 developmental process Effects 0.000 description 7
- 239000009719 polyimide resin Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 239000004642 Polyimide Substances 0.000 description 3
- HEMHJVSKTPXQMS-UHFFFAOYSA-M Sodium hydroxide Chemical compound [OH-].[Na+] HEMHJVSKTPXQMS-UHFFFAOYSA-M 0.000 description 3
- 239000003822 epoxy resin Substances 0.000 description 3
- 229920000647 polyepoxide Polymers 0.000 description 3
- 239000002904 solvent Substances 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- CSCPPACGZOOCGX-UHFFFAOYSA-N Acetone Chemical compound CC(C)=O CSCPPACGZOOCGX-UHFFFAOYSA-N 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000007772 electroless plating Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000007654 immersion Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- JYEUMXHLPRZUAT-UHFFFAOYSA-N 1,2,3-triazine Chemical compound C1=CN=NN=C1 JYEUMXHLPRZUAT-UHFFFAOYSA-N 0.000 description 1
- XQUPVDVFXZDTLT-UHFFFAOYSA-N 1-[4-[[4-(2,5-dioxopyrrol-1-yl)phenyl]methyl]phenyl]pyrrole-2,5-dione Chemical compound O=C1C=CC(=O)N1C(C=C1)=CC=C1CC1=CC=C(N2C(C=CC2=O)=O)C=C1 XQUPVDVFXZDTLT-UHFFFAOYSA-N 0.000 description 1
- 206010011732 Cyst Diseases 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000001680 brushing effect Effects 0.000 description 1
- 229910000365 copper sulfate Inorganic materials 0.000 description 1
- ARUVKPQLZAKDPS-UHFFFAOYSA-L copper(II) sulfate Chemical compound [Cu+2].[O-][S+2]([O-])([O-])[O-] ARUVKPQLZAKDPS-UHFFFAOYSA-L 0.000 description 1
- 238000001723 curing Methods 0.000 description 1
- 208000031513 cyst Diseases 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000007598 dipping method Methods 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004070 electrodeposition Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011888 foil Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920003192 poly(bis maleimide) Polymers 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 239000004071 soot Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
- H05K3/4647—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits by applying an insulating layer around previously made via studs
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/03—Conductive materials
- H05K2201/0332—Structure of the conductor
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- H05K2201/0347—Overplating, e.g. for reinforcing conductors or bumps; Plating over filled vias
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/03—Conductive materials
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- H05K2201/0364—Conductor shape
- H05K2201/0367—Metallic bump or raised conductor not used as solder bump
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- H05K2203/05—Patterning and lithography; Masks; Details of resist
- H05K2203/0502—Patterning and lithography
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- H05K2203/07—Treatments involving liquids, e.g. plating, rinsing
- H05K2203/0703—Plating
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は、多層配線板における層間接続形成方法に関し
、特に高密度実装が要求されるコンピューター等のプリ
ント基板等に使用される多層配線板の製造方法に関する
。
、特に高密度実装が要求されるコンピューター等のプリ
ント基板等に使用される多層配線板の製造方法に関する
。
Ｂ、従来の技術
従来、エポキシ樹脂等から成る有機基板上へ薄膜多層配
線を行うときの層間接続形成技術として、絶縁層エッチ
ンググ法とめっきピラー法が知られている。絶縁層エツ
チング法については、第３図（ａ）乃至（ｇ）にその工
程を示している。当該方法は、絶縁層を有する基板１０
上に導体１１を形成する（第３図（ａ））。そして、こ
の導体１１上にフォトレジスト１２をブランケット塗布
し、これを選択的に露光し、当該レジストを現像しく第
３図（ｂ））、上記導体１１を選択的にエツチングし、
所望の部分に下層配線回路１３を形成する（第３図（ｃ
））。
線を行うときの層間接続形成技術として、絶縁層エッチ
ンググ法とめっきピラー法が知られている。絶縁層エツ
チング法については、第３図（ａ）乃至（ｇ）にその工
程を示している。当該方法は、絶縁層を有する基板１０
上に導体１１を形成する（第３図（ａ））。そして、こ
の導体１１上にフォトレジスト１２をブランケット塗布
し、これを選択的に露光し、当該レジストを現像しく第
３図（ｂ））、上記導体１１を選択的にエツチングし、
所望の部分に下層配線回路１３を形成する（第３図（ｃ
））。
そして残留しているフォトレジスト１２を剥離する（第
３図（ｄ））。形成された上記下層配線回路１３上に感
光性樹脂から成る絶縁層１４を付着させ（第３図（ｅ）
）、エツチング（ドライエツチング法若しくはウェット
エツチング法）若しくはパターン露光、現像によってバ
イア１５を形成し、下層配線１３回路を露出させる（第
３図（「））。次に、無電解めっき、蒸着、スパッタリ
ング等の成膜技術を用いて上記バイア１５及び下層配線
回路１３上に上層配線回路１６を付着させる（第３図（
ｇ））。
３図（ｄ））。形成された上記下層配線回路１３上に感
光性樹脂から成る絶縁層１４を付着させ（第３図（ｅ）
）、エツチング（ドライエツチング法若しくはウェット
エツチング法）若しくはパターン露光、現像によってバ
イア１５を形成し、下層配線１３回路を露出させる（第
３図（「））。次に、無電解めっき、蒸着、スパッタリ
ング等の成膜技術を用いて上記バイア１５及び下層配線
回路１３上に上層配線回路１６を付着させる（第３図（
ｇ））。
この絶縁層形成と配線層形成を繰り返し行うことにより
有機基板上に多層配線を形成している。
有機基板上に多層配線を形成している。
特開昭５１−１１８３９０号公報には、ＡＩ配線導体が
形成されている配線基板表面にポリイミド樹脂膜を形成
した後、該ポリイミド樹脂膜の表面に有機ＡＩ化合物層
を形成し、そして該ポリイミド樹脂膜の表面の有機ＡＩ
化合物層の一部を除去し、貫通孔を形成した後、ＡＩの
第二導体層を・貫通孔内に形成して所定の多層配線基板
体を形成する旨記載されている。
形成されている配線基板表面にポリイミド樹脂膜を形成
した後、該ポリイミド樹脂膜の表面に有機ＡＩ化合物層
を形成し、そして該ポリイミド樹脂膜の表面の有機ＡＩ
化合物層の一部を除去し、貫通孔を形成した後、ＡＩの
第二導体層を・貫通孔内に形成して所定の多層配線基板
体を形成する旨記載されている。
特開昭５８−９３２９８号公報には、基板上に配線導体
層を形成した後、その上にレジスト層を形成し、下層配
線パターンを形成する。そして上記レジスト層の除去及
びスルーホールの形成を行ない、多層配線を構成する層
間絶縁膜をポリイミド系樹脂を用いて形成し、次に当該
絶縁層上にレジスト膜を形成し、接続スルーホールを形
成し、レジスト膜を除去した後、ベーク処理された上記
絶縁層上に上層配線を形成する旨記載されている。
層を形成した後、その上にレジスト層を形成し、下層配
線パターンを形成する。そして上記レジスト層の除去及
びスルーホールの形成を行ない、多層配線を構成する層
間絶縁膜をポリイミド系樹脂を用いて形成し、次に当該
絶縁層上にレジスト膜を形成し、接続スルーホールを形
成し、レジスト膜を除去した後、ベーク処理された上記
絶縁層上に上層配線を形成する旨記載されている。
特開昭６０−１８０１９７号公報には、絶縁基板上に第
１層目のを形成し、該配線パターン上にフォトポリマー
の膜を形成した後、該フォトポリマーの膜を、露光して
光硬化させ、現像し所定位置にパイヤホールの形成され
た光硬化膜を形成し、次いで、上記フォトポリマーの光
硬化膜を層間絶縁膜ヒして使用して該層間絶縁膜上及び
上記パイヤホール部に第２層目の配線パターンを形成し
、さらに上記フォトポリマー膜の形成工程以降の工程を
順次繰り返して多層配線パターンを形成する旨記載され
ている。
１層目のを形成し、該配線パターン上にフォトポリマー
の膜を形成した後、該フォトポリマーの膜を、露光して
光硬化させ、現像し所定位置にパイヤホールの形成され
た光硬化膜を形成し、次いで、上記フォトポリマーの光
硬化膜を層間絶縁膜ヒして使用して該層間絶縁膜上及び
上記パイヤホール部に第２層目の配線パターンを形成し
、さらに上記フォトポリマー膜の形成工程以降の工程を
順次繰り返して多層配線パターンを形成する旨記載され
ている。
特開昭６１−１２１３９３号公報及び特開昭６１−１２
７１９６号公報には、上記絶縁層エツチング法を用いて
、めっき法、スパッタリング法、蒸着法等により絶縁層
表面に銅、クロム等の配線パターンを形成し、同時にバ
イアホール内を導体化し、下層の導体パターンと電気的
に接続する工程が記載されている。
７１９６号公報には、上記絶縁層エツチング法を用いて
、めっき法、スパッタリング法、蒸着法等により絶縁層
表面に銅、クロム等の配線パターンを形成し、同時にバ
イアホール内を導体化し、下層の導体パターンと電気的
に接続する工程が記載されている。
めっきピラー法については、第５図（ａ）乃至（ｈ）に
その工程を示している。当該方法は、ポリイミド樹脂を
ブランケット被覆した基板１０１上に下層配線回路１０
３用の金属膜をスパッタリング等の成膜法を用いて付着
させ、感光性レジスト塗布、パターン露光、現像、１／
シスト剥離、エツチングして、下層配線回路１０３を形
成する（第５図（ａ））。
その工程を示している。当該方法は、ポリイミド樹脂を
ブランケット被覆した基板１０１上に下層配線回路１０
３用の金属膜をスパッタリング等の成膜法を用いて付着
させ、感光性レジスト塗布、パターン露光、現像、１／
シスト剥離、エツチングして、下層配線回路１０３を形
成する（第５図（ａ））。
そしてさらに、下層配線回路１０３の上には感光性レジ
スト１０４をブランケット被覆しく第５図（ｂ）） 、
５Ｊ光性レジスト１０４をパターン露光、現像、レジ
スト除去によってレジストホール１０５を形成する（第
５図（ｃ））。このレジストホール１０５内に、例えば
、電気めっきによりめっき柱１０６を当該ホール１０５
内に形成しく第５図（ｄ））、上記レジスト１０４を所
定の溶剤によって除去する（第５図（ｅ））。次にポリ
イミド１０７を塗布しく第５図（ｆ））、当該ポリイミ
ド表面を研磨して平坦化し、めっきピラー１０６の頭頂
部を露出させ（第５図（ｇ））、さらにその上に上層配
線回路ｌＯ８をスパッタリング等の成膜技術により形成
する（第５図（ｈ））。以上の工程を繰り返すことによ
って多層配線を形成する。
スト１０４をブランケット被覆しく第５図（ｂ）） 、
５Ｊ光性レジスト１０４をパターン露光、現像、レジ
スト除去によってレジストホール１０５を形成する（第
５図（ｃ））。このレジストホール１０５内に、例えば
、電気めっきによりめっき柱１０６を当該ホール１０５
内に形成しく第５図（ｄ））、上記レジスト１０４を所
定の溶剤によって除去する（第５図（ｅ））。次にポリ
イミド１０７を塗布しく第５図（ｆ））、当該ポリイミ
ド表面を研磨して平坦化し、めっきピラー１０６の頭頂
部を露出させ（第５図（ｇ））、さらにその上に上層配
線回路ｌＯ８をスパッタリング等の成膜技術により形成
する（第５図（ｈ））。以上の工程を繰り返すことによ
って多層配線を形成する。
特開昭６１−９０４９６号公報は、絶縁基板上に導体回
路用の金属箔が形成され、ホトレジスト塗布、パターン
露光、現像、めっき、レジスト除去、エツチングして下
層配線を形成する。次いでポリイミド膜を形成し、導通
を形成したい部分に機械的ドリル又はレーザによりレジ
ストホールを形成し、次に、局所的にめっき液及びレー
ザ光を供給することにまり、レジストホール内にめっき
ピラーを形成する工程が記載されている。
路用の金属箔が形成され、ホトレジスト塗布、パターン
露光、現像、めっき、レジスト除去、エツチングして下
層配線を形成する。次いでポリイミド膜を形成し、導通
を形成したい部分に機械的ドリル又はレーザによりレジ
ストホールを形成し、次に、局所的にめっき液及びレー
ザ光を供給することにまり、レジストホール内にめっき
ピラーを形成する工程が記載されている。
特開昭６３−４３３９６号公報は、多層配線アルミナ基
板の全面に下層配線を形成し、ポジ型ドライフィルムを
圧着した後、露光、現像によってレジストパターンを得
、形成されたバイアホール内に電気めっきによりめっき
柱を形成し、めっきレジストパターンを溶剤に町って除
去した後、絶縁層を塗布し、その絶縁層の表面を研磨し
、めっき柱の頭頂部を露出させ、その上に絶縁層を塗布
し、その絶縁層に所望の径のレジストホールを形成し、
レジストホールの内部及び上記絶縁層の表面上に銅をス
パッタリングし、さらにエツチングによって必要な回路
パターンを形成する多層配線の形成工程が記載されてい
る。
板の全面に下層配線を形成し、ポジ型ドライフィルムを
圧着した後、露光、現像によってレジストパターンを得
、形成されたバイアホール内に電気めっきによりめっき
柱を形成し、めっきレジストパターンを溶剤に町って除
去した後、絶縁層を塗布し、その絶縁層の表面を研磨し
、めっき柱の頭頂部を露出させ、その上に絶縁層を塗布
し、その絶縁層に所望の径のレジストホールを形成し、
レジストホールの内部及び上記絶縁層の表面上に銅をス
パッタリングし、さらにエツチングによって必要な回路
パターンを形成する多層配線の形成工程が記載されてい
る。
特開昭６３−２４４７９７号公報は、下層配線パターン
を形成したアルミナ基板上ｔこ、ポジ型ドライフィルム
を積層してレジストパターンとし、露光現像により、め
っき社用のレジストホールを形成する。次に、上記レジ
ストホールに硫酸銅めっきを行ってめっき柱を形成した
後、上記レジストをアセトンによって除去し、ポリイミ
ド絶縁層を塗布する。そして、５舷絶縁層の表面を研磨
して上記めっき柱の頭部を露出させる。次いで、スパッ
タリング装置を用いて銅層を絶縁層の表面及びめっき柱
の頭部に設は必要な配線を形成する工程が記載されてい
る。
を形成したアルミナ基板上ｔこ、ポジ型ドライフィルム
を積層してレジストパターンとし、露光現像により、め
っき社用のレジストホールを形成する。次に、上記レジ
ストホールに硫酸銅めっきを行ってめっき柱を形成した
後、上記レジストをアセトンによって除去し、ポリイミ
ド絶縁層を塗布する。そして、５舷絶縁層の表面を研磨
して上記めっき柱の頭部を露出させる。次いで、スパッ
タリング装置を用いて銅層を絶縁層の表面及びめっき柱
の頭部に設は必要な配線を形成する工程が記載されてい
る。
特開昭８１−１７９５９８号公報は、セラミック基板上
に下層配線としての銅の配線パターンが形成され、そし
てこれらの表面上に通常のホトリソ技術を用いてホトレ
ジストパターンを形成する。
に下層配線としての銅の配線パターンが形成され、そし
てこれらの表面上に通常のホトリソ技術を用いてホトレ
ジストパターンを形成する。
次に、ホトレジストホールを介して露出した下層配線層
の露出表面上に電解めっきを行ってめっき柱を被着する
。上記めっきピラー表面及び基板の露出面の全面にポリ
イミド樹脂を塗布し、絶縁層の表面から基板方向に所定
の圧力で押圧して、絶縁層の表面を平坦化する。次に、
この絶縁層の表面上の所定の個所に上層配線層を蒸着し
て配線を形成する工程が記載されている。
の露出表面上に電解めっきを行ってめっき柱を被着する
。上記めっきピラー表面及び基板の露出面の全面にポリ
イミド樹脂を塗布し、絶縁層の表面から基板方向に所定
の圧力で押圧して、絶縁層の表面を平坦化する。次に、
この絶縁層の表面上の所定の個所に上層配線層を蒸着し
て配線を形成する工程が記載されている。
特開昭６２−２６３６４５号公報は、基板上に順次ブラ
ンケット被覆したクロム及び銅層をエツチングして所定
のパターンに形成し、銅層の上にポジティブフォトレジ
ストをブランケット塗布し、このレジストを露光、現像
して開口部（レジストホール）を形成する。次にポジテ
ィブフォトレジストをシリル化する。シリル化したレジ
ストははんだバリアとしてそのまま残り、溶融したはん
だ浴に浸漬するなどの方法により上記開口部内にはんだ
柱を形成し、その上に上層配線を接続する工程が記載さ
れている。
ンケット被覆したクロム及び銅層をエツチングして所定
のパターンに形成し、銅層の上にポジティブフォトレジ
ストをブランケット塗布し、このレジストを露光、現像
して開口部（レジストホール）を形成する。次にポジテ
ィブフォトレジストをシリル化する。シリル化したレジ
ストははんだバリアとしてそのまま残り、溶融したはん
だ浴に浸漬するなどの方法により上記開口部内にはんだ
柱を形成し、その上に上層配線を接続する工程が記載さ
れている。
特公昭５０−２０５９号公報は、セラミック等の絶縁性
基板上に下層配線としての銅層が被覆され、その上にフ
ォトレジスト被膜が付着され、このレジストが露光、現
像されるとレジストホールが形成され、このホール内に
電気めっきにより銅のような導電材（めっきピラー）が
付着される。電気めっき終了後、残留フォトレジストが
除去され、その後にエポキシ樹脂のような絶縁材が付着
され、上記導電材及び上記絶縁材上に銅層が無電気めっ
きされ、層間接続が行なわれる旨記載されている。
基板上に下層配線としての銅層が被覆され、その上にフ
ォトレジスト被膜が付着され、このレジストが露光、現
像されるとレジストホールが形成され、このホール内に
電気めっきにより銅のような導電材（めっきピラー）が
付着される。電気めっき終了後、残留フォトレジストが
除去され、その後にエポキシ樹脂のような絶縁材が付着
され、上記導電材及び上記絶縁材上に銅層が無電気めっ
きされ、層間接続が行なわれる旨記載されている。
Ｃ１発明が解決しようとする課題
下層配線と上層配線とを電気的に接続させるためには、
下層配線回路とバイアとの位置合わせを正確に行わなけ
ればならないが、上記絶縁層パターニング法によると、
両者の間には、パターン間の位置合わせ誤差がある偽、
その分だけバイアの径を大きくするか若しくは、第４図
に示すように下層電気回路１３のサイズをレジストホー
ル１５若しくはめっきピラー１０６の径よりも大きくす
るなどの処理が必要であり、電気回路の形成密度を上げ
ることができない。
下層配線回路とバイアとの位置合わせを正確に行わなけ
ればならないが、上記絶縁層パターニング法によると、
両者の間には、パターン間の位置合わせ誤差がある偽、
その分だけバイアの径を大きくするか若しくは、第４図
に示すように下層電気回路１３のサイズをレジストホー
ル１５若しくはめっきピラー１０６の径よりも大きくす
るなどの処理が必要であり、電気回路の形成密度を上げ
ることができない。
上記めっきピラー法によると、最初に感光性レジストを
塗布し、回路パターンを形成した後、旦感光性レジスト
を剥離し、レジストホールにめっきピラーを形成すると
きに再度レジストを塗布し、その後剥離するという工程
を経なければならず、そのぶん余分な工程を経なければ
ならないという欠点がある。
塗布し、回路パターンを形成した後、旦感光性レジスト
を剥離し、レジストホールにめっきピラーを形成すると
きに再度レジストを塗布し、その後剥離するという工程
を経なければならず、そのぶん余分な工程を経なければ
ならないという欠点がある。
本発明の目的は、−度塗布したレジストを二つのパター
ン露光／現像に利用することによって下層回路とピラー
との間の位置の不整合を防止し、より高密度の電気回路
を形成して多層基板の層間接続を行えるようにすること
にある。
ン露光／現像に利用することによって下層回路とピラー
との間の位置の不整合を防止し、より高密度の電気回路
を形成して多層基板の層間接続を行えるようにすること
にある。
さらに本発明の別の目的は、ピラー形成時に使用したフ
ォトレジストを、回路パターン形成時においても使用し
得るようにして、余分な感光性レジストの剥離塗布工程
を省略し、製造過程におけるプロセス数を低減させるこ
とにある。
ォトレジストを、回路パターン形成時においても使用し
得るようにして、余分な感光性レジストの剥離塗布工程
を省略し、製造過程におけるプロセス数を低減させるこ
とにある。
００課題を解決するための手段
本発明は、基板上に、伝導性の金属層を形成し、その上
にポジティブフォトレジストを塗布し、最初にめっきピ
ラーを形成するために上記ポジティブフォトレジストを
露光、現像、剥離し、レジストホールを形成する。下層
回路パターンを画成するために、再び、残されたポジテ
ィブフォトレジストを露光する。次に、電気めっきによ
り上記レジストホール内にピラーを形成する。なお、ピ
ラー形成後に、下層回路パターンを画成するために、再
び、残されたポジティブフォトレジストを露光するよう
にしでもよい。
にポジティブフォトレジストを塗布し、最初にめっきピ
ラーを形成するために上記ポジティブフォトレジストを
露光、現像、剥離し、レジストホールを形成する。下層
回路パターンを画成するために、再び、残されたポジテ
ィブフォトレジストを露光する。次に、電気めっきによ
り上記レジストホール内にピラーを形成する。なお、ピ
ラー形成後に、下層回路パターンを画成するために、再
び、残されたポジティブフォトレジストを露光するよう
にしでもよい。
更に、下層回路パターンを画成するために、上記露光、
現像後の残余の上記フォトレジストを現像して下層回路
パターンに露光されたレジスト領域を除去すると、金属
層が部分的に露出し、当該金属層をエツチングする。こ
のようにして上記基板の表面が部分的に露出する一方、
上記基板上に下層電気回路が形成される。そして、上記
下層電気回路が形成された後に、上記残されたフォトレ
ジストを所定の剥離液によって剥離する。次に、エツチ
ングされた上記金属層上に有機絶縁層をブランケット被
覆し、上記有機絶縁層の表面を平坦化して上記ピラーの
表面を露出させ、上記有機絶縁層及び上記ピラーの露出
面上に、上層電気回路となる別の金属層若しくは電子部
品を付着させて成る多層配線基板の製造方法である。
現像後の残余の上記フォトレジストを現像して下層回路
パターンに露光されたレジスト領域を除去すると、金属
層が部分的に露出し、当該金属層をエツチングする。こ
のようにして上記基板の表面が部分的に露出する一方、
上記基板上に下層電気回路が形成される。そして、上記
下層電気回路が形成された後に、上記残されたフォトレ
ジストを所定の剥離液によって剥離する。次に、エツチ
ングされた上記金属層上に有機絶縁層をブランケット被
覆し、上記有機絶縁層の表面を平坦化して上記ピラーの
表面を露出させ、上記有機絶縁層及び上記ピラーの露出
面上に、上層電気回路となる別の金属層若しくは電子部
品を付着させて成る多層配線基板の製造方法である。
本発明は上記のような構成により、下層電気回路が形成
される前に、ブランケット被覆された金属層上に接続部
となるピラーが形成されるので、ピラーと下層電気回路
との間に位置ずれがおこるおそれはなくなる。さらに、
ピラーを形成するときに塗布して使用しｔ：ポジティブ
フォトレジストを、下Ｎｕ気気路路形成する際において
も使用することができる。
される前に、ブランケット被覆された金属層上に接続部
となるピラーが形成されるので、ピラーと下層電気回路
との間に位置ずれがおこるおそれはなくなる。さらに、
ピラーを形成するときに塗布して使用しｔ：ポジティブ
フォトレジストを、下Ｎｕ気気路路形成する際において
も使用することができる。
Ｅ、実施例
以下、本発明の実施例を、第１図（ａ）乃至（ｈ）を用
いて説明する。
いて説明する。
第１図（ａ）に示すように、有機基板１の上に３０μｍ
の銅のブランケット金属層２を、従来から一般に知られ
ている蒸着法、スパッタリング法、無電解めっき法等の
成膜技術により被覆させる。
の銅のブランケット金属層２を、従来から一般に知られ
ている蒸着法、スパッタリング法、無電解めっき法等の
成膜技術により被覆させる。
次いで、上記銅層２の上にポジティブレジスト３を塗布
する（第１図（ｂ））。フォトレジストは、例えば、Ａ
Ｚ１３５０Ｊ（シブレー社）、ＴＮＳ（Ｉ ＢＭ社）、
ＰＭＥＲ−Ｐ（東京応化）等、一般に入手可能ないずれ
の材料を用いてもよい。その塗布は、通常、ブラシ、ス
ピンコーティング法又は浸漬により行なわれる。
する（第１図（ｂ））。フォトレジストは、例えば、Ａ
Ｚ１３５０Ｊ（シブレー社）、ＴＮＳ（Ｉ ＢＭ社）、
ＰＭＥＲ−Ｐ（東京応化）等、一般に入手可能ないずれ
の材料を用いてもよい。その塗布は、通常、ブラシ、ス
ピンコーティング法又は浸漬により行なわれる。
次に、ポジティブフォトレジスト３は、図示していない
マスク（バイアパターン部分は不透明で、バイアパター
ン部分以外は透明）を介して露光され（第１図（ｂ））
、現像され、ピラーが形成される領域に対応するレジス
ト領域が除去され、ピラー用レジストホール４が形成さ
れる。これにより、下層配線部が形成される銅層３が部
分的に露出する（第１図（ｃ））。
マスク（バイアパターン部分は不透明で、バイアパター
ン部分以外は透明）を介して露光され（第１図（ｂ））
、現像され、ピラーが形成される領域に対応するレジス
ト領域が除去され、ピラー用レジストホール４が形成さ
れる。これにより、下層配線部が形成される銅層３が部
分的に露出する（第１図（ｃ））。
更に、下層回路パターンを画成するために、再び、残さ
れたポジティブフォトレジスト３を、図示していないマ
スク（配線パターン部分は不透明で、配線パターン部分
以外は透明）を介して露光する（第１図（ｃ））。なお
、ピラー形成後に、下層回路パターンを画成するために
、再び、残されたポジティブフォトレジストを露光する
ようにしてもよい。
れたポジティブフォトレジスト３を、図示していないマ
スク（配線パターン部分は不透明で、配線パターン部分
以外は透明）を介して露光する（第１図（ｃ））。なお
、ピラー形成後に、下層回路パターンを画成するために
、再び、残されたポジティブフォトレジストを露光する
ようにしてもよい。
次に、電気めっきにより上記レジストホール４内に銅若
しくはスズ若しくはハンダメツキから成るピラー５を形
成する（第１図（ｄ））。なお、ピラー５を銅で形成す
る場合、後述の銅層から成る下層配線部をエツチングす
る際に、ピラーが同様にエツチングされないように銅の
上にスズ、はんだめっき、電着塗装膜、電着ポジティブ
フォトレジスト膜のいずれか１つを付着させてピラーが
エツチングされないように保護している。更に、上記フ
ォトレジスト３を、ＮａＯＨ，ＴＭＡＭ等のアルカリ性
現像液により現像すると、下層回路パターンに露光され
たレジスト領域が除去される。すると、下層配線部が形
成される銅層２が部分的に露出し、当該銅層２を適当な
エツチング液を用いてエツチングする。このエツチング
は、例えば、５０°Ｃの硫酸、過酸化水素混合エツチン
グ液に約２分３０秒浸漬して行うウェットエツチングで
ある。なお、基板がセラミック、シリコン、ガラスから
成る場合、上記ウェットエツチングに代えてＡｒ％ＣＦ
４ガス等、エツチングされるべき材料に適切な従来から
知られたガスを用いてドライエツチングを行ってもよい
。この様にして上記基板１の表面が部分的に露出される
一方、上記基板１上に下層電気回路６が形成される。こ
の時、ピラー５と下層電気回路６とは、第２図に示すよ
うに、その位置がぴったりと整合している。そして、上
記下層電気回路６が形成された後に、上記フォトレジス
ト３が上記適当な溶剤によって剥離される。
しくはスズ若しくはハンダメツキから成るピラー５を形
成する（第１図（ｄ））。なお、ピラー５を銅で形成す
る場合、後述の銅層から成る下層配線部をエツチングす
る際に、ピラーが同様にエツチングされないように銅の
上にスズ、はんだめっき、電着塗装膜、電着ポジティブ
フォトレジスト膜のいずれか１つを付着させてピラーが
エツチングされないように保護している。更に、上記フ
ォトレジスト３を、ＮａＯＨ，ＴＭＡＭ等のアルカリ性
現像液により現像すると、下層回路パターンに露光され
たレジスト領域が除去される。すると、下層配線部が形
成される銅層２が部分的に露出し、当該銅層２を適当な
エツチング液を用いてエツチングする。このエツチング
は、例えば、５０°Ｃの硫酸、過酸化水素混合エツチン
グ液に約２分３０秒浸漬して行うウェットエツチングで
ある。なお、基板がセラミック、シリコン、ガラスから
成る場合、上記ウェットエツチングに代えてＡｒ％ＣＦ
４ガス等、エツチングされるべき材料に適切な従来から
知られたガスを用いてドライエツチングを行ってもよい
。この様にして上記基板１の表面が部分的に露出される
一方、上記基板１上に下層電気回路６が形成される。こ
の時、ピラー５と下層電気回路６とは、第２図に示すよ
うに、その位置がぴったりと整合している。そして、上
記下層電気回路６が形成された後に、上記フォトレジス
ト３が上記適当な溶剤によって剥離される。
第１図（ｆ）は、例えば、エポキシ樹脂、ポリイミド樹
脂若しくはＢＴレジン（ビスマレイミドトリアジン樹脂
）等の有機絶縁樹脂７を、有機基板ｌ、ピラー５、下層
電気回路６のそれぞれの表面が隠れるように、ブランケ
ット塗布、乾燥、硬化した状態を示したものである。次
に、この有機絶縁樹脂７の表面をベルトサンダー（紙や
すりをベルト状にした回転研磨機）やブラシ研磨機（ブ
ラシに研磨粒子が付いた研磨機）等によって研磨し、バ
イアバンブ５の頭頂部を露出させた。そして、有機絶縁
樹脂７及びピラー５の表面上に、例えば電気めっき等の
成膜法によって銅等から成る上層電気回路金属層８を形
成した（第１図（ｇ））。なおセラミック、シリコン、
ガラス基板で薄い金属層であれば、スパッタリング、蒸
着等にまる成膜が可能である。これにより、下層電気回
路６と上層電気回路８は、ピラー５を介して電気的に接
続されることになる。したがって、多層配線を形成する
には以上のような工程を縁り返せばよい。第１図（ｈ）
に示すように、上記上層電気回路金属層の形成に代えて
、上層電気回路となる電子部品１ｏをはんだ９によって
上記ピラー５に取りつけるまうにしてもよい。ピラー５
は、銅又は胴上にはんだ若しくはすすで形成しピラーの
厚みを任意に変えることができる。また、ピラー５がハ
ンダメツキで形成されている場合、そのピラーの厚みを
任意にコントロールすることができ、電子部品をピラー
に直接装着することができる。
脂若しくはＢＴレジン（ビスマレイミドトリアジン樹脂
）等の有機絶縁樹脂７を、有機基板ｌ、ピラー５、下層
電気回路６のそれぞれの表面が隠れるように、ブランケ
ット塗布、乾燥、硬化した状態を示したものである。次
に、この有機絶縁樹脂７の表面をベルトサンダー（紙や
すりをベルト状にした回転研磨機）やブラシ研磨機（ブ
ラシに研磨粒子が付いた研磨機）等によって研磨し、バ
イアバンブ５の頭頂部を露出させた。そして、有機絶縁
樹脂７及びピラー５の表面上に、例えば電気めっき等の
成膜法によって銅等から成る上層電気回路金属層８を形
成した（第１図（ｇ））。なおセラミック、シリコン、
ガラス基板で薄い金属層であれば、スパッタリング、蒸
着等にまる成膜が可能である。これにより、下層電気回
路６と上層電気回路８は、ピラー５を介して電気的に接
続されることになる。したがって、多層配線を形成する
には以上のような工程を縁り返せばよい。第１図（ｈ）
に示すように、上記上層電気回路金属層の形成に代えて
、上層電気回路となる電子部品１ｏをはんだ９によって
上記ピラー５に取りつけるまうにしてもよい。ピラー５
は、銅又は胴上にはんだ若しくはすすで形成しピラーの
厚みを任意に変えることができる。また、ピラー５がハ
ンダメツキで形成されている場合、そのピラーの厚みを
任意にコントロールすることができ、電子部品をピラー
に直接装着することができる。
Ｆ９発明の効果
本発明によると、多層基板の局間接続において、下層電
気回路とピラー間の位置ずれがなくなるので回路のサイ
ズを大きくする必要がなく、より高密度の電気回路を形
成することができる。また、−旦塗布し、ピラー形成時
に使用したフォトレジストをそのまま回路パターン形成
時においても使用し得るようにすることによって、従来
ピラーの形成のためだけに行っていた余分なフォトレジ
ストの塗布剥離工程を省略することができ、製造過程に
おけるプロセス数の低減を図り得る。
気回路とピラー間の位置ずれがなくなるので回路のサイ
ズを大きくする必要がなく、より高密度の電気回路を形
成することができる。また、−旦塗布し、ピラー形成時
に使用したフォトレジストをそのまま回路パターン形成
時においても使用し得るようにすることによって、従来
ピラーの形成のためだけに行っていた余分なフォトレジ
ストの塗布剥離工程を省略することができ、製造過程に
おけるプロセス数の低減を図り得る。
第１図（ａ）乃至（ｈ）は、本発明の実施例を示す工程
図、第２図は、本発明に係るバンブと下層回路のパター
ンとの重なり状態を示した概略図、第３図（ａ）乃至（
ｇ）は、従来の絶縁層エツチング法の工程図、第４図は
、従来のバンプと下層回路のパターンとの重なり状態を
示した概略図、第５図（ａ）乃至（ｈ）は、従来のめっ
き柱法の工程図である。 １・・・有機基板、２・・・銅層、３・・・ポジティブ
フォトレジスト、４・・・ピラー用レジストホール、５
・・・ピラー、６・・・下層電気回路、７・・・有機絶
縁樹脂、８・・・他の金属層（上層電気回路）、９・・
・電子部品（上層電気回路）。 出願人 インターナショナル・ビジネス・マシーンズ・
コーポレーション
図、第２図は、本発明に係るバンブと下層回路のパター
ンとの重なり状態を示した概略図、第３図（ａ）乃至（
ｇ）は、従来の絶縁層エツチング法の工程図、第４図は
、従来のバンプと下層回路のパターンとの重なり状態を
示した概略図、第５図（ａ）乃至（ｈ）は、従来のめっ
き柱法の工程図である。 １・・・有機基板、２・・・銅層、３・・・ポジティブ
フォトレジスト、４・・・ピラー用レジストホール、５
・・・ピラー、６・・・下層電気回路、７・・・有機絶
縁樹脂、８・・・他の金属層（上層電気回路）、９・・
・電子部品（上層電気回路）。 出願人 インターナショナル・ビジネス・マシーンズ・
コーポレーション
Claims (4)
- （１）基板上に形成した下層電気回路と上層電気回路と
の層間接続を行う多層配線基板の製造方法において、 （ａ）上記基板上に金属層をブランケット被覆し、（ｂ
）上記金属層上にポジティブフォトレジストをブランケ
ット被覆し、 （ｃ）レジストホールを画成するために上記フォトレジ
ストを露光、現像し、 （ｄ）所定の回路パターンを画成するために、上記露光
、現像後の残余のフォトレジストを露光し、（ｅ）上記
レジストホール内にめっきピラーを形成し、 （ｆ）上記露光された残余のフォトレジストを現像し、 （ｇ）上記残余のフォトレジストの現像により露出した
金属層をエッチングして上記下層電気回路を形成し、 （ｈ）上記下層電気回路を構成する金属層上から上記フ
ォトレジストを剥離し、 （ｉ）上記エッチングされた上記金属層上、上記エッチ
ングによって露出した基板上及び上記めっきピラー上に
有機絶縁層をブランケット被覆し、（ｊ）上記有機絶縁
層の表面を平坦化して上記めっきピラーの表面を露出さ
せ、 （ｋ）上記有機絶縁層及び上記めっきピラーの露出面上
に、上層電気回路となる別の金属層若しくは電子部品を
付着させたことを特徴とする、 多層配線基板の製造方法。 - （２）前記めっきピラーが前記金属層と同一材料から成
るとき、当該材料とは別の材料から成る保護膜を、めっ
きピラーの上部に形成したことを特徴とする請求項（１
）記載の多層配線基板の製造方法。 - （３）基板上に形成した下層電気回路と上層電気回路と
の層間接続を行う多層配線基板の製造方法において、 （ａ）上記基板上に金属層をブランケット被覆し、（ｂ
）上記金属層上にポジティブフォトレジストをブランケ
ット被覆し、 （ｃ）レジストホールを画成するために上記フォトレジ
ストを露光、現像し、 （ｄ）上記レジストホール内にめっきピラーを形成し、 （ｅ）所定の回路パターンを画成するために、上記露光
、現像後の残余のフォトレジストを露光、現像し、 （ｆ）上記フォトレジストの現像により露出した金属層
をエッチングして上記下層電気回路を形成し、（ｇ）上
記下層電気回路を構成する金属層上から上記フォトレジ
ストを剥離し、 （ｈ）上記エッチングされた上記金属層上、上記エッチ
ングによって露出した基板上及び上記めっきピラー上に
有機絶縁層をブランケット被覆し、（ｉ）上記有機絶縁
層の表面を平坦化して上記めっきピラーの表面を露出さ
せ、 （ｊ）上記有機絶縁層及び上記めっきピラーの露出面上
に、上層電気回路となる別の金属層若しくは電子部品を
付着させたことを特徴とする、 多層配線基板の製造方法。 - （４）前記めっきピラーが前記金属層と同一材料から成
るとき、当該材料とは別の材料から成る保護膜を、めっ
きピラーの上部に形成したことを特徴とする請求項（３
）記載の多層配線基板の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2135505A JPH0636472B2 (ja) | 1990-05-28 | 1990-05-28 | 多層配線基板の製造方法 |
| US07/700,736 US5092032A (en) | 1990-05-28 | 1991-05-15 | Manufacturing method for a multilayer printed circuit board |
| EP91304414A EP0459665B1 (en) | 1990-05-28 | 1991-05-16 | Manufacturing method for a multilayer wiring board |
| DE69105625T DE69105625T2 (de) | 1990-05-28 | 1991-05-16 | Verfahren zur Herstellung von gedruckten Mehrschicht-Leiterplatten. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2135505A JPH0636472B2 (ja) | 1990-05-28 | 1990-05-28 | 多層配線基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0432295A true JPH0432295A (ja) | 1992-02-04 |
| JPH0636472B2 JPH0636472B2 (ja) | 1994-05-11 |
Family
ID=15153332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2135505A Expired - Lifetime JPH0636472B2 (ja) | 1990-05-28 | 1990-05-28 | 多層配線基板の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5092032A (ja) |
| EP (1) | EP0459665B1 (ja) |
| JP (1) | JPH0636472B2 (ja) |
| DE (1) | DE69105625T2 (ja) |
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| JPH0636472B2 (ja) | 1994-05-11 |
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| JPH05218644A (ja) | 多層プリント配線板の製造方法 | |
| JPH0354873B2 (ja) | ||
| JPH06169144A (ja) | プリント配線板の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080511 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080511 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090511 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100511 Year of fee payment: 16 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110511 Year of fee payment: 17 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110511 Year of fee payment: 17 |