JP5113544B2 - 配線基板の製造方法 - Google Patents

配線基板の製造方法 Download PDF

Info

Publication number
JP5113544B2
JP5113544B2 JP2008019261A JP2008019261A JP5113544B2 JP 5113544 B2 JP5113544 B2 JP 5113544B2 JP 2008019261 A JP2008019261 A JP 2008019261A JP 2008019261 A JP2008019261 A JP 2008019261A JP 5113544 B2 JP5113544 B2 JP 5113544B2
Authority
JP
Japan
Prior art keywords
layer
wiring
metal layer
adhesion
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008019261A
Other languages
English (en)
Other versions
JP2009182118A5 (ja
JP2009182118A (ja
Inventor
智生 山崎
克哉 深瀬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2008019261A priority Critical patent/JP5113544B2/ja
Priority to US12/324,916 priority patent/US8066862B2/en
Publication of JP2009182118A publication Critical patent/JP2009182118A/ja
Publication of JP2009182118A5 publication Critical patent/JP2009182118A5/ja
Application granted granted Critical
Publication of JP5113544B2 publication Critical patent/JP5113544B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/108—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by semi-additive methods; masks therefor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0335—Layered conductors or foils
    • H05K2201/0338—Layered conductor, e.g. layered metal substrate, layered finish layer or layered thin film adhesion layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09563—Metal filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/02—Details related to mechanical or acoustic processing, e.g. drilling, punching, cutting, using ultrasound
    • H05K2203/025—Abrading, e.g. grinding or sand blasting
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/05—Patterning and lithography; Masks; Details of resist
    • H05K2203/0502—Patterning and lithography
    • H05K2203/054—Continuous temporary metal layer over resist, e.g. for selective electroplating
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/05—Patterning and lithography; Masks; Details of resist
    • H05K2203/0562—Details of resist
    • H05K2203/0597—Resist applied over the edges or sides of conductors, e.g. for protection during etching or plating
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/06—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
    • H05K3/061—Etching masks
    • H05K3/062—Etching masks consisting of metals or alloys or metallic inorganic compounds
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/38—Improvement of the adhesion between the insulating substrate and the metal
    • H05K3/388—Improvement of the adhesion between the insulating substrate and the metal by the use of a metallic or inorganic thin film adhesion layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Description

本発明は、絶縁層上に形成された配線を備えた配線基板の製造方法に関する。
図１は、従来の配線基板の断面図である。
図１を参照するに、従来の配線基板２００は、コア付きビルドアップ基板であり、コア基板２０１と、貫通電極２０２と、パッド２０３と、絶縁層２０４，２１２と、配線パターン２０６と、配線２０７，２１１と、ソルダーレジスト層２０８，２１６と、ビア２１３と、外部接続用パッド２１４とを有する。
コア基板２０１は、板状とされた基板であり、貫通孔２２１を有する。貫通電極２０２は、貫通孔２２１に設けられている。パッド２０３は、コア基板２０１の上面２０１Ａ及び貫通電極２０２の上端に設けられている。これにより、パッド２０３は、貫通電極２０２と電気的に接続されている。
絶縁層２０４は、パッド２０３の一部を覆うように、コア基板２０１の上面２０１Ａに設けられている。絶縁層２０４は、パッド２０３の上面を露出する開口部２２３を有する。
配線パターン２０６は、開口部２２３に設けられたビア２２５と、ビア２２５と一体的に構成された配線２２６とを有する。ビア２２５は、開口部２２３に設けられたＣｕ層２２８と、Ｃｕ層２２８が形成された開口部２２３を充填するＣｕめっき膜２２９とを有した構成とされている。ビア２２５の下端は、パッド２０３と接続されている。
配線２２６は、ビア２２５の上端及び絶縁層２０４の上面２０４Ａに設けられている。配線２２６は、絶縁層２０４の上面２０４Ａに設けられたＣｕ層２２８と、ビア２２５及びＣｕ層２２８上に設けられたＣｕめっき膜２２９とを有した構成とされている。配線２２６は、電子部品が実装される電子部品実装用パッド２３１を有する。配線２２６は、ビア２２５を介して、パッド２０３と電気的に接続されている。
配線２０７は、絶縁層２０４の上面２０４Ａに設けられている。配線２０７は、絶縁層２０４の上面２０４Ａに設けられたＣｕ層２２８と、Ｃｕ層２２８上に形成されたＣｕめっき膜２２９とを有した構成とされている。配線２０７は、幅の狭い配線（具体的には、配線幅が１０μｍ以下の配線）である。
ソルダーレジスト層２０８は、配線２０７と、電子部品実装用パッド２３１を除いた部分の配線２２６とを覆うように、絶縁層２０４の上面２０４Ａに設けられている。ソルダーレジスト層２０８は、電子部品実装用パッド２３１の上面を露出する開口部２０８Ａを有する。
配線２１１は、コア基板２０１の下面２０１Ｂ及び貫通電極２０２の下端に設けられている。これにより、配線２１１は、貫通電極２０２を介して、パッド２０３と電気的に接続されている。
絶縁層２１２は、配線２１１の一部を覆うように、コア基板２０１の下面２０１Ｂに設けられている。絶縁層２１２は、配線２１１の下面の一部を露出する開口部２３３を有する。
ビア２１３は、開口部２３３に設けられている。ビア２１３は、開口部２３３に設けられたＣｕ層２３５と、Ｃｕ層２３５が形成された開口部２３３を充填するＣｕめっき膜２３６とを有した構成とされている。ビア２１３の上端は、配線２１１と接続されている。
外部接続用パッド２１４は、絶縁層２１２の下面２１２Ａ及びビア２１３の下端に設けられている。外部接続用パッド２１４は、ビア２１３と一体的に構成されている。外部接続用パッド２１４は、絶縁層２１２の下面２１２Ａに設けられたＣｕ層２３５と、Ｃｕ層２３５の下面及びビア２３５の下端に設けられたＣｕめっき膜２３６とを有した構成とされている。外部接続用パッド２１４は、配線基板２００をマザーボード等の実装基板（図示せず）に接続するためのパッドである。
ソルダーレジスト層２１６は、外部接続用パッド２１４の一部を覆うように、絶縁層２１２の下面２１２Ａに設けられている。ソルダーレジスト層２１６は、外部接続用パッド２１４の下面を露出する開口部２１６Ａを有する。
図２〜図８は、従来の配線基板の製造工程を示す図である。図２〜図８において、従来の配線基板２００と同一構成部分には同一符号を付す。
図２〜図８を参照して、従来の配線基板２００の製造方法について説明する。始めに、図２に示す工程では、周知の手法により、コア基板２０１に、貫通孔２２１、貫通電極２０２、パッド２０３、開口部２２３を有した絶縁層２０４、配線２１１、及び開口部２３３を有した絶縁層２１２を形成する。その後、絶縁層２０４，２１２を粗化処理（例えば、デスミア処理）して、絶縁層２０４の上面２０４Ａと、開口部２２３に露出された部分の絶縁層２０４の面と、絶縁層２１２の下面２１２Ａと、開口部２３３に露出された部分の絶縁層２１２の面とを粗化する。
次いで、図３に示す工程では、無電解めっき法により、図２に示す構造体の上面を覆うＣｕ層２２８と、図２に示す構造体の下面を覆うＣｕ層２３５とを形成する。
次いで、図４に示す工程では、Ｃｕ層２２８の上面に配線形成用開口部２４１Ａ，２４１Ｂを有したレジスト膜２４１を形成すると共に、Ｃｕ層２３５の下面に開口部２４２Ａを有したレジスト膜２４２を形成する。このとき、配線形成用開口部２４１Ａは、配線２２６の形成領域に対応する部分のＣｕ層２２８の上面を露出するように形成し、配線形成用開口部２４１Ｂは、配線２０７の形成領域に対応する部分のＣｕ層２２８の上面を露出するように形成する。また、開口部２４２Ａは、外部接続用パッド２１４の形成領域に対応する部分のＣｕ層２３５の下面を露出するように形成する。
次いで、図５に示す工程では、Ｃｕ層２２８を給電層とする電解めっき法により、開口部２２３，２３３及び配線形成用開口部２４１Ａ，２４１Ｂを充填するＣｕめっき膜２２９を形成すると共に、Ｃｕ層２３５を給電層とする電解めっき法により、開口部２４２Ａを充填するＣｕめっき膜２３６を形成する。これにより、ビア２１３，２２５が形成される。
次いで、図６に示す工程では、図５に示すレジスト膜２４１，２４２を除去する。次いで、図７に示す工程では、ウエットエッチングにより、Ｃｕめっき膜２２９に覆われていない不要な部分のＣｕ層２２８と、Ｃｕめっき膜２３６に覆われていない不要な部分のＣｕ層２３５とを除去する。これにより、配線２２６，２０７及び外部接続用パッド２１４が形成される。つまり、配線２２６，２０７及び外部接続用パッド２１４は、セミアディティブ法により形成される。
次いで、図８に示す工程では、絶縁層２０４の上面２０４Ａに開口部２０８Ａを有したソルダーレジスト層２０８を形成すると共に、絶縁層２１２の下面２１２Ａに開口部２１６Ａを有したソルダーレジスト層２１６を形成する。これにより、従来の配線基板２００が製造される（例えば、特許文献１参照。）。
特開平１０−１２５８１８号公報
図９は、従来の配線基板の製造方法の問題点を説明するための図である。図９において、Ｗ1は配線２０７の所定の幅（具体的には、設計上の配線２０７の幅、以下「所定の幅Ｗ1」とする）、Ｗ2は配線２２６の所定の幅（具体的には、設計上の配線２２６の幅、以下「所定の幅Ｗ2」とする）をそれぞれ示している。
しかしながら、従来の配線基板２００の製造方法では、図７に示す工程において、不要な部分のＣｕ層２２８，２３５を除去する際、図９に示すように、配線２０７，２２６を構成する部分のＣｕ層２２８及びＣｕめっき膜２２９もエッチングされてしまうため、配線２０７，２２６の幅が所定の幅Ｗ1，Ｗ2よりも狭くなってしまうという問題があった。特に、配線幅の狭い配線２０７（具体的には、例えば、配線幅が１０μｍ以下の配線）が存在する場合、上記問題は顕著であった。なお、セミアディティブ法を用いて外部接続用パッド２１４を形成する場合、同様な問題が発生する。
そこで本発明は、上述した問題点に鑑みなされたものであり、配線の幅が略所定の配線幅（設計上の配線の幅）となるように配線を形成することのできる配線基板の製造方法を提供することを目的とする。
本発明の一観点によれば、絶縁層と、前記絶縁層の上面に形成された配線と、を備えた配線基板の製造方法であって、前記絶縁層の上面を覆う密着層を形成する密着層形成工程と、前記密着層の上面に、前記配線の形成領域に対応する部分の前記密着層の上面を露出する配線形成用開口部を有したレジスト膜を形成するレジスト膜形成工程と、前記レジスト膜の上面と、前記配線形成用開口部を構成する前記レジスト膜の側面及び前記密着層の上面とを覆うように、前記密着層よりもエッチングされにくい金属層を形成する金属層形成工程と、前記金属層を給電層とする電解めっき法により、前記配線形成用開口部をめっき膜で充填するめっき膜形成工程と、前記レジスト膜の上面よりも上方に形成された部分の前記金属層及び前記めっき膜を除去する金属層及びめっき膜除去工程と、前記金属層及びめっき膜除去工程後に、前記レジスト膜を除去するレジスト膜除去工程と、前記レジスト膜除去工程後に、前記金属層に覆われていない不要な部分の前記密着層をエッチングにより除去する密着層除去工程と、を含むことを特徴とする配線基板の製造方法が提供される。
本発明によれば、絶縁層の上面を覆う密着層を形成し、次いで、密着層の上面に、配線の形成領域に対応する部分の密着層の上面を露出する配線形成用開口部を有したレジスト膜を形成し、その後、レジスト膜の上面と、配線形成用開口部を構成するレジスト膜の側面及び密着層の上面とを覆うように、密着層よりもエッチングされにくい金属層を形成し、次いで、金属層を給電層とする電解めっき法により、配線形成用開口部をめっき膜で充填し、次いで、レジスト膜の上面よりも上方に形成された部分の金属層及びめっき膜を除去した後、レジスト膜を除去し、その後、金属層に覆われていない不要な部分の密着層をエッチングにより除去することにより、不要な部分の密着層をエッチングにより除去する際、配線の側壁に対応する部分に形成された金属層がエッチングストッパー層として機能するため、配線の側壁がエッチングされることを抑制することが可能となるので、略所定の配線幅（設計上の配線の幅）となるように配線を形成することができる。
本発明によれば、配線の幅が略所定の配線幅（設計上の配線の幅）となるように配線を形成することができる。
次に、図面に基づいて本発明の実施の形態について説明する。
（第１の実施の形態）
図１０は、本発明の第１の実施の形態に係る配線基板の断面図である。
図１０を参照するに、第１の実施の形態の配線基板１０は、コア付きビルドアップ基板であり、コア基板１５と、貫通電極１６と、パッド１７と、絶縁層１８，２９と、密着層２０，３１と、ビア２１，３２と、配線２２，２３と、配線パターン２８と、ソルダーレジスト層２４，３５と、拡散防止膜２６，３６と、外部接続用パッド３３とを有する。
コア基板１５は、板状とされており、貫通孔４１を有する。コア基板１５としては、例えば、ガラスエポキシ基板を用いることができる。
貫通電極１６は、貫通孔４１に設けられている。貫通電極１６は、その上端がパッド１７と接続されており、下端が配線パターン２８と接続されている。貫通電極１６は、パッド１７と配線パターン２８とを電気的に接続するための電極である。貫通電極１６の材料としては、例えば、Ｃｕを用いることができる。
パッド１７は、コア基板１５の上面１５Ａ及び貫通電極１６の上端に設けられている。パッド１７の材料としては、例えば、Ｃｕを用いることができる。
絶縁層１８は、パッド１７の一部を覆うように、コア基板１５の上面１５Ａに設けられている。絶縁層１８は、パッド１７の上面を露出する開口部４２を有する。絶縁層１８としては、例えば、絶縁樹脂層を用いることができる。また、絶縁樹脂層の材料としては、例えば、エポキシ樹脂やポリイミド樹脂等を用いることができる。
密着層２０は、開口部４２を構成する部分のパッド１７の上面及び絶縁層１８の面と、配線２２，２３の形成領域に対応する部分の絶縁層１８の上面１８Ａとに設けられている。密着層２０は、ビア２１及び配線２２，２３と絶縁層１８との間の密着性を向上させるための層である。密着層２０としては、例えば、ＮｉＣｕ合金層や、Ｎｉ，Ｔｉ，Ｔａ，Ｗ，Ｖよりなる金属層や、Ｎｉ，Ｔｉ，Ｔａ，Ｗ，Ｖを含んだ合金層等を用いることができる。密着層２０としてＮｉＣｕ合金層を用いる場合、密着層２０の厚さは、例えば、３０ｎｍ〜１００ｎｍとすることができる。また、密着層２０としてＮｉＣｕ合金層を用いる場合、密着層２０を構成するＮｉＣｕ合金に含まれるＮｉの含有率は、例えば、２５重量％〜３３重量％とすることができる。
ビア２１は、密着層２０が形成された開口部４２に設けられている。ビア２１は、開口部４２に形成された密着層２０を覆う保護金属層４７と、保護金属層４７を覆うシード層４８と、保護金属層４７及びシード層４８が形成された開口部４２を充填するめっき膜４９とにより構成されている。保護金属層４７については、配線２２を説明する際に詳述する。シード層４８は、電解めっき法により、めっき膜４９を形成する際の給電層である。シード層４８としては、例えば、Ｃｕ層を用いることができる。シード層４８としてＣｕ層を用いた場合、シード層４８の厚さは、例えば、３００ｎｍ〜５００ｎｍとすることができる。めっき膜４９としては、例えば、Ｃｕめっき膜を用いることができる。
配線２２は、絶縁層１８の上面１８Ａに配置されると共に、ビア２１の上端と一体的に構成されている。配線２２は、めっき膜４９と、めっき膜４９の側壁及び下面に形成されたシード層４８と、シード層４８を覆う保護金属層４７とにより構成されている。保護金属層４７は、密着層２０よりもエッチングされにくい金属層である。
このように、密着層２０よりもエッチングされにくい保護金属層４７を、配線２２を構成する部分のめっき膜４９の側壁に形成されたシード層４８を覆うように配置することにより、後述する図１９に示す工程（密着層除去工程）において、エッチングにより不要な部分の密着層２０を除去する際、保護金属層４７がエッチングストッパー層として機能するため、配線２２の側壁部分に設けられたシード層４８及びめっき膜４９がエッチングされることを防止することが可能となるので、密着層除去工程後に形成される配線２２の幅を略所定の配線幅（設計上の配線２２の幅）にすることができる。
保護金属層４７の材料としては、例えば、ＮｉＣｕ合金層や、Ｎｉ，Ｔｉ，Ｔａ，Ｗ，Ｖよりなる金属層や、Ｎｉ，Ｔｉ，Ｔａ，Ｗ，Ｖを含んだ合金層等を用いることができる。密着層２０及び保護金属層４７としてＮｉＣｕ合金層を用いる場合、保護金属層４７を構成するＮｉＣｕ合金に含まれるＮｉの含有率は、密着層２０を構成するＮｉＣｕ合金に含まれるＮｉの含有率よりも高くするとよい。
このように、保護金属層４７を構成するＮｉＣｕ合金に含まれるＮｉの含有率を、密着層２０を構成するＮｉＣｕ合金に含まれるＮｉの含有率よりも高くすることにより、密着層２０よりも保護金属層４７のエッチングレートを小さくすることができる。
また、保護金属層４７の厚さを密着層２０の厚さよりも厚くする（例えば、保護金属層４７の厚さを密着層２０の厚さの２倍以上にする）とよい。
このように、保護金属層４７の厚さを密着層２０の厚さよりも厚くすることで、密着層除去工程後に、シード層４８を介して、配線２２を構成する部分のめっき膜４９の側壁に形成された保護金属層４７を確実に残すことができる。密着層２０として厚さが３０ｎｍ〜１００ｎｍのＮｉＣｕ合金層を用いる場合、保護金属層４７の厚さは、例えば、３００ｎｍ〜５００ｎｍとすることができる。
上記構成とされた配線２２は、拡散防止膜２６が形成されるパッド部５１を有する。パッド部５１は、拡散防止膜２６を介して、半導体素子１１の電極パッド１２と電気的に接続される部分である。
配線２３は、絶縁層１８の上面１８Ａに形成された密着層２０上に設けられている。配線２３は、めっき膜４９と、めっき膜４９の側壁及び下面に形成されたシード層４８と、密着層２０上に形成され、シード層４８を覆う保護金属層４７とにより構成されている。保護金属層４７は、密着層よりもエッチングされにくい金属層である。
このように、密着層２０よりもエッチングされにくい保護金属層４７を、配線２３を構成する部分のめっき膜４９の側壁に形成されたシード層４８を覆うように配置することにより、後述する図１９に示す工程（密着層除去工程）において、エッチングにより不要な部分の密着層２０を除去する際、保護金属層４７がエッチングストッパー層として機能するため、配線２３の側壁部分に設けられたシード層４８及びめっき膜４９がエッチングされることを防止することが可能となるので、密着層除去工程後に形成される配線２３の幅を略所定の配線幅（設計上の配線２３の幅）にすることができる。上記説明した保護金属層４７は、特に、設計上の配線２２，２３の幅が狭い場合（例えば、設計上の配線２２，２３の幅が１０μｍ以下の場合）に有効である。
ソルダーレジスト層２４は、パッド部５１を除いた部分の配線２２と、配線２３とを覆うように、絶縁層１８の上面１８Ａに設けられている。ソルダーレジスト層２４は、パッド部５１の上面を露出する開口部５３を有する。
拡散防止膜２６は、開口部５３から露出された部分のパッド部５１の上面に設けられている。拡散防止膜２６は、バンプ１３を介して、半導体素子１１の電極パッド１２と電気的に接続されている。拡散防止膜２６は、パッド部５１の上面に形成されたＮｉ層５５（例えば、厚さ３μｍ〜５μｍ）と、Ｎｉ層５５上に積層されたＡｕ層５６（例えば、厚さ０．１μｍ）とにより構成されている。
配線パターン２８は、コア基板１５の下面１５Ｂ及び貫通電極１６の下端に設けられている。配線パターン２８は、貫通電極１６と電気的に接続されている。配線パターン２８は、パッド部５８を有する。パッド部５８は、密着層３１を介して、配線パターン３２と電気的に接続されている。配線パターン２８の材料としては、例えば、Ｃｕを用いることができる。
絶縁層２９は、パッド部５８を除いた部分の配線パターン２８を覆うように、コア基板１５の下面１５Ｂに設けられている。絶縁層２９は、パッド部５８の下面の一部を露出する開口部６１を有する。絶縁層２９としては、例えば、絶縁樹脂層を用いることができる。また、絶縁樹脂層の材料としては、例えば、エポキシ樹脂やポリイミド樹脂等を用いることができる。
密着層３１は、開口部６１を構成する部分のパッド部５８の下面及び絶縁層２９の面と、外部接続用パッド３３の形成領域に対応する部分の絶縁層２９の下面２９Ａとに設けられている。密着層３１は、ビア３２及び外部接続用パッド３３と絶縁層２９との間の密着性を向上させるための層である。密着層３１としては、例えば、ＮｉＣｕ合金層や、Ｎｉ，Ｔｉ，Ｔａ，Ｗ，Ｖよりなる金属層や、Ｎｉ，Ｔｉ，Ｔａ，Ｗ，Ｖを含んだ合金層等を用いることができる。密着層３１としてＮｉＣｕ合金層を用いる場合、密着層３１の厚さは、例えば、３０ｎｍ〜１００ｎｍとすることができる。また、密着層３１としてＮｉＣｕ合金層を用いる場合、密着層３１を構成するＮｉＣｕ合金に含まれるＮｉの含有率は、例えば、２５重量％〜３３重量％とすることができる。
ビア３２は、密着層３１が形成された開口部６１に設けられている。ビア３２は、開口部６１に形成された密着層３１を覆う保護金属層６３と、保護金属層６３を覆うシード層６４と、保護金属層６３及びシード層６４が形成された開口部６１を充填するめっき膜６５とにより構成されている。ビア３２を構成する部分の保護金属層６３は、開口部６１に形成された密着層３１を覆うように設けられている。保護金属層６３については、外部接続用パッド３３を説明する際に詳述する。シード層６４は、電解めっき法により、めっき膜６５を形成する際の給電層である。シード層６４としては、例えば、Ｃｕ層を用いることができる。シード層６４としてＣｕ層を用いた場合、シード層６４の厚さは、例えば、３００ｎｍ〜５００ｎｍとすることができる。めっき膜６５としては、例えば、Ｃｕめっき膜を用いることができる。
外部接続用パッド３３は、絶縁層２９の下面２９Ａに配置されると共に、ビア３２の下端と一体的に構成されている。外部接続用パッド３３は、めっき膜６５と、めっき膜６５の側壁及び下面に形成されたシード層６４と、シード層６４を覆う保護金属層６３とにより構成されている。保護金属層６３は、密着層３１よりもエッチングされにくい金属層である。
このように、密着層３１よりもエッチングされにくい保護金属層６３を、外部接続用パッド３３を構成する部分のめっき膜６５の側壁に形成されたシード層６４を覆うように配置することにより、後述する図１９に示す工程（密着層除去工程）において、エッチングにより不要な部分の密着層３１を除去する際、保護金属層６３がエッチングストッパー層として機能するため、外部接続用パッド３３の側壁部分に設けられたシード層６４及びめっき膜６５がエッチングされることを防止することが可能となるので、密着層除去工程後に形成される外部接続用パッド３３の幅を略所定の幅（設計上の外部接続用パッド３３の幅）にすることができる。
保護金属層６３の材料としては、例えば、ＮｉＣｕ合金層や、Ｎｉ，Ｔｉ，Ｔａ，Ｗ，Ｖよりなる金属層や、Ｎｉ，Ｔｉ，Ｔａ，Ｗ，Ｖを含んだ合金層等を用いることができる。密着層３１及び保護金属層６３としてＮｉＣｕ合金層を用いる場合、保護金属層６３を構成するＮｉＣｕ合金に含まれるＮｉの含有率は、密着層３１を構成するＮｉＣｕ合金に含まれるＮｉの含有率よりも高くするとよい。
このように、保護金属層６３を構成するＮｉＣｕ合金に含まれるＮｉの含有率を、密着層３１を構成するＮｉＣｕ合金に含まれるＮｉの含有率よりも高くすることにより、密着層３１よりも保護金属層６３のエッチングレートを小さくすることができる。
また、保護金属層６３の厚さを密着層３１の厚さよりも厚くする（例えば、保護金属層６３の厚さを密着層３１の厚さの２倍以上にする）とよい。
このように、保護金属層６３の厚さを密着層３１の厚さよりも厚くすることで、密着層除去工程後に、シード層６４を介して、外部接続用パッド３３を構成する部分のめっき膜６５の側壁に形成された保護金属層６３を確実に残すことができる。密着層３１として厚さが３０ｎｍ〜１００ｎｍのＮｉＣｕ合金層を用いる場合、保護金属層６３の厚さは、例えば、３００ｎｍ〜５００ｎｍとすることができる。
ソルダーレジスト層３５は、外部接続用パッド３３の外周部を覆うように、絶縁層２９の下面２９Ａに設けられている。ソルダーレジスト層３５は、外部接続用パッド３３の下面を露出する開口部６７を有する。
拡散防止膜３６は、開口部６７から露出された部分の外部接続用パッド３３の下面に設けられている。拡散防止膜３６は、外部接続用パッド３３の下面に設けられたＮｉ層７１（例えば、厚さ３μｍ〜５μｍ）と、Ｎｉ層７１上に積層されたＡｕ層７２（例えば、厚さ０．１μｍ）とにより構成されている。
本実施の形態の半導体装置によれば、密着層２０よりもエッチングされにくい保護金属層４７を、配線２２，２３を構成する部分のめっき膜４９の側壁に形成されたシード層４８を覆うように配置することにより、後述する図１９に示す工程（密着層除去工程）において、エッチングにより不要な部分の密着層２０を除去する際、保護金属層４７がエッチングストッパー層として機能するため、配線２２，２３の側壁部分に設けられたシード層４８及びめっき膜４９がエッチングされることを防止することが可能となるので、密着層除去工程後に形成される配線２２，２３の幅を略所定の配線幅（設計上の配線２２，２３の幅）にすることができる。
図１１〜図２１は、本発明の第１の実施の形態に係る配線基板の製造工程を示す図である。図１１〜図２１において、第１の実施の形態の配線基板１０と同一構成部分には同一符号を付す。
図１１〜図２１を参照して、第１の実施の形態の配線基板１０の製造方法について説明する。始めに、図１１に示す工程では、周知の手法により、貫通孔４１及び貫通電極１６を形成し、その後、パッド１７及び配線パターン２８を形成（パッド形成工程）する。
次いで、図１２に示す工程では、コア基板１５の上面１５Ａに開口部４２を有した絶縁層１８を形成すると共に、コア基板１５の下面１５Ｂに開口部６１を有した絶縁層２９を形成する。その後、粗化処理（例えば、デスミア処理）により、絶縁層１８の上面１８Ａ、開口部４２に露出された部分の絶縁層１８の面、絶縁層２９の下面２９Ａ、及び開口部６１に露出された部分の絶縁層２９の面を粗化する。
次いで、図１３に示す工程では、粗化された絶縁層１８の面と、開口部４２から露出されたパッド１７の上面とを覆うように密着層２０を形成すると共に、粗化された絶縁層２９の面と、開口部６１から露出されたパッド部５８の下面とを覆うように密着層３１を形成する（密着層形成工程）。密着層２０，３１としては、例えば、ＮｉＣｕ合金層や、Ｎｉ，Ｔｉ，Ｔａ，Ｗ，Ｖよりなる金属層や、Ｎｉ，Ｔｉ，Ｔａ，Ｗ，Ｖを含んだ合金層等を用いることができる。密着層２０，３１としてＮｉＣｕ合金層を用いる場合、密着層２０，３１の厚さは、例えば、３０ｎｍ〜１００ｎｍとすることができる。また、密着層２０，３１としてＮｉＣｕ合金層を用いる場合、密着層２０，３１を構成するＮｉＣｕ合金に含まれるＮｉの含有率は、例えば、２５重量％〜３３重量％とすることができる。
密着層２０，３１は、スパッタ法を用いて形成するとよい。このように、スパッタ法を用いて密着層２０，３１を形成することで、密着層２０，３１が合金の場合、密着層２０，３１を構成する金属の組成比率を容易に制御することができる。
次いで、図１４に示す工程では、配線形成用開口部８１Ａ，８１Ｂを有したレジスト膜８１を密着層２０の上面に形成し、開口部８２Ａを有したレジスト膜８２を密着層３１の下面に形成する（レジスト膜形成工程）。このとき、配線形成用開口部８１Ａは、配線２２の形成領域に対応する部分の密着層２０の上面を露出するように形成する。また、配線形成用開口部８１Ｂは、配線２３の形成領域に対応する部分の密着層２０の上面を露出するように形成する。また、開口部８２Ａは、外部接続用パッド３３の形成領域に対応する部分の密着層３１の下面を露出するように形成する。
次いで、図１５に示す工程では、レジスト膜８１の上面、配線形成用開口部８１Ａを構成するレジスト膜８１の側面及び密着層２０の上面、及び開口部４２に配置された密着層２０の上面を覆うように、密着層２０，３１よりもエッチングされにくい保護金属層４７を形成すると共に、レジスト膜８２の下面、開口部８２Ａを構成するレジスト膜８２の側面及び密着層３１の下面、開口部６１に配置された部分の密着層３１の下面を覆うように、密着層２０，３１よりもエッチングされにくい保護金属層６３を形成する（保護金属層形成工程）。
このように、配線２２，２３の側壁に対応する部分に、密着層２０，３１よりもエッチングされにくい保護金属層４７を形成することにより、後述する図１９に示す工程（密着層除去工程）において、エッチングにより不要な部分の密着層２０，３１を除去する際、保護金属層４７がエッチングストッパー層として機能するため、保護金属層４７の内側に形成されるシード層４８及びめっき膜４９がエッチングされることを防止することが可能となるので、密着層除去工程後に形成される配線２２，２３の幅を略所定の配線幅（設計上の配線２２，２３の幅）にすることができる。
また、外部接続用パッド３３の側壁に対応する部分に、密着層２０，３１よりもエッチングされにくい保護金属層６３を形成することにより、後述する図１９に示す工程（密着層除去工程）において、エッチングにより不要な部分の密着層２０，３１を除去する際、保護金属層６３がエッチングストッパー層として機能するため、保護金属層６３の内側に形成されるシード層６４及びめっき膜６５がエッチングされることを防止することが可能となるので、密着層除去工程後に形成される外部接続用パッド３３の幅を略所定の配線幅（設計上の外部接続用パッド３３の幅）にすることができる。
保護金属層４７，６３の材料としては、例えば、ＮｉＣｕ合金層や、Ｎｉ，Ｔｉ，Ｔａ，Ｗ，Ｖよりなる金属層や、Ｎｉ，Ｔｉ，Ｔａ，Ｗ，Ｖを含んだ合金層等を用いることができる。密着層２０，３１及び保護金属層４７，６３としてＮｉＣｕ合金層を用いる場合、保護金属層４７，６３を構成するＮｉＣｕ合金に含まれるＮｉの含有率は、密着層２０，３１を構成するＮｉＣｕ合金に含まれるＮｉの含有率よりも高くするとよい。
このように、保護金属層４７，６３を構成するＮｉＣｕ合金に含まれるＮｉの含有率を、密着層２０，３１を構成するＮｉＣｕ合金に含まれるＮｉの含有率よりも高くすることにより、密着層２０，３１よりも保護金属層４７，６３のエッチングレートを小さくすることができる。
また、保護金属層４７，６３は、スパッタ法を用いて形成するとよい。このように、スパッタ法を用いて保護金属層４７，６３を形成することで、保護金属層４７，６３が合金の場合、保護金属層４７，６３を構成する金属の組成比率を容易に制御することができる。
また、保護金属層４７，６３の厚さは、後述する図１９に示す密着層除去工程後に、配線２２，２３及び外部接続用パッド３３を構成するめっき膜５１，６５の側壁に保護金属層４７，６３が残るような厚さに設定する。具体的には、例えば、保護金属層４７，６３の厚さを密着層２０，３１の厚さよりも厚くする（例えば、保護金属層４７，６３の厚さを密着層２０，３１の厚さの２倍以上にする）とよい。
このように、保護金属層４７，６３の厚さを密着層２０，３１の厚さよりも厚くすることで、密着層除去工程後に、配線２２，２３の側壁及び外部接続用パッド３３の側壁に保護金属層４７，６３を確実に残すことができる。密着層２０，３１及び保護金属層４７，６３としてＮｉＣｕ合金層を用いる場合、密着層２０，３１の厚さは３０ｎｍ〜１００ｎｍ、保護金属層４７，６３の厚さは３００ｎｍ〜５００ｎｍとすることができる。
次いで、保護金属層４７を覆うようにシード層４８を形成すると共に、保護金属層６３を覆うようにシード層６４を形成する（シード層形成工程）。これにより、保護金属層４７及びシード層４８を備えた金属層８４と、保護金属層６３及びシード層６４を備えた金属層８５とが形成される（金属層形成工程）。
シード層４８，６４は、例えば、スパッタ法により形成することができる。シード層４８，６４としては、例えば、Ｃｕ層を用いることができる。シード層４８，６４としてＣｕ層を用いた場合、シード層４８，６４の厚さは、例えば、３００ｎｍ〜５００ｎｍとすることができる。
次いで、図１６に示す工程では、シード層４８を給電層とする電解めっき法により、開口部４２及び配線形成用開口部８１Ａ，８１Ｂを充填するめっき膜４９を形成すると共に、シード層６４を給電層とする電解めっき法により、開口部６１，８２Ａを充填するめっき膜６５を形成する（めっき膜形成工程）。これにより、ビア２１，ビア３２が形成される（ビア形成工程）。めっき膜４９，６５としては、例えば、Ｃｕめっき膜を用いることができる。
次いで、図１７に示す工程では、図１６に示すレジスト膜８１の上面よりも上方に形成された部分の金属層８４及びめっき膜４９を除去すると共に、図１６に示すレジスト膜８２の下面よりも下方に形成された部分の金属層８５及びめっき膜６５を除去する（金属層及びめっき膜除去工程）。これにより、不要な部分の金属層８４，８５及びめっき膜４９，６５が除去される。不要な部分の金属層８４，８５及びめっき膜４９，６５の除去には、例えば、ＣＭＰ（Chemical Mechanical Polishing）法やブラスト法を用いることができる。
次いで、図１８に示す工程では、図１７に示すレジスト膜８１，８２を除去する（レジスト膜除去工程）。次いで、図１９に示す工程では、エッチングにより、保護金属層４７，６３に覆われていない不要な部分の密着層２０，３１を除去する（密着層除去工程）。具体的には、例えば、ウエットエッチングにより、不要な部分の密着層２０，３１を除去する。ウエットエッチングに用いるエッチング液としては、例えば、硫酸系エッチング液（具体的には、例えば、硫酸と過酸化水素水との混合液）を用いることができる。このとき、先に説明したように、シード層４８を介して、配線２２，２３を構成する部分のめっき膜４９の側壁に形成された保護金属層４７がエッチングストッパー層として機能するため、密着層除去工程後に形成される配線２２，２３の幅を略所定の配線幅（具体的には、設計上の配線２２，２３の幅）にすることができる。また、シード層６４を介して、外部接続用パッド３３を構成する部分のめっき膜６５の側壁に形成された保護金属層６３がエッチングストッパー層として機能するため、密着層除去工程後に形成される外部接続用パッド３３の幅を略所定の幅（具体的には、設計上の外部接続用パッド３３の幅）にすることができる。
次いで、図２０に示す工程では、絶縁層１８の上面１８Ａに、パッド部５１の上面を露出する開口部５３を有したソルダーレジスト層２４を形成すると共に、絶縁層２９の下面２９Ａに、外部接続用パッド３３の下面を露出する開口部６７を有したソルダーレジスト層３５を形成する。
次いで、図２１に示す工程では、開口部５３から露出された部分のパッド部５１の上面に拡散防止膜２６を形成すると共に、開口部６７から露出された部分の外部接続用パッド３３の下面に拡散防止膜３６を形成する。具体的には、拡散防止膜２６は、例えば、電解めっき法により、開口部５３から露出された部分のパッド部５１の上面にＮｉ層５５（例えば、厚さ３μｍ〜５μｍ）と、Ａｕ層５６（例えば、厚さ０．１μｍ）とを順次積層させることで形成する。また、拡散防止膜３６は、例えば、電解めっき法により、開口部６７から露出された部分の外部接続用パッド３３の下面にＮｉ層７１（例えば、厚さ３μｍ〜５μｍ）と、Ａｕ層７２（例えば、厚さ０．１μｍ）とを順次積層させることで形成する。これにより、第１の実施の形態の配線基板１０が製造される。
本実施の形態の配線基板の製造方法によれば、開口部４２が形成された絶縁層１８の上面１８Ａと、開口部４２を構成する部分の絶縁層１８の面及びパッド１７の上面とを覆うように密着層２０を形成し、次いで、密着層２０の上面に、配線２２，２３の形成領域に対応する部分の密着層２０の上面を露出する配線形成用開口部８１Ａ，８１Ｂを有したレジスト膜８１を形成し、その後、レジスト膜８１の上面と、配線形成用開口部８１Ａ，８１Ｂを構成する部分のレジスト膜８１の側面及び密着層２０の上面とを覆うように、密着層２０よりもエッチングされにくい保護金属層４７を形成し、続いて、保護金属層４７を覆うシード層４８を形成し、次いで、シード層４８を給電層とする電解めっき法により、開口部４２及び配線形成用開口部８１Ａ，８１Ｂをめっき膜で充填し、その後、レジスト膜８１の上面よりも上方に形成された部分の不要な保護金属層４７、シード層４８、及びめっき膜４９を除去し、次いで、レジスト膜８１を除去し、その後、保護金属層４７に覆われていない部分の不要な密着層２０をエッチングにより除去することにより、シード層４８を介して、配線２２，２３を構成する部分のめっき膜４９の側壁に形成された保護金属層４７がエッチングストッパー層として機能するため、密着層除去工程後に形成される配線２２，２３の幅を略所定の配線幅（具体的には、設計上の配線２２，２３の幅）にすることができる。
なお、本実施の形態では、配線基板１０として、コア基板１５の両面１５Ａ，１５Ｂにそれぞれ１層の絶縁層１８，２９を備えたコア付きビルドアップ基板を例に挙げて説明したが、本実施の形態の配線基板の製造方法は、コア基板１５の両面１５Ａ，１５Ｂに配置された複数の絶縁層に複数のビア及び配線を備えたコア付きビルドアップ基板にも適用可能である。
また、本実施の形態では、配線基板１０としてコア付きビルドアップ基板を例に挙げて説明したが、本実施の形態の配線基板の製造方法は、コア基板１５を備えていないコアレス基板にも適用可能である。
さらに、保護金属層４７，６３がシード層としての機能を有する材料により構成されている場合、シード層４８，６４は設けなくてもよい。
また、本実施の形態では、ビア３２及び外部接続用パッド３３の側壁に対応する部分に、保護金属層６３を設けた場合を例に挙げて説明したが、保護金属層６３は必要に応じて設ければよい。
（第２の実施の形態）
図２２は、本発明の第２の実施の形態に係る配線基板の断面図である。図２２において、第１の実施の形態の配線基板１０と同一構成部分には同一符号を付す。
図２２を参照するに、第２の実施の形態の配線基板９０は、第１の実施の形態の配線基板１０に設けられた密着層２０，３１を構成要素から除くと共に、保護金属層４７の代わりに密着層９１を設け、保護金属層６３の代わりに密着層９２を設けた以外は配線基板１０と同様に構成される。
密着層９１，９２としては、例えば、ＮｉＣｕ合金層や、Ｎｉ，Ｔｉ，Ｔａ，Ｗ，Ｖよりなる金属層や、Ｎｉ，Ｔｉ，Ｔａ，Ｗ，Ｖを含んだ合金層等を用いることができる。密着層９１，９２としてＮｉＣｕ合金層を用いる場合、密着層９１，９２の厚さは、例えば、３０ｎｍ〜１００ｎｍとすることができる。また、密着層９１，９２としてＮｉＣｕ合金層を用いる場合、密着層９１，９２を構成するＮｉＣｕ合金に含まれるＮｉの含有率は、例えば、２５重量％〜３３重量％とすることができる。
図２３〜図２８は、本発明の第２の実施の形態に係る配線基板の製造工程を示す図である。図２３〜２８において、第２の実施の形態の配線基板９０と同一構成部分には同一符号を付す。
図２３〜図２８を参照して、第２の実施の形態の配線基板９０の製造方法について説明する。始めに、第１の実施の形態で説明した図１１〜図１２に示す工程（パッド形成工程を含む工程）と同様な処理を行って、図１２に示す構造体を形成する。
次いで、図２３に示す工程では、絶縁層１８の上面１８Ａに配線形成用開口部８１Ａ，８１Ｂを有したレジスト膜８１を形成すると共に、絶縁層２９の下面２９Ａに、開口部８２Ａを有したレジスト膜８２を形成する（レジスト膜形成工程）。
次いで、図２４に示す工程では、レジスト膜８１の上面と、配線形成用開口部８１Ａ，８１Ｂを構成する部分のレジスト膜８１の側面及び絶縁層１８の上面１８Ａと、開口部４２を構成する部分の絶縁層１８の面及びパッド１７の上面とを覆うように密着層９１を形成すると共に、レジスト膜８２の下面と、開口部８２Ａを構成する部分のレジスト膜８２の側面及び絶縁層２９の下面２９Ａと、開口部６１を構成する部分の絶縁層２９の面及びパッド部５８の下面とを覆うように密着層９２を形成する（密着層形成工程）。
密着層９１，９２は、例えば、スパッタ法により形成することができる。密着層９１，９２としては、例えば、ＮｉＣｕ合金層や、Ｎｉ，Ｔｉ，Ｔａ，Ｗ，Ｖよりなる金属層や、Ｎｉ，Ｔｉ，Ｔａ，Ｗ，Ｖを含んだ合金層等を用いることができる。密着層９１，９２としてＮｉＣｕ合金層を用いる場合、密着層９１，９２の厚さは、例えば、３０ｎｍ〜１００ｎｍとすることができる。また、密着層９１，９２としてＮｉＣｕ合金層を用いる場合、密着層９１，９２を構成するＮｉＣｕ合金に含まれるＮｉの含有率は、例えば、２５重量％〜３３重量％とすることができる。
次いで、密着層９１を覆うシード層４８と、密着層９２を覆うシード層６４とを形成する（シード層形成工程）。これにより、シード層４８及び密着層９１を備えた金属層９５と、シード層６４及び密着層９２を備えた金属層９６とが形成される（金属層形成工程）。シード層４８，６４は、例えば、スパッタ法により形成することができる。シード層４８，６４としては、例えば、Ｃｕ層を用いることができる。シード層４８，６４としてＣｕ層を用いた場合、シード層４８，６４の厚さは、例えば、３００ｎｍ〜５００ｎｍとすることができる。
次いで、図２５に示す工程では、シード層４８を給電層とする電解めっき法により、開口部４２及び配線形成用開口部８１Ａ，８１Ｂを充填するめっき膜４９を形成すると共に、シード層６４を給電層とする電解めっき法により、開口部６１，８２Ａを充填するめっき膜６５を形成する（めっき膜形成工程）。これにより、ビア２１，ビア３２が形成される（ビア形成工程）。めっき膜４９，６５としては、例えば、Ｃｕめっき膜を用いることができる。
次いで、図２６に示す工程では、図２５に示すレジスト膜８１の上面よりも上方に形成された不要な部分の金属層９５及びめっき膜４９を除去すると共に、図２５に示すレジスト膜８２の下面よりも下方に形成された不要な部分の金属層９６及びめっき膜６５を除去して、配線２２，２３及び外部接続用パッド３３を形成する（配線形成工程）。
このように、エッチング法を用いることなく、配線２２，２３を形成することにより、配線２２，２３の側壁がエッチングされることがなくなるため、配線２２，２３の幅を略所定の配線幅（具体的には、設計上の配線２２，２３の幅）にすることができる。不要な部分の金属層９５，９６及びめっき膜４９，６５の除去には、例えば、ＣＭＰ（Chemical Mechanical Polishing）法やブラスト法を用いることができる。
次いで、図２７に示す工程では、図２６に示すレジスト膜８１，８２を除去する（レジスト膜除去工程）。次いで、図２８に示す工程では、第１の実施の形態で説明した図２０及び図２１に示す工程と同様な処理を行うことにより、ソルダーレジスト層２４，３５及び拡散防止膜２６，３６を形成する。これにより、第２の実施の形態の配線基板９０が製造される。
本実施の形態の配線基板の製造方法によれば、開口部４２が形成された絶縁層１８の上面１８Ａに、配線２２，２３の形成領域に対応する配線形成用開口部８１Ａ，８１Ｂを有したレジスト膜８１を形成し、次いで、レジスト膜８１の上面と、配線形成用開口部８１Ａ，８１Ｂを構成する部分のレジスト膜８１の側面及び絶縁層１８の上面１８Ａと、開口部４２を構成する部分の絶縁層１８の面及びパッド１７の上面とを覆うように密着層９１を形成し、次いで、密着層９１を覆うシード層４８を形成し、その後、シード層４８を給電層とする電解めっき法により、開口部４２及び配線形成用開口部８１Ａ，８１Ｂをめっき膜で充填し、その後、レジスト膜８１の上面よりも上方に形成された不要な部分の密着層９１、シード層４８、及びめっき膜４９を除去することで、エッチング法を用いることなく、配線２２，２３を形成することが可能となるため、配線２２，２３の幅を略所定の配線幅（具体的には、設計上の配線２２，２３の幅）にすることができる。
なお、本実施の形態では、配線基板９０として、コア基板１５の両面１５Ａ，１５Ｂにそれぞれ１層の絶縁層１８，２９を備えたコア付きビルドアップ基板を例に挙げて説明したが、本実施の形態の配線基板の製造方法は、コア基板１５の両面１５Ａ，１５Ｂに配置された複数の絶縁層に複数のビア及び配線を備えたコア付きビルドアップ基板にも適用可能である。
また、本実施の形態では、配線基板９０としてコア付きビルドアップ基板を例に挙げて説明したが、本実施の形態の配線基板の製造方法は、コア基板１５を備えていないコアレス基板にも適用可能である。
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
本発明は、絶縁層上に形成された配線を備えた配線基板及びその製造方法に適用できる。
従来の配線基板の断面図である。 従来の配線基板の製造工程を示す図（その１）である。 従来の配線基板の製造工程を示す図（その２）である。 従来の配線基板の製造工程を示す図（その３）である。 従来の配線基板の製造工程を示す図（その４）である。 従来の配線基板の製造工程を示す図（その５）である。 従来の配線基板の製造工程を示す図（その６）である。 従来の配線基板の製造工程を示す図（その７）である。 従来の配線基板の製造方法の問題点を説明するための図である。 本発明の第１の実施の形態に係る配線基板の断面図である。 本発明の第１の実施の形態に係る配線基板の製造工程を示す図（その１）である。 本発明の第１の実施の形態に係る配線基板の製造工程を示す図（その２）である。 本発明の第１の実施の形態に係る配線基板の製造工程を示す図（その３）である。 本発明の第１の実施の形態に係る配線基板の製造工程を示す図（その４）である。 本発明の第１の実施の形態に係る配線基板の製造工程を示す図（その５）である。 本発明の第１の実施の形態に係る配線基板の製造工程を示す図（その６）である。 本発明の第１の実施の形態に係る配線基板の製造工程を示す図（その７）である。 本発明の第１の実施の形態に係る配線基板の製造工程を示す図（その８）である。 本発明の第１の実施の形態に係る配線基板の製造工程を示す図（その９）である。 本発明の第１の実施の形態に係る配線基板の製造工程を示す図（その１０）である。 本発明の第１の実施の形態に係る配線基板の製造工程を示す図（その１１）である。 本発明の第２の実施の形態に係る配線基板の断面図である。 本発明の第２の実施の形態に係る配線基板の製造工程を示す図（その１）である。 本発明の第２の実施の形態に係る配線基板の製造工程を示す図（その２）である。 本発明の第２の実施の形態に係る配線基板の製造工程を示す図（その３）である。 本発明の第２の実施の形態に係る配線基板の製造工程を示す図（その４）である。 本発明の第２の実施の形態に係る配線基板の製造工程を示す図（その５）である。 本発明の第２の実施の形態に係る配線基板の製造工程を示す図（その６）である。
符号の説明
１０，９０ 配線基板
１１ 半導体素子
１２ 電極パッド
１３ バンプ
１５ コア基板
１５Ａ，１８Ａ 上面
１５Ｂ，２９Ａ 下面
１６ 貫通電極
１７ パッド
１８，２９ 絶縁層
２０，３１，９１，９２ 密着層
２１，３２ ビア
２２，２３ 配線
２８ 配線パターン
２４，３５ ソルダーレジスト層
２６，３６ 拡散防止膜
３３ 外部接続用パッド
４１ 貫通孔
４２，５３，６１，６７，８２Ａ 開口部
４７，６３ 保護金属層
４８，６４ シード層
４９，６５ めっき膜
５１，５８ パッド部
５５，７１ Ｎｉ層
５６，７２ Ａｕ層
８１Ａ，８１Ｂ 配線形成用開口部
８４，８５，９５，９６ 金属層

Claims (5)

  1. 絶縁層と、前記絶縁層の上面に形成された配線と、を備えた配線基板の製造方法であって、
    前記絶縁層の上面を覆う密着層を形成する密着層形成工程と、
    前記密着層の上面に、前記配線の形成領域に対応する部分の前記密着層の上面を露出する配線形成用開口部を有したレジスト膜を形成するレジスト膜形成工程と、
    前記レジスト膜の上面と、前記配線形成用開口部を構成する前記レジスト膜の側面及び前記密着層の上面とを覆うように、前記密着層よりもエッチングされにくい金属層を形成する金属層形成工程と、
    前記金属層を給電層とする電解めっき法により、前記配線形成用開口部をめっき膜で充填するめっき膜形成工程と、
    前記レジスト膜の上面よりも上方に形成された部分の前記金属層及び前記めっき膜を除去する金属層及びめっき膜除去工程と、
    前記金属層及びめっき膜除去工程後に、前記レジスト膜を除去するレジスト膜除去工程と、
    前記レジスト膜除去工程後に、前記金属層に覆われていない不要な部分の前記密着層をエッチングにより除去する密着層除去工程と、を含むことを特徴とする配線基板の製造方法。
  2. 前記金属層は、前記密着層よりもエッチングされにくい保護金属層と、前記給電層となるシード層とが積層された構成とされており、
    前記金属層形成工程は、シード層を形成するシード層形成工程と、
    前記シード層と前記レジスト膜及び前記密着層との間に、前記保護金属層を形成する保護金属層形成工程と、を含むことを特徴とする請求項１記載の配線基板の製造方法。
  3. 前記保護金属層形成工程では、前記密着層を除去後に、前記めっき膜の側壁に前記保護金属層が残るような厚さとなるように、前記保護金属層を形成することを特徴とする請求項２記載の配線基板の製造方法。
  4. 前記密着層及び前記保護金属層の材料は、Ｎｉ−Ｃｕ合金であり、
    前記保護金属層を構成するＮｉ−Ｃｕ合金は、前記密着層を構成するＮｉ−Ｃｕ合金よりもＮｉの含有率が高いことを特徴とする請求項２又は３記載の配線基板の製造方法。
  5. 前記配線の下方に位置する部分の前記絶縁層にパッドを形成するパッド形成工程と、
    前記配線と前記パッドとの間に位置する部分の前記絶縁層に、前記配線及び前記パッドと接続されるビアを形成するビア形成工程と、をさらに設けたことを特徴とする請求項１ないし４のうち、いずれか一項記載の配線基板の製造方法。
JP2008019261A 2008-01-30 2008-01-30 配線基板の製造方法 Expired - Fee Related JP5113544B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2008019261A JP5113544B2 (ja) 2008-01-30 2008-01-30 配線基板の製造方法
US12/324,916 US8066862B2 (en) 2008-01-30 2008-11-28 Manufacturing method of wiring board

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008019261A JP5113544B2 (ja) 2008-01-30 2008-01-30 配線基板の製造方法

Publications (3)

Publication Number Publication Date
JP2009182118A JP2009182118A (ja) 2009-08-13
JP2009182118A5 JP2009182118A5 (ja) 2011-01-13
JP5113544B2 true JP5113544B2 (ja) 2013-01-09

Family

ID=40898113

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008019261A Expired - Fee Related JP5113544B2 (ja) 2008-01-30 2008-01-30 配線基板の製造方法

Country Status (2)

Country Link
US (1) US8066862B2 (ja)
JP (1) JP5113544B2 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5436995B2 (ja) * 2009-09-14 2014-03-05 新光電気工業株式会社 配線基板及びその製造方法
EP2709160B1 (en) * 2012-09-14 2016-03-30 ATOTECH Deutschland GmbH Method for metallization of solar cell substrates
CN103717010A (zh) * 2012-10-08 2014-04-09 苏州卓融水处理科技有限公司 一种增强无核封装基板种子层附着力的处理方法
TWI528517B (zh) * 2013-03-26 2016-04-01 威盛電子股份有限公司 線路基板、半導體封裝結構及線路基板製程
JP2016076533A (ja) * 2014-10-03 2016-05-12 イビデン株式会社 バンプ付きプリント配線板およびその製造方法
JP2017152536A (ja) * 2016-02-24 2017-08-31 イビデン株式会社 プリント配線板及びその製造方法
KR20220028310A (ko) * 2020-08-28 2022-03-08 삼성전자주식회사 배선 구조체, 이의 제조 방법 및 배선 구조체를 포함하는 반도체 패키지

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4282777B2 (ja) 1996-10-16 2009-06-24 株式会社トッパンＮｅｃサーキットソリューションズ 半導体装置用基板及び半導体装置の製造方法
US6642136B1 (en) * 2001-09-17 2003-11-04 Megic Corporation Method of making a low fabrication cost, high performance, high reliability chip scale package
JP4356215B2 (ja) * 1999-11-10 2009-11-04 凸版印刷株式会社 フレクシャ及びその製造方法ならびにそれに用いるフレクシャ用基板
JP2002314228A (ja) * 2001-04-19 2002-10-25 Toppan Printing Co Ltd 配線回路基板およびその製造方法
US6815709B2 (en) * 2001-05-23 2004-11-09 International Business Machines Corporation Structure having flush circuitry features and method of making
JPWO2003032701A1 (ja) * 2001-09-28 2005-01-27 富士通株式会社 多層配線基板の製造方法およびこれにより製造される多層配線基板
JP2003218516A (ja) * 2002-01-23 2003-07-31 Shinko Electric Ind Co Ltd 配線基板の製造方法
CN1291069C (zh) * 2003-05-31 2006-12-20 香港科技大学 微细间距倒装焊凸点电镀制备方法
TWI251920B (en) * 2003-10-17 2006-03-21 Phoenix Prec Technology Corp Circuit barrier structure of semiconductor package substrate and method for fabricating the same
JP2006049804A (ja) * 2004-07-07 2006-02-16 Shinko Electric Ind Co Ltd 配線基板の製造方法
JP2006093663A (ja) * 2004-07-29 2006-04-06 Rohm & Haas Electronic Materials Llc 誘電体構造
TWI261329B (en) * 2005-03-09 2006-09-01 Phoenix Prec Technology Corp Conductive bump structure of circuit board and method for fabricating the same
US20070158199A1 (en) * 2005-12-30 2007-07-12 Haight Scott M Method to modulate the surface roughness of a plated deposit and create fine-grained flat bumps

Also Published As

Publication number Publication date
US8066862B2 (en) 2011-11-29
US20090188806A1 (en) 2009-07-30
JP2009182118A (ja) 2009-08-13

Similar Documents

Publication Publication Date Title
US9024207B2 (en) Method of manufacturing a wiring board having pads highly resistant to peeling
JP5602584B2 (ja) 配線基板及びその製造方法
JP5113544B2 (ja) 配線基板の製造方法
JP2008300507A (ja) 配線基板とその製造方法
JP2006032947A (ja) 高密度基板の製造方法
US9545016B2 (en) Wiring substrate and method for manufacturing wiring substrate
JP2010157718A (ja) プリント配線板及びプリント配線板の製造方法
JP2012094734A5 (ja)
JP6840935B2 (ja) 配線回路基板の製造方法
JP2006278551A (ja) 半導体装置及びその製造方法
JP6186780B2 (ja) 半導体装置およびその製造方法
JP2006019591A (ja) 配線基板の製造方法および配線基板
JP4203537B2 (ja) 配線基板の製造方法、及び配線基板
KR100908986B1 (ko) 코어리스 패키지 기판 및 제조 방법
JP2009188324A (ja) 配線基板及びその製造方法
JP5315447B2 (ja) 配線基板及びその製造方法
JP3874669B2 (ja) 配線基板の製造方法
JP5419583B2 (ja) 配線基板の製造方法
JP2005093979A (ja) 配線基板の製造方法、及び配線基板
JP5436995B2 (ja) 配線基板及びその製造方法
JP2010067888A (ja) 配線基板及びその製造方法
JP5958275B2 (ja) プリント基板の製造方法
JP5154963B2 (ja) 配線基板の製造方法
JP2010040625A (ja) 配線基板及びその製造方法
JP2009016869A (ja) 電子装置の製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101124

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20101124

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120214

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120228

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120412

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20121002

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121012

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151019

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 5113544

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees