JP6186780B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置とその製造方法に関する。
近年、電子機器に対する小型化、高性能化等の要求に伴い、半導体チップの微細化、多端子化、半導体チップを搭載する回路基板の微細化、多層化が進められている。また、回路基板上の電子部品の実装密度も高くなっている。半導体チップの端子数の増大や、端子間ピッチの低減は、回路基板やパッケージに用いられる再配線の微細化への要求につながる。そのため、再配線の微細化技術が注目されている。
回路基板として、たとえばパッケージ基板、ウエハレベルパッケージ（ＷＬＰ）、シリコンインタポーザ等、種々のものが知られている。シリコンインタポーザを介して複数のチップをパッケージ基板に接続する構造では、シリコンインタポーザで使用される再配線、すなわちチップ間（chip-to-chip）配線の微細化が進んでいる。配線の作製も、従来のセミアディティブ法に替えてダマシン法が採用されてきている。
一般に、パッケージ基板に用いられるビルドアップ基板の再配線やウエハレベルパッケージの再配線は、セミアディティブ法で作成されている。しかし、セミアディティブ法はＣｕシード層やＴｉ密着層（バリアメタル）のエッチングの配線幅や密着強度の制御が難しい。そのため、ライン幅およびスペース幅がともに５μｍ以下の微細配線の作製には、ダマシンプロセスが好ましい。
図１（Ａ）に示すように、ダマシンプロセスでは、絶縁膜１０１にトレンチを形成した後、スパッタ法でＣｕ／Ｔｉ膜を成膜する。Ｔｉをバリアメタル１０３、Ｃｕをシードとして、トレンチ内をＣｕ（電解めっき）層１０４で埋め込み、余剰のＣｕめっき部分をＣＭＰで除去する。次に露出したバリアメタル１０３をＣＭＰやウェットエッチングで除去して配線部分を形成する（たとえば、特許文献１および２参照）。
ＣＭＰ後の配線上にはバリアが存在しないため、通常はＣｏ、Ｎｉ等でキャップバリア層としてメタルキャップ１０６を形成する。その後、絶縁膜１０２で埋め込む。
特開２０００−２６０７６９号公報 特開２００７−７３９７４号公報 特開２０１２−９８０４号公報
しかし、メタルキャップ１０６を無電解めっきで成膜する場合、メタルキャップ１０６の金属材料はＴｉ等のバリアメタル１０３上に析出しない。そのため、Ｃｕ層１０４、バリアメタル１０３、およびメタルキャップ１０６間の界面Ａは弱く、Ｃｕの拡散によって製品の信頼性、耐性が低下する。
そこで、埋め込み配線のＣｕ拡散を抑制した半導体装置とその製造方法の提供を課題とする。
第１の態様では、半導体装置は、
絶縁膜に形成された配線溝を充填する銅（Ｃｕ）配線と、
前記絶縁膜上で、前記銅（Ｃｕ）配線の境界領域に位置し、配線溝形成用のメタルマスクの材料で形成されている金属膜と、
前記銅（Ｃｕ）配線と前記配線溝の内壁の間に挿入され、かつ前記金属膜の上面を覆うバリアメタルと、
前記銅（Ｃｕ）配線の上面と前記金属膜上の前記バリアメタルの上面を覆う第１メタルキャップと、
前記第１メタルキャップ、前記バリアメタル、および前記金属膜を連続して覆う第２メタルキャップと、
を有する。
第２の態様では、半導体装置の製造方法は、
絶縁膜上にメタルマスクを形成し、
前記メタルマスクを用いて前記絶縁膜に配線溝を形成し、
前記配線溝の内壁および前記メタルマスク上にバリアメタルを形成し、
前記配線溝内に、前記バリアメタルを介して銅（Ｃｕ）配線を形成し、
無電解めっきにより、前記銅（Ｃｕ）配線上に第１メタルキャップを前記バリアメタル上にオーバーフローさせて形成し、
前記第１メタルキャップをマスクにして、前記絶縁膜上の前記バリアメタルと前記メタルマスクを除去し、前記第１メタルキャップの下方に前記バリアメタルの一部と前記メタルマスクの一部を残し、
無電解めっきにより、前記第１メタルキャップ上に第２メタルキャップをオーバーフローさせて形成し、前記第２メタルキャップで、前記第１メタルキャップ、前記バリアメタルの一部、および前記メタルマスクの一部を連続して被覆する
ことを特徴とする。
埋め込み配線を有する半導体装置でＣｕの拡散が抑制され、装置の信頼性、耐性が向上する。
ダマシンプロセスで生じる問題点を説明するための図である。 実施形態の配線構造を示す図である。 実施形態の配線形成工程を示す図である。 実施形態の配線形成工程を示す図である。 実施形態の構成および方法が適用される半導体装置の概略構成図である。 配線の信頼性評価の手法を示す図である。 実施形態の配線構造の効果を示す図である。 半導体装置の製造工程図である。 半導体装置の製造工程図である。 半導体装置の製造工程図である。 半導体装置の製造工程図である。 半導体装置の製造工程図である。 半導体装置の製造工程図である。 半導体装置の製造工程図である。 半導体装置の製造工程図である。 半導体装置の製造工程図である。
上述したように、図１（Ａ）の配線構造では、バリアメタル１０３、Ｃｕ層１０４、およびメタルキャップ１０６の界面ＡからＣｕが拡散してしまう。そこで、図１（Ｂ）に示すように、絶縁膜１０１上にバリアメタル１１３の一部を残し、メタルキャップ１１６をＣｕ層１０４からバリアメタル１１３上にオーバーフローさせて形成することが考えられる。
しかし、無電解めっきで成膜するメタルキャップ１１６は、Ｔｉ等のバリアメタル１１３上に析出しないため、絶縁膜１０１上のバリアメタル１１３とメタルキャップ１１６の間の界面Ｂは弱い。この構成では、Ｃｕの拡散を十分に防止することはできない。
図２は、実施形態の配線構造２８の概略図である。実施形態の配線構造２８は、図１（Ｂ）のような界面Ｂの弱さを補強する。
配線構造２８は、絶縁膜２１に形成されたトレンチ（配線溝）３４内に充填されたＣｕ配線層２４を有する。絶縁膜２１上に、トレンチ３４の境界領域Ｃに金属膜２５が配置されている。トレンチ３４の内壁とＣｕ配線層２４の間に挿入されるバリアメタル２３は、トレンチ３４の上端で外側に拡がり、金属膜２５の表面を覆う。
Ｃｕ配線層２４とバリアメタル２３の表面を覆って第１メタルキャップ２６が配置される。また、第１メタルキャップ２６と、バリアメタル２３の端面と、金属膜２５の端面を連続して覆う第２メタルキャップ２７が配置される。
絶縁膜２１上の金属膜２５は、絶縁膜２１にトレンチ３４を形成するときに用いたメタルマスクの残部である。この金属膜２５は、第２メタルキャップ２７とともに、バリアメタル２３と第１メタルキャップ２６の界面を補強する。この意味で、金属膜２５を便宜上「アシストメタル２５」と称する。
一般に、無電解めっきで第１メタルキャップ２６を形成する場合、第１メタルキャップ２６の金属材料はＣｕ配線層２４上にだけ析出し、バリアメタル２３上には析出しない。そこで、第１メタルキャップ２６、バリアメタル２３の端面およびアシストメタル２５の端面の全体を連続して覆う第２メタルキャップ２７を設けて、バリアメタル２３と第１メタルキャップ２６の界面を補強する。
第２メタルキャップ２７は、第１メタルキャップ２６上とアシストメタル２５上に析出する。第２メタルキャップ２７とアシストメタル２５で、第１メタルキャップ２６とバリアメタル２３の全体を挟み込むことで、ＣｕがＣｕ配線層２４から拡散することを防止する。
アシストメタル２５の材料は、第２メタルキャップ２７が析出し、かつトレンチ３４の形成時にメタルマスクとして用いることのできる材料である。たとえば、Ｃｏ、Ｎｉ、Ｃｒ、Ｆｅ、Ｐｔ、Ａｕ等が用いられる。
バリアメタル２３は、低抵抗で、かつ絶縁膜２１に対するＣｕの密着性を高めることのできる材料であり、Ｔｉ，Ｔａ、Ｗ、ＴｉＮ，ＴａＮ，ＷＮ，これらの合金等を用いる。バリアメタル２３とアシストメタル２５は、異なる材料とする。
第１メタルキャップ２６は、Ｃｕ配線層２４の上面から絶縁膜２２へのＣｕの拡散を防止するための膜である。第１メタルキャップ２６は、Ｃｕ配線層２４と絶縁膜２２の双方に対して良好な密着性を有する低抵抗の膜である。たとえば、Ｃｏ、Ｎｉ、ＷＰ、ＮｉＰ、ＮｉＷＰ、ＣｏＷＰなどを用いる。
第２メタルキャップ２７は、第１メタルキャップ２６の材料と同じであっても、異なってもよい。第２メタルキャップ２７として、第１メタルキャップ２６に用いる材料の他、Ａｕを用いることができる。
このような構成により、ダマシンプロセスで形成されるＣｕ配線層２４のＣｕ拡散が抑制され、デバイスの信頼性、耐性が向上する。
図３および図４は、図２の配線構造２８の製造工程図である。
まず、図３（Ａ）で、絶縁膜２１上にメタルマスク用の金属膜３１を形成する。絶縁膜２１上に、スパッタ法により厚さ３０〜７０ｎｍのＣｒ膜３１を形成する。この例では、厚さ５０ｎｍのＣｒ膜３１を形成する。
図３（Ｂ）で、金属膜３１上にフォトレジスト３２を２μｍの厚さに塗布し、所定の開口３３の形状にパターニングする。この例では、ライン幅が１μｍの配線溝の形状に対応する開口３３を形成する。フォトレジスト３２をマスクとして、金属膜３１をエッチングする。エッチングは、ＣＦ4、ＣＨＦ3、Ｏ2、ＳＦ6、Ｃｌ2の単ガス若しくは混合ガスを用いたドライエッチングのほか、イオンミリング、ウェットエッチングなどを採用することができる。図３の例では、ドライエッチングを行う。
図３（Ｃ）で、金属膜３１のエッチング後に、フォトレジスト３２を除去する。有機溶剤として、アセトンやＮＭＰを用いる。その後、金属膜３１をメタルマスクとして用いて絶縁膜２１をエッチングし、深さ１μｍのトレンチ（配線溝）３４を形成する。絶縁膜２１のエッチングは、ＣＦ4やＯ2の単ガス若しくは混合ガスを使用する。
図３（Ｄ）で、トレンチ３４の内壁と絶縁膜２１の表面を含む全面に、厚さ２０〜３０ｎｍのバリアメタル２３と、厚さ８０〜１５０ｎｍのＣｕシード層３５をスパッタ法により形成する。バリアメタル２３の材料として、金属膜３１（メタルマスク）の材料と異なる材料を選択する。図３の例では、厚さ３０ｎｍのＴｉ膜２３上に、厚さ１００ｎｍのＣｕシード層３５を形成する。
図３（Ｅ）で、硫酸酸性の電解銅めっき液を用いて、Ｃｕ層３６を３μｍ程度に成膜してトレンチ３４を埋め込む。
図３（Ｆ）で、ＣＭＰにより余剰のＣｕ層３６を除去して、バリアメタル２３を露出させる。これにより、トレンチ３４内にＣｕ配線層２４が形成される。
図４（Ａ）で、Ｃｕ配線層２４上に、無電解めっきにて、厚さ５０〜１５０ｎｍの第１メタルキャップ２６を形成する。第１メタルキャップ２６として、ＣｏＷＰ、ＣｏＰ、ＮｉＰ、ＮｉＷＰなどを用いる。第1メタルキャップ２６はＣｕ配線層２４の上面を覆い、かつバリアメタル２３上にオーバーフローするように成長する。この例では、厚さ１５０ｎｍのＮｉ膜を第１メタルキャップ２６とする。
図４（Ｂ）で、第１メタルキャップ２６をマスクとして、バリアメタル２３をエッチングする。このときのエッチングは、ＣＦ4単ガスあるいはＯ2の混合ガスを用いたドライエッチング、または、フッ化アンモニウム等を用いたウェットエッチングである。エッチングにより、第１メタルキャップ２６の直下に位置するバリアメタル２３だけが残る。
図４（Ｃ）で、第１メタルキャップ２６及びバリアメタル２３をマスクとして、金属膜（メタルマスク）３１をエッチング除去する。この例では、金属膜３１はＣｒ膜であるため、硝酸第２セリウムアンモニウムを含むエッチング液を用いてウェットエッチングを行う。これにより、絶縁膜２１上の金属膜３１は除去され、トレンチ３４の輪郭に沿って、第1メタルキャップ２６およびバリアメタル２３と、絶縁膜２１との間に位置する金属膜３１だけが残る。この残部がアシストメタル２５となる。
図４（Ｄ）で、ＣｏＷＰ，ＣｏＰ、ＮｉＰ、ＮｉＷＰ，Ａｕ、Ｃｏ、Ｎｉ等を用いて、第２メタルキャップ２７を形成する。第２メタルキャップ２７は、第1メタルキャップ２６、バリアメタル２３、アシストメタル３５の全体を覆って、厚さ４０〜１００ｎｍで成膜する。これにより配線構造２８が完成する。その後、全面に絶縁膜２２を形成する。
この構成によると、Ｃｕ配線２４と絶縁膜２１の境界領域Ｃで、第1メタルキャップ２６とバリアメタル２３の界面を、第２メタルキャップ２７とアシストメタル２５で挟み込む。Ｃｕ配線２４から絶縁膜２１あるいは絶縁膜２２へＣｕが拡散することを十分に防止することができる。
図５は、図２の配線構造２８が適用される半導体装置１の概略構成図である。半導体装置１は、パッケージ基板２と、インタポーザ等の中継基板１０と、中継基板１０上に配置される複数の半導体チップ３ａ、３ｂを有する。中継基板１０は、外部端子５によってパッケージ基板２と電気的に接続される。半導体チップ３ａ、３ｂは、マイクロバンプ等の外部電極４によって、中継基板１０の電極パッド１４に接続される。
図２に示した配線構造２８は、中継基板１０の再配線１２ａ、１２ｂに適用することができる。再配線１２ａ、１２ｂは、半導体チップ３ａと３ｂの間を接続する。また、半導体チップ３ａ、３ｂを、シリコン基板５１に形成された貫通ビア５２に接続する再配線（図示は省略）に適用することができる。図２の構成と、図３−４の手法を用いることにより、再配線１２ａ、１２ｂがダマシン法で高密度に形成される場合でも、Ｃｕ拡散を抑制し信頼性、耐性を維持することができる。
実施形態の構成と方法は、半導体チップ３ａ、３ｂの内部で回路ブロック間を接続するグローバル配線（不図示）の形成にも適用可能である。この場合も、配線の信頼性を向上して、低抵抗かつ高速のグローバル配線を実現することができる。また、中継基板１０のシリコン基板５１上の多層配線を構成する各層の配線にも、適用することができる。
図６は、実施形態の配線構造２８の信頼性評価を行なうための測定モデルを示す。サンプルとして、図３−４の方法に従って、絶縁膜４１にＣｕ配線４２を形成し、電気特性評価用のビアコンタクト４５と電極パッド４４を形成する。Ｃｕ配線４２は、図６（Ｂ）に示すように、相互にかみ合う一組の櫛歯配線４２ａ、４２ｂとする。
比較例として、同じ形状で図１（Ａ）の配線構造を有するサンプル（配線構造１）と、図１（Ｂ）の配線構成を有するサンプル（配線構造２）を作製する。３種類のサンプルを２０個ずつ作製する。すべてのサンプルで、Ｃｕ配線２４の厚さｔ１は１μｍ、長さＬ1は１０００μｍ、ビアコンタクト４５の高さｈ１は５μｍ、電極パッド４４の厚さｔ２は５μｍ、電極パッド２５から絶縁膜２２の表面までの厚さｄ１は５μｍである。ビアコンタクト４５の直径は１μｍ、電極パッド２５の直径は９０μｍである。
実施形態のサンプルでは、Ｃｕ配線４２の上面は、ビアコンタクト４５との接合部を除いて第１メタルキャップ２６と第２メタルキャップ２７で覆われ、かつＣｕ配線４２の輪郭に沿って絶縁膜４１上にアシストメタル２５が形成されている。図１（Ａ）のサンプルでは、Ｃｕ配線４２の上面はメタルキャップで覆われているものの、Ｃｕ配線４２と絶縁膜４１の界面で、メタルキャップとバリアメタルの間に隙間が生じている。図１（Ｂ）のサンプルでは、Ｃｕ配線４２の上面は、オーバオーフローさせたメタルキャップで覆われているが、メタルキャップとバリアメタルの界面は強固でない。
評価は、ＨＡＳＴ（Highly Accelerated Stress Test）試験により、リーク電流が１．０×１０-6Ａを超えたものと不良とし、試験開始後１５０時間までの２０個のサンプルの不良発生率を比較する。比較結果を図７に示す。
図７において、図１（Ａ）の配線構造１のサンプルでは、不良発生率は８０％である。図１（Ｂ）の配線構造２のサンプルでは、不良発生率は６０％である。これに対して、実施形態のサンプルでは、不良発生率は０％である。実施形態の手法で作製されたサンプルは、不良発生までの時間が長く、信頼性が格段に改善されることがわかる。
図８〜図１７は、半導体装置１の製造工程図である。図８（Ａ）において、シリコン基板５１にたとえば、径が２００μｍ、深さが５００μｍのコンタクトビアを形成し、基板５１の裏面をＣＭＰして貫通ビア５２を形成する。貫通ビア５２上に、電解めっき法により接続配線５３を形成し、全面に樹脂膜５４を形成する。樹脂膜５４を、アルミナ砥粒を用いたスラリでＣＭＰ研磨して、接続配線５４の上面を露出する。研磨後の樹脂膜４４の厚さは１０μｍ程度である。樹脂膜５４上に絶縁膜２１を形成する。絶縁膜２１として、厚さ１μｍの感光性の永久レジストを塗布する。
絶縁膜２１上に、メタルマスク用の金属膜３１を形成する。金属膜３１として、厚さ５０ｎｍのＣｒ膜５０をスパッタ法で形成する。
図８（Ｂ）で、金属膜３１上に厚さ３μｍのフォトレジストを塗布し、パターン露光、現像により、開口パターン３３を有するレジストマスク３２を形成する。
図８（Ｃ）で、レジストマスク３２を用いて金属膜３１をドライエッチングにより加工する。加工された金属膜３１をメタルマスク３１として用いる。
図９（Ａ）で、レジストマスク３２を除去し、メタルマスク３１を用いて、絶縁膜２１に配線溝（トレンチ）３４を形成する。配線溝３４は、たとえばＣＦ4、Ｃｌ2、Ｏ2ガスを用いたドライエッチングで形成される。配線溝３４の形成で、接続配線５３の上面が露出する。
図９（Ｂ）で、スパッタ法により全面に、厚さ２０ｎｍのＴｉ膜２３を形成する。Ｔｉ膜２３はバリアメタル２３として機能する。バリアメタル２３は、メタルマスク３１上にも形成される。
図９（Ｃ）で、スパッタ法により、Ｔｉ膜２３上にＣｕシード層を１００ｎｍの厚さに形成した後、電解めっきによりＣｕめっき膜３６を３μｍの厚さに成長する。
図１０（Ａ）で、ＣＭＰによりＣｕめっき膜３６を２μｍ程度研磨し、ウェハ表面のバリアメタル２３を露出する。このＣＭＰプロセスにより、Ｃｕ配線層２４が形成される。Ｃｕ研磨剤としてＨ2Ｏ2または過硫酸アンモニウムを酸化剤して用いたスラリを用いる。
図１０（Ｂ）で、無電解めっき法により、Ｃｕ配線層２４上に第１メタルキャップ２６を形成する。第１メタルキャップ２６は、Ｃｕ配線２４の表面からバリアメタル２３上にオーバーフローさせる。第１メタルキャップ２６は、ＣｏＷＰ、ＣｏＰ、ＮｉＰ、ＮｉＷＰ等で、厚さ５０ｎｍとする。
図１０（Ｃ）で、第１メタルキャップ２６をマスクとして、露出しているバリアメタル２３をエッチング除去する。Ｔｉのバリアメタル２３の場合、フッ化アンモニウムを用いたウェットエッチング、またはＣＦ4の単ガス若しくはＣＦ4／Ｏ2の混合ガスを用いたドライエッチングで除去することができる。このエッチングで、絶縁膜２１上のメタルマスク３１が露出する。
図１１（Ａ）で、第１メタルキャップ２６をマスクとして、露出したメタルマスク３１をエッチング除去する。Ｃｒのメタルマスク３１の場合、硝酸第２セリウムアンモニウムを用いたウェットエッチング、またはＣｌ2や、ＣＦ4、Ｏ2の単ガス若しくは混合ガスを用いたドライエッチングを行う。このエッチングの結果、第１メタルキャップ２６の下側に位置するメタルマスク３１がアシストメタル２５として残る。
図１１（Ｂ）で、第２メタルキャップ２７を無電解めっき法により形成する。第２メタルキャップ２７の材料は第１メタルキャップ２６と同じでも、異なっていてもよい。ＣｏＷＰ、ＣｏＰ，ＮｉＰ、ＮｉＷＰ、Ａｕ等のめっき液を用いて、第２メタルキャップ２７を５０ｎｍ程度に成膜する。この場合も、オーバーフローさせて、第１メタルキャップ２６の表面と側面、バリアメタル２３の側面、およびアシストメタル２５の側面の全体を覆う（図２参照）。これにより配線構造２８が完成する。
図１１（Ｃ）で、全面に絶縁膜２２を形成する。たとえば、感光性の永久レジスト等の樹脂を厚さ５μｍに塗布する。
図１２（Ａ）で、絶縁膜２２を露光によりパターニングして、配線構造２８に到達するビアホール６１を形成し、スパッタリングにより、全面にＣｕ（１００ｎｍ）／Ｔｉ（３０ｎｍ）膜６２を形成する。
図１２（Ｂ）で、電解めっきによりＣｕ膜６３を１０μｍ程度成長する。
図１２（Ｃ）で、ＣＭＰにてＣｕ膜６３を研磨して絶縁膜２２を露出し、ビア配線６４を形成する。Ｃｕの研磨は、酸化剤としてＨ2Ｏ2または過硫酸アンモニウムを用いたスラリを用いる。Ｔｉの研磨は、Ｈ2Ｏ2とシリカ砥粒を含むスラリを用いる。
図１３（Ａ）で、図８（ａ）〜図１２（ｃ）の工程を繰り返して多層配線７１を形成する。多層配線７１は、後工程でチップ間を接続する再配線１２ａ、１２ｂや、貫通ビア５２に接続する再配線１２ｃを含む。これらの再配線は配線構造２８を有している。
図１３（B）で、全面にＣｕ／Ｔｉ膜６７を形成した後に、フォトレジストを１０μｍ程度の厚さに塗布し、パターニング露光によりレジストマスク６４を形成する。
図１４（Ａ）で、電解めっきにより、電極層６５となるＣｕ膜６５を５μｍ程度に成長する。
図１４（Ｂ）で、レジストマスク６４を除去し、絶縁膜上の余分なＣｕ／Ｔｉ膜６７を除去する。Ｃｕ膜のエッチングは、硫酸カリウム、過硫酸アンモニウム等を用いる。Ｔｉのエッチングは、フッ化アンモニウムを用いたウェットエッチング、あるいはＣＦ4／Ｏ2混合ガスを用いたドライエッチングでもよい。
図１５（Ａ）で、電極層６５上に、無電解めっきでＮｉＰ（２００ｎｍ）／Ａｕ（５００ｎｍ）の積層（ＵＢＭ）６６を形成して、中継基板（インタポーザ）１０の電極パッド１４を作製する。
図１５（Ｂ）で、インタポーザ１０の電極パッド１４上に、半導体チップ３ａ、３ｂの突起電極４を接合して、半導体チップ３ａ、３ｂをインタポーザ１０に実装する。
図１６で、複数の半導体チップ３ａ、３ｂを実装したインタポーザ１０を、突起電極５を介してパッケージ基板２に実装する。インタポーザ１０に形成された配線層は、Ｃｕ拡散防止効果の高い配線構造２８を採用しているため、半導体装置１の信頼性、耐性が向上する。配線構造２８を、半導体チップ３ａ、３ｂ内部のグローバル配線にも適用できることは上述したとおりである。
なお、本明細書および特許請求の範囲で上下の方向に言及するときは、基板に対する積層方向を上側とする。
以上の説明に対し、以下の付記を提示する。
（付記１）
絶縁膜に形成された配線溝を充填する銅（Ｃｕ）配線と、
前記絶縁膜上で、前記銅（Ｃｕ）配線の境界領域に位置し、配線溝形成用のメタルマスクの材料で形成されている金属膜と、
前記銅（Ｃｕ）配線と前記配線溝の内壁の間に挿入され、かつ前記金属膜の上面を覆うバリアメタルと、
前記銅（Ｃｕ）配線の上面と前記金属膜上の前記バリアメタルの上面を覆う第１メタルキャップと、
前記第１メタルキャップ、前記バリアメタル、および前記金属膜を連続して覆う第２メタルキャップと、
を有する半導体装置。
（付記２）
前記絶縁膜上の前記銅（Ｃｕ）配線との前記境界領域で、前記金属膜、前記バリアメタル、前記第１メタルキャップ、および前記第２メタルキャップがこの順で積層され、前記第２メタルキャップが前記第１メタルキャップのエッジ、前記バリアメタルのエッジ、および前記金属膜のエッジを連続して覆っていることを特徴とする付記１に記載の半導体装置。
（付記３）
前記金属膜は、前記バリアメタルと異なる材料で形成されていることを特徴とする付記１または２に記載の半導体装置。
（付記４）
前記金属膜は、無電解めっきで前記金属膜の表面に前記第２メタルキャップの材料となる金属イオンを析出させることのできる材料であることを特徴とする付記１〜３のいずれかに記載の半導体装置。
（付記５）
前記金属膜は、Ｃｏ，Ｎｉ，Ｃｒ，Ｆｅ，Ｐｔ，Ａｕから選択されることを特徴とする付記１〜４のいずれかに記載の半導体装置。
（付記６）
前記第２メタルキャップの材料は、Ｃｏ、Ｎｉ、ＣｏＰ、ＮｉＰ、ＮｉＷＰ、ＣｏＷＰ、Ａｕから選択されることを特徴とする付記１〜５のいずれかに記載の半導体装置。
（付記７）
前記Ｃｕ配線は、半導体チップを実装する基板に形成される再配線であることを特徴とする付記１〜６のいずれかに記載の半導体装置。
（付記８）
前記Ｃｕ配線は、半導体チップのグローバル配線であることを特徴とする付記１〜７のいずれかに記載の半導体装置。
（付記９）
絶縁膜上にメタルマスクを形成し、
前記メタルマスクを用いて前記絶縁膜に配線溝を形成し、
前記配線溝の内壁および前記メタルマスク上にバリアメタルを形成し、
前記配線溝内に、前記バリアメタルを介して銅（Ｃｕ）配線を形成し、
無電解めっきにより、前記銅（Ｃｕ）配線上に第１メタルキャップを前記バリアメタル上にオーバーフローさせて形成し、
前記第１メタルキャップをマスクにして、前記絶縁膜上の前記バリアメタルと前記メタルマスクを除去し、前記第１メタルキャップの下方に前記バリアメタルの一部と前記メタルマスクの一部を残し、
無電解めっきにより、前記第１メタルキャップ上に第２メタルキャップをオーバーフローさせて形成し、前記第２メタルキャップで、前記第１メタルキャップ、前記バリアメタルの一部、および前記メタルマスクの一部を連続して被覆する
ことを特徴とする半導体装置の製造方法。
（付記１０）
前記バリアメタルと前記メタルマスクの除去は、前記第１メタルキャップをマスクとして前記絶縁膜上の前記バリアメタルを除去し、その後、前記第１メタルキャップと前記バリアメタルの一部をマスクとして、前記絶縁膜上のメタルマスクを除去することを特徴とする付記９に記載の半導体装置の製造方法。
（付記１１）
前記バリアメタルの材料は、前記メタルマスクの材料と異なることを特徴とする付記９又は１０に記載の半導体装置の製造方法。
（付記１２）
前記メタルマスクの材料は、無電解めっきで前記メタルマスクの表面に前記第２メタルキャップの材料となる金属イオンを析出させることのできる材料であることを特徴とする付記９〜１１のいずれかに記載の半導体装置の製造方法。
（付記１３）
前記メタルマスクの材料は、Ｃｏ、Ｎｉ，Ｃｒ、Ｆｅ、Ｐｔ、Ａｕから選択されることを特徴とする付記９〜１２のいずれかに記載の半導体装置の製造方法。
（付記１４）
前記第２メタルキャップの材料は、Ｃｏ、Ｎｉ、ＣｏＰ、ＮｉＰ、ＮｉＷＰ、ＣｏＷＰ、Ａｕから選択されることを特徴とする付記９〜１３のいずれかに記載の半導体装置の製造方法。
１ 半導体装置
２ パッケージ基板
３ａ、３ｂ 半導体チップ
１０ インタポーザ（中継基板）
２１ 絶縁膜
２３ バリアメタル
２４ Ｃｕ配線層
２５ アシストメタル（金属膜）
２６ 第１メタルキャップ
２７ 第２メタルキャップ
２８ 配線構造
３４ トレンチ（配線溝）
Ｃ 境界領域

Claims (9)

  1. 絶縁膜に形成された配線溝を充填する銅（Ｃｕ）配線と、
    前記絶縁膜上で、前記銅（Ｃｕ）配線の境界領域に位置し、配線溝形成用のメタルマスクの材料で形成されている金属膜と、
    前記銅（Ｃｕ）配線と前記配線溝の内壁の間に挿入され、かつ前記金属膜の上面を覆うバリアメタルと、
    前記銅（Ｃｕ）配線の上面と前記金属膜上の前記バリアメタルの上面を覆う第１メタルキャップと、
    前記第１メタルキャップ、前記バリアメタル、および前記金属膜を連続して覆う第２メタルキャップと、
    を有する半導体装置。
  2. 前記絶縁膜上の前記銅（Ｃｕ）配線との前記境界領域で、前記金属膜、前記バリアメタル、前記第１メタルキャップ、および前記第２メタルキャップがこの順で積層され、前記第２メタルキャップが前記第１メタルキャップのエッジ、前記バリアメタルのエッジ、および前記金属膜のエッジを連続して覆っていることを特徴とする請求項１に記載の半導体装置。
  3. 前記金属膜は、無電解めっきで前記金属膜の表面に前記第２メタルキャップの材料となる金属イオンを析出させることのできる材料であることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記金属膜は、Ｃｏ，Ｎｉ，Ｃｒ，Ｆｅ，Ｐｔ，Ａｕから選択されることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
  5. 前記第２メタルキャップの材料は、Ｃｏ、Ｎｉ、ＣｏＰ、ＮｉＰ、ＮｉＷＰ、ＣｏＷＰ、Ａｕから選択されることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
  6. 絶縁膜上にメタルマスクを形成し、
    前記メタルマスクを用いて前記絶縁膜に配線溝を形成し、
    前記配線溝の内壁および前記メタルマスク上にバリアメタルを形成し、
    前記配線溝内に、前記バリアメタルを介して銅（Ｃｕ）配線を形成し、
    無電解めっきにより、前記銅（Ｃｕ）配線上に第１メタルキャップを前記バリアメタル上にオーバーフローさせて形成し、
    前記第１メタルキャップをマスクにして、前記絶縁膜上の前記バリアメタルと前記メタルマスクを除去し、前記第１メタルキャップの下方に前記バリアメタルの一部と前記メタルマスクの一部を残し、
    無電解めっきにより、前記第１メタルキャップ上に第２メタルキャップをオーバーフローさせて形成し、前記第２メタルキャップで、前記第１メタルキャップ、前記バリアメタルの一部、および前記メタルマスクの一部を連続して被覆する
    ことを特徴とする半導体装置の製造方法。
  7. 前記メタルマスクの材料は、無電解めっきで前記メタルマスクの表面に前記第２メタルキャップの材料となる金属イオンを析出させることのできる材料であることを特徴とする請求項６に記載の半導体装置の製造方法。
  8. 前記メタルマスクの材料は、Ｃｏ、Ｎｉ，Ｃｒ、Ｆｅ、Ｐｔ、Ａｕから選択されることを特徴とする請求項６又は７に記載の半導体装置の製造方法。
  9. 前記第２メタルキャップの材料は、Ｃｏ、Ｎｉ、ＣｏＰ、ＮｉＰ、ＮｉＷＰ、ＣｏＷＰ、Ａｕから選択されることを特徴とする請求項６〜８のいずれか１項に記載の半導体装置の製造方法。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9613856B1 (en) 2015-09-18 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming metal interconnection
KR102334181B1 (ko) * 2016-03-25 2021-12-03 쇼와덴코머티리얼즈가부시끼가이샤 유기 인터포저 및 유기 인터포저의 제조 방법
US10347825B2 (en) * 2017-02-17 2019-07-09 International Business Machines Corporation Selective deposition and nitridization of bottom electrode metal for MRAM applications
CN106887424B (zh) * 2017-03-17 2020-11-24 京东方科技集团股份有限公司 导电图案结构及其制备方法、阵列基板和显示装置
JP7154913B2 (ja) * 2018-09-25 2022-10-18 株式会社東芝 半導体装置及びその製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3519632B2 (ja) 1999-03-11 2004-04-19 株式会社東芝 半導体装置の製造方法
JP2003179057A (ja) 2001-12-12 2003-06-27 Sony Corp 半導体装置及びその製造方法
JP3829325B2 (ja) * 2002-02-07 2006-10-04 日本電気株式会社 半導体素子およびその製造方法並びに半導体装置の製造方法
US20050245086A1 (en) 2002-07-22 2005-11-03 Acm Research, Inc. Adaptive electropolishing using thickness measurement and removal of barrier and sacrificial layers
US7470997B2 (en) * 2003-07-23 2008-12-30 Megica Corporation Wirebond pad for semiconductor chip or wafer
JP3647853B1 (ja) * 2003-10-24 2005-05-18 沖電気工業株式会社 半導体装置の配線構造及びその製造方法
US7319071B2 (en) * 2004-01-29 2008-01-15 Micron Technology, Inc. Methods for forming a metallic damascene structure
JP2006041453A (ja) * 2004-06-22 2006-02-09 Ebara Corp 配線形成方法及び配線形成装置
JP2009164175A (ja) * 2007-12-28 2009-07-23 Toshiba Corp 半導体装置の製造方法
JP5417754B2 (ja) * 2008-07-11 2014-02-19 東京エレクトロン株式会社 成膜方法及び処理システム
JP2010157558A (ja) * 2008-12-26 2010-07-15 Toshiba Corp 半導体装置およびその製造方法
US20100176513A1 (en) * 2009-01-09 2010-07-15 International Business Machines Corporation Structure and method of forming metal interconnect structures in ultra low-k dielectrics
JP5498808B2 (ja) * 2010-01-28 2014-05-21 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2012009804A (ja) 2010-05-28 2012-01-12 Toshiba Corp 半導体装置及びその製造方法
US8232200B1 (en) * 2011-03-18 2012-07-31 International Business Machines Corporation Methods of forming integrated circuit devices having damascene interconnects therein with metal diffusion barrier layers and devices formed thereby

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