JP5906812B2

JP5906812B2 - 配線構造、半導体装置及び配線構造の製造方法

Info

Publication number: JP5906812B2
Application number: JP2012043871A
Authority: JP
Inventors: 剛司神吉
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2012-02-29
Filing date: 2012-02-29
Publication date: 2016-04-20
Anticipated expiration: 2032-02-29
Also published as: JP2013182922A

Description

本発明は、配線構造、半導体装置及び配線構造の製造方法に関する。

近年、電子機器に対する小型化、高性能化等の要求に伴って、半導体チップの多端子化及び端子間の狭ピッチ化が進められている。また、この傾向に伴って、半導体チップを実装する回路基板（実装基板）の微細化及び多層化、並びに回路基板上での電子部品の高密度実装化も進められている。そして、例えば、半導体チップの再配線層に含まれる再配線の微細化、及び回路基板に含まれる配線の微細化に関する技術が重要視されている。

再配線は、例えば、ＬＳＩ（大規模集積回路）チップパッケージ等のウエハーレベルパッケージ（ＷＬＰ）、パッケージ基板、及びシリコンインターポーザ等に用いられる。例えば、ＬＳＩチップのパッドは回路基板のパッドよりも狭ピッチで配置されているため、ＬＳＩチップパッケージには、これらパッドの位置合わせのためのファンアウト型の再配線が設けられる。そして、この再配線を高精度で微細に形成することが重要視されている。

これまで、パッケージ基板に用いられるビルドアップ基板の再配線及びウエハーレベルパッケージの再配線の形成には、主としてセミアディティブ法が採用されている。しかしながら、再配線の微細化に伴って、セミアディティブ法では、再配線の幅及び下地層に対する密着強度の制御が困難になってきている。

そこで、近年では、再配線の形成にダマシンプロセスを採用することについて検討が行われている。しかし、ダマシンプロセスで再配線を形成すると、上下のビアを繋ぐランド（パッド）においてディッシングが発生することがある。ディッシングが発生すると、上下のビア間の電気的な接続を確保できないことがある。半導体チップ内部の配線の形成で生じるディッシングの抑制に関しては、配線内にピラーを形成するという技術が提案されている。しかしながら、この技術をそのまま再配線のランドに採用しても、ビアとの間の良好な導通及び密着強度を確保することは困難である。

特開２００５−７２４０３号公報特開２００８−６６７１６号公報

本発明の目的は、ランドとビアとの間の良好な導通及び密着強度を確保することができる配線構造、半導体装置及び配線構造の製造方法を提供することにある。

配線構造の一態様には、第１のビアと、第２のビアと、前記第１のビア及び前記第２のビアの間に設けられ、前記第１のビアと前記第２のビアとを接続するランドと、が設けられている。前記ランドは絶縁層の開口部に形成されており、前記ランドには、前記第１のビア及び前記第２のビアの双方と接する導電材と、前記導電材の内部に埋め込まれ、前記導電材により上面及び下面が覆われたピラーと、が含まれている。

半導体装置の一態様には、上記の配線構造を含む再配線層が含まれている。

配線構造の製造方法の製造方法の一態様では、第１のビアを形成し、前記第１のビアに接続されるランドを形成し、前記ランドに接続される第２のビアを形成する。前記ランドは前記第１のビアと前記第２のビアとの間の絶縁層の開口部に形成し、前記ランドを形成する際に、前記第１のビア及び前記第２のビアの双方と接する導電材を形成し、前記導電材の内部に埋め込まれ、前記導電材により上面及び下面が覆われたピラーを形成する。

上記の配線構造等によれば、適切なランドが得られるため、ランドと第１、第２のビアとの間で良好な導通及び高い密着強度を確保することができる。

第１の実施形態に係る配線構造を含む半導体装置の製造方法を工程順に示す断面図である。図１Ａに引き続き、半導体装置の製造方法を工程順に示す断面図である。図１Ｂに引き続き、半導体装置の製造方法を工程順に示す断面図である。図１Ｃに引き続き、半導体装置の製造方法を工程順に示す断面図である。図１Ｄに引き続き、半導体装置の製造方法を工程順に示す断面図である。図１Ｅに引き続き、半導体装置の製造方法を工程順に示す断面図である。図１Ｆに引き続き、半導体装置の製造方法を工程順に示す断面図である。図１Ｇに引き続き、半導体装置の製造方法を工程順に示す断面図である。図１Ａ乃至図１Ｈに示す製造方法の一部を工程順に示す断面図である。図２Ａに引き続き、図１Ａ乃至図１Ｈに示す製造方法の一部を工程順に示す断面図である。半導体装置を示す上面図である。半導体装置の実装構造を示す図である。第２の実施形態に係る配線構造を含む半導体装置の製造方法を工程順に示す断面図である。第３の実施形態に係る配線構造を含む半導体装置の製造方法を工程順に示す断面図である。第４の実施形態に係る配線構造を含む半導体装置の製造方法を工程順に示す断面図である。図７Ａに引き続き、半導体装置の製造方法を工程順に示す断面図である。実施例Ｎｏ．１の構造を示す図である。実施例Ｎｏ．２の構造を示す図である。比較例Ｎｏ．３の構造を示す図である。比較例Ｎｏ．４の構造を示す図である。比較例Ｎｏ．５の構造を示す図である。

以下、実施形態について添付の図面を参照しながら具体的に説明する。なお、便宜上、配線構造の構成をその形成方法と共に説明する。

（第１の実施形態）
先ず、第１の実施形態について説明する。図１Ａ乃至図１Ｈは、第１の実施形態に係る配線構造を含む半導体装置の製造方法を工程順に示す断面図である。また、図２Ａ乃至図２Ｂは、図１Ａ乃至図１Ｈに示す製造方法の一部を工程順に示す断面図である。

第１の実施形態では、先ず、図１Ａ（ａ）に示すように、電極３が形成された半導体チップ１を絶縁層２に埋め込む。絶縁層２の材料としては、例えば、封止樹脂等の有機物を用いる。このとき、電極３が絶縁層２から露出するようにする。次いで、図１Ａ（ｂ）に示すように、絶縁層２上に、電極３と接する密着層４を形成し、密着層４上にシード層５を形成する。密着層４としては、例えば厚さが２０ｎｍ程度のＴｉ層を形成し、シード層５としては、例えば厚さが１００ｎｍ程度のＣｕ層を形成する。密着層４及びシード層５は、例えばスパッタリング法により形成することができる。その後、図１Ａ（ｃ）に示すように、開口部１０１ａを有するレジストパターン１０１をシード層５上に形成する。開口部１０１ａは、電極３に接続されるビアを形成する予定の領域に位置させる。レジストパターン１０１の厚さは、例えば８μｍ程度とする。開口部１０１ａは、例えば露光及び現像により形成することができる。続いて、酸素プラズマ及び／又は紫外線を用いてレジストパターン１０１を改質する。次いで、図１Ａ（ｄ）に示すように、開口部１０１ａ内においてシード層５上にめっき膜６を形成する。めっき膜６としては、例えば厚さが３μｍ程度のＣｕ膜を形成する。

その後、図１Ｂ（ｅ）に示すように、アセトン等を用いてレジストパターン１０１を除去する。続いて、エッチングにより、シード層５及び密着層４のめっき膜６から露出している部分を除去する。密着層４、シード層５及びめっき膜６を含むビア４１が形成される。次いで、図１Ｂ（ｆ）に示すように、ビア４１の側面及び上面を覆う絶縁層１１を絶縁層２上に形成する。このとき、絶縁層１１はビア４１よりも厚く形成する。絶縁層１１としては、例えば厚さが４μｍ程度の樹脂層を形成する。その後、図１Ｂ（ｇ）に示すように、絶縁層１１の化学機械的研磨（ＣＭＰ：chemical mechanical polishing）を行ってビア４１の上面を露出させる。続いて、図１Ｂ（ｈ）に示すように、絶縁層１１及びビア４１上に絶縁層１２を形成する。絶縁層１２としては、例えば厚さが２μｍ程度の感光性樹脂層をスピンコーティング法により形成する。

次いで、図１Ｃ（ｉ）に示すように、絶縁層１２に開口部１２ａ及び開口部１２ｂを形成する。開口部１２ａは、ビア４１に電気的に接続されるランドを形成する予定の領域に位置させ、開口部１２ｂは、例えば再配線の一部を形成する予定の領域に位置させる。開口部１２ａ及び開口部１２ｂは、例えば露光及び現像により形成することができる。その後、図１Ｃ（ｊ）及び図２Ａ（ａ）に示すように、絶縁層１２上、開口部１２ａ内、及び開口部１２ｂ内に、ビア４１と接する密着層１３を形成し、密着層１３上にシード層１４を形成する。密着層１３としては、例えば厚さが２０ｎｍ程度のＴｉ層を形成し、シード層１４としては、例えば厚さが１００ｎｍ程度のＣｕ層を形成する。密着層１３及びシード層１４は、例えばスパッタリング法により形成することができる。続いて、図１Ｃ（ｋ）及び図２Ａ（ｂ）に示すように、シード層１４上にめっき膜１５を形成する。めっき膜１５としては、例えば厚さが０．５μｍ程度のＣｕ膜を形成する。密着層１３、シード層１４及びめっき膜１５が第１の導電膜に含まれる。この第１の導電膜により、開口部１２ａの底面及び側面が覆われる。次いで、図１Ｃ（ｌ）及び図２Ａ（ｃ）に示すように、めっき膜１５上に感光性レジスト膜１０２を形成する。感光性レジスト膜１０２は、例えばスピンコーティング法により形成することができる。

その後、図１Ｄ（ｍ）及び図２Ａ（ｄ）に示すように、感光性レジスト膜１０２のパターニングを行って、感光性レジスト膜１０２を開口部１２ａの底部のみに残存させる。この部分が絶縁体のピラーとして機能する。そして、感光性レジスト膜１０２のキュアを行う。感光性レジスト膜１０２のパターニングは、例えば露光及び現像により行うことができる。感光性レジスト膜１０２のパターニングを、例えばＣＦ₄ガス及びＯ₂ガスを用いたドライエッチング等により行ってもよい。なお、開口部１２ａの底部に残存させた感光性レジスト膜１０２の上面が絶縁層１２の上面よりも深く、つまりビア４１側に位置するようにする。続いて、図１Ｄ（ｎ）及び図２Ｂ（ｅ）に示すように、感光性レジスト膜１０２及びめっき膜１５上にシード層１６を形成する。シード層１６としては、例えば厚さが１００ｎｍ程度のＣｕ層を形成する。次いで、図１Ｄ（ｏ）及び図２Ｂ（ｆ）に示すように、シード層１６上にめっき膜１７を形成する。めっき膜１７としては、例えば厚さが３．５μｍ程度のＣｕ膜を形成する。このとき、少なくとも平面視で開口部１２ａの縁の内側では、めっき膜１７の上面が絶縁層１２の上面よりも高くなるように、つまりビア４１から離間するようにめっき膜１７を形成する。シード層１６及びめっき膜１７が第２の導電膜に含まれる。その後、図１Ｄ（ｐ）及び図２Ｂ（ｇ）に示すように、めっき膜１７、シード層１６、めっき膜１５、シード層１４及び密着層１３の研磨、例えばＣＭＰを行って絶縁層１２の上面を露出させる。密着層１３、シード層１４、めっき膜１５、感光性レジスト膜１０２、シード層１６及びめっき膜１７を含むランド４２が開口部１２ａ内に形成される。

その後、図１Ｅ（ｑ）に示すように、ランド４２及び絶縁層１２上に絶縁層２１を形成する。絶縁層２１としては、例えば厚さが５μｍ程度の感光性樹脂層をスピンコーティング法により形成する。続いて、図１Ｅ（ｒ）に示すように、絶縁層２１に開口部２１ａを形成する。開口部２１ａは、ランド４２に電気的に接続されるビアを形成する予定の領域に位置させる。開口部２１ａは、例えば露光及び現像により形成することができる。次いで、図１Ｅ（ｓ）に示すように、絶縁層２１上、及び開口部２１ａ内に、ランド４２と接する密着層２２を形成し、密着層２２上にシード層２３を形成する。密着層２２としては、例えば厚さが３０ｎｍ程度のＴｉ層を形成し、シード層２３としては、例えば厚さが１００ｎｍ程度のＣｕ層を形成する。密着層２２及びシード層２３は、例えばスパッタリング法により形成することができる。

その後、図１Ｆ（ｔ）に示すように、開口部１０３ａを有するレジストパターン１０３をシード層２３上に形成する。開口部１０３ａは、再配線を形成する予定の領域に位置させる。開口部１０３ａは、例えば露光及び現像により形成することができる。レジストパターン１０３の厚さは、例えば８μｍ程度とする。続いて、図１Ｆ（ｕ）に示すように、開口部１０３ａ内において、シード層２３上にめっき膜２４を形成する。めっき膜２４としては、例えば厚さが５μｍ程度のＣｕ膜を形成する。次いで、図１Ｆ（ｖ）に示すように、アセトン等を用いてレジストパターン１０３を除去する。

その後、図１Ｇ（ｗ）に示すように、エッチングにより、シード層２３及び密着層２２のめっき膜２４から露出している部分を除去する。密着層２２、シード層２３及びめっき膜２４を含むビア４３が開口部２１ａ内に形成される。続いて、図１Ｇ（ｘ）に示すように、絶縁層２１及びめっき膜２４上に絶縁層３１を形成する。絶縁層３１としては、例えば厚さが１０μｍ程度の感光性樹脂層をスピンコーティング法により形成する。次いで、絶縁層３１に開口部３１ａを形成する。開口部３１ａは、回路基板（実装基板）のパッド等に接続される半田ボールを形成する予定の領域に位置させる。開口部３１ａは、例えば露光及び現像により形成することができる。開口部３１ａの形成後に絶縁層３１のキュアを行う。そして、絶縁層３１上、及び開口部３１ａ内に、めっき膜２４と接する密着層３２を形成し、密着層３２上にシード層３３を形成する。密着層３２としては、例えば厚さが３０ｎｍ程度のＴｉ層を形成し、シード層３３としては、例えば厚さが１００ｎｍ程度のＣｕ層を形成する。密着層３２及びシード層３３は、例えばスパッタリング法により形成することができる。その後、図１Ｇ（ｙ）に示すように、開口部１０４ａを有するレジストパターン１０４をシード層３３上に形成する。開口部１０４ａは、半田ボールを形成する予定の領域に位置させる。開口部１０４ａは、例えば露光及び現像により形成することができる。続いて、酸素プラズマ及び／又は紫外線を用いてレジストパターン１０４を改質する。

次いで、図１Ｈ（ｚ）に示すように、開口部１０４ａ内において、シード層３３上にめっき膜３４を形成する。めっき膜３４としては、例えばＣｕ膜を形成する。その後、アセトン等を用いてレジストパターン１０４を除去する。更に、エッチングにより、シード層３３及び密着層３２のめっき膜３４から露出している部分を除去する。続いて、図１Ｈ（ｚ１）に示すように、密着層３２、シード層３３及びめっき膜３４の絶縁層３１の表面より上方に位置する部分の表面にめっき膜３５を形成する。めっき膜３５の形成では、例えば、Ｎｉ膜を形成し、Ｎｉ膜上にＡｕ膜を形成する。次いで、めっき膜３５のめっき膜３４上の部分を露出する開口部３６ａを有する絶縁層３６を保護層として絶縁層３１上に形成する。その後、図１Ｈ（ｚ２）に示すように、めっき膜３５の開口部３６ａから露出している部分上に半田ボール３７を形成する。

このようにして半導体装置を製造することができる。図３に、半導体装置の上面図を示す。図３中のＩ−Ｉ線に沿った断面を図１Ａ〜図１Ｈ及び図２Ａ〜図２Ｂに示してある。この半導体装置は、例えば、図４に示すように、実装基板６１（回路基板）に実装される。このとき、実装基板６１のパッド（電極）６２に半田ボール３７が接続される。

第１の実施形態によれば、めっき膜１７の形成前に、開口部１２ａ内に感光性レジスト膜１０２を形成している。このため、感光性レジスト膜１０２がピラーとして機能し、開口部１２ａの上方に十分な厚さのめっき膜１７を形成することができ、その後のＣＭＰの際のディッシングを回避することができる。また、ランド４２の表面及び裏面に感光性レジスト膜１０２が露出していない。このため、ビア４１とランド４２との導通、及びビア４３とランド４２との導通を確実に確保することができる。更に、ビア４１とランド４２との高い密着強度、及びビア４３とランド４２との高い密着強度を得ることもできる。従って、本実施形態は、幅が５μｍ以下の微細なラインアンドスペースの再配線に好適である。

（第２の実施形態）
次に、第２の実施形態について説明する。図５は、第２の実施形態に係る配線構造を含む半導体装置の製造方法を工程順に示す断面図である。

第２の実施形態では、先ず、第１の実施形態と同様にして、感光性レジスト膜１０２の形成までの処理を行う（図１Ｃ（ｌ）及び図２Ａ（ｃ））。次いで、感光性レジスト膜１０２のパターニングを行って、感光性レジスト膜１０２を開口部１２ａの底部のみに残存させる。このとき、図５（ａ）に示すように、感光性レジスト膜１０２を開口部１２ａの底部の複数箇所に残存させ、めっき膜１５の上面の一部を感光性レジスト膜１０２の隙間から露出させる。そして、感光性レジスト膜１０２のキュアを行う。つまり、第２の実施形態では、開口部１２ａ内に複数のピラーを形成する。なお、第２の実施形態でも、開口部１２ａの底部に残存させた感光性レジスト膜１０２の上面が絶縁層１２の上面よりも深く、つまりビア４１側に位置するようにする。

次いで、第１の実施形態と同様にして、ランド４２の形成までの処理を行う。すなわち、図５（ｂ）に示すように、感光性レジスト膜１０２及びめっき膜１５上にシード層１６を形成し、図５（ｃ）に示すように、シード層１６上にめっき膜１７を形成し、図５（ｄ）に示すように、めっき膜１７、シード層１６、めっき膜１５、シード層１４及び密着層１３のＣＭＰを行って絶縁層１２の上面を露出させる。密着層１３、シード層１４、めっき膜１５、感光性レジスト膜１０２、シード層１６及びめっき膜１７を含むランド４２が開口部１２ａ内に形成される。

その後、第１の実施形態と同様にして、絶縁層２１の形成以降の処理を行って半導体装置を完成させる。

第２の実施形態においても、感光性レジスト膜１０２がピラーとして機能し、第１の実施形態と同様の効果が得られる。また、ランド４２内の導電材の割合が第１の実施形態よりも高いため、抵抗を抑制することができる。

（第３の実施形態）
次に、第３の実施形態について説明する。図６は、第３の実施形態に係る配線構造を含む半導体装置の製造方法を工程順に示す断面図である。

第３の実施形態では、先ず、第２の実施形態と同様にして、図６（ａ）に示すように、感光性レジスト膜１０２のパターニング及びキュア、つまりピラーの形成までの処理を行う。次いで、図６（ｂ）に示すように、感光性レジスト膜１０２及びめっき膜１５上に、シード層１６を形成することなく、めっき膜１７を形成する。シード層１６を形成していないため、感光性レジスト膜１０２の上方にめっき膜１７が形成されにくいが、感光性レジスト膜１０２の周囲からも成膜できる。このため、十分な厚さのめっき膜１７を得ることは可能である。その後、図６（ｃ）に示すように、めっき膜１７、めっき膜１５、シード層１４及び密着層１３のＣＭＰを行って絶縁層１２の上面を露出させる。密着層１３、シード層１４、めっき膜１５、感光性レジスト膜１０２及びめっき膜１７を含むランド４２が開口部１２ａ内に形成される。

第３の実施形態によっても、感光性レジスト膜１０２がピラーとして機能し、第１、第２の実施形態と同様の効果が得られる。また、シード層１６の省略に伴って、スループットを向上することもできる。開口部１２ａの底部に残存させる感光性レジスト膜１０２のサイズによっては、第１の実施形態においてシード層１６を省略することも可能である。なお、シード層１６を用いる方法には、めっき膜１７をより確実に形成することができるという利点がある。

（第４の実施形態）
次に、第４の実施形態について説明する。図７Ａ乃至図７Ｂは、第４の実施形態に係る配線構造を含む半導体装置の製造方法を工程順に示す断面図である。

第４の実施形態では、先ず、第１の実施形態と同様にして、めっき膜１５の形成までの処理を行う（図１Ｃ（ｋ）及び図２Ａ（ｂ））。次いで、図７Ａ（ａ）に示すように、めっき膜１５上に導電膜５１を形成する。導電膜５１の材料としては、例えば、めっき膜１５との間でエッチング選択比を確保できる金属材料を用いることが好ましい。このような材料としては、例えばＴｉ、Ｎｉ、Ｃｏが挙げられる。導電膜５１は、例えばスパッタリング法、ＣＶＤ法、無電解めっき法等により形成することができる。また、導電膜５１の厚さは、例えば１μｍ程度とする。その後、図７Ａ（ｂ）に示すように、導電膜５１上にレジスト膜１０５を形成する。続いて、図７Ａ（ｃ）に示すように、レジスト膜１０５のパターニングを行って、レジスト膜１０５を開口部１２ａの底部のみに残存させる。この部分がピラーとして機能する。そして、レジスト膜１０５のキュアを行う。レジスト膜１０５のパターニングは、例えば露光及び現像により行うことができる。レジスト膜１０５のパターニングを、例えばＣＦ₄ガス及びＯ₂ガスを用いたドライエッチング等により行ってもよい。なお、導電膜５１の、開口部１２ａの底部に残存させたレジスト膜１０５の下に位置する部分の上面が絶縁層１２の上面よりも深く、つまりビア４１側に位置するようにする。次いで、図７Ａ（ｄ）に示すように、レジスト膜１０５をエッチングマスクとして用いて導電膜５１のエッチングを行う。このエッチングとしては、導電膜５１とめっき膜１５との間の選択比を確保できれば、ドライエッチング、ウェットエッチングのどちらを行ってもよい。

その後、図７Ｂ（ｅ）に示すように、アセトン等を用いてレジスト膜１０５を除去する。続いて、導電膜５１及びめっき膜１５上にシード層１６を形成する。次いで、図７Ｂ（ｆ）に示すように、シード層１６上にめっき膜１７を形成し、図７Ｂ（ｇ）に示すように、めっき膜１７、シード層１６、めっき膜１５、シード層１４及び密着層１３のＣＭＰを行って絶縁層１２の上面を露出させる。密着層１３、シード層１４、めっき膜１５、導電膜５１、シード層１６及びめっき膜１７を含むランド４２が開口部１２ａ内に形成される。

第４の実施形態では、導電膜５１がピラーとして機能し、第１〜第３の実施形態と同様の効果が得られる。更に、感光性レジスト膜１０２に代えて導電膜５１がランド４２に含まれているため、より低抵抗化が可能である。

なお、いずれの実施形態においても、めっき膜１５を省略してもよい。また、絶縁層に無機材料を用いてもよい。更に、上記のようなピラーをランドだけでなく、再配線の一部に形成してもよい。

また、これらの実施形態は半導体装置の再配線層に所定のランドを含む配線構造を適用したものであるが、回路基板のランドにこれらの実施形態と同様の配線構造を適用してもよい。更に、これらの実施形態では、再配線層のある１層のみに所定のランドが含まれているが、再配線層内により多層の配線が含まれる場合には、２層以上に所定のランドが含まれていてもよい。更にまた、半導体装置内に２以上の半導体チップが含まれていてもよく、この場合、半導体チップの電極同士を接続する配線構造の一部に所定のランドが含まれていてもよい。

次に、本願発明者が行った実験について説明する。この実験では、以下の条件で種々のランドを形成し、その上下に位置するビアとの接続状態の確認を行った。

実施例Ｎｏ．１では、図８（ａ）に示すように、直径が２０μｍのビア２０１を形成し、その上に、第１の実施形態に倣って直径が１００μｍで高さが２μｍのランド２０２を形成した。更に、図８（ａ）及び（ｂ）に示すように、ランド２０２上に直径が２０μｍのビア２０３を形成した。ランド２０２の形成に当たっては、密着層１３として厚さが３０μｍのＴｉ層を形成し、シード層１４として厚さが１００ｎｍのＣｕ層を形成し、めっき膜１５として厚さが０．５μｍのＣｕ膜を形成した。ランド２０２に含まれるピラー２０２ｂ（感光性レジスト膜１０２）の高さは１．０μｍとした。また、シード層１６として厚さが１００ｎｍのＣｕ層を形成し、めっき膜１７として厚さが３．５μｍのＣｕ膜を形成し、ＣＭＰを行った。密着層１３、シード層１４、めっき膜１５、シード層１６及びめっき膜１７がランド２０２の導電材２０２ａに含まれる。なお、ピラー２０２ｂの直径は６０μｍとし、ピラー２０２ｂは平面視でランド２０２の中央に位置させた。

実施例Ｎｏ．２では、図９（ａ）に示すように、直径が２０μｍのビア２０１を形成し、その上に、第１の実施形態に倣って直径が１００μｍで高さが２μｍのランド２１２を形成した。更に、図９（ａ）及び（ｂ）に示すように、ランド２１２上に直径が２０μｍのビア２０３を形成した。ランド２１２の形態は、ピラー２１２ｂの形態を除き実施例Ｎｏ．１のランド２０２と同様である。すなわち、実施例Ｎｏ．２では、ピラー２０２ｂよりも直径が小さい複数のピラー２１２ｂ（感光性レジスト膜１０２）を用いた。ピラー２１２ｂの高さは１．０μｍとし、直径は３μｍとした。そして、複数のピラー２１２ｂを６μｍのピッチで分散させた。密着層１３、シード層１４、めっき膜１５、シード層１６及びめっき膜１７がランド２１２の導電材２１２ａに含まれる。

比較例Ｎｏ．３では、図１０（ａ）に示すように、直径が２０μｍのビア２０１を形成し、その上に、直径が１００μｍで高さが２μｍのランド２２２を形成した。更に、図１０（ａ）及び（ｂ）に示すように、ランド２２２上に直径が２０μｍのビア２０３を形成した。ランド２２２の形成に当たっては、開口部１２ａに相当する開口部を形成する際に、当該開口部内にピラー２０２ｂと平面的な形状及び寸法が同一のピラー２２２ｂを残存させた。ピラー２２２ｂの高さは開口部の深さ（２μｍ）と同一である。また、ピラー２２２ｂには、ピラー２０２ｂと同じ感光性レジストを用いた。そして、スパッタリング法により、厚さが３０μｍのＴｉ層、及び厚さが１００ｎｍのＣｕ層を形成し、めっき法により厚さが０．５μｍのＣｕ膜を形成し、ＣＭＰを行った。Ｔｉ層、Ｃｕ層及びＣｕ膜がランド２２２の導電材２２２ａに含まれる。なお、ピラー２２２ｂは、実施例Ｎｏ．１と同様に、平面視でランド２２２の中央に位置させた。

比較例Ｎｏ．４では、図１１（ａ）に示すように、直径が２０μｍのビア２０１を形成し、その上に、直径が１００μｍで高さが２μｍのランド２３２を形成した。更に、図１１（ａ）及び（ｂ）に示すように、ランド２３２上に直径が２０μｍのビア２０３を形成した。ランド２３２の形態は、ピラー２３２ｂの形態を除き比較例Ｎｏ．３のランド２２２と同様である。すなわち、比較例Ｎｏ．４では、ピラー２２２ｂよりも直径が小さい複数のピラー２３２ｂを用いた。ピラー２３２ｂの高さは１．０μｍとし、直径は３μｍとした。そして、複数のピラー２３２ｂを６μｍのピッチで分散させた。Ｔｉ層、Ｃｕ層及びＣｕ膜がランド２３２の導電材２３２ａに含まれる。

比較例Ｎｏ．５では、図１２（ａ）に示すように、直径が２０μｍのビア２０１を形成し、その上に、直径が１００μｍで高さが２μｍのランド２４２を形成した。更に、図１２（ａ）及び（ｂ）に示すように、ランド２４２上に直径が２０μｍのビア２０３を形成した。ランド２４２の形成に当たっては、スパッタリング法により、厚さが３０μｍのＴｉ層、及び厚さが１００ｎｍのＣｕ層を形成し、めっき法により厚さが０．５μｍのＣｕ膜を形成し、ＣＭＰを行った。この結果、図１２（ａ）に示すように、ディッシングが発生した。

そして、これら実施例及び比較例について熱負荷試験を行った。この熱負荷試験では、−５５℃での１５分間の保持及び＋１２５℃での１５分間の保持を１０００回行い、その前後で導通の確認を行った。なお、実施例毎、比較例毎に、４０個の試料を作製し、導通が確認できた試料の割合をビア接続率として求めた。この結果を表１に示す。

表１に示すように、実施例Ｎｏ．１及び実施例Ｎｏ．２では、熱負荷の前後のいずれにおいても、１００％のビア接続率を得ることができた。一方、比較例Ｎｏ．３では、ビア２０３の下面の全体が絶縁性のピラー２２２ｂの上面と接していたため、導通を確保できなかった。比較例Ｎｏ．４では、熱負荷の前では導通を確保できていたが、ビア２０３と導電材２３２ａとの接触面積が小さいため、熱負荷の結果、導通が確保できなくなった試料が多発した。比較例Ｎｏ．５では、熱負荷の前では、ディッシングによって導通が確保できない試料が多数存在した。また、導通が確保できいていても、熱負荷の結果、導通が確保できなくなってしまった。

以下、本発明の諸態様を付記としてまとめて記載する。

（付記１）
第１のビアと、
第２のビアと、
前記第１のビア及び前記第２のビアの間に設けられ、前記第１のビアと前記第２のビアとを接続するランドと、
を有し、
前記ランドは、
前記第１のビア及び前記第２のビアの双方と接する導電材と、
前記導電材の内部に埋め込まれ、前記導電材により上面及び下面が覆われたピラーと、
を有することを特徴とする配線構造。

（付記２）
前記ランドは絶縁層の開口部に形成されていることを特徴とする付記１に記載の配線構造。

（付記３）
前記ピラーは絶縁体を含有することを特徴とする付記１又は２に記載の配線構造。

（付記４）
前記絶縁体は感光性レジストであることを特徴とする付記３に記載の配線構造。

（付記５）
前記ピラーは金属材料を含有することを特徴とする付記１又は２に記載の配線構造。

（付記６）
前記導電材はＣｕを含有し、
前記金属材料はＴｉ、Ｎｉ及びＣｏからなる群から選択された一種を含有であることを特徴とする付記５に記載の配線構造。

（付記７）
付記１乃至６のいずれか１項に記載の配線構造を有することを特徴とする半導体装置。

（付記８）
第１のビアを形成する工程と、
前記第１のビアに接続されるランドを形成する工程と、
前記ランドに接続される第２のビアを形成する工程と、
を有し、
前記ランドを形成する工程は、
前記第１のビア及び前記第２のビアの双方と接する導電材を形成する工程と、
前記導電材の内部に埋め込まれ、前記導電材により上面及び下面が覆われたピラーを形成する工程と、
を有することを特徴とする配線構造の製造方法。

（付記９）
前記ランドは絶縁層の開口部に形成されていることを特徴とする付記８に記載の配線構造の製造方法。

（付記１０）
前記導電材を形成する工程は、
前記開口部の底面及び側面を覆う第１の導電膜を形成する工程と、
前記第１の導電膜上に第２の導電膜を形成する工程と、
前記第１の導電膜及び前記第２の導電膜を前記絶縁層の上面が露出するまで研磨する工程と、
を有し、
前記ピラーは、前記第１の導電膜を形成する工程と前記第２の導電膜を形成する工程との間に、前記開口部内の前記第１の導電膜よりも内側の領域に形成されることを特徴とする付記９に記載の配線構造の製造方法。

（付記１１）
前記第２の導電膜を形成する工程は、
スパッタリング法によりＣｕシード層を形成する工程と、
前記Ｃｕシード層上にＣｕめっき膜を形成する工程と、
を有することを特徴とする付記１０に記載の配線構造の製造方法。

（付記１２）
前記ピラーを形成する工程において、
前記ピラーの上面の位置を前記絶縁層の上面の位置よりも低くすることを特徴とする付記１０又は１１に記載の配線構造の製造方法。

（付記１３）
前記ピラーは絶縁体を含有することを特徴とする付記８乃至１２のいずれか１項に記載の配線構造の製造方法。

（付記１４）
前記絶縁体は感光性レジストであることを特徴とする付記１３に記載の配線構造の製造方法。

（付記１５）
前記ピラーは金属材料を含有することを特徴とする付記８乃至１２のいずれか１項に記載の配線構造の製造方法。

（付記１６）
前記導電材はＣｕを含有し、
前記金属材料はＴｉ、Ｎｉ及びＣｏからなる群から選択された一種を含有であることを特徴とする付記１５に記載の配線構造の製造方法。

（付記１７）
半導体チップの電極に接続される再配線層を形成する工程を有し、
前記再配線層を形成する工程は、付記８乃至１６のいずれか１項に記載の方法で配線構造を製造する工程を有することを特徴とする半導体装置の製造方法。

１：半導体チップ
３：電極
４１：ビア
４２：ランド
４３：ビア
５１：導電膜（ピラー）
１０２：感光性レジスト膜（ピラー）

Claims

第１のビアと、
第２のビアと、
前記第１のビア及び前記第２のビアの間に設けられ、前記第１のビアと前記第２のビアとを接続するランドと、
を有し、
前記ランドは絶縁層の開口部に形成されており、
前記ランドは、
前記第１のビア及び前記第２のビアの双方と接する導電材と、
前記導電材の内部に埋め込まれ、前記導電材により上面及び下面が覆われたピラーと、
を有することを特徴とする配線構造。
前記ピラーは絶縁体を含有することを特徴とする請求項１に記載の配線構造。
前記ピラーは金属材料を含有することを特徴とする請求項１に記載の配線構造。
請求項１乃至３のいずれか１項に記載の配線構造を含む再配線層を有することを特徴とする半導体装置。
第１のビアを形成する工程と、
前記第１のビアに接続されるランドを形成する工程と、
前記ランドに接続される第２のビアを形成する工程と、
を有し、
前記ランドは前記第１のビアと前記第２のビアとの間の絶縁層の開口部に形成し、
前記ランドを形成する工程は、
前記第１のビア及び前記第２のビアの双方と接する導電材を形成する工程と、
前記導電材の内部に埋め込まれ、前記導電材により上面及び下面が覆われたピラーを形成する工程と、
を有することを特徴とする配線構造の製造方法。
前記導電材を形成する工程は、
前記開口部の底面及び側面を覆う第１の導電膜を形成する工程と、
前記第１の導電膜上に第２の導電膜を形成する工程と、
前記第１の導電膜及び前記第２の導電膜を前記絶縁層の上面が露出するまで研磨する工程と、
を有し、
前記ピラーは、前記第１の導電膜を形成する工程と前記第２の導電膜を形成する工程との間に、前記開口部内の前記第１の導電膜よりも内側の領域に形成されることを特徴とする請求項５に記載の配線構造の製造方法。
前記第２の導電膜を形成する工程は、
スパッタリング法によりＣｕシード層を形成する工程と、
前記Ｃｕシード層上にＣｕめっき膜を形成する工程と、
を有することを特徴とする請求項６に記載の配線構造の製造方法。
前記ピラーを形成する工程において、
前記ピラーの上面の位置を前記絶縁層の上面の位置よりも低くすることを特徴とする請求項６又は７に記載の配線構造の製造方法。