JP6171583B2 - 電子装置及びその製造方法 - Google Patents

Description

本発明は、電子装置及びその製造方法に関する。

近年、電子機器の小型化、高性能化及び低価格化等の要求に伴い、半導体チップのより一層の高密度化及び多端子化、並びに端子の狭ピッチ化が進んでいる。そして、半導体チップの多端子化や端子の狭ピッチ化が進行することにより、ＬＳＩパッケージ基板、ウェハレベルパッケージ（ＷＬＰ）及びマルチチップパッケージ（ＭＣＰ）等に形成される配線のより一層の微細化が求められている。

上記のような要求に対応して、以下のようなダマシン法を適用した配線の形成手法が案出されている。この手法では、絶縁基体内に半導体チップ等の電子部品を埋め込んで再構成された基板に対して、絶縁材料として感光性絶縁樹脂を用いて堆積し、この絶縁材料に形成された溝内に銅（Ｃｕ）等の導電材料を埋め込む。絶縁材料及び導電材料の表面を、化学機械研磨（Chemical Mechanical Polishing：ＣＭＰ）法により平坦化し、導電材料を各溝内で分離して配線を形成する。この手法によれば、幅が例えば２μｍ以下の微細な配線を安定に形成することも可能である。

特開平１１−３３０２３９号公報

ICEP2011 ASE社論文 Considerations for 2D Multi-die Fan-out Wafer Level Packaging.等

しかしながら、上記のように配線を形成する手法において、以下のような課題が生じている。
絶縁基体内に電子部品を埋め込んで再構成された基板では、基板表面において、絶縁基体の表面部分と電子部品の表面部分との熱収縮度の相違等に起因して、前者の表面部分が凹に、後者の表面部分が凸となる段差が発生する。当該段差は、０．５μｍ程度〜３μｍ程度である。この場合、基板表面に上記の手法で微細な配線を形成しようとすれば、ＣＭＰによる表面平坦化を、電子部品上で導電材料が溝内で分離されるＣＭＰ研磨の削り量を基準として行うと、絶縁基体上では導電材料が溝内で分離されないという不都合が生じる。絶縁基体上でも導電材料を分離するようにＣＭＰ研磨を進めれば、電子部品上の導電材料が過度に研磨されてしまう。これにより、電子部品上の配線高さが低くなったり、甚だしくは電子部品上の導電材料が研磨消失するという問題がある。

本発明は、上記の課題に鑑みてなされたものであり、絶縁基体内に電子部品を埋め込んで再構成された基板において、絶縁膜への埋め込み配線の形成に不都合を生ぜしめることなく、所期の微細な配線を容易且つ確実に実現することができる信頼性の高い電子装置及びその製造方法を提供することを目的とする。

電子装置の一態様は、絶縁基体と、前記絶縁基体内に設けられた電子部品とを備え、前記絶縁基体と前記電子部品との熱収縮度の相違に起因して、前記電子部品の周辺における前記絶縁基体の表面部分に凹部が形成されたチップ内蔵基板と、前記絶縁基体の前記凹部上に、所定間隔で離間する複数のパターンを有する構造体と、前記電子部品及び前記構造体を覆い、隣り合う前記パターン間を埋め込む第１の絶縁膜と、前記第１の絶縁膜上に形成された、溝を有する第２の絶縁膜と、前記溝内を埋め込む配線とを含む。

電子装置の製造方法の一態様は、絶縁基体内に電子部品を配置して、チップ内蔵基板を形成する工程と、前記絶縁基体と前記電子部品との熱収縮度の相違に起因して、前記電子部品の周辺における前記絶縁基体の表面部分に凹部が形成された前記チップ内蔵基板について、前記凹部上に、所定間隔で離間する複数のパターンを有する構造体を形成する工程と、前記電子部品及び前記構造体を覆い、隣り合う前記パターン間を埋め込む第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に形成された、溝を有する第２の絶縁膜を形成する工程と、前記溝内を埋め込む配線を形成する工程とを含む。

上記の諸態様によれば、絶縁基体内に電子部品を埋め込んで再構成された基板において、絶縁膜への埋め込み配線の形成に不都合を生ぜしめることなく、所期の微細な配線が容易且つ確実に形成されてなる信頼性の高い電子装置が実現する。

第１の実施形態によるＦＯＷＬＰの製造方法を工程順に示す概略断面図である。 図１に引き続き、第１の実施形態によるＦＯＷＬＰの製造方法を工程順に示す概略断面図である。 図２に引き続き、第１の実施形態によるＦＯＷＬＰの製造方法を工程順に示す概略断面図である。 図３に引き続き、第１の実施形態によるＦＯＷＬＰの製造方法を工程順に示す概略断面図である。 図４に引き続き、第１の実施形態によるＦＯＷＬＰの製造方法を工程順に示す概略断面図である。 図５に引き続き、第１の実施形態によるＦＯＷＬＰの製造方法を工程順に示す概略断面図である。 図６に引き続き、第１の実施形態によるＦＯＷＬＰの製造方法を工程順に示す概略断面図である。 図７に引き続き、第１の実施形態によるＦＯＷＬＰの製造方法を工程順に示す概略断面図である。 第１の実施形態における構造体を平面視した様子を示す概略平面図である。 第１の実施形態におけるチップ内蔵基板の表面に形成された絶縁膜の平坦性を調べた実験結果を示す図である。 第２の実施形態の第１の構成例において、第１の実施形態の図２（ａ）に相当する概略断面図である。 第２の実施形態の第１の構成例において、第１の実施形態の図９に相当する概略平面図である。 第２の実施形態の第２の構成例において、第１の実施形態の図２（ａ）に相当する概略断面図である。 第２の実施形態の第２の構成例において、第１の実施形態の図９に相当する概略平面図である。 第３の実施形態において、構造体の具体的な形成例を示す概略断面図である。 第４の実施形態における第１の絶縁膜の平坦化工程を示す概略断面図である。

（第１の実施形態）
本実施形態では、電子装置として、絶縁基体内に電子部品として半導体チップを埋め込み、絶縁基体上及び半導体チップ上に配線形成がされてなる、いわゆるファンアウト型のウェハレベルパッケージ（ＦＯＷＬＰ）を開示する。本実施形態では、ＦＯＷＬＰの構成をその製造方法と共に説明する。
図１〜図８は、第１の実施形態によるＦＯＷＬＰの製造方法を工程順に示す概略断面図である。図１〜図７の各図では、チップ内蔵基板における１個の半導体チップの周辺を拡大して示しており、（ｂ）が（ａ）の破線Ａ（図１のみに示す）に沿った断面を、（ｃ）が（ａ）の破線Ｂ（図１のみに示す）に沿った断面をそれぞれ拡大して表している。

先ず、図１に示すように、絶縁基体１１内に複数の半導体チップ１２を埋め込んで再構成された、チップ内蔵基板１０を形成する。
詳細には、絶縁基体１１内、例えばエポキシ樹脂等の絶縁性の樹脂組成物であるモールド樹脂内に、ＭＯＳトランジスタやメモリ、キャパシタ等の各種の機能素子等が形成された複数の半導体チップ１２を例えばマトリクス状に埋設する。絶縁基体１１の裏面（半導体チップ１２の非露出面）を研削して平坦化する。複数の半導体チップ１２が絶縁基体１１によりウェーハ状態に再構築されてなるチップ内蔵基板１０が形成される。

再構築されたチップ内蔵基板１０は、例えば円形状に形成される。円形状の代わりに、矩形状としても良い。円形状であれば、後の配線形成プロセスに既存の半導体製造設備を使用することが可能であり、矩形状であれば、プリント配線板の既存の製造設備を使用することができる。

続いて、図２及び図９に示すように、チップ内蔵基板１０の絶縁基体１１の表面部分上に、所定間隔で離間する複数のピラーパターン１３ａを有する構造体１３を形成する。図９は、構造体１３を平面視した様子を示す概略平面図である。

チップ内蔵基板１０では、モールド樹脂を硬化させる際に、基板表面において、絶縁基体１１の表面部分と半導体チップ１２の表面部分との熱収縮度の相違等に起因して、前者の表面部分が熱硬化で収縮して凹に、後者の表面部分が凸となる段差が発生する。図１に、絶縁基体１１の表面部分を窪み１１ａとして示す。当該段差は０．５μｍ程度〜３μｍ程度、例えば１．５μｍ程度となる。

本実施形態では、半導体チップ１２の表面部分に対して凹状となった絶縁基体１１の表面部分上に構造体を形成すべく、先ず、チップ内蔵基板１の表面全面に絶縁材料を堆積する。絶縁材料としては、例えば感光性絶縁樹脂（感光性永久レジスト）を用いる。この絶縁材料をフォトリソグラフィーで加工し、例えばマトリクス状に所定のピッチＰで並列する複数のピラーパターン１３ａを形成する。ピラーパターン１３ａは、高さが例えば３μｍ程度、ピッチ（隣り合うピラーパターン１３ａの所定間隔）Ｐが後述する理由から６μｍ程度〜２０μｍ程度、より好ましくは６μｍ程度〜１０μｍ程度、ここでは１０μｍ程度とされる。
以上により、チップ内蔵基板１０の絶縁基体１１の表面部分上に、所定間隔で離間する複数のピラーパターン１３ａを有する構造体１３が形成される。

続いて、図３に示すように、チップ内蔵基板１０の表面全面に絶縁膜（第１の絶縁膜）１４を形成する。
詳細には、例えばスピンコート法により、フェノール系樹脂材、エポキシ系樹脂材、ポリイミド等の絶縁剤の溶液を塗布する。絶縁剤は、例えば５μｍ程度の厚みで、構造体１３の隣り合うピラーパターン１３ａ間を埋め込むように、チップ内蔵基板１０の表面全面に塗布される。以上により、チップ内蔵基板１０の表面全面を覆う絶縁膜１４が形成される。絶縁膜１４は、構造体１３を覆う表面部分を含み、その表面全体が平坦に形成される。

ここで、チップ内蔵基板の表面に形成された絶縁膜の平坦性を調べた実験結果について説明する。この実験では、図１０（ａ）に示すように、チップ内蔵基板１０の表面における段差を１．５μｍ程度、構造体を構成するピラーパターンの高さを３μｍ程度、絶縁膜の厚みを５μｍ程度とした。絶縁膜の構造体上方に相当する表面部分に生じる凹凸による段差Ｈを、ピラーパターン幅を変えて調べた。ピラーパターン幅の２倍がピラーパターンのピッチに相当する。

実験結果を図１０（ｂ）に示す。このように、ピラーパターンのピッチを２０μｍ以下とすることにより、段差Ｈは１μｍ以下に急激に小さくなる。段差Ｈが１μｍ以下であれば、後述するダマシン法による配線形成において、１μｍ程度〜５μｍ程度の配線幅の配線を形成することができ配線サイズの大幅な縮小が可能である。このように、ピラーパターンのピッチを２０μｍ以下、更に好ましくは１０μｍ以下とすることにより、絶縁膜の十分な表面平坦性（所期の微細な配線を形成するに十分な表面平坦性）が得られることが判る。一方、ピラーパターンを形成する際のフォトリソグラフィーの露光限界を考慮すれば、ピラーパターンのピッチの下限は６μｍ程度に制限される。
以上より、構造体を、ピラーパターンのピッチが６μｍ程度〜２０μｍ程度、より好ましくは６μｍ程度〜１０μｍ程度となるように形成することにより、チップ内蔵基板上に十分に平坦な絶縁膜を形成することができることが確認された。

続いて、図４に示すように、絶縁膜１４上に樹脂絶縁膜１５を形成する。
詳細には、平坦な表面を有する絶縁膜１４上に、エポキシ樹脂等の絶縁性の樹脂組成物であるモールド樹脂を堆積し、樹脂絶縁膜１５を形成する。樹脂絶縁膜１５は、例えば３μｍ程度〜１０μｍ程度の厚みに形成される。なお、樹脂絶縁膜１５及びその下の絶縁膜１４には、半導体チップ１２の表面に設けられた端子の表面を露出する開口が適宜形成される。

続いて、図５に示すように、複数の配線溝１６ａを有する絶縁膜（第２の絶縁膜）１６を形成する。
詳細には、先ず、樹脂絶縁膜１５上に絶縁材料を堆積する。絶縁材料としては、例えば感光性絶縁樹脂（感光性永久レジスト）を用いる。絶縁材料は、例えば２μｍ程度〜５μｍ程度の厚みに堆積する。この絶縁材料をフォトリソグラフィーで加工し、絶縁材料に樹脂絶縁膜１５の表面の一部を露出させる配線溝１６ａを形成する。以上により、樹脂絶縁膜１５上に、複数の配線溝１６ａを有する絶縁膜１６が形成される。

続いて、図６に示すように、配線溝１６ａ内を埋め込むように、絶縁膜１６上に導電材料１７を堆積する。
詳細には、Ｃｕ又はその合金等の配線材料である導電材料１７を、例えばメッキ法により配線溝１６ａ内を埋め込むように、絶縁膜１６上に堆積する。

続いて、図７に示すように、各配線１８を形成する。
詳細には、導電材料１７の表面をＣＭＰ法により研磨して平坦化する。ここでは、配線溝１６ａ内を充填する導電材料１７が配線溝１６ａごとに分断されるまで、導電材料１７の表面及び絶縁膜１６の一部を研磨する。以上により、各配線溝１６ａ内を導電材料１７で充填してなる、各配線１８が形成される。配線１８は、半導体チップ１２からの引き出し配線、或いは２個の半導体チップ１２間を接続する配線等となる。

本実施形態では、絶縁膜１４が表面平坦に形成される。即ち、絶縁膜１４が表面において、絶縁基体１１の表面部分と半導体チップ１２の表面部分との間に生じた段差が解消されている。そのため、チップ内蔵基板１０の表面上方で導電材料１７は略均一な厚みに形成されており、導電材料１７の研磨において、絶縁基体１１の表面部分の上方と、半導体チップ１２の表面部分の上方とで同様に研磨が進行し、配線溝１６ａ内を充填する導電材料１７が配線溝１６ａごとに電気的に分離される。以上により、各配線溝１６ａ内には、配線全体を通じて厚み（高さ）が均一な配線１８が、当該ＣＭＰ研磨により形成される。

なお、図５〜図７の一連工程を複数回実行（適宜、いわゆるデュアルダマシン工程としたり、ビアを形成する工程を付加する場合もある）しても良い。これにより、多層配線構造が形成される。

続いて、図８に示すように、配線１８と電気的に接続されるハンダバンプ１９を形成し、チップ内蔵基板１０から所定数の半導体チップ１２ごとに切り出す。ここでは、２つの半導体チップ１２ごとに切り出す。以上により、いわゆるマルチチップパッケージのＦＯＷＬＰが形成される。
なお、チップ内蔵基板１０から３個以上の半導体チップ１２ごとに切り出す場合もある。また、１個の半導体チップ１２ごとに切り出してＦＯＷＬＰを形成しても良い。

以上説明したように、本実施形態によれば、絶縁基体１１内に半導体チップ１２を埋め込んで再構成されたチップ内蔵基板１０において、絶縁膜１６への埋め込み配線１８の形成に不都合を生ぜしめることなく、所期の微細な配線１８が容易且つ確実に形成されてなる信頼性の高いＦＯＷＬＰが実現する。

（第２の実施形態）
以下、第２の実施形態について説明する。本実施形態では、第１の実施形態と同様に、電子装置としてＦＯＷＬＰを開示するが、構造体の構成が異なる点で第１の実施形態と相違する。本実施形態では、第１の構成例及び第２の構成例を開示する。これらの各例では、ＦＯＷＬＰは、その構造体以外は第１の実施形態と同様の構成を有しており、同様の諸工程でＦＯＷＬＰが形成される。

−第１の構成例−
図１１は、第２の実施形態の第１の構成例において、第１の実施形態の図２（ａ）に相当する概略断面図である。図１２は、第２の実施形態の第１の構成例において、第１の実施形態の図９に相当する概略平面図である。
本例では、第１の実施形態の図１の工程を行った後、図１１及び図１２に示すように、チップ内蔵基板１０の絶縁基体１１の表面部分上に、所定間隔で離間する複数のホールパターン２１ａを有する構造体２１を形成する。

本例では、半導体チップ１２の表面部分に対して凹状となった絶縁基体１１の表面部分上に構造体を形成すべく、先ず、チップ内蔵基板１の表面全面に絶縁材料を堆積する。絶縁材料としては、例えば感光性絶縁樹脂（感光性永久レジスト）を用いる。この絶縁材料をフォトリソグラフィーで加工し、例えばマトリクス状に所定のピッチＰで並列する複数のホールパターン２１ａを形成する。ホールパターン２１ａは、深さが例えば３μｍ程度、ピッチ（隣り合うホールパターン２１ａの所定間隔）Ｐが６μｍ程度〜２０μｍ程度、より好ましくは６μｍ程度〜１０μｍ程度、ここでは１０μｍ程度とされる。
以上により、チップ内蔵基板１０の絶縁基体１１の表面部分上に、所定間隔で離間する複数のホールパターン２１ａを有する構造体２１が形成される。

構造体２１が形成された後は、第１の実施形態と同様の諸工程（図３〜図８に相当する諸工程）を実行する。以上により、本例によるＦＯＷＬＰが形成される。
なお、チップ内蔵基板１０から３個以上の半導体チップ１２ごとに切り出す場合もある。また、１個の半導体チップ１２ごとに切り出してＦＯＷＬＰを形成しても良い。

以上説明したように、本例によれば、絶縁基体１１内に半導体チップ１２を埋め込んで再構成されたチップ内蔵基板１０において、絶縁膜１６への埋め込み配線１８の形成に不都合を生ぜしめることなく、所期の微細な配線１８が容易且つ確実に形成されてなる信頼性の高いＦＯＷＬＰが実現する。

−第２の構成例−
図１３は、第２の実施形態の第２の構成例において、第１の実施形態の図２（ａ）に相当する概略断面図である。図１４は、第２の実施形態の第２の構成例において、第１の実施形態の図９に相当する概略平面図である。
本例では、第１の実施形態の図１の工程を行った後、図１３及び図１４に示すように、チップ内蔵基板１０の絶縁基体１１の表面部分上に、所定間隔で離間する複数のラインパターン２２ａを有する構造体２２を形成する。

本例では、半導体チップ１２の表面部分に対して凹状となった絶縁基体１１の表面部分上に構造体を形成すべく、先ず、チップ内蔵基板１の表面全面に絶縁材料を堆積する。絶縁材料としては、例えば感光性絶縁樹脂（感光性永久レジスト）を用いる。この絶縁材料をフォトリソグラフィーで加工し、例えばストライプ状に所定のピッチＰで並列する複数のラインパターン２２ａを形成する。ラインパターン２２ａは、高さが例えば３μｍ程度、ピッチ（隣り合うラインパターン２２ａの所定間隔）Ｐが６μｍ程度〜２０μｍ程度、より好ましくは６μｍ程度〜１０μｍ程度、ここでは１０μｍ程度とされる。
以上により、チップ内蔵基板１０の絶縁基体１１の表面部分上に、所定間隔で離間する複数のラインパターン２２ａを有する構造体２２が形成される。

構造体２２が形成された後は、第１の実施形態と同様の諸工程（図３〜図８に相当する諸工程）を実行する。以上により、本例によるＦＯＷＬＰが形成される。

以上説明したように、本例によれば、絶縁基体１１内に半導体チップ１２を埋め込んで再構成されたチップ内蔵基板１０において、絶縁膜１６への埋め込み配線１８の形成に不都合を生ぜしめることなく、所期の微細な配線１８が容易且つ確実に形成されてなる信頼性の高いＦＯＷＬＰが実現する。

（第３の実施形態）
以下、第２の実施形態について説明する。本実施形態では、第１の実施形態と同様に、電子装置としてＦＯＷＬＰを開示する。本実施形態では、第１の実施形態の構造体を形成するための具体例を例示する。本実施形態では、第１の実施形態と同様の諸工程でＦＯＷＬＰが形成される。

構造体１３は、具体的に、以下のように形成することが望ましい。図１５は、構造体１３の具体的な形成例を示す概略断面図である。

先ず、図１５（ａ）に示すように、図１におけるチップ内蔵基板１０の絶縁基体１１の表面部分に、半導体チップ１２の表面部分を基準として生じる窪み１１ａについて、当該窪み１１ａの体積Ｖを予め算出する。窪み１１ａの体積Ｖは、例えば、所定の段差計等を用いて窪み１１ａの段差を測定し、段差の測定値に窪み１１ａの面積を積算することで算出される。

次に、図１５（ｂ）に示すように、図２において、当該窪み１１ａに形成される構造体１３の体積、即ち複数のピラーパターン１３ａの総計体積が窪み１１ａの体積以上となるように、構造体１３を形成する。

そして、図１５（ｃ）に示すように、チップ内蔵基板１０の表面全面に絶縁膜１４を形成する。絶縁膜１４は、構造体１３の隣り合うピラーパターン１３ａ間を埋め込むように、チップ内蔵基板１０の表面全面に塗布形成され、構造体１３を覆う表面部分を含み、その表面全体がより確実に平坦に形成される。

以上説明したように、本実施形態によれば、絶縁基体１１内に半導体チップ１２を埋め込んで再構成されたチップ内蔵基板１０において、絶縁膜１６への埋め込み配線１８の形成に不都合を生ぜしめることなく、所期の微細な配線１８が容易且つ確実に形成されてなる信頼性の高いＦＯＷＬＰが実現する。

（第４の実施形態）
以下、第４の実施形態について説明する。本実施形態では、第１の実施形態と同様に、電子装置としてＦＯＷＬＰを開示するが、第１の絶縁膜である絶縁膜１４を平坦化する工程が付加される点で第１の実施形態と相違する。
図１６は、第４の実施形態における第１の絶縁膜の平坦化工程を示す概略断面図である。

本実施形態では、第１の実施形態の図１〜図３の諸工程を行った後、絶縁膜１４の表面を平坦化する。
図３の工程により、絶縁膜１４を形成した状態では、配線形成において無視できる程度の影響であるにせよ、図１６（ａ）のように、絶縁膜１４は、構造体１３を覆う表面部分において、若干の微細凹凸が生じることが想定される。
本実施形態では、チップ内蔵基板１０の表面全面に絶縁膜１４を形成した後に、図１６（ｂ）に示すように、絶縁膜１４の表面をＣＭＰ法により研磨する。これにより、絶縁膜１４の表面に若干の微細凹凸が生じた場合でも、当該微細凹凸が解消し、絶縁膜１４の表面が確実に平坦化される。

絶縁膜１４の表面が確実に平坦化された後は、第１の実施形態と同様の諸工程（図４〜図８に相当する諸工程）を実行する。以上により、本実施形態によるＦＯＷＬＰが形成される。

以上説明したように、本実施形態によれば、絶縁基体１１内に半導体チップ１２を埋め込んで再構成されたチップ内蔵基板１０において、絶縁膜１６への埋め込み配線１８の形成に不都合を生ぜしめることなく、所期の微細な配線１８が容易且つ確実に形成されてなる信頼性の高いＦＯＷＬＰが実現する。

以下、電子装置及びその製造方法の諸態様を付記としてまとめて記載する。

（付記１）絶縁基体と、
前記絶縁基体内に設けられた電子部品と、
前記電子部品の周辺における前記絶縁基体の表面上に、所定間隔で離間する複数のパターンを有する構造体と、
前記電子部品及び前記構造体を覆い、隣り合う前記パターン間を埋め込む第１の絶縁膜と、
前記第１の絶縁膜上に形成された、溝を有する第２の絶縁膜と、
前記溝内を埋め込む配線と
を含むことを特徴とする電子装置。

（付記２）複数の前記パターンは、隣り合う前記パターンの間隔が６μｍ〜２０μｍの範囲内の値で並列していることを特徴とする付記１に記載の電子装置。

（付記３）前記構造体は、その全体の体積が前記電子部品の周辺における前記絶縁基体の表面に生じた窪み部分の体積よりも大きいことを特徴とする付記１又は２に記載の電子装置。

（付記４）前記パターンは、ピラーパターン、ホールパターン、及びラインパターンのうちから選ばれた１種であることを特徴とする付記１〜３のいずれか１項に記載の電子装置。

（付記５）絶縁基体内に電子部品を配置する工程と、
前記電子部品の周辺における前記絶縁基体の表面上に、所定間隔で離間する複数のパターンを有する構造体を形成する工程と、
前記電子部品及び前記構造体を覆い、隣り合う前記パターン間を埋め込む第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に形成された、溝を有する第２の絶縁膜を形成する工程と、
前記溝内を埋め込む配線を形成する工程と
を含むことを特徴とする電子装置の製造方法

（付記６）前記構造体を、隣り合う前記パターンの間隔が６μｍ〜２０μｍの範囲内の値で並列するように形成することを特徴とする付記５に記載の電子装置の製造方法。

（付記７）前記絶縁基体内に前記電子部品を配置する工程の後、前記構造体を形成する工程の前に、前記絶縁基体の前記電子部品との間で生じた窪み部分の体積を測定する工程を更に含み、
前記構造体を、その全体の体積が前記窪み部分の体積よりも大きくなるように形成することを特徴とする付記５又は６に記載の電子装置の製造方法。

（付記８）前記第１の絶縁膜を形成する工程の後、前記第２の絶縁膜を形成する工程の前に、前記第１の絶縁膜の表面を平坦化する工程を更に含むことを特徴とする付記５〜７のいずれか１項に記載の電子装置の製造方法。

（付記９）前記第１の絶縁膜を塗布法により形成することを特徴とする付記５〜８のいずれか１項に記載の電子装置の製造方法。

（付記１０）前記パターンを、ピラーパターン、ホールパターン、及びラインパターンのうちから選ばれた１種として形成することを特徴とする付記５〜９のいずれか１項に記載の電子装置の製造方法。

１０ チップ内蔵基板
１１ 絶縁基体
１１ａ 窪み
１２ 半導体チップ
１３，２１，２２ 構造体
１３ａ ピラーパターン
１４，１６ 絶縁膜
１５ 樹脂絶縁膜
１６ａ 配線溝
１７ 導電材料
１８ 配線
１９ ハンダバンプ
２１ａ ホールパターン
２２ａ ラインパターン

Claims (8)

1. 絶縁基体と、前記絶縁基体内に設けられた電子部品とを備え、前記絶縁基体と前記電子部品との熱収縮度の相違に起因して、前記電子部品の周辺における前記絶縁基体の表面部分に凹部が形成されたチップ内蔵基板と、
   前記絶縁基体の前記凹部上に、所定間隔で離間する複数のパターンを有する構造体と、
   前記電子部品及び前記構造体を覆い、隣り合う前記パターン間を埋め込む第１の絶縁膜と、
   前記第１の絶縁膜上に形成された、溝を有する第２の絶縁膜と、
   前記溝内を埋め込む配線と
   を含むことを特徴とする電子装置。
2. 複数の前記パターンは、隣り合う前記パターンの間隔が６μｍ〜２０μｍの範囲内の値で並列していることを特徴とする請求項１に記載の電子装置。
3. 前記構造体は、その全体の体積が前記絶縁基体の前記凹部の体積よりも大きいことを特徴とする請求項１又は２に記載の電子装置。
4. 絶縁基体内に電子部品を配置して、チップ内蔵基板を形成する工程と、
   前記絶縁基体と前記電子部品との熱収縮度の相違に起因して、前記電子部品の周辺における前記絶縁基体の表面部分に凹部が形成された前記チップ内蔵基板について、前記凹部上に、所定間隔で離間する複数のパターンを有する構造体を形成する工程と、
   前記電子部品及び前記構造体を覆い、隣り合う前記パターン間を埋め込む第１の絶縁膜を形成する工程と、
   前記第１の絶縁膜上に形成された、溝を有する第２の絶縁膜を形成する工程と、
   前記溝内を埋め込む配線を形成する工程と
   を含むことを特徴とする電子装置の製造方法。
5. 前記構造体を、隣り合う前記パターンの間隔が６μｍ〜２０μｍの範囲内の値で並列するように形成することを特徴とする請求項４に記載の電子装置の製造方法。
6. 前記絶縁基体内に前記電子部品を配置する工程の後、前記構造体を形成する工程の前に、前記凹部の体積を測定する工程を更に含み、
   前記構造体を、その全体の体積が前記凹部の体積よりも大きくなるように形成することを特徴とする請求項４又は５に記載の電子装置の製造方法。
7. 前記第１の絶縁膜を形成する工程の後、前記第２の絶縁膜を形成する工程の前に、前記第１の絶縁膜の表面を平坦化する工程を更に含むことを特徴とする請求項４〜６のいずれか１項に記載の電子装置の製造方法。
8. 前記第１の絶縁膜を塗布法により形成することを特徴とする請求項４〜７のいずれか１項に記載の電子装置の製造方法。

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