JP2017505999A - 金属ポスト相互接続部を備えた下部パッケージ - Google Patents

金属ポスト相互接続部を備えた下部パッケージ Download PDF

Info

Publication number
JP2017505999A
JP2017505999A JP2016549269A JP2016549269A JP2017505999A JP 2017505999 A JP2017505999 A JP 2017505999A JP 2016549269 A JP2016549269 A JP 2016549269A JP 2016549269 A JP2016549269 A JP 2016549269A JP 2017505999 A JP2017505999 A JP 2017505999A
Authority
JP
Japan
Prior art keywords
die
layer
package
interconnect
metal post
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2016549269A
Other languages
English (en)
Other versions
JP2017505999A5 (ja
Inventor
シーチュン・グ
ラティボル・ラドイチッチ
ドン・ウク・キム
Original Assignee
クアルコム，インコーポレイテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by クアルコム，インコーポレイテッド filed Critical クアルコム，インコーポレイテッド
Publication of JP2017505999A publication Critical patent/JP2017505999A/ja
Publication of JP2017505999A5 publication Critical patent/JP2017505999A5/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/30—Structure, shape, material or disposition of the layer connectors prior to the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/09—Use of materials for the conductive, e.g. metallic pattern
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02373—Layout of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1712—Layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/30—Structure, shape, material or disposition of the layer connectors prior to the connecting process of a plurality of layer connectors
    • H01L2224/301—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81447—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81455—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/145—Organic substrates, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15—Ceramic or glass substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/1579—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09845—Stepped hole, via, edge, bump or conductor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227—Other objects, e.g. metallic pieces
    • H05K2201/10242—Metallic cylinders

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

ダイ側再配線層を通じて複数のダイ相互接続に電気的に結合する複数の金属ポストを含む、下部パッケージ基板が提供される。金属ポストおよびダイ相互接続は、下部パッケージ基板上のシード層の上にめっきされる。

Description

（関連出願の相互参照）
本出願は、２０１４年２月１８日に出願した米国仮特許出願第６１／９４１３４５号の出願日の優先権を主張するものであり、同仮特許出願は、２０１４年４月１６日に出願した米国特許出願第１４／２５４４９４号の出願日の優先権を主張するものであり、その両方が本明細書に、参照によりその全体が組み込まれる。
本出願は、集積回路パッケージングに関し、より詳細には、金属ポスト相互接続部を有する下部パッケージに関する。
パッケージオンパッケージアーキテクチャでは、有機基板が、その低コストのため一般に使用されている。たとえば、マイクロプロセッサなどのフリップチップダイは、下部パッケージ用の有機基板の第１の表面に、複数のはんだバンプまたは銅ピラーを通じて結合され得る。上部パッケージ基板への結合部または相互接続部を支持するために、下部パッケージ基板は、下部パッケージ基板の第１の表面上の下部パッケージダイの周りに周辺部があるように、十分大きいフットプリントを有する。その周辺部が、次いで、上部パッケージへのはんだボール相互接続部を支持し得る。結果として得られるパッケージオンパッケージアーキテクチャは、その低コストのためかなり普及しているが、有機基板は、比較的粗い相互接続ピッチにしか対応しないので、最新のファインピッチダイに適していないことが多い。相互接続ピッチとは、マイクロバンプや銅ピラーなどの基板−ダイ間相互接続部間の、ならびにはんだボールなどの下部パッケージ−上部パッケージ間相互接続部間の隔たりである。
有機基板の相互接続ピッチ限界のため、最新のファインピッチダイ用の下部パッケージ基板は典型的に、ガラスインターポーザまたは半導体インターポーザを備える。有機基板とは対照的に、ガラスインターポーザまたは半導体インターポーザは、ファインピッチ相互接続部をサポートする。したがって、ガラスインターポーザまたはシリコンインターポーザにより、必要なファインピッチ相互接続部が可能になるので、従来はファインピッチダイをインターポーザの上にマウントしている。第１のプロセッサダイや第２のプロセッサダイなど、複数のファインピッチダイが、同じインターポーザ上にマウントされ得る。インターポーザは、各ダイからのマイクロバンプや銅ピラーなどのファインピッチ相互接続を、再配線層（ＲＤＬ）を通じて受け取り、ＲＤＬは、各ダイが他のダイとそれを通じて連通することを可能にするものである。したがって、結果として得られるインターポーザパッケージは、必要なファインピッチ相互接続部に対応するという点で有利であるが、従来は、プロセッサをＤＲＡＭダイなどの関連する外部メモリと、パッケージオンパッケージ（ＰｏＰ）構造を用いてインターフェースさせている。しかしながら、インターポーザのフットプリントが、ファインピッチダイを支持するのに必要な表面積を有していなければならないので、すでにいくらか大きくなっている。
そのようなインターポーザもまた、上段メモリパッケージ基板への従来のＰｏＰはんだボール相互接続部用のスペースを設けるために、ファインピッチダイの周りに周辺部を含む場合、インターポーザのフットプリントは過大になる。たとえば、従来は、下部パッケージの製造中に、インターポーザ上のダイおよびはんだボール相互接続部をモールドコンパウンドで包覆（ｅｎｃａｓｅ）している。包覆されたはんだボールは、次いで、モールドコンパウンドのレーザドリル加工を用いることなどにより、露出されなければならない。レーザからの熱のため、はんだボールとダイとの間に、ある一定のキープアウト（ｋｅｅｐ−ｏｕｔ）距離が必要となる。したがって、結果として得られる下部パッケージ用のインターポーザは、ダイおよびはんだボールのみならず、はんだボールとダイとの間のキープアウト距離もサポートするために、比較的大きいフットプリントを必要とする。加えて、はんだボールは、上段パッケージに結合するために、比較的大きくなければならない。そのような比較的大きい相互接続サイズにより、それに対応して大きい相互接続ピッチが必要となる。したがって、インターポーザのフットプリントは、はんだボールとその必要なピッチ、ならびにはんだボールとダイとの間の関連するキープアウト領域の両方をサポートするのに十分なほど大きくなければならず、それにより密度が減少し、また高価になる。代替手段として、インターポーザが、プリント回路バーや、シリコン相互接続バーまたはガラス相互接続バーなどの相互接続バーを支持する周辺部を含んでもよい。相互接続バーは、はんだボールとは対照的に、いくつかのめっきビアを含む。しかしながら、相互接続バー内のめっきビアの製造にも、相互接続バーの外周に関して、ある一定の距離またはキープアウト領域が必要となる。したがって、従来のインターポーザがはんだボールを含むか、それとも相互接続バーを含むかにかかわらず、インターポーザのフットプリントは比較的大きくなければならない。
したがって、フットプリントの縮小した、インターポーザなどの下部パッケージ基板が、当技術分野で必要とされている。
上部パッケージへの相互接続を形成するためのめっき金属ポストを備えた下部パッケージが提供される。めっき金属ポストは、はんだボールまたは相互接続バーを使用して上段パッケージまたはさらなるダイへの相互接続部を形成する従来の下部パッケージと比較して、下部パッケージのフットプリントの縮小を可能にする。下部パッケージは、１つまたは複数のダイを支持する下部パッケージ基板を含む。いくつかの実施形態では、下部パッケージ基板は、複数のダイを支持するガラスインターポーザ、シリコンインターポーザ、または積層有機インターポーザを備え得る。代替実施形態では、下部パッケージ基板は、単一のダイを支持するガラス基板、半導体基板、または積層有機基板を備え得る。
フットプリントの縮小を実現するために、下部パッケージ基板は、再配線層（ＲＤＬ）を通じてダイ相互接続に結合された複数のめっき金属ポストを含む。下部パッケージ基板によって支持されるダイは、ダイ相互接続を通じてＲＤＬに、ＲＤＬから金属ポストに、金属ポストから上部パッケージ基板に結合する。従来のバー相互接続実施形態とは対照的に、金属ポストとダイ相互接続の両方が、ＲＤＬの上に重なるシード層の上にめっきされる。ダイ相互接続および金属ポストは、ダイ（または複数のダイ）を下部パッケージ基板に取り付ける前に、シード層の上にめっきされ得る。したがって、金属ポストは、従来のバー相互接続実施形態またははんだボール実施形態とは対照的に、キープアウト領域を何ら必要とせずに堆積され得る。したがって、本明細書に開示する、結果として得られる下部パッケージ基板は、従来のアーキテクチャと比較して、有利には密度が増大する。
本開示の一実施形態による金属ポストを含む下部パッケージの断面図である。 図１Ａの下部パッケージが上部パッケージを受け取って、パッケージオンパッケージ（ＰｏＰ）構造を形成するときの、下部パッケージの断面図である。 図１Ａの下部パッケージを形成するために使用されるインターポーザの、ダイ相互接続および金属ポストを堆積させる前の断面図である。 図２Ａのインターポーザの、シード層を堆積させた後の断面図である。 図２Ｂのインターポーザの、ダイ相互接続を形成するための第１のマスク層を堆積させ、パターン形成した後の断面図である。 図２Ｃのインターポーザの、ダイ相互接続を堆積させ、第１のマスク層を除去した後の断面図である。 図２Ｄのインターポーザの、金属ポストを形成するための第２のマスク層を堆積させ、パターン形成した後の断面図である。 図２Ｅのインターポーザの、金属ポストを堆積させ、第２のマスク層を除去した後の断面図である。 図２Ｆのインターポーザの、１対のダイを取り付けた後の断面図である。 図２Ｇのインターポーザの、ダイを包覆するようにモールドコンパウンドを堆積させた後、かつはんだボールを取り付けた後の断面図である。 図２Ｈのインターポーザの、裏面研削し、かつ、ボード対向再配線層およびはんだボールを形成した後の断面図である。 図２Ｉのインターポーザの、ダイシングして下部パッケージの構築を完了した後の断面図である。 図２Ｊの下部パッケージの、ダイに対する金属ポストの配列を示す平面図である。 本開示の一実施形態による下部パッケージの製造方法を要約するフローチャートである。 本開示の一実施形態による下部パッケージを組み込んだいくつかの電子システム例を示す図である。
本開示の諸実施形態およびそれらの利点は、続く詳細な説明を参照することによって、最も良く理解される。図のうちの１つまたは複数に示される同様の要素を特定するために、同様の参照番号が使用されていることを理解されたい。
従来の、はんだボールまたはバー相互接続を使用して下部パッケージを上部パッケージに電気的に結合することによる、過大なフットプリントの必要性を回避するために、上部パッケージへの相互接続を形成するためのめっき金属ポストを備えた下部パッケージが提供される。めっき金属ポストは、はんだボールまたは相互接続バーを使用して上段パッケージまたはさらなるダイへの相互接続部を形成する従来の下部パッケージと比較して、下部パッケージのフットプリントの縮小を可能にする。下部パッケージは、１つまたは複数のダイを支持する下部パッケージ基板を含む。いくつかの実施形態では、下部パッケージ基板は、複数のダイを支持するガラスインターポーザ、シリコンインターポーザ、または積層有機インターポーザを備え得る。代替実施形態では、下部パッケージ基板は、単一のダイを支持するガラス基板、半導体基板、または積層有機基板を備え得る。
本明細書に開示する金属ポストは、下部パッケージ基板上にめっきされるので、相互接続バーを下部パッケージ基板に埋め込む余分なプロセスステップを必要とする従来の相互接続バーの使用と比較して、製造コストが著しく低下する。その上、相互接続バーの製造では典型的に、ビアをレーザドリル加工し、そのビアが次いでめっきされて、相互接続バー内に金属ポストが形成される必要がある。したがって、相互接続バーは、その全周の周りに比較的大きいキープアウト領域を必要とする。対照的に、本明細書に開示する下部パッケージ用の金属ポストのめっきは、レーザドリル加工を必要としない。したがって、めっき金属ポストは、相互接続バーの使用と比較して、ダイに対してのみならず下部パッケージ基板の周辺部に対しても、必要とするキープアウト領域が縮小する。したがって、開示する下部パッケージは、密度の増加および製造コストの低下をもたらす。
フットプリントの縮小を実現し、密度を増加させるために、下部パッケージ内で、めっき金属ポストが再配線層（ＲＤＬ）を通じてダイ相互接続に電気的に結合する。一実施形態では、ダイ相互接続が金属ピラーを備える。その点において、従来のインターポーザも、金属ピラーなどのダイ相互接続をバー相互接続内の金属ポストに電気的に結合する再配線層を有し得る。しかしながら、従来のバー相互接続は、下部パッケージ基板とは別に製造される。この従来の製造プロセスでは、バー相互接続を形成する基板に、レーザドリル加工や機械的ドリル加工などによってドリル加工が施されて、複数のビアが形成され、それらが後にめっきされると、バー相互接続ポストが完成する。バー相互接続基板内にビアを形成するためのドリル加工プロセスまたは機械加工プロセスのため、ビア（したがって最終的にビアを充填する金属ポスト）は、バー相互接続基板周辺部から、ある一定のキープアウト距離だけ離隔されなければならない。先に論じたように、結果として生じる、バー相互接続含有下部パッケージ基板内のキープアウト距離により、密度が制限され、したがってコストが増加する。
それとは際立って対照的に、本明細書に開示する金属ポストは、バー相互接続内に別に製造されるのではない。その代わりに、開示する金属ポストは、下部パッケージ基板上にてインサイチュ（ｉｎ ｓｉｔｕ）で製造される。このインサイチュ形成を可能にするために、再配線層をシード層が被覆する。次いで、シード層を誘電体層が被覆する。誘電体層内に窓が開けられて、ダイ相互接続開口と、金属ポスト開口も形成される。次いで、ダイ相互接続開口および金属ポスト開口内に露出したシード層部分の上に金属がめっきされて、ダイ相互接続および金属ポストが形成され得る。
ダイ相互接続開口内に露出したものは、金属ポスト開口内に露出したものと同じシード層であるので、このシード層は、本明細書では単一シード層とも表現される。ダイ相互接続および金属ポストは、ダイ（または複数のダイ）を下部パッケージ基板に取り付ける前に、シード層の上に堆積され得る。したがって、相互接続バーの使用と比較して、金属ポストは、基板の縁部に対してもダイに対しても、キープアウト領域の縮小なしで形成され得る。対照的に、相互接続バーは、そのようなバーのウェーハからダイシングされ、したがって、より大きいキープアウト領域を必要とする。したがって、本明細書に開示する、結果として得られる下部パッケージ基板は、従来のアーキテクチャと比較して、有利には密度が増大し、製作コストがより低い。これらの有利な特徴は、以下の実施形態例に関してより良く理解され得る。
（実施形態例）
ここで図面に移ると、図１Ａは、半導体インターポーザまたはガラスインターポーザ１１５を含む、金属ポスト改良型下部パッケージ１００を示す。あるいは、インターポーザ１１５は、積層有機インターポーザを備えてもよい。代替実施形態では、インターポーザ１１５はその代わりに、単一のダイ１０５のみを支持する基板を備え得る。インターポーザ実施形態と類似して、下部パッケージ単一ダイ実施形態用の基板も、ガラス、半導体、または積層有機ポリマーを含み得る。
各ダイ１０５は、はんだバンプ１０７などの複数の相互接続を通じて、基板１１５上の対応する複数のダイ相互接続１１０に電気的に結合する。ダイ相互接続１１０は、ダイ側再配線層にも電気的に結合し、ダイ側再配線層は、複数の金属ポスト１６０に電気的に結合する。下部パッケージ１００内では、ダイ側再配線層が、上段ダイ側ＲＤＬまたは第１のダイ側ＲＤＬ１４０、および下段ダイ側ＲＤＬまたは第２のダイ側ＲＤＬ２０５を備える。代替実施形態では、ダイ側再配線層用にただ１層の金属層があってもよく、３層以上の金属層があってもよい。下部パッケージ１００内では、相互接続１１０が下段ダイ側ＲＤＬ２０５に電気的に結合する。次に、下段ダイ側ＲＤＬ２０５が上段ダイ側ＲＤＬ１４０に電気的に結合し、上段ダイ側ＲＤＬ１４０が次いで金属ポスト１６０に電気的に結合する。一実施形態では、ダイ相互接続１１０は、ダイ１０５を下段ダイ側ＲＤＬ２０５などのダイ側再配線層に電気的に結合させるための手段を備えていると考えられ得る。ダイ相互接続１１０および金属ポスト１６０は、銅やニッケルなど、任意の適切なめっき金属を含み得る。同様に、上段ダイ側再配線層１４０や下段ダイ側再配線層２０５など、本明細書に開示する様々な再配線層も、銅、ニッケル、または他の導電性金属を含み得る。上段ダイ側再配線層１４０および下段ダイ側再配線層２０５は、誘電体層１３０内で、ダイ相互接続１１０を金属ポスト１６０のうちの対応するものに電気的に結合させるための導体または相互接続を成す。たとえば、ダイ相互接続１１０ａなどの特定のダイ相互接続１１０が、金属ポスト１６０ａなどの特定の金属ポスト１６０に電気的に結合する必要があり得る。したがって、上段ダイ側ＲＤＬ１４０と下段ダイ側ＲＤＬ２０５が一緒になって、これらの構造物を電気的に結合させる。加えて、上段ダイ側ＲＤＬ１４０および下段ダイ側ＲＤＬ２０５は、ダイ１０５相互間のダイ間信号を電気的に結合させるための導体（図示せず）も含む。同様に、下段ダイ側ＲＤＬ２０５は、ダイ１０５を複数の基板貫通ビア（ｔｈｒｏｕｇｈ−ｓｕｂｓｔｒａｔｅ ｖｉａ）１８５にも電気的に結合させる。
基板貫通ビア１８５は、下段ダイ側ＲＤＬ２０５から、基板１１５のコア層１２０を通って、ボード対向再配線層（ＲＤＬ）１５０まで延在し、ボード対向再配線層（ＲＤＬ）１５０は、ボード対向はんだボール１５５に電気的に結合する。コア層１２０の組成は、下部パッケージ１００内で使用される基板に応じて変わる。たとえば、ガラスインターポーザ実施形態では、コア層１２０はガラスを含む。同様に、半導体インターポーザ実施形態では、コア層１２０は半導体を含む。ボード対向再配線層１５０はコア層１２０から、誘電体層１５６によって絶縁され得る。たとえば、誘電体層１５６は、コア層１２０の上に積層されて、さらに基板貫通ビア１８５の内側を覆う（ｌｉｎｅ）ことができる。ボード側はんだレジストまたはパッシベーション層１３６が、ボード対向再配線層１５０の露出したパッド部分がはんだボール１５５を受け取り得るように、開口を含む。はんだボール１５５は、回路ボード（図示せず）または下にあるパッケージに電気的に結合する。
モールドコンパウンド１６５が、ダイ１０５および金属ポスト１６０を部分的に包覆する。金属ポスト１６０は、モールドコンパウンド１６５およびダイ１０５の上の、上部側再配線層１７０にも電気的に結合し得る。上部側はんだレジストまたはパッシベーション層１９０が、上部側再配線層１７０を被覆する。代替実施形態では、上部側再配線層１７０がダイ１０５から、パッシベーション層１９０によって絶縁され、パッシベーション層１９０が、上部側再配線層１７０内のパッドを露出させるための開口を含む。これらの開口は、図１Ｂに示す上部パッケージ２００からのはんだバンプや銅ピラーなどの相互接続２０６を受け取り得る。上段パッケージ２００は、図１Ｂに、それが下部パッケージ１００の上にマウントされる直前のところで示されている。したがって、図１Ｂでは、バンプ２０６は上部側再配線層１７０にまだ接触していない。上部側再配線層１７０は、ピラー１６０と、上部パッケージ２００からの相互接続２０６との間のファンアウト（ｆａｎ−ｏｕｔ）を可能にする。ここで、製造方法例について論じる。
（製造方法例）
図１Ａおよび図１Ｂに示す下部パッケージ１００の製造は、ウェーハレベルプロセス（ＷＬＰ）実施形態において実施されてもよく、個々に実施されてもよい。ＷＬＰ実施形態では、インターポーザコア１２０が、初期には、全体として処理されるウェーハまたはパネル（図示せず）の一部である。パネルまたはウェーハは、複数のインターポーザコア１２０を含み、それらが、パネルまたはウェーハからインターポーザコア１２０をダイシングする前に、ダイ相互接続１１０および金属ポスト１６０を伴って処理される。あるいは、各インターポーザコア１２０が、パネルまたはウェーハからダイシングされた後に、個々に処理されてもよい。
インターポーザコア１２０は、基板貫通ビア１８５を伴って、様々な方法において構成され得る。たとえば、インターポーザコア１２０に、レーザドリル加工およびめっきが施されて、ビア１８５が形成され得る。あるいは、いくつかのブラインドビアが、たとえばレーザドリル加工または機械加工を用いて形成され、次いで、インターポーザコア１２０内でめっきされてから、研削ステップに移り、研削ステップでブラインドビアのブラインド端部が露出し、したがって基板貫通ビア１８５が形成されてもよい。たとえば、図２Ａは、複数の導電性ブラインドビア２００を含むインターポーザコア１２０の断面を示す。この実施形態では、インターポーザコア１２０は、ウェーハまたはパネル２１５の一部であり、したがって、ＷＬＰ製造技法が実施されている。導電性ブラインドビア２００を形成するために、インターポーザコア１２０のダイ対向面にレーザドリル加工、エッチング、または機械的ドリル加工が施されて、複数のブラインドビアが形成され、それらが次いでめっきされると、導電性ブラインドビア２００が形成される。めっきする前に、ブラインドビアは、図１Ａに示す誘電体層１５６などの誘電体層（図示せず）で内側が覆われ得る。
図２Ａに示すように、インターポーザコア１２０のボード対向面２０２はまだ、図１Ａおよび図１Ｂに関して論じた基板貫通ビア１８５を形成するように切削されて導電性ブラインドビア２００の端部が露出してはいない。図２Ａは、初期の製造ステップを示しているので、図１Ａおよび図１Ｂに示す基板貫通ビア１８５は、まだ形成されていない。導電性ブラインドビア２００の形成後、誘電体層１３５が、誘電体層１３５を支持するインターポーザコア１２０のダイ対向面２０３上に堆積される。たとえば、誘電体層１３５は、ダイ対向面２０３の上に積層され得る。そのような実施形態では、誘電体層１３５は、ポリイミド、味の素ビルドアップフィルム、ベンゾシクロブテン系ポリマー、または他の適切な誘電体材料を含み得る。あるいは、誘電体層１３５は、ダイ対向面２０３にスピンオンされてもよく、化学気相成長技法を用いて堆積されてもよい。誘電体層１３５は、上段ダイ側再配線層１４０などのダイ側再配線層が誘電体層１３５内に形成され得るように、マスキングステップが可能な段階において堆積され得る。たとえば、上段ダイ側ＲＤＬ１４０を形成するために、銅やニッケルなどの金属がめっきまたは無電解技法を用いて堆積され得る。上で論じたように、複数の金属層が、本明細書に開示する様々な再配線層内で使用され得る。したがって、誘電体層１３５は、上段ダイ側ＲＤＬ１４０に関して論じたのと類似して形成された、下段ダイ側ＲＤＬ２０５などのさらなるダイ側再配線層を含み得る。いくつかの実施形態では、インターポーザコア１２０は、導電性をいくらか有するシリコンなどの半導体を含み得る。そのような導電性基板に短絡するのを防ぐために、下段ダイ側ＲＤＬ２０５は、図２Ｂに示すように、インターポーザコア１２０から誘電体層１３５によって絶縁され得る。あるいは、インターポーザコア１２０がガラスまたは有機材料を含む場合、下段ダイ側ＲＤＬ２０５は、図１Ａに示すように、インターポーザコア１２０と接触し得る。
誘電体層１３５は、その堆積後、エッチングなどによって、図１Ａおよび図１Ｂに関して論じた金属ポスト１６０およびダイ相互接続１１０を後に形成するための開口を形成するように処理され得る。たとえば、誘電体層１３５は、下段ダイ側ＲＤＬ２０５の対応する部分を露出させるダイ相互接続開口２０１を含むようにパターン形成され得る。同様に、誘電体層１３５は、上段ダイ側ＲＤＬ１４０の対応する部分をやはり露出させる金属ポスト開口２２５を含むようにパターン形成され得る。
ダイ相互接続開口２０１および金属ポスト開口２２５の形成後、誘電体層１３５は次いで、図２Ｂに示すように、金属シード層２１０で被覆され得る。たとえば、金属シード層２１０は、たとえば物理気相技法を用いて堆積されたＴｉＣｕ、ＴｉＷ、または銅を含み得る。単一のシード層２１０が、ダイ相互接続開口２０１と金属ポスト開口２２５の両方の内側を覆うことに留意されたい。
図２Ｃに示すように、ウェットエッチマスク層やドライエッチマスク層などの第１のマスク層２１５が次いで、シード層２１０の上に堆積され、ダイ相互接続開口２０１を再露出させるようにパターン形成され得る。いくつかの実施形態では、再露出は、ダイ相互接続開口２０１を、図２Ａにおけるその寸法と比較して拡大させ得る。したがって、第１のマスク層２１５は、ダイ相互接続開口２０１を充填するダイ相互接続（まだ形成されていない）に所望の高さと一致する厚さに堆積される。このようにして、図２Ｄに示すように、ダイ相互接続１１０が次いで、ダイ相互接続開口２０１内にめっきされ得る。たとえば、銅やニッケルなどの適切な金属が電気めっきされて、ダイ相互接続１１０が形成され得る。次いで、図２Ｃの第１のマスク層２１５がこの時点で、パネルまたはウェーハ２１５から剥離または除去され得る。
図１Ａおよび図１Ｂの金属ポスト１６０は、ダイ相互接続１１０と比較して、より大きい高さまたは長さを有する。したがって、いくつかの実施形態では、第１のマスク層２１５が金属ポスト１６０にではなくダイ相互接続１１０に所望の高さと一致する高さを有しているので、ダイ相互接続１１０をめっきするときに、金属ポスト１６０はめっきされない。金属ポスト１６０の形成が次いで、図２Ｅに示すように、シード層２１０の上に第２のマスク層２２０を堆積させることから開始し得る。第１のマスク層２１５（図２Ｃ）と比較して、第２のマスク層２２０は、ダイ相互接続１１０と比較してより大きい高さの金属ポスト１６０に対応するように、より大きい厚さまたは高さを有する。第１のマスク層２１５と類似して、第２のマスク層２２０も、金属ポスト開口２２５を再露出および拡大させるように、パターン形成される。
図２Ｆに示すように、金属ポスト１６０が次いで、金属ポスト開口２２５内にめっきされ、第２のマスク層２２０が剥離または他の方法で除去され得る。同様に、シード層２１０の露出した部分も、この時点でエッチング除去される。しかしながら、シード層２１０の、ダイ相互接続１１０および金属ポスト１６０が上にめっきされた部分（図示せず）は残る。シード層２１０のエッチングは、ダイ相互接続１１０および金属ポスト１６０の下に残っている部分上に同量のアンダーカット（図示せず）を生み出し得る。
ダイ１０５を取り付けた様子が、図２Ｇに示されている。はんだバンプ１０７や銅ピラーなど、ダイ１０５上の相互接続が、パネルまたはウェーハ２１５上の対応するダイ相互接続１１０に電気的に結合する。ダイ１０５をパネルまたはウェーハ２１５に固定するのを助けるために、アンダーフィル２４０もこの時点で施与され得る。
ダイ１０５が取り付けられた後、図２Ｈに示すように、モールドコンパウンド２４５が次いで、ダイ１０５を少なくとも部分的に封止するように施与され得る。モールドコンパウンドは、金属ポスト１６０も部分的に封止する。金属ポストとダイ１０５の両方の上面は、モールドコンパウンド２４５の施与後、露出したままにされ得る。あるいは、金属ポスト１６０を露出させるために、切削プロセスが使用されてもよい。
基板貫通ビア１８５が次いで、インターポーザコア１２０の底面またはボード対向面上に露出され得る。たとえば、製造者は、ウェーハまたはパネル２１５のボード対向側２０２を切削して、（たとえば図２Ｈに示す）導電性ブラインドビア２００のブラインド端部であったところを露出させ、それによって、基板貫通ビア１８５を形成し得る。図２Ｉに示すように、ボード対向再配線層１５０が次いで、ボード対向面２０２上に、はんだレジストまたはパッシベーション層１３６とともに堆積され、はんだレジストまたはパッシベーション層１３６は、はんだボール１５５用の開口を形成するようにパターン形成される。
上で図２Ａ〜図２Ｉに関して論じた製造ステップは、ＷＬＰ実施形態を対象としていたので、これらのステップはすべて、完全なままのウェーハまたはパネル２１５に対して実施され得る。したがって、パネル２１５からダイシングすることにより、図２Ｊに示すように、完成した下部パッケージ２５０が得られる。
下部パッケージ２５０の密度の利点についてのより良い理解をもたらすために、下部パッケージ２５０のダイ対向面が、図３に平面図として示されている。金属ポスト１６０が、下部パッケージ２５０の周囲にダイ１０５に対して配列されている。モールドコンパウンド２４５が、金属ポスト１６０とダイ１０５との間のスペースを充填している。しかしながら、そのような配列は、従来の相互接続バーパッケージのように金属ポスト１６０とダイ１０５との間にキープアウト領域を含む必要がない。先に論じたように、相互接続バーの製造では、相互接続バー基板に典型的にレーザドリル加工が施されて、金属ポストを後にめっきするためのビアが形成されるという点で、相互接続バーの周辺部に関して、ある一定のキープアウト領域が必要となる。そのようなドリル加工は、相互接続バー基板周辺部にあまりにも接近して実施することはできない。それとは際立って対照的に、金属ポスト１６０は、たとえば図２Ｆに関して論じたように、ダイ相互接続１１０が上に堆積されるのと同じシード層２１０上に堆積される。密度は、上部パッケージへの相互接続にはんだボールを使用する従来の下部パッケージの場合に、さらに悪くなる。したがって、下部パッケージ２５０は、従来の手法と比較して、有利には密度が増加する。ここで、製造プロセスを要約するフローチャートについて論じる。
（製造方法例の要約）
製造方法は、図４のフローチャートに示すように要約され得る。ステップ４００は、基板表面上の誘電体層内の複数のダイ相互接続開口および複数の金属ポスト開口を通じて、再配線層を露出させることを含む。図２Ｃに示すダイ相互接続開口２０１の形成、ならびに図２Ｅに示す金属ポスト開口２２５の形成が、ステップ４００の例である。ステップ４０５は、ダイ相互接続開口内にダイ相互接続を形成することを含む。図２Ｄに示すダイ相互接続１１０の形成が、ステップ４０５の例である。最後に、ステップ４１０は、金属ポスト開口内に金属ポストを形成することを含む。図２Ｆに示す金属ポスト１６０の形成が、ステップ４１０の例である。
（電子システム例）
本明細書に開示した金属ポストを備えた下部パッケージを含む集積回路パッケージは、多種多様な電子システムに組み込まれ得る。たとえば、図５に示すように、セル電話５００、ラップトップ５０５、およびタブレットＰＣ５１０はすべて、本開示に従って構築された金属ポスト含有下部パッケージを組み込んだ集積回路パッケージを含み得る。音楽プレーヤ、ビデオプレーヤ、通信デバイス、およびパーソナルコンピュータなどの他の例示的な電子システムも、本開示に従って構築された集積回路パッケージを用いて構成され得る。
当業者なら今や理解するように、また現下の特定の適用例に応じて、多くの修正、置換、および変形が、本開示のデバイスの材料、装置、構成、および使用方法において、またそれらに対して、本開示の趣旨および範囲から逸脱することなく行われ得る。これに照らして、本明細書で図示し説明した特定の実施形態は本開示のいくつかの例にすぎないので、本開示の範囲は本明細書で図示し説明した特定の実施形態の範囲に限定されるべきでなく、むしろ、以下に添付した特許請求の範囲に記載の範囲、および特許請求の範囲の機能的な均等物の範囲に完全に相応すべきである。
１００ 金属ポスト改良型下部パッケージ
１０５ ダイ
１０７ はんだバンプ
１１０ ダイ相互接続
１１５ 半導体インターポーザまたはガラスインターポーザ、基板
１２０ コア層、インターポーザコア
１３０ 誘電体層
１３５ 誘電体層
１３６ ボード側はんだレジストまたはパッシベーション層
１４０ 上段ダイ側ＲＤＬまたは第１のダイ側ＲＤＬ、上段ダイ側再配線層
１５０ ボード対向再配線層（ＲＤＬ）
１５５ ボード対向はんだボール
１５６ 誘電体層
１６０ 金属ポスト、ピラー
１６５ モールドコンパウンド
１７０ 上部側再配線層
１８５ 基板貫通ビア
１９０ 上部側はんだレジストまたはパッシベーション層
２００ 上部パッケージ、上段パッケージ、導電性ブラインドビア
２０１ ダイ相互接続開口
２０２ ボード対向面、ボード対向側
２０３ ダイ対向面
２０５ 下段ダイ側ＲＤＬまたは第２のダイ側ＲＤＬ、下段ダイ側再配線層
２０６ 相互接続、バンプ
２１０ 金属シード層
２１５ ウェーハまたはパネル、第１のマスク層
２２０ 第２のマスク層
２２５ 金属ポスト開口
２４０ アンダーフィル
２４５ モールドコンパウンド
２５０ 完成した下部パッケージ
５００ セル電話
５０５ ラップトップ
５１０ タブレットＰＣ

Claims (30)

  1. 基板と、
    ダイ側再配線層と、
    前記ダイ側再配線層上のシード層と、
    前記シード層を通じて前記ダイ側再配線層に電気的に結合された、複数のダイ相互接続と、
    前記シード層を通じて前記ダイ側再配線層に電気的に結合された、複数の金属ポストと
    を備える、パッケージ。
  2. 前記複数のダイ相互接続のうちの少なくともサブセットに電気的に結合された、少なくとも１つのダイをさらに備える、請求項１に記載のパッケージ。
  3. 前記基板が、ガラスインターポーザを備え、前記少なくとも１つのダイが、複数のダイを備え、各ダイが、前記ダイ相互接続のうちの対応するサブセットに電気的に結合される、請求項２に記載のパッケージ。
  4. 前記複数のダイを少なくとも部分的に封止するモールドコンパウンドをさらに備え、前記ダイ相互接続と前記金属ポストの両方が、銅およびニッケルからなる群から選択された金属を含む、請求項３に記載のパッケージ。
  5. 前記複数の金属ポストに電気的に結合された上部パッケージをさらに備える、請求項２に記載のパッケージ。
  6. 前記ダイ相互接続が、複数のはんだバンプを備える、請求項１に記載のパッケージ。
  7. 前記ダイ相互接続が、複数のはんだピラーを備える、請求項１に記載のパッケージ。
  8. 前記基板の中を延在する複数の基板貫通ビアと、
    前記基板のボード対向面に隣接するボード対向再配線層と
    をさらに備え、前記基板貫通ビアのうちの少なくともサブセットが、前記ダイ対向再配線層を前記ボード対向再配線層に電気的に結合させる、請求項１に記載のパッケージ。
  9. 前記基板の前記ボード対向面に隣接する複数のはんだボールをさらに備え、前記複数のはんだボールが、前記ボード対向再配線層に電気的に結合される、請求項８に記載のパッケージ。
  10. 前記ダイ対向再配線層および前記ボード対向再配線層がそれぞれ、パターン形成された銅金属層を備える、請求項８に記載のパッケージ。
  11. 基板上の再配線層に隣接する誘電体層の中に、複数のダイ相互接続開口を形成するステップと、
    前記誘電体層の中に、複数の金属ポスト開口を形成するステップと、
    前記ダイ相互接続開口内に、ダイ相互接続を形成するステップと、
    前記金属ポスト開口内に、金属ポストを形成するステップと
    を含む、方法。
  12. 前記再配線層上にシード層を堆積させるステップをさらに含み、前記ダイ相互接続を形成するステップが、前記シード層の、前記ダイ相互接続開口内に露出した部分の上に、前記ダイ相互接続をめっきするステップを含み、前記金属ポストを形成するステップが、前記シード層の、前記金属ポスト開口内に露出した部分の上に、前記金属ポストをめっきするステップを含む、請求項１１に記載の方法。
  13. 前記ダイ相互接続をめっきするステップ、および前記金属ポストをめっきするステップが、銅およびニッケルからなる群から選択された金属をめっきするステップを含む、請求項１２に記載の方法。
  14. 少なくとも１つのダイを、前記ダイ相互接続のうちの少なくともサブセットに取り付けるステップをさらに含む、請求項１１に記載の方法。
  15. 前記少なくとも１つのダイを取り付けるステップが、複数のダイを前記複数のダイ相互接続に取り付けるステップを含む、請求項１４に記載の方法。
  16. ダイをモールドコンパウンドで少なくとも部分的に封止するステップをさらに含む、請求項１５に記載の方法。
  17. 前記再配線層を、前記基板のダイ対向面に隣接するダイ対向再配線層として形成するステップと、
    前記基板のボード対向面上にボード対向再配線層を形成するステップと
    をさらに含む、請求項１１に記載の方法。
  18. 前記基板の中を延在する複数の基板貫通ビアを、前記基板貫通ビアが前記ダイ対向再配線層と前記ボード対向再配線層との間を電気的に結合するように形成するステップをさらに含む、請求項１７に記載の方法。
  19. 前記ダイ相互接続をめっきするステップが、前記誘電体層上に第１のマスク層を堆積させるステップと、前記第１のマスク層を、前記ダイ相互接続開口を露出させるようにパターン形成するステップと、前記露出したダイ相互接続開口内に、前記ダイ相互接続をめっきするステップとを含む、請求項１３に記載の方法。
  20. 前記金属ポストをめっきするステップが、前記誘電体層上に第２のマスク層を堆積させるステップと、前記第２のマスク層を、前記金属ポスト開口を露出させるようにパターン形成するステップと、前記露出した金属ポスト開口内に、前記金属ポストをめっきするステップとを含む、請求項１９に記載の方法。
  21. インターポーザと、
    複数のダイと、
    ダイ側再配線層と、
    前記ダイ側再配線層上のシード層と、
    前記複数のダイを前記シード層を通じて前記ダイ側再配線層に電気的に結合させるための手段と、
    前記ダイ側再配線層に電気的に結合された複数の金属ポストと
    を備える、パッケージ。
  22. 前記インターポーザが、ガラスインターポーザを備える、請求項２１に記載のパッケージ。
  23. 前記インターポーザが、半導体インターポーザを備える、請求項２１に記載のパッケージ。
  24. 前記インターポーザの中を延在する複数の基板貫通ビアをさらに備え、前記複数の基板貫通ビアが、前記ダイ側再配線層に電気的に結合される、請求項２１に記載のパッケージ。
  25. 前記パッケージが、セル電話、ラップトップ、タブレット、音楽プレーヤ、通信デバイス、コンピュータ、およびビデオプレーヤのうちの少なくとも１つに組み込まれる、請求項２１に記載のパッケージ。
  26. 前記金属ポストが、めっき銅金属ポストを備える、請求項２１に記載のパッケージ。
  27. インターポーザの上に、金属ポストおよびダイ相互接続をめっきするステップと、
    前記ダイ相互接続の上に、複数のダイをマウントするステップと
    を含む、方法。
  28. 前記金属ポストおよび前記ダイ相互接続をめっきするステップが、前記金属ポストおよび前記ダイ相互接続をシード層の上にめっきするステップを含む、請求項２７に記載の方法。
  29. 前記シード層を原子層堆積を通じて堆積させるステップをさらに含む、請求項２８に記載の方法。
  30. 前記ダイおよび前記金属ポストをモールドコンパウンドで部分的に包覆するステップをさらに含む、請求項２８に記載の方法。
JP2016549269A 2014-02-18 2015-02-06 金属ポスト相互接続部を備えた下部パッケージ Pending JP2017505999A (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201461941345P 2014-02-18 2014-02-18
US61/941,345 2014-02-18
US14/254,494 US10971476B2 (en) 2014-02-18 2014-04-16 Bottom package with metal post interconnections
US14/254,494 2014-04-16
PCT/US2015/014870 WO2015126638A1 (en) 2014-02-18 2015-02-06 Bottom package with metal post interconnections

Publications (2)

Publication Number Publication Date
JP2017505999A true JP2017505999A (ja) 2017-02-23
JP2017505999A5 JP2017505999A5 (ja) 2018-03-01

Family

ID=53798778

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016549269A Pending JP2017505999A (ja) 2014-02-18 2015-02-06 金属ポスト相互接続部を備えた下部パッケージ

Country Status (5)

Country Link
US (1) US10971476B2 (ja)
EP (1) EP3108499B1 (ja)
JP (1) JP2017505999A (ja)
CN (1) CN106030791A (ja)
WO (1) WO2015126638A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018230534A1 (ja) * 2017-06-16 2018-12-20 株式会社村田製作所 回路基板および回路モジュール、ならびに回路基板の製造方法および回路モジュールの製造方法
JP2022145598A (ja) * 2021-03-19 2022-10-04 ナントン アクセス セミコンダクター シーオー．，エルティーディー 埋め込みパッケージ構造及びその製造方法
US20220406752A1 (en) * 2021-06-17 2022-12-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor die with tapered sidewall in package and fabricating method thereof

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9735129B2 (en) * 2014-03-21 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming the same
US9318452B2 (en) 2014-03-21 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming the same
US9478521B2 (en) 2014-09-25 2016-10-25 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package Structure
US9443799B2 (en) * 2014-12-16 2016-09-13 International Business Machines Corporation Interposer with lattice construction and embedded conductive metal structures
US10515884B2 (en) * 2015-02-17 2019-12-24 Advanced Semiconductor Engineering, Inc. Substrate having a conductive structure within photo-sensitive resin
KR20160122020A (ko) * 2015-04-13 2016-10-21 에스케이하이닉스 주식회사 기판 및 이를 구비하는 반도체 패키지
US9437536B1 (en) 2015-05-08 2016-09-06 Invensas Corporation Reversed build-up substrate for 2.5D
US10211160B2 (en) * 2015-09-08 2019-02-19 Invensas Corporation Microelectronic assembly with redistribution structure formed on carrier
US10438881B2 (en) * 2015-10-29 2019-10-08 Marvell World Trade Ltd. Packaging arrangements including high density interconnect bridge
WO2017111952A1 (en) * 2015-12-22 2017-06-29 Intel Corporation Ultra small molded module integrated with die by module-on-wafer assembly
US10204893B2 (en) 2016-05-19 2019-02-12 Invensas Bonding Technologies, Inc. Stacked dies and methods for forming bonded structures
US9865566B1 (en) * 2016-06-15 2018-01-09 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US9960328B2 (en) * 2016-09-06 2018-05-01 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
KR101942727B1 (ko) * 2016-09-12 2019-01-28 삼성전기 주식회사 팬-아웃 반도체 패키지
WO2018063171A1 (en) * 2016-09-28 2018-04-05 Intel Corporation Thermal conductivity for integrated circuit packaging
US10249552B2 (en) * 2017-02-22 2019-04-02 Jmj Korea Co., Ltd. Semiconductor package having double-sided heat dissipation structure
US10504854B2 (en) * 2017-12-07 2019-12-10 Intel Corporation Through-stiffener inerconnects for package-on-package apparatus and methods of assembling same
CN109962152B (zh) * 2017-12-25 2024-06-18 成都万应微电子有限公司 热电冷却基板及封装方法、集成电路芯片及封装方法
US10468339B2 (en) * 2018-01-19 2019-11-05 Taiwan Semiconductor Manufacturing Company, Ltd. Heterogeneous fan-out structure and method of manufacture
KR102063470B1 (ko) * 2018-05-03 2020-01-09 삼성전자주식회사 반도체 패키지
US11276676B2 (en) 2018-05-15 2022-03-15 Invensas Bonding Technologies, Inc. Stacked devices and methods of fabrication
US10910344B2 (en) 2018-06-22 2021-02-02 Xcelsis Corporation Systems and methods for releveled bump planes for chiplets
WO2020010265A1 (en) 2018-07-06 2020-01-09 Invensas Bonding Technologies, Inc. Microelectronic assemblies
CN109216298A (zh) * 2018-08-10 2019-01-15 华进半导体封装先导技术研发中心有限公司 一种扇出型芯片封装结构及其制造方法
CN109300882A (zh) * 2018-09-20 2019-02-01 蔡亲佳 堆叠嵌入式封装结构及其制作方法
JP7245037B2 (ja) 2018-11-30 2023-03-23 ローム株式会社 半導体装置
CN109994438B (zh) * 2019-03-29 2021-04-02 上海中航光电子有限公司 芯片封装结构及其封装方法
US10930592B2 (en) * 2019-05-07 2021-02-23 Google Llc Wafer level fan-out application specific integrated circuit bridge memory stack
US11296053B2 (en) 2019-06-26 2022-04-05 Invensas Bonding Technologies, Inc. Direct bonded stack structures for increased reliability and improved yield in microelectronics
US11581262B2 (en) * 2019-10-02 2023-02-14 Qualcomm Incorporated Package comprising a die and die side redistribution layers (RDL)
US11631647B2 (en) 2020-06-30 2023-04-18 Adeia Semiconductor Bonding Technologies Inc. Integrated device packages with integrated device die and dummy element
US11282756B2 (en) * 2020-08-17 2022-03-22 Taiwan Semiconductor Manufacturing Company Limited Organic interposer including stress-resistant bonding structures and methods of forming the same
US20220216171A1 (en) * 2021-01-06 2022-07-07 Huawei Technologies Co., Ltd. Chip package structure, preparation method, and electronic device
US11682607B2 (en) * 2021-02-01 2023-06-20 Qualcomm Incorporated Package having a substrate comprising surface interconnects aligned with a surface of the substrate
TWI825975B (zh) * 2021-09-10 2023-12-11 美商愛玻索立克公司 已清洗的封裝用基板的製造方法以及已清洗的封裝用基板
US20230260872A1 (en) * 2022-02-16 2023-08-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and manufacturing method of the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005166909A (ja) * 2003-12-02 2005-06-23 Fujikura Ltd パッケージ及びその製造方法
JP2012079734A (ja) * 2010-09-30 2012-04-19 Teramikros Inc 半導体装置及び半導体デバイス並びにそれらの製造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3798620B2 (ja) 2000-12-04 2006-07-19 富士通株式会社 半導体装置の製造方法
JP4056854B2 (ja) 2002-11-05 2008-03-05 新光電気工業株式会社 半導体装置の製造方法
JP4498991B2 (ja) 2005-07-15 2010-07-07 新光電気工業株式会社 半導体装置及び電子装置
US20080023805A1 (en) 2006-07-26 2008-01-31 Texas Instruments Incorporated Array-Processed Stacked Semiconductor Packages
JP2008091795A (ja) * 2006-10-04 2008-04-17 Shinko Electric Ind Co Ltd 半導体装置および半導体装置の製造方法
US20080136004A1 (en) * 2006-12-08 2008-06-12 Advanced Chip Engineering Technology Inc. Multi-chip package structure and method of forming the same
FR2932004B1 (fr) 2008-06-03 2011-08-05 Commissariat Energie Atomique Dispositif electronique empile et procede de realisation d'un tel dispositif electronique
US8587129B2 (en) 2009-07-31 2013-11-19 Stats Chippac Ltd. Integrated circuit packaging system with through silicon via base and method of manufacture thereof
US20110147908A1 (en) 2009-12-17 2011-06-23 Peng Sun Module for Use in a Multi Package Assembly and a Method of Making the Module and the Multi Package Assembly
KR20120007839A (ko) 2010-07-15 2012-01-25 삼성전자주식회사 적층형 반도체 패키지의 제조방법
US20120080787A1 (en) 2010-10-05 2012-04-05 Qualcomm Incorporated Electronic Package and Method of Making an Electronic Package
KR20120048991A (ko) * 2010-11-08 2012-05-16 삼성전자주식회사 반도체 장치 및 그 제조 방법
US8941222B2 (en) * 2010-11-11 2015-01-27 Advanced Semiconductor Engineering Inc. Wafer level semiconductor package and manufacturing methods thereof
US20130181359A1 (en) 2012-01-13 2013-07-18 TW Semiconductor Manufacturing Company, Ltd. Methods and Apparatus for Thinner Package on Package Structures
US9412689B2 (en) 2012-01-24 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packaging structure and method
TWI508249B (zh) 2012-04-02 2015-11-11 矽品精密工業股份有限公司 封裝件、半導體封裝結構及其製法
JP6038517B2 (ja) 2012-07-13 2016-12-07 新光電気工業株式会社 配線基板及びその製造方法
US9735087B2 (en) * 2012-09-20 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level embedded heat spreader
US9252065B2 (en) * 2013-11-22 2016-02-02 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanisms for forming package structure

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005166909A (ja) * 2003-12-02 2005-06-23 Fujikura Ltd パッケージ及びその製造方法
JP2012079734A (ja) * 2010-09-30 2012-04-19 Teramikros Inc 半導体装置及び半導体デバイス並びにそれらの製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018230534A1 (ja) * 2017-06-16 2018-12-20 株式会社村田製作所 回路基板および回路モジュール、ならびに回路基板の製造方法および回路モジュールの製造方法
US11310914B2 (en) 2017-06-16 2022-04-19 Murata Manufacturing Co., Ltd. Circuit board, circuit module, method of manufacturing circuit board, and method of manufacturing circuit module
JP2022145598A (ja) * 2021-03-19 2022-10-04 ナントン アクセス セミコンダクター シーオー．，エルティーディー 埋め込みパッケージ構造及びその製造方法
US20220406752A1 (en) * 2021-06-17 2022-12-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor die with tapered sidewall in package and fabricating method thereof

Also Published As

Publication number Publication date
CN106030791A (zh) 2016-10-12
US10971476B2 (en) 2021-04-06
US20150235991A1 (en) 2015-08-20
EP3108499B1 (en) 2021-09-08
EP3108499A1 (en) 2016-12-28
WO2015126638A1 (en) 2015-08-27

Similar Documents

Publication Publication Date Title
EP3108499B1 (en) Bottom package with metal post interconnections
US20220285171A1 (en) Integrated Circuit Package Pad and Methods of Forming
US11721635B2 (en) Chip package and method of forming the same
US20220208633A1 (en) Semiconductor packages
US11855059B2 (en) Fan-out package with cavity substrate
US8829666B2 (en) Semiconductor packages and methods of packaging semiconductor devices
US8860079B2 (en) Semiconductor packages and methods of packaging semiconductor devices
US20220384288A1 (en) Semiconductor package and method of fabricating the same
US9165878B2 (en) Semiconductor packages and methods of packaging semiconductor devices
US20190393195A1 (en) Device and Method for UBM/RDL Routing
US20130037929A1 (en) Stackable wafer level packages and related methods
TWI644403B (zh) 封裝結構及其製造方法
TW201923984A (zh) 半導體封裝及其形成方法
US8552540B2 (en) Wafer level package with thermal pad for higher power dissipation
US11081369B2 (en) Package structure and manufacturing method thereof
SG190487A1 (en) Semiconductor packages and methods of packaging semiconductor devices
US20230384684A1 (en) Method for removing resistor layer, and method of manufacturing semiconductor
US20210296221A1 (en) Semiconductor package and manufacturing method thereof
US10867947B2 (en) Semiconductor packages and methods of manufacturing the same
TW202243148A (zh) 封裝結構及其製作方法
TWI831749B (zh) 封裝件基板及其製造方法
TWI853484B (zh) 封裝結構及其形成方法
TW202433617A (zh) 半導體封裝的製造方法
TW202349513A (zh) 封裝結構及其形成方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160819

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180116

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180116

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180913

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20181005

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20190513