JP2022145598A - 埋め込みパッケージ構造及びその製造方法 - Google Patents

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    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
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Abstract

【課題】電子デバイスパッケージ構造に関し、埋め込みパッケージ構造及びその製造方法を提供する。【解決手段】多層埋め込みパッケージ構造１００は、第１誘電体層１０１及び第２誘電体層１０２を含む。第１誘電体層は、第１配線層１０１３を含む。第２誘電体層は、第１銅ピラー層１０２４、デバイス配置開口１０２６枠及び第２配線層１０３２を含む。第２配線層には、第２銅ピラー層１０３３が設けられる。第１配線層と第２配線層とは、第１銅ピラー層を介して導通接続されている。第１デバイス１０５１は、デバイス配置開口枠の底部に第１デバイスの端子が第１配線層に導通接続されるように実装される。第２デバイス１０５２は、第２誘電体層に第２デバイスの端子が第２配線層に導通接続されるように実装される。第３デバイス１０５３は、第２銅ピラー層の端部に第３デバイスの端子が第２銅ピラー層に導通接続されるように実装されている。【選択図】図２

Description

本発明は、電子デバイスパッケージ構造に関し、具体的に、埋め込みパッケージ構造及びその製造方法を関する。
電子技術の発展が日進月歩を迎えるにつれて、電子製品も無限になり、関連する電子製品は、インテリジェント化、集積化の道に行くほど、関連する電子製品の小型化及び集積化が市場の主流になっている。小型インテリジェント化は、電子製品のコア部分を構成する個々の電子部品は、より高い要求、より低いコスト、より速い速度、より信頼性の高い性能、より小さい寸法をいかに製造するかは、集積回路パッケージの追求の目標であるを意味する。
半導体フロントエンドウエハ製造は、元の数十ナノメートルから十数ナノメートル乃至数ナノメートルにできるように、技術は、ますます発展し、様々な不可能なことを挑戦している。将来の集積回路パッケージは、絶えず減少する最小特徴サイズを通じて、個々の電子デバイスの集積密度を増加させることが期待される。
現在、先端的なパッケージング方法として、ウェーハ・レベル・チップ・スケール・パッケージング(WaferLevel Chip ScalePackaging、WLCSP)、ファンアウト型ウェハレベル・パッケージ(Fan-Out Wafer Level Package、FOWLP)、フリップチップ(FlipChip)、積層パッケージ(Package on Package、POP)、ファンアウト型パネル・レベル・パッケージFan-out PanellevelPackage,FOPLP)がある。ファンアウトパッケージは、従来のウェハ・レベル・パッケージと比較して、1I/Oピッチがチップサイズに依存せずに機動性を有すること、2有効ダイのみを使用して、製品の歩留まりが向上すること、3機動的な3Dパッケージパスを有し、即ち、任意の配列のパターンを上部に形成できること、4良好な電気的および熱的性能を有すること、5高周波アプリケーションを有すること、6再配線層(RDL)における高密度配線の実現が容易であること、と言う特別の利点を有する。ファンアウト型パッケージング方法は、一般に、キャリア基板を提供し、基板の表面上に粘着層を形成し、粘着層に再配線層(Redistribution Layers、RDL)をリソグラフィ・めっきし、ダイボンディングプロセスにより半導体チップを再配線層に実装し、射出成形プロセスを用いて半導体チップをプラスチックパッケージ材料層にプラスチックパッケージングし、基板及び粘着層を除去し、再配線層にアンダーバンプメタル層(UBM)をリソグラフィ・めっきし、UBM上にボールマウント・リフローを行い、はんだバンプを形成するものである。
ファンアウト型パッケージにおけるパネルレベルパッケージは、ウェハレベルパッケージよりも基板サイズが大きいため、収納する部品はウェハレベルの数倍であり、プロセス能力が同等の競争を満たす上でよりコスト優位である。
ファンアウト型パッケージ構造は、入力/出力ポートが少ない、及び、パッケージ構造サイズが大きい等の欠陥がある。パネルレベルファンアウトパッケージにおける、入力/出力ポート数の不足や製品サイズの縮小を如何に解決するかはポイントとなっている。
従来技術であるCN111106013Aは、TMV(ThroughMolding Via)構造の製造方法、及び大パネルファンアウト型ヘテロジニアス集積パッケージ構造を開示しており、図1に示すように、当該パッケージ構造は、パネルレベル技術を利用してチッププラスチックパッケージ板10を作製し、レーザメッキの方式でTMV構造12を製作し、アンテナ13及び表面実装素子11を設けて接続配線15を作製して接続し、プラスチックパッケージ板の他の面に再配線層16及び半田ボール17を製作したものである。
しかしながら、従来技術であるレーザまたはドリル加工技術は、加工効率が低く、生産コストが高い、TMV製作は、レーザーでも機械加工ドリルでも、関する加工精度が悪く、構造形状寸法が単一で、大型多形状TMV構造にはよく対応できない。レーザ細孔充填めっき、誘電体層に対する銅ピラーの結合力が劣る(銅ピラー外表面が処理できない)ため、製品の信頼性に影響を与え、且つレーザー細孔充填めっきされた銅ピラーは、上下にテーパを形成したため、銅ピラーの縦寸法の違いは、放熱及信号の伝送及び安定に不利である。
本発明の実施形態は、上記の技術課題を解決するために、埋め込みパッケージ構造及びその製造方法を提供する。本発明は、デバイスを回路配置の後に埋め込むことにより、基板の歩留まりに応じて選択的に埋め込み、デバイスの損失を低減することができ、また、POPの背中合わせスタックの方式で、デバイスのI/O数を増加させ、デバイスを水平に配置する時の面積占有率を低減した。配線及び銅ピラーのパターンは、実際の要求に応じて、任意に設定でき、パターンイメージめっきだけで実現でき、配線及び銅ピラーの上下寸法が均一であり、パッケージの放熱及び信号転送の安定により有利であり、銅ピラーメッキ後に銅ピラー表面にブラウニング処理し、銅ピラーと誘電体層との結合力を増加した。
本発明第1の態様は、第1誘電体層及び前記第1誘電体層上の第2誘電体層を含み、前記第1誘電体層は第1配線層を含み、前記第2誘電体層は前記第2誘電体層を高さ方向に貫通する第1銅ピラー層及びデバイス配置開口枠ならびに前記第1銅ピラー層上の第2配線層を含み、前記第2配線層には第2銅ピラー層が設けられ、前記第1配線層と前記第2配線層とは、前記第1銅ピラー層を介して導通接続されている多層埋め込みパッケージ構造であって、前記デバイス配置開口枠の底部に第1デバイスは、前記第1デバイスの端子が前記第1配線層に導通接続されるように実装され、前記第2誘電体層に第2デバイスは、前記第2デバイスの端子が前記第2配線層に導通接続されるように実装され、前記第2銅ピラー層の端部に第3デバイスは、前記第3デバイスの端子が前記第2銅ピラー層に導通接続されるように実装されている、多層埋め込みパッケージ構造に関する。
いくつかの実施形態において、前記第1デバイス及び第2デバイスと前記パッケージ構造との間の空隙には、誘電体材料が充填され、プラスチックパッケージ層が形成されている。
いくつかの実施形態において、前記第1誘電体層及び前記第2誘電体層は、有機誘電体材料、無機誘電体材料又はこれらの組み合わせを含む。好ましくは、前記第1誘電体層及び前記第2誘電体層は、ポリイミド、エポキシ樹脂、ビスマレイミドトリアジン樹脂、セラミックフィラー、ガラス繊維又はこれらの組み合わせを含む。
いくつかの実施形態において、前記第3デバイスに第3誘電体層が覆われている。
いくつかの実施形態において、前記第1デバイス及び前記第2デバイスは、前記第2デバイスの端子と前記第1デバイスの端子と導通接続され、前記第2デバイスの端子と前記第3デバイスの端子と導通接続されるように、両面端子を有するデバイスを含む。
好ましくは、前記第1、第2及び第3デバイスは、それぞれ少なくとも1つのデバイスを含む。
いくつかの実施形態において、前記第1誘電体層の底面にソルダーレジスト層及びソルダーレジスト開窓が設けられている。
本発明の第2の態様において、下記の工程を含む多層埋め込みパッケージ構造の製造方法を提供する。
(a)仮キャリアボードに第1配線層を形成し、前記第1配線層に第1誘電体層を積層し、前記第1誘電体層を薄くして上記第1配線層を露出させる工程、
(b)前記第1誘電体層に犠牲銅ピラーを含む第1銅ピラー層を形成し、前記第1銅ピラー層に第2誘電体層を積層し、前記第2誘電体層を薄くして前記第1銅ピラー層を露出させる工程、
(c)前記第1配線層と前記第2配線層とが前記第1銅ピラー層を介して導通接続されるように、前記第2誘電体層に第2配線層を形成する工程、
(d)前記第2配線層に第2銅ピラー層を形成する工程、
(e)前記犠牲銅ピラーをエッチングして、前記第1配線層のデバイスを露出する配置開口枠を形成する工程、
(f)前記仮キャリアボードを除去する工程。
いくつかの実施形態において、前記製造方法は、
(g)前記デバイスの配置開口枠の底部に第1デバイスを、第1デバイスの端子が第1配線層に導通接続されるように実装すること、
(h)前記第2配線層に第2デバイスを、前記第2デバイスの端子が前記第2配線層に導通接続されるように実装すること、
(i)前記第2銅ピラー層の端部に第3デバイスを、前記第3デバイスの端子が前記第2銅ピラー層に導通接続されるように実装すること
をさらに含む。
好ましくは、前記製造方法は、
(h')工程hの後且つ工程iの前に、誘電体材料を充填して、前記第1デバイス及び前記第2デバイスのプラスチックパッケージ層を覆うことをさらに含む。
好ましくは、前記製造方法は、
(i')工程iの後、誘電体材料を積層して、前記第3デバイスを覆うプラスチックパッケージ層を形成することをさらに含む。
いくつかの実施形態において、工程(a)は、
(a1)前記仮キャリアボードに第1フォトレジスト層を施し、露光および現像して第1特徴パターンを形成すること、
(a2)前記第1特徴パターンにおいて、第1配線層をめっき形成し、前記第1フォトレジスト層を除去すること、
(a3)前記第1配線層に第1誘電体層を積層し、前記第1誘電体層を薄くして、前記第1配線層を露出させること
をさらに含む。
好ましくは、前記仮キャリアボードは、両面銅張板を含み、前記両面銅張板は、プリプレグ、前記プリプレグ表面上の第1銅層及び前記第1銅層上の第2銅層を含み、前記第1銅層と前記第2銅層とは、物理的な圧着により一緒なるように付着されている。好ましくは、工程(e)は、前記第1銅層及び前記第2銅層を物理的に分離し、前記第2銅層をエッチングして、前記両面銅張板を除去することを含む。
いくつかの実施形態において、工程(b)は、
(b1)前記第1誘電体層に金属シード層を含むこと、
(b2)前記金属シード層に第2フォトレジスト層を施し、露光および現像して第2特徴パターンを形成すること、
(b3)前記第2特徴パターンにおいてエッチング保護層をめっき形成すること、
(b4)第3フォトレジスト層を施し、露光および現像して第3特徴パターンを形成すること、
(b5)前記第3特徴パターンにおいて、第1銅ピラー層及び前記エッチング保護層上の犠牲銅ピラーをめっき形成し、前記第2フォトレジスト層及び前記第3フォトレジスト層を除去すること、
(b6)前記第1特征層及び前記犠牲銅ピラーに第2誘電体層を積層し、前記第2誘電体層を薄くして、前記第1特征層及び前記犠牲銅ピラーを露出させること
をさらに含む。
いくつかの実施形態において、前記エッチング保護層は、ニッケル、チタン又はこれらの組み合わせを含む。
いくつかの実施形態において、工程(c)は、
(c1)前記第2誘電体層に金属シード層を形成すること、
(c2)前記金属シード層に第4フォトレジスト層を施し、露光および現像して第4特徴パターンを形成すること、
(c3)前記第4特徴パターンにおいて、銅をめっきして第2配線層を形成し、前記第4フォトレジスト層を除去すること
をさらに含む。
いくつかの実施形態において、工程(d)は、
(d1)前記第2配線層に第5フォトレジスト層を施し、露光および現像して第5特徴パターンを形成すること、
(d2)前記第5特徴パターンにおいて、銅をめっきして第2銅ピラー層を形成すること、
(d3)前記第5フォトレジスト層を除去し、露出した前記金属シード層をエッチングすること
を含む。
好ましくは、前記金属シード層は、チタン、銅、チタンタングステン合金又はこれらの組み合わせを含む。
いくつかの実施形態において、工程(d)は、
(d1)前記第2配線層に第6フォトレジスト層を施し、露光および現像して第6特徴パターンを形成すること、
(d2)前記第6特徴パターンにおいて、前記犠牲銅ピラー及前記エッチング保護層をエッチングして、デバイス配置開口枠を形成すること
をさらに含む。
いくつかの実施形態において、前記製造方法は、工程fの前記仮キャリアボードを除去した後、前記第1誘電体層の底面にソルダーレジスト層を施し、露出した金属を表面処理してソルダーレジスト開窓を形成することをさらに含む。
本発明をよりよく理解するために、また本発明の実施形態を示すために、以下では、単に例として図面を参照する。
図面を具体的に参照する時、特定の図は、例示的なものであり、本発明の好ましい実施形態を例示的に説明することのみを目的とし、且つ本発明のメカニズム及び概念に対する説明に最も有用で、且つ、最も容易に理解されると考えられる図を提供する理由に基づいて提示されていることを強調しなければならない。この点に関して、本発明の基本的な理解に必要な程度以上の詳細度で本発明の構造の詳細を、図示することは意図されていない。図面を参照した説明は、当業者に、本発明の幾つかの形態がどのように実際に具現化され得るかを認識させる。図面において、
図1は、従来技術におけるTMV構造の製造方法、大型パネルファンアウト型ヘテロジニアス集積パッケージ構造の概略断面図である。 図2は、本発明の一つの実施形態に係る埋め込みパッケージ構造の概略断面図である。 図3は、本発明の他の一つの実施形態に係る埋め込みパッケージ構造の概略断面図である。 図4は、本発明の他の一つの実施形態に係る埋め込みパッケージ構造の概略断面図である。 図5は、本発明の他の一つの実施形態に係る埋め込みパッケージ構造の概略断面図である。 図6(a)～6(p)は、本発明の一つの実施形態のパッケージ構造の製造方法の各工程における中間構造の概略断面図である。 図6(a)～6(p)は、本発明の一つの実施形態のパッケージ構造の製造方法の各工程における中間構造の概略断面図である。 図6(a)～6(p)は、本発明の一つの実施形態のパッケージ構造の製造方法の各工程における中間構造の概略断面図である。 図6(a)～6(p)は、本発明の一つの実施形態のパッケージ構造の製造方法の各工程における中間構造の概略断面図である。 図6(a)～6(p)は、本発明の一つの実施形態のパッケージ構造の製造方法の各工程における中間構造の概略断面図である。
図2を参照すると、埋め込みパッケージ構造100の概略断面図が示されている。パッケージ構造100は、第1誘電体層101及び第1誘電体層101の第1表面上に位置する第2誘電体層102を含む。第1誘電体層101及び第2誘電体層102は、同じ材料を含んでもよく、異なる材料を含んでもよく、有機誘電体材料、無機誘電体材料又はこれらの組み合わせ、好ましくは、ポリイミド、エポキシ樹脂、ビスマレイミドトリアジン樹脂(BT)、セラミックフィラー、ガラス繊維又はこれらの組み合わせを含んでもよい。
第1誘電体層101は、第1誘電体層101の第1表面上に露出された第1配線層1013を含み、第2誘電体層102は、第2誘電体層102を高さ方向に貫通する第1ビア柱1024とデバイス配置開口枠1026とを含み、第2誘電体層102上に第2配線層1032が設けられ、第2配線層1032上に第2ビア柱1033が設けられ、第1配線層1013と第2配線層1032とは、第1ビア柱1024を介して導通接続されている。第2誘電体層102は、第1銅ピラー層1024を含み、第1銅ピラー層1024はIOチャネルとしての銅ビア柱であり、その断面寸法は、同じであってもよく、異なっていてもよい。第2銅ピラー層1033は、同様にIOチャネルとして機能する。デバイスを埋め込む前に配線層を配置することで、基板の歩留まりに応じて選択的に埋め込みを行うことができ、デバイスの損失を減少することができる。
デバイス配置開口枠1026の底部に第1デバイス1051が実装され、第2配線層1032上に第2デバイス1052が実装され、第2銅ピラー層1033の端部に第3デバイス1053が実装され、第1デバイス1051及び第2デバイス1052と構造100との間の空隙には、誘電体材料が充填されて、プラスチックパッケージ層が形成されてもよい。第1デバイス1051、第2デバイス1052及び第3デバイス1053を、背中合わせスタックで設置することにより、単位面積当たりのI/O数を大幅に増加することができ、デバイスを水平に配置する時の面積占有率を低減することができる。
図2に示すように、パッケージ構造100は、第1誘電体層101の第2表面上に形成されたソルダーレジスト層106をさらに含み、ソルダーレジスト層106内にソルダーレジスト開窓1061が設置されている。
図3を参照すると、埋め込みパッケージ構造200の概略断面図が示されている。パッケージ構造200とパッケージ構造100との区別は、第1デバイス1051、第2デバイス1052は、いずれも両面端子を有し、第1デバイス1051の端子と第2デバイス1052の端子と導通接続され、第2デバイス1052の端子と第3デバイス1053の端子と導通接続されていることにある。
図4を参照すると、埋め込みパッケージ構造300の概略断面図が示されている。パッケージ構造300とパッケージ構造100との区別は、第2誘電体層102上に第3誘電体層103が設けられ、第3誘電体層103が第2配線層1032及び第2ビア柱1033を被覆すること、及び第3誘電体層103上に第4誘電体層104が設けられ、第4誘電体層104は第3デバイス1053を被覆することにある。第3誘電体層103及び第1誘電体層101は、同じ材料を含んでもよく、異なる材料を含んでもよい。第4誘電体層104及び第1誘電体層101は、同じ材料を含んでもよく、異なる材料を含んでもよい。好ましくは、第4誘電体層104は、有機誘電体材料又は感光誘電体材料から選択され、例えば、有機誘電体材料は、ABF又はPPであってもよく、感光誘電体材料はPIDであってもよい。
図5を参照すると、埋め込みパッケージ構造400の概略断面図が示されている。パッケージ構造400とパッケージ構造300との区別は、第1デバイス1051、第2デバイス1052は、いずれも両面端子を有し、第1デバイス1051の端子と第2デバイス1052の端子と導通接続され、第2デバイス1052の端子と第3デバイス1053の端子と導通接続されていることにある。
図6(a)～6(p)を参照すると、本発明の一つの実施形態に係る多層埋め込みパッケージ構造の製造方法の各工程における中間構造の概略断面図が示されている。
前記製造方法は、仮キャリアボード、例えば、両面銅張板DTF10を準備し、DTF10の少なくとも1つの側に第1フォトレジスト層1012を施し、露光および現像して第1特徴パターン-を形成する工程を含む（工程(a)、図6(a)の通り）。DTF10は、PP(プリプレグ)層1011aを含み、PP層1011aから外側に向かって順次にPP層1011aの表面にある第1銅層1011b、第1銅層1011bの表面にある第2銅層1011c、及び第2銅層1011cの表面にある保護層1011dである。第1銅層1011b及び第2銅層1011cは、銅箔を物理的に圧着したものであり、後の工程でのDTF10の除去を容易にするために、第1銅層1011bと第2銅層1011cは物理的に分離されてもよい。
保護層1011dは銅、チタン、ニッケル、タングステン又はこれらの組み合わせを含んでもよい。第1銅層1011b、第2銅層1011c及び保護層1011dの厚さは、実際の要求に応じて調整することができ、好ましくは、第1銅層1011bの厚さが18μmであり、第2銅層1011cの厚さが3μmであり、保護層1011dの厚さが3～10μmである。通常、DTF10の両側に同時に第1フォトレジスト層1012を施し、露光および現像して第1特徴パターンを形成することができ、本実施形態では、DTF10の片側の単一のユニットのみが例示されるが、DTF10の片側でのみに後の操作を行うことができることに限定されない。
次に、パターンにおいて、銅をめっきして第1配線層1013を形成し、第1フォトレジスト層1012を除去し、誘電体材料を積層し、誘電体材料を薄くして、第1配線層1013の表面を露出させ、第1誘電体層101を形成する（工程(b)、図6(b)の通り）。通常、充填効果を確保するために、充填量を基準として誘電体材料の使用量を算出する。好ましくは、誘電体材料が、第1配線層1013の表面よりも5～20μm高いである。誘電体材料は、有機誘電体材料、無機誘電体材料又はこれらの組み合わせを含んでもよく、好ましくは、誘電体材料は、ポリイミド、エポキシ樹脂、ビスマレイミドトリアジン樹脂、セラミックフィラー、ガラス繊維又はこれらの組み合わせを含む。機能性の要求に従って分けると、誘電体材料は、感光性材料及び非感光性材料から選択されてもよく、好ましくは、誘電体材料として感光性誘電体材料が用いられる。平板研削又はプラズマエッチングの方式によって、誘電体材料を全体的に薄くしてもよく、またレーザー又はドリルの方式によって誘電体材料を部分的に薄くしてもよい。誘電体材料として感光性材料を用いる場合、露光および現像の方式によって誘電体材料を部分的に薄くしてもよい。
その後、第1誘電体層101の第1表面に金属シード層1020を形成し、金属シード層1020に第2フォトレジスト層1021を施し、露光および現像して第2特徴パターンを形成し、パターンにおいてエッチング保護層1022を形成する（工程(c)、図6(c)の通り）。通常、エッチング保護層1022は、ニッケル、チタン又はこれらの組み合わせ、例えば、8-15μmのニッケル層を含んでもよい。通常、無電解めっき又はスパッタリングの方式によって第1誘電体層101に金属シード層1020を形成することができ、金属シード層1020は、チタン、銅、チタンタングステン合金又はこれらの組み合わせを含んでもよく、金属シード層1020の厚さの範囲は、0.8-5μmであり、好ましくは、0.1μmのチタン及び1μmの銅をスパッタリングして、金属シード層1020を作製する。
次に、第3フォトレジスト層1023を施し、露光および現像して第3特徴パターンを形成し、パターンにおいて銅をめっきして第1銅ピラー層1024及犠牲銅ピラー1025を形成する（工程(d)、図6(d)の通り）。通常、第1銅ピラー層1024の形成後、第1銅ピラー層1024の表面をブラウニング処理し、第1銅ピラー層1024とその外に被覆された誘電体層との結合力を増加させる。第1銅ピラー層1024の形状は、実際の要求に応じて設定することができ、例えば、方形、円形等とすることができ、具体的に限定されない。犠牲銅ピラー1025の厚さは、デバイスの厚さに応じて調整することができる。第1銅ピラー層1024の上下寸法が均一であり、埋め込みパッケージ構造の放熱及び信号転送の安定により有利である。犠牲銅ピラー1025は、エッチング保護層1022の表面に位置して、後の犠牲銅ピラー1025のエッチング時に、エッチング保護層1022が第1配線層1013をエッチングから保護できることを容易にする。
その後、第2フォトレジスト層1021及び第3フォトレジスト層1023を除去し、誘電体材料を積層し、誘電体材料を薄くして、第1銅ピラー層1024及び犠牲銅ピラー1025を露出させ、第2誘電体層102を形成する（工程(e)、図6(e)の通り）。
次に、第2誘電体層102に第2配線層1032を形成する（工程(f)、図6(f)の通り）。通常、下記の工程を含む。
第2誘電体層102に金属シード層1031を形成する工程、
金属シード層1031に第4フォトレジスト層1034を施し、露光および現像して第4特徴パターンを形成する工程、
パターンにおいて、銅をめっきして第2配線層1032を形成する工程。
通常、無電解めっき又はスパッタリングの方式によって第2誘電体層102に金属シード層1031を形成することができ、金属シード層1031は、チタン、銅、チタンタングステン合金又はこれらの組み合わせを含んでもよく、金属シード層1031の厚さの範囲は、0.8-5μmであり、好ましくは、0.1μmのチタン及び1μmの銅をスパッタリングして、金属シード層1031を作製する。
その後、第2配線層1032に第2銅ピラー層1033を形成する（工程(g)、図6(g)の通り）。通常、下記の工程を含む。
第5フォトレジスト層を施し、露光および現像して第5特徴パターンを形成する工程、
パターンにおいて、銅をめっきして第2銅ピラー層1033を形成する工程、
第4フォトレジスト層1034及第5フォトレジスト層を除去し、露出した金属シード層1031をエッチングする工程。
通常、第2銅ピラー層1033の形状は、実際の要求に応じて設定することができ、例えば、方形、円形等とすることができ、具体的に限定されない。第2銅ピラー層1033の上下寸法が均一であり、埋め込みパッケージ構造の放熱及び信号転送の安定により有利である。第2銅ピラー層1033をめっき形成した後、第2銅ピラー層1033の表面をブラウニング処理し、第2銅ピラー層1033とその外に被覆された誘電体層との結合力を増加させる。
次に、第6フォトレジスト層1036を施し、露光および現像して第6特徴パターンを形成し、犠牲銅ピラー1025及エッチング保護層1022をエッチングして、デバイス配置開口枠1026を形成する（工程(h)、図6(h)の通り）。通常、第2銅ピラー層1033及び第2配線層1032に第6フォトレジスト層1036を施して、後の犠牲銅ピラー1025のエッチング時に、第2銅ピラー層1033及び第2配線層1032がエッチングされないように保護することができ、第6フォトレジスト層1036を露光および現像して、犠牲銅ピラー1025を露出させ、犠牲銅ピラー1025及エッチング保護層1022をエッチングする。
その後、第七フォトレジスト層を板全体に施し、露光により硬化し、第1銅層1011b及び第2銅層1011cを分離し、第2銅層1011c及び保護層1011dをエッチングし、第6フォトレジスト層1036及び第七フォトレジスト層を除去して、基板を形成する（工程(i)、図6(i)の通り）。第七フォトレジスト層を施すのは、DTF10の除去中に基板を保護するためである。本発明は、配線層及びビア柱が設置された基板のみを提供してもよく、その後に、パッケージメーカーでデバイスを実装してからパッケージングすればよい。これは、後続のパッケージメーカーにおけるパターンメッキ等のプロセス設備への投資の省略につながる。
次に、工程(i)に続いて、デバイス配置開口枠1026の底部に第1デバイス1051を実装し、第2配線層1032の表面に第2デバイス1052を実装し、第2銅ピラー層1033の端部に第3デバイス1053を実装する（工程(j)、図6(j)の通り）。通常、各デバイスは、対応する二つの端子面を有してもよく、或いは片側端子面及び当該片側端子面に対応する非端子面を有してもよく、デバイスは、はんだによって端子と基板の電気信号との接続を実現することができる。
片側端子面を有するデバイスを例に挙げて、後続の工程を説明すると、デバイスを実装する時、一つの場合には、デバイス配置開口枠1026の底部、第2配線層1032の表面及び第2銅ピラー層1033の端部に印刷又は錫めっきの方式で半田を施し、その後、デバイスを実装してからリフロー半田付けを行うことができる。一つの場合には、第1デバイス1051、第2デバイス1052及び第3デバイス1053の端子表面に半田を貼り付け、その後、デバイス配置開口枠1026の底部、第2配線層1032の表面及び第2銅ピラー層1033の端部にそれぞれ実装して、リフロー半田付けを行うことができる。半田は、スズペーストおよび銀ペーストを含んでもよい。
回路配置の後にデバイスを埋め込むことは、基板の歩留まりに応じて選択的に埋め込み、デバイスの損失を低減することができ、また、デバイスは、背中合わせスタックの方式で埋め込まれたため、I/O数が増加され、デバイスを水平に配置する時の面積占有率が低減される。
その後、第1デバイス1051とデバイス配置開口枠1026との間の隙間を充填するように、誘電体材料を充填する（工程(k)、図6(k)の通り）。通常、デバイスを実装する方向から下に向けて誘電体材料を充填することができ、好ましくは、誘電体材料は、有機誘電体材料又は感光誘電体材料から選択される。例えば、有機誘電体材料は、ABF又はPPであってもよく、感光誘電体材料はPIDであってもよい。
次に、第1誘電体層101の第2表面にソルダーレジスト層106を施し、露出した金属に対して金属表面処理を行い、ソルダーレジスト開窓1061を形成する（工程(l)、図6(l)の通り）。通常、無電解ニッケルパラジウム金やOPS等により金属表面処理を行うことができる。第1デバイス1051及び第2デバイス1052は両側端子を有すると、図3に示すように、埋め込みパッケージ構造は、第1デバイス1051の端子の一部と第2デバイス1052の端子の一部とがはんだ付けされ、第2デバイス1052の端子の一部と第3デバイス1053の端子の一部とがはんだ付けされたものになる。
その後、工程(i)に続いて、デバイス配置開口枠1026の底部に第1デバイス1051を実装し、第2配線層1032の表面に第2デバイス1052を実装する（工程(m)、図6(m)の通り）。
次に、誘電体材料を積層して第2配線層1032、第2銅ピラー層1033及第2デバイス1052を覆い、誘電体材料を薄くして、第2銅ピラー層1033の端部を露出させ、第3誘電体層103を形成する（工程(n)、図6(n)の通り）。通常、デバイスを実装する方向から下に向けて誘電体材料を積層することがきる。充填効果を確保するために、誘電体材料は、通常、第2銅ピラー層1033の端部よりも少なくとも5μm高いであり、好ましくは、誘電体材料は、有機誘電体材料又は感光誘電体材料から選択される。例えば、有機誘電体材料は、ABF又はPPであってもよく、感光誘電体材料は、PIDであってもよい。
その後、第2銅ピラー層1033の端部に第3デバイス1053を実装し、誘電体材料を用いて第3デバイス1053をプラスチックパッケージングし、第4誘電体層104を形成する（工程(o)、図6(o)の通り）。
最後に、第1誘電体層101の第2表面にソルダーレジスト層106を施し、露出した金属に対して金属表面処理を行い、ソルダーレジスト開窓1061を形成する（工程(p)、図6(p)の通り）。第1デバイス1051及び第2デバイス1052は両側端子を有すると、図5に示すように、埋め込みパッケージ構造は、第1デバイス1051の端子の一部と第2デバイス1052の端子の一部とがはんだ付けされ、第2デバイス1052の端子の一部と第3デバイス1053の端子の一部とがはんだ付けされたものになる。
当業者は、本発明が本明細書において具体的に図示及び説明された内容に限定されないことを認識するであろう。さらに、本発明の範囲は、添付の特許請求の範囲によって限定され、前記の様々な技術的特徴の組み合わせ及び部分的な組み合わせ、ならびにそれらの変更及び改良を含み、前記の説明を読むことにより、当業者は、そのような組み合わせ、変更及び改良を予測できるであろう。
特許請求の範囲において、用語「含む」及びその変形、例えば、「含み」、「含有」等は、挙げられた構成要素が含まれるが、一般的に他の構成要素を除外しないことを意味する。
100：埋め込みパッケージ構造
101：第1誘電体層
1011a：PP(プリプレグ)層
1011b:第1銅層
1011c:第2銅層
1011d:保護層
1012：第1フォトレジスト層
1013：第1配線層
102：第2誘電体層
1020:金属シード層
1021:第2フォトレジスト層
1022:エッチング保護層
1023:第3フォトレジスト層
1024：第1ビア柱
1024:第1銅ピラー層
1025:犠牲銅ピラー
1026:デバイス配置開口枠
103：第3誘電体層
1031:金属シード層
1032:第2配線層
1033：第2ビア柱
1033:第2銅ピラー層
1034:第4フォトレジスト層
1036:第6フォトレジスト層
104:第4誘電体層
1051:第1デバイス
1052:第2デバイス
1053:第3デバイス
106:ソルダーレジスト層
106:第2表面にソルダーレジスト層
1061:ソルダーレジスト開窓
200：埋め込みパッケージ構造
300：パッケージ構造
400：埋め込みパッケージ構造

Claims (22)

  1. 第1誘電体層及び前記第1誘電体層上の第2誘電体層を含み、前記第1誘電体層は第1配線層を含み、前記第2誘電体層は前記第2誘電体層を高さ方向に貫通する第1銅ピラー層及びデバイス配置開口枠ならびに前記第1銅ピラー層上の第2配線層を含み、前記第2配線層には第2銅ピラー層が設けられ、前記第1配線層と前記第2配線層とは、前記第1銅ピラー層を介して導通接続されている多層埋め込みパッケージ構造であって、前記デバイス配置開口枠の底部に第1デバイスは、前記第1デバイスの端子が前記第1配線層に導通接続されるように実装され、前記第2誘電体層に第2デバイスは、前記第2デバイスの端子が前記第2配線層に導通接続されるように実装され、前記第2銅ピラー層の端部に第3デバイスは、前記第3デバイスの端子が前記第2銅ピラー層に導通接続されるように実装されている、多層埋め込みパッケージ構造。
  2. 前記第1デバイス及び第2デバイスと前記パッケージ構造との間の空隙には、誘電体材料が充填されている、請求項1に記載の多層埋め込みパッケージ構造。
  3. 前記第1誘電体層及び前記第2誘電体層は、有機誘電体材料、無機誘電体材料又はこれらの組み合わせを含む、請求項1に記載の多層埋め込みパッケージ構造。
  4. 前記第1誘電体層及び前記第2誘電体層は、ポリイミド、エポキシ樹脂、ビスマレイミドトリアジン樹脂、セラミックフィラー、ガラス繊維、又はこれらの組み合わせを含む、請求項3に記載の多層埋め込みパッケージ構造。
  5. 前記第3デバイスにプラスチックパッケージ層が覆われている、請求項1に記載の多層埋め込みパッケージ構造。
  6. 前記第1デバイス及び前記第2デバイスは、前記第2デバイスの端子と前記第1デバイスの端子と導通接続され、前記第2デバイスの端子と前記第3デバイスの端子と導通接続されるように、両面端子を有するデバイスを含む、請求項1に記載の多層埋め込みパッケージ構造。
  7. 前記第1、第2、及び第3デバイスは、それぞれ少なくとも1つのデバイスを含む、請求項1に記載の多層埋め込みパッケージ構造。
  8. 前記第1誘電体層の底面にソルダーレジスト層及びソルダーレジスト開窓が設けられている、請求項1に記載の多層埋め込みパッケージ構造。
  9. 下記の工程を含む、多層埋め込みパッケージ構造の製造方法。
    (a)仮キャリアボードに第1配線層を形成し、前記第1配線層に第1誘電体層を積層し、前記第1誘電体層を薄くして上記第1配線層を露出させる工程、
    (b)前記第1誘電体層に犠牲銅ピラーを含む第1銅ピラー層を形成し、前記第1銅ピラー層に第2誘電体層を積層し、前記第2誘電体層を薄くして前記第1銅ピラー層を露出させる工程、
    (c)前記第1配線層と前記第2配線層とが前記第1銅ピラー層を介して導通接続されるように、前記第2誘電体層に第2配線層を形成する工程、
    (d)前記第2配線層に第2銅ピラー層を形成する工程、
    (e)前記犠牲銅ピラーをエッチングして、前記第1配線層のデバイスを露出する配置開口枠を形成する工程、
    (f)前記仮キャリアボードを除去する工程。
  10. (g)前記デバイスの配置開口枠の底部に第1デバイスを、第1デバイスの端子が第1配線層に導通接続されるように実装すること、
    (h)前記第2配線層に第2デバイスを、前記第2デバイスの端子が前記第2配線層に導通接続されるように実装すること、
    (i)前記第2銅ピラー層の端部に第3デバイスを、前記第3デバイスの端子が前記第2銅ピラー層に導通接続されるように実装すること、
    をさらに含む、請求項9に記載の製造方法。
  11. (h')工程hの後、且つ工程iの前に、誘電体材料を充填して、前記第1デバイス及び前記第2デバイスを覆うことをさらに含む、請求項10に記載の製造方法。
  12. (i')工程iの後、誘電体材料を積層して、前記第3デバイスを覆うプラスチックパッケージ層を形成することをさらに含む、請求項10に記載の製造方法。
  13. 工程(a)は、
    (a1)前記仮キャリアボードに第1フォトレジスト層を施し、露光および現像して第1特徴パターンを形成すること、
    (a2)前記第1特徴パターンにおいて、第1配線層をめっき形成し、前記第1フォトレジスト層を除去すること、
    (a3)前記第1配線層に第1誘電体層を積層し、前記第1誘電体層を薄くして、前記第1配線層を露出させること
    を含む、請求項9に記載の製造方法。
  14. 前記仮キャリアボードは、両面銅張板を含み、前記両面銅張板は、プリプレグ、前記プリプレグ表面上の第1銅層及び前記第1銅層上の第2銅層を含み、前記第1銅層と前記第2銅層とは、物理的な圧着により一緒なるように付着されている、請求項9に記載の製造方法。
  15. 工程(b)は、
    (b1)前記第1誘電体層に金属シード層を形成すること、
    (b2)前記第1誘電体層の金属シード層に第2フォトレジスト層を施し、露光および現像して第2特徴パターンを形成すること、
    (b3)前記第2特徴パターンにおいてエッチング保護層をめっき形成すること、
    (b4)第3フォトレジスト層を施し、露光および現像して第3特徴パターンを形成すること、
    (b5)前記第3特徴パターンにおいて、第1銅ピラー層及び前記エッチング保護層上の犠牲銅ピラーをめっき形成し、前記第2フォトレジスト層及び前記第3フォトレジスト層を除去すること、
    (b6)前記第1特征層及び前記犠牲銅ピラーに第2誘電体層を積層し、前記第2誘電体層を薄くして、前記第1特征層及び前記犠牲銅ピラーを露出させること
    を含む、請求項9に記載の製造方法。
  16. 前記エッチング保護層は、ニッケル、チタン又はこれらの組み合わせを含む、請求項15に記載の製造方法。
  17. 工程(c)は、
    (c1)前記第2誘電体層に金属シード層を形成すること、
    (c2)前記第2誘電体層の金属シード層に第4フォトレジスト層を施し、露光および現像して第4特徴パターンを形成すること、
    (c3)前記第4特徴パターンにおいて、銅をめっきして第2配線層を形成し、前記第4フォトレジスト層を除去すること
    を含む、請求項9に記載の製造方法。
  18. 工程(d)は、
    (d1)前記第2配線層に第5フォトレジスト層を施し、露光および現像して第5特徴パターンを形成すること、
    (d2)前記第5特徴パターンにおいて、銅をめっきして第2銅ピラー層を形成すること、
    (d3)前記第5フォトレジスト層を除去し、露出した前記金属シード層をエッチングすること
    を含む、請求項9に記載の製造方法。
  19. 前記金属シード層は、チタン、銅、チタンタングステン合金又はこれらの組み合わせを含む、請求項15又は17に記載の製造方法。
  20. 工程(d)は、
    (d1)前記第2配線層に第6フォトレジスト層を施し、露光および現像して第6特徴パターンを形成すること、
    (d2)前記第6特徴パターンにおいて、前記犠牲銅ピラー及前記エッチング保護層をエッチングして、デバイス配置開口枠を形成すること
    を含む、請求項9に記載の製造方法。
  21. 工程(e)は、前記第1銅層及び前記第2銅層を物理的に分離し、前記第2銅層をエッチングして、前記両面銅張板を除去することを含む、請求項14に記載の製造方法。
  22. 工程fにおいて前記仮キャリアボードを除去した後、前記第1誘電体層の底面にソルダーレジスト層を施し、露出した金属を表面処理してソルダーレジスト開窓を形成することをさらに含む、請求項9に記載の製造方法。
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