KR102643331B1 - 임베디드 패키지 구조 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 다층 임베디드 패키지 구조를 개시를 개시한다. 여기에는 제1 유전층 및 제1 유전층 상의 제2 유전층이 포함된다. 제1 유전층은 제1 배선층을 포함하고, 제2 유전층은 높이 방향을 따라 제2 유전층을 관통하는 제1 구리 기둥층과 소자 거치 개구 프레임 및 제1 구리 기둥층 상의 제2 배선층을 포함한다. 제2 배선층 상에는 제2 구리 기둥층이 설치되고, 제1 배선층 및 제2 배선층은 제1 구리 기둥층에 의해 도통 연결된다. 여기에서 소자 거치 개구 프레임의 바닥부에는 제1 소자가 실장되어, 제1 소자의 단자를 제1 배선층과 도통 연결시킨다. 제2 유전층 상에는 제2 소자가 실장되어, 제2 소자의 단자를 제2 배선층과 도통 연결시킨다. 제2 구리 기둥층의 단부에는 제3 소자가 실장되어, 제3 소자의 단자를 제2 구리 기둥층과 도통 연결시킨다. 본 발명은 다층 임베디드 패키지 구조의 제조 방법을 더 개시한다.

Description

임베디드 패키지 구조 및 그 제조 방법{EMBEDDED PACKAGING STRUCTURE AND MANUFACTURING METHOD THEREOF}
본 발명은 전자 소자 패키지 구조에 관한 것으로, 더욱 상세하게는 임베디드 패키지 구조 및 그 제조 방법에 관한 것이다.
전자 기술이 발전하며 날로 새로워짐에 따라 다양한 전자 제품이 출시되고 있다. 관련 전자 제품이 점점 더 지능화 및 집적화되면서 전자 제품의 소형화 및 집적화는 시장의 주류가 되었다. 소형화 및 지능화는 전자 제품의 핵심 부분을 구성하는 전자 부품이 더 높은 요구 사항을 제시한다는 것을 의미한다. 따라서 더욱 낮은 비용, 더욱 빠른 속도, 더욱 안정적인 성능 및 더욱 작은 치수로 제조하는 것은 집적회로 패키지에서 추구하는 목표이다.
반도체 선단 웨이퍼 제조는 원래의 수십 나노미터에서 십 수 나노미터로, 다시 수 나노미터로 기술이 계속해서 개선되며 다양한 불가능에 도전하고 있다. 미래 집적회로 패키지 기술을 선도하기 위해서는 최소 피쳐 크기를 지속적으로 줄여 각 전자 소자의 집적 밀도를 향상시켜야 한다.
현재 선진 패키지 방법에는 WLCSP(Wafer Level Chip Scale Packaging), FOWLP(Fan-Out Wafer Level Package), 플립칩(Flip Chip), POP(Package on Package), FOPLP(Fan-out Panellevel Package)가 포함된다. 팬아웃 패키지는 일반적인 웨이퍼 레벨 패키지에 비해 독특한 장점이 있다. ① I/O 간격이 유연하고 칩 크기에 의존하지 않는다. ② 유효한 다이(die)만 사용하므로 제품 수율이 향상된다. ③ 유연한 3D 패키지 경로가 있어 꼭대기부에 임의 어레이의 그래픽을 형성할 수 있다. ④ 비교적 우수한 전기적 성능 및 열적 특성을 갖는다. ⑤ 고주파 응용이 가능하다. ⑥ 재배선층(RDL)에서 고밀도 배선을 구현하기가 용이하다. 팬아웃 패키지 방법은 일반적으로 다음과 같다. 즉, 캐리어 기판을 제공하며, 기판 표면에 접착층을 형성한다. 접착층 상에 재배선층(Redistribution Layers, RDL)에 대해 포토리소그래피 및 전기 도금을 수행한다. 다이 본딩(die bonding) 공정을 채택하여 반도체 칩을 재배선층 상에 장착한다. 사출성형 공정을 채택하여 반도체 칩을 플라스틱 패키지 재료층에서 플라스틱 패키징한다. 기판 및 접착층을 제거한다. 재배선층 상에 포토리소그래피 및 전기 도금을 수행하여 언더 범프 금속화층(UBM)을 형성한다. UBM 상에 리볼링(reballing) 공정을 수행하여 솔더 범프를 형성한다.
팬아웃 패키지 중의 패널 레벨 패키지는 웨이퍼 레벨 패키지에 비해 기판 크기가 더욱 크기 때문에 수용되는 부품이 웨이퍼 레벨의 몇 배에 달한다. 따라서 동일한 경쟁 조건에서 공정 능력의 비용 경쟁력이 더욱 높다.
팬아웃 패키지 구조는 입력/출력 포트가 충분히 많지 않고 패키지 구조 크기가 비교적 크다는 단점 등이 있다. 패널 레벨 팬아웃 패키지는 입력/출력 포트 수량이 불충분한 문제를 어떻게 해결하고 제품 크기를 어떻게 축소시키느냐가 관건이다.
종래 기술인 CN111106013A는 TMV(Through Molding Via) 구조의 제조 방법 및 대형 패널 팬아웃 이종 집적 패키지 구조를 개시하였다. 도 1에 도시된 바와 같이, 해당 패키지 구조는 패널 레벨 기술을 이용하여 칩 플라스틱 패키징판(10)을 제작한다. 레이저 전기 도금 방식을 채택해 TMV 구조(12)를 제작하며, 안테나(13)와 표면 실장 요소(11)를 제공하고 연결 회로(15)를 제작하여 연결한다. 플라스틱 패키징판의 타측에는 재배선층(16) 및 솔더 볼(17)을 제작한다.
그러나 종래 기술의 레이저 또는 드릴링 가공 기술은 가공 효율이 낮고 생산 비용이 높다. TMV 제작은 레이저 또는 기계 드릴링에 관계 없이 가공 정확도가 비교적 떨어지고 구조, 형상 및 크기가 단일하며, 대형 및 다중 형상 TMV 구조에 잘 대응할 수 없다. 레이저 홀 충진 전기 도금은 구리 기둥과 유전층 사이의 결합력이 다소 떨어져(구리 기둥 외표면 처리 불가) 제품의 신뢰성에 영향을 미친다. 또한 레이저 홀 충전 전기 도금의 구리 기둥은 상하가 원추형으로 형성되며, 구리 기둥의 종향방 치수 차이는 방열 및 신호의 전송과 안정성에 유익하지 않다.
본 발명의 실시방안은 임베디드 패키지 구조 및 그 제조 방법을 제공함으로써 상기 기술적 과제를 해결하는 것에 관한 것이다. 본 발명은 소자를 회로에 배치한 후 삽입하므로 기판의 수율에 따라 선택적으로 삽입하여 소자의 손실을 줄일 수 있다. 또한 소자는 POP 백투백 적층 방식을 통해 I/O 수는 증가시키고 소자를 수평 배치할 때의 면적 비중을 낮춘다. 회로와 구리 기둥 그래픽은 실제 필요에 따라 임의로 설정할 수 있으며, 그래픽 영상 전기 도금을 통해서만 구현 가능하다. 회로와 구리 기둥의 상하 치수가 균일하여 패키지 방열 및 신호 전송 안정성이 더욱 우수하고, 구리 기둥 전기 도금 후 구리 기둥 표면에 흑화(brown oxide) 처리를 수행하여 구리 기둥과 유전층의 결합력이 강화된다.
본 발명의 제1 양상은 다층 임베디드 패키지 구조에 관한 것이다. 여기에는 제1 유전층 및 상기 제1 유전층 상의 제2 유전층이 포함된다. 상기 제1 유전층은 제1 배선층을 포함한다. 상기 제2 유전층은 높이 방향을 따라 상기 제2 유전층을 관통하는 제1 구리 기둥층과 소자 거치 개구 프레임 및 상기 제1 구리 기둥층 상의 제2 배선층을 포함한다. 상기 제2 배선층 상에는 제2 구리 기둥층이 설치된다. 상기 제1 배선층 및 상기 제2 배선층은 상기 제1 구리 기둥층에 의해 도통 연결된다. 여기에서 상기 소자 거치 개구 프레임의 바닥부에는 제1 소자가 실장되어, 상기 제1 소자의 단자를 상기 제1 배선층과 도통 연결시킨다. 상기 제2 유전층 상에는 제2 소자가 실장되어, 상기 제2 소자의 단자를 상기 제2 배선층과 도통 연결시킨다. 상기 제2 구리 기둥층의 단부에는 제3 소자가 실장되어, 상기 제3 소자의 단자를 상기 제2 구리 기둥층과 도통 연결시킨다.
일부 실시예에 있어서, 상기 제1 소자 및 제2 소자와 상기 패키지 구조의 공극에는 유전 재료가 채워져 플라스틱 패키징층을 형성한다.
일부 실시예에 있어서, 상기 제1 유전층 및 상기 제2 유전층은 유기 유전 재료, 무기 유전 재료 또는 이들의 조합을 포함한다. 바람직하게는, 상기 제1 유전층 및 상기 제2 유전층은 폴리이미드(polyimide), 에폭시 수지(epoxy resin), 비스말레이미드 트리아진 수지(BT), 세라믹 필러, 유리 섬유 또는 이들의 조합을 포함한다.
일부 실시예에 있어서, 상기 제3 소자 상에는 제3 유전층이 덮힌다.
일부 실시예에 있어서, 상기 제1 소자 및 상기 제2 소자는 양면 단자를 구비한 소자를 포함한다. 상기 제2 소자의 단자와 상기 제1 소자의 단자를 도통 연결시키고, 상기 제2 소자의 단자와 상기 제3 소자의 단자를 도통 연결시킨다.
바람직하게는, 상기 제1 소자, 제2 소자 및 제3 소자는 각각 적어도 하나의 소자를 포함한다.
일부 실시예에 있어서, 상기 제1 유전층의 바닥면 상에는 솔더 레지스트층 및 솔더 레지스트 윈도우가 설치된다.
본 발명의 제2 양상은 다층 임베디드 패키지 구조의 제조 방법을 제공하며 여기에는 하기 단계가 포함된다.
(a) 임시 캐리어판 상에 제1 배선층을 형성한다. 상기 제1 배선층 상에 제1 유전층을 적층하며, 상기 제1 배선층이 노출되도록 상기 제1 유전층을 박형화한다.
(b) 상기 제1 유전층 상에 제1 구리 기둥층을 형성한다. 상기 제1 구리 기둥층은 희생 구리 기둥을 포함한다. 상기 제1 구리 기둥층 상에는 제2 유전층을 적층하고, 상기 제1 구리 기둥층이 노출되도록 상기 제2 유전층을 박형화한다.
(c) 상기 제2 유전층 상에 제2 배선층을 형성한다. 상기 제1 배선층 및 상기 제2 배선층을 상기 제1 구리 기둥층에 의해 도통 연결시킨다.
(d) 상기 제2 배선층 상에 제2 구리 기둥층을 형성한다.
(e) 상기 희생 구리 기둥을 에칭하고, 상기 제1 배선층의 소자 거치 개구 프레임을 형성하여 노출시킨다.
(f) 상기 임시 캐리어판을 제거한다.
일부 실시예에 있어서, 상기 제조 방법은 하기 단계를 더 포함한다.
(g) 상기 소자 거치 개구 프레임의 바닥부에 제1 소자를 실장하여, 제1 소자의 단자를 제1 배선층과 도통 연결시킨다.
(h) 상기 제2 배선층 상에 제2 소자를 실장하여, 상기 제2 소자의 단자를 상기 제2 배선층과 도통 연결시킨다.
(i) 상기 제2 구리 기둥층의 단부에 제3 소자를 실장하여, 상기 제3 소자의 단자를 상기 제2 구리 기둥층과 도통 연결시킨다.
바람직하게는, 상기 제조 방법은 하기 단계를 더 포함한다.
(h') (h) 단계 이후 (i) 단계 이전에, 유전 재료를 채워 상기 제1 소자 및 상기 제2 소자를 덮는 플라스틱 패키징층을 형성한다.
바람직하게는, 상기 제조 방법은 하기 단계를 더 포함한다.
(i') (i) 단계 이후에 유전 재료를 적층하여 상기 제3 소자를 덮는 플라스틱 패키징층을 형성한다.
일부 실시예에 있어서 (a) 단계는 하기 단계를 더 포함한다.
(a1) 상기 임시 캐리어판 상에 제1 포토레지스트층을 도포하고, 노광 및 현상하여 제1 피쳐 패턴을 형성한다.
(a2) 상기 제1 피쳐 패턴에 전기 도금하여 제1 배선층을 형성하고 상기 제1 포토레지스트층을 제거한다.
(a3) 상기 제1 배선층 상에 제1 유전층을 적층하고, 상기 제1 배선층이 노출되도록 상기 제1 유전층을 박형화한다.
바람직하게는, 상기 임시 캐리어판은 양면 동박적층판을 포함한다. 여기에서 상기 양면 동박적층판은 프리프레그, 상기 프리프레그 표면 상의 제1 구리층 및 상기 제1 구리층 상의 제2 구리층을 포함한다. 상기 제1 구리층 및 상기 제2 구리층은 물리적 압착에 의해 함께 부착된다. 바람직하게는, (e) 단계는 상기 제1 구리층 및 상기 제2 구리층을 물리적으로 분리하고 상기 제2 구리층을 에칭하여 상기 양면 동박적층판을 제거한다.
일부 실시예에 있어서 (b) 단계는 하기 단계를 더 포함한다.
(b1) 상기 제1 유전층 상에 금속 시드층을 형성한다.
(b2) 상기 금속 시드층 상에 제2 포토레지스트층을 도포하고, 노광 및 현상하여 제2 피쳐 패턴을 형성한다.
(b3) 상기 제2 피쳐 패턴에 전기 도금하여 에칭 보호층을 형성한다.
(b4) 제3 포토레지스트층을 도포하고, 노광 및 현상하여 제3 피쳐 패턴을 형성한다.
(b5) 상기 제3 피쳐 패턴에 전기 도금하여 제1 구리 기둥층 및 상기 에칭 보호층 상의 희생 구리 기둥을 형성하고, 상기 제2 포토레지스트층 및 상기 제3 포토레지스트층을 제거한다.
(b6) 상기 제1 피쳐층 및 상기 희생 구리 기둥 상에 제2 유전층을 적층하고, 상기 제1 피쳐층 및 상기 희생 구리 기둥이 노출되도록 상기 제2 유전층을 박형화한다.
일부 실시예에 있어서, 상기 에칭 보호층은 니켈, 티타늄 또는 이들의 조합을 포함한다.
일부 실시예에 있어서 (c) 단계는 하기 단계를 더 포함한다.
(c1) 상기 제2 유전층 상에 금속 시드층을 형성한다.
(c2) 상기 금속 시드층 상에 제4 포토레지스트층을 도포하고, 노광 및 현상하여 제4 피쳐 패턴을 형성한다.
(c3) 상기 제4 피쳐 패턴에 전기 도금하여 제2 배선층을 형성하고 상기 제4 포토레지스트층을 제거한다.
일부 실시예에 있어서 (d) 단계는 하기 단계를 포함한다.
(d1) 상기 제2 배선층 상에 제5 포토레지스트층을 도포하고, 노광 및 현상하여 제5 피쳐 패턴을 형성한다.
(d2) 상기 제5 피쳐 패턴에 전기 도금하여 제2 구리 기둥층을 형성한다.
(d3) 상기 제5 포토레지스트층을 제거하고, 노출된 상기 금속 시드층을 에칭한다.
바람직하게는, 상기 금속 시드층은 티타늄, 구리, 티타늄-텅스텐 합금, 또는 이들의 조합을 포함한다.
일부 실시예에 있어서 (d) 단계는 하기 단계를 더 포함한다.
(d1) 상기 제2 배선층 상에 제6 포토레지스트층을 도포하고, 노광 및 현상하여 제6 피쳐 패턴을 형성한다.
(d2) 상기 제6 피쳐 패턴에 상기 희생 구리 기둥 및 상기 에칭 보호층을 에칭하여 소자 거치 개구 프레임을 형성한다.
일부 실시예에 있어서, 상기 제조 방법은 (f) 단계의 상기 임시 캐리어판을 제거한 후, 상기 제1 유전층의 바닥면 상에 솔더 레지스트층을 도포하고, 노출된 금속에 대해 표면 처리를 수행하여 솔더 레지스트 윈도우를 형성한다.
본 발명의 더 나은 이해를 돕고 본 발명의 실시예를 예시하기 위해, 이하에서는 순수한 예시의 방식으로 첨부 도면을 참조한다.
첨부 도면을 구체적으로 참조할 경우, 특정한 도면은 예시적이며 본 발명의 바람직한 실시예에 대한 예시적인 논의의 목적만을 위한 것임에 유의한다. 또한 본 발명의 원리 및 개념적 측면을 설명하기 위해 가장 유용하고 이해하기 쉬운 것으로 여겨지는 예시를 제공할 목적으로 제공됨에 유의한다. 이와 관련하여, 본 발명의 기본적인 이해에 필요한 것보다 더 자세하게 본 발명의 구조적 세부사항을 설명하려는 시도는 이루어지지 않았다. 또한 도면을 참조한 설명은 당업자가 본 발명의 여러 형태가 실제로 어떻게 구현될 수 있는지에 대해 이해할 수 있도록 할 것이다. 도면은 하기와 같다.
도 1은 종래 기술에 따른 TMV 구조의 제조 방법, 대형 팬아웃 이종 집적 패키지 구조의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 임베디드 패키지 구조의 단면도이다.
도 3은 본 발명의 다른 일 실시예에 따른 임베디드 패키지 구조의 단면도이다.
도 4는 본 발명의 다른 일 실시예에 따른 임베디드 패키지 구조의 단면도이다.
도 5는 본 발명의 다른 일 실시예에 따른 임베디드 패키지 구조의 단면도이다.
도 6(a) 내지 도 6(p)는 본 발명의 일 실시예에 따른 패키지 구조의 제조 방법의 각 단계 중간 구조의 단면도이다.
도 2는 임베디드 패키지 구조(100)의 단면도를 도시한 것이다. 패키지 구조(100)는 제1 유전층(101) 및 제1 유전층(101)의 제1 표면 상에 위치한 제2 유전층(102)을 포함한다. 제1 유전층(101) 및 제2 유전층(102)은 동일한 재료 또는 상이한 재료를 포함할 수 있다. 또한 유기 유전 재료, 무기 유전 재료 또는 이들의 조합을 포함할 수 있다. 바람직하게는 폴리이미드(polyimide), 에폭시 수지(epoxy resin), 비스말레이미드 트리아진 수지(BT), 세라믹 필러, 유리 섬유 또는 이들의 조합을 포함할 수 있다.
제1 유전층(101)은 제1 배선층(1013)을 포함한다. 제1 배선층(1013)은 제1 유전층(101)의 제1 표면 상에 노출된다. 제2 유전층(102)은 높이 방향을 따라 제2 유전층(102)의 제1 비아홀 기둥(1024) 및 소자 거치 개구 프레임(1026)을 포함한다. 제2 유전층(102) 상에는 제2 배선층(1032)이 설치된다. 제2 배선층(1032) 상에는 제2 비아홀 기둥(1033)이 설치된다. 제1 배선층(1013) 및 제2 배선층(1032)은 제1 비아홀 기둥(1024)을 통해 도통 연결된다. 제2 유전층(102)은 제1 구리 기둥층(1024)을 포함한다. 제1 구리 기둥층(1024)은 IO 채널 역할을 하는 구리 비아홀 기둥이며, 그 단면 크기는 동일하거나 상이할 수 있다. 제2 구리 기둥층(1033)은 마찬가지로 IO 채널 역할을 한다. 소자를 삽입하기 전에 배선층을 배치하며, 기판의 수율에 따라 선택적으로 삽입하여 소자의 손실을 줄일 수 있다.
소자 거치 개구 프레임(1026)의 바닥부에 제1 소자(1051)를 실장한다. 제2 배선층(1032) 상에는 제2 소자(1052)를 실장한다. 제2 구리 기둥층(1033)의 단부에 제3 소자(1053)를 실장한다. 제1 소자(1051) 및 제2 소자(1052)와 패키지 구조(100) 사이의 공극은 유전 재료가 채워져 플라스틱 패키징층을 형성한다. 제1 소자(1051), 제2 소자(1052) 및 제3 소자(1053)는 백투백 적층으로 설치되며, 단위 면적 I/O 수를 현저하게 증가시키고, 소자를 수평으로 배열할 때의 면적 비중을 감소시킨다.
도 2에 도시된 바와 같이, 패키지 구조(100)는 제1 유전층(101)의 제2 표면 상에 형성된 솔더 레지스트층(106)을 더 포함한다. 솔더 레지스트층(106) 내에는 솔더 레지스트 윈도우(1061)가 설치된다.
도 3은 임베디드 패키지 구조(200)의 단면도를 도시한 것이다. 패키지 구조(200)와 패키지 구조(100)의 차이점은 다음과 같다. 즉, 제1 소자(1051), 제2 소자(1052)는 모두 양면 단자를 구비한다. 여기에서 제1 소자(1051)의 단자는 제2 소자(1052)의 단자와 도통 연결된다. 제2 소자(1052)의 단자는 제3 소자(1053)의 단자와 도통 연결된다.
도 4는 임베디드 패키지 구조(300)의 단면도를 도시한 것이다. 패키지 구조(300)과 패키지 구조(100)의 차이점은 다음과 같다. 즉, 제2 유전층(102) 상에는 제3 유전층(103)이 설치된다. 제3 유전층(103)은 제2 배선층(1032) 및 제2 비아홀 기둥(1033)을 덮는다. 제3 유전층(103) 상에는 제4 유전층(104)이 설치된다. 제4 유전층(104)은 제3 소자(1053)를 덮는다. 제3 유전층(103) 및 제1 유전층(101)은 동일한 재료 또는 상이한 재료를 포함할 수 있다. 제4 유전층(104) 및 제1 유전층(101)은 동일한 재료 또는 상이한 재료를 포함할 수 있다. 바람직하게는, 제4 유전층(104)은 유기 유전 재료 또는 감광성 유전 재료에서 선택된다. 예를 들어 유기 유전 재료는 ABF 또는 PP일 수 있고, 감광성 유전 재료는 PID일 수 있다.
도 5는 임베디드 패키지 구조(400)의 단면도를 도시한 것이다. 패키지 구조(400)와 패키지 구조(300)의 차이점은 다음과 같다. 즉, 제1 소자(1051), 제2 소자(1052)는 모두 양면 단자를 구비한다. 제1 소자(1051)의 단자는 제2 소자(1052)의 단자와 도통 연결된다. 제2 소자(1052)의 단자는 제3 소자(1053)의 단자와 도통 연결된다.
도 6(a) 내지 도 6(p)는 본 발명의 일 실시예에 따른 다층 임베디드 패키지 구조의 제조 방법의 각 단계 중간 구조의 단면도이다.
상기 제조 방법은 다음 단계를 포함한다. 즉, 임시 캐리어판, 예를 들어 양면 동박적층판(DTF10)을 준비한다. DTF10의 적어도 일측 상에 제1 포토레지스트층(1012)을 도포하고, 노광 및 현상하여 제1 피쳐 패턴을 형성한다. (a) 단계는 도 6(a)에 도시된 바와 같다. DTF10은 PP(프리프레그)층(1011a)을 포함한다. PP층(1011a)은 바깥으로 순차적으로 PP층(1011a) 표면에 위치한 제1 구리층(1011b), 제1 구리층(1011b) 표면에 위치한 제2 구리층(1011c), 및 제2 구리층(1011c) 표면에 위치한 보호층(1011d)이다. 제1 구리층(1011b) 및 제2 구리층(1011c)은 동박의 물리적 적층에 의해 형성된다. 제1 구리층(1011b) 및 제2 구리층(1011c)은 후속 공정에서 DTF10 제거가 용이하도록 물리적으로 분리될 수 있다. 보호층(1011d)은 구리, 티타늄, 니켈, 텅스텐 또는 이들의 조합을 포함할 수 있다. 제1 구리층(1011b), 제2 구리층(1011c) 및 보호층(1011d)의 두께는 실제 필요에 따라 조절할 수 있다. 바람직하게는, 제1 구리층의 두께는 18㎛이고, 제2 구리층(1011c)의 두께는 3㎛이고, 보호층(1011d)의 두께는 3㎛ 내지 10㎛이다. 통상적으로 DTF10의 양측에 동시에 제1 포토레지스트층(1012)을 도포하고 노광 및 현상하여 제1 피쳐 패턴을 형성할 수 있다. 본 실시예에서는 후속적으로 DTF10 단일측의 단일 유닛에 대해서만 설명하지만, DTF10의 일측에서만 후속적인 작업을 수행하는 것으로 제한되지 않는다.
다음으로, 패턴에 구리를 전기 도금하여 제1 배선층(1013)을 형성한다. 제1 포토레지스트층(1012)을 제거하고, 유전 재료를 적층한다. 또한 제1 배선층(1013)의 표면이 노출되도록 유전 재료를 박형화하여 제1 유전층(101)을 형성한다. (b) 단계는 도 6(b)에 도시된 바와 같다. 통상적으로, 충진 효과를 보장하기 위해, 충진량을 기준으로 유전 재료의 용량을 계산한다. 바람직하게는 유전 재료는 제1 배선층(1013)의 표면보다 5㎛ 내지 20㎛ 높다. 유전 재료는 유기 유전재료, 무기 유전 재료 또는 이들의 조합을 포함할 수 있다. 바람직하게는 유전 재료는 폴리이미드, 에폭시 수지, 비스말레이미드 트리아진 수지, 세라믹 필러, 유리 섬유, 또는 이들의 조합을 포함한다. 기능성 요건에 따라 분류하며, 유전 재료는 감광성 재료 및 비감광성 재료에서 선택할 수 있다. 바람직하게는 유전 재료는 감광성 유전 재료를 채택한다. 기판 연마 또는 플라즈마 에칭의 방식을 통해 유전 재료를 전체적으로 박형화할 수 있다. 또한 레이저 또는 드릴링의 방식을 통해 유전 재료를 부분적으로 박형화할 수도 있다. 유전 재료가 감광성 재료인 경우, 노광 및 현상의 방식을 통해 유전 재료를 부분적으로 박형화할 수도 있다.
그 후 제1 유전층(101)의 제1 표면 상에 금속 시드층(1020)을 형성한다. 금속 시드층(1020) 상에 제2 포토레지스트층(1021)을 도포하고, 노광 및 현상하여 제2 피쳐 패턴을 형성한다. 패턴에 전기 도금하여 에칭 보호층(1022)을 형성한다. (c) 단계는 도 6(c)에 도시된 바와 같다. 통상적으로 에칭 보호층(1022)은 니켈, 티타늄 또는 이들의 조합, 예를 들어 8㎛ 내지 15㎛의 니켈층을 포함할 수 있다. 통상적으로, 화학 도금 또는 스퍼터링의 방식을 통해 제1 유전층(101) 상에 금속 시드층(1020)을 형성한다. 금속 시드층(1020)은 티타늄, 구리, 티타늄-텅스텐 합금 또는 이들의 조합을 포함할 수 있다. 금속 시드층(1020)의 두께 범위는 0.8㎛ 내지 5㎛이다. 바람직하게는, 0.1㎛ 티타늄 및 1㎛ 구리를 스퍼터링하여 금속 시드층(1020)으로 제작한다.
다음으로, 제3 포토레지스트층(1023)을 도포하고, 노광 및 현상하여 제3 피쳐 패턴을 형성한다. 패턴에서 구리를 전기 도금하여 제1 구리 기둥층(1024) 및 희생 구리 기둥(1025)을 형성한다. (d) 단계는 도 6(d)에 도시된 바와 같다. 통상적으로, 제1 구리 기둥층(1024)이 형성된 후, 제1 구리 기둥층(1024) 표면에 흑화(brown oxide) 처리를 수행하여 제1 구리 기둥층(1024)과 그 외부에 덮인 유전층의 결합력을 강화시킬 수 있다. 제1 구리 기둥층(1024)은 형상은 실제 필요에 따라 설정할 수 있으며, 예를 들어 정사각형, 원형 등일 수 있고 이는 구체적으로 한정하지 않는다. 희생 구리 기둥(1025)의 두께는 소자의 두께에 따라 조정할 수 있다. 제1 구리 기둥층(1024) 상하 치수는 균일하여, 임베디드 패키지 구조의 방열 및 안정적인 신호 전달에 더욱 유리하다. 희생 구리 기둥(1025)은 에칭 보호층(1022)의 표면 상에 위치하므로, 후속적으로 희생 구리 기둥(1025)을 에칭할 때 에칭 보호층(1022)이 제1 배선층(1013)을 에칭으로부터 보호할 수 있다.
다음으로 제2 포토레지스트층(1021) 및 제3 포토레지스트층(1023)을 제거하고, 제1 구리 기둥층(1024) 및 희생 구리 기둥(1025)이 노출되도록 유전 재료를 적층하여 제2 유전층(102)을 형성한다. (e) 단계는 도 6(e)에 도시된 바와 같다.
이어서 제2 유전층(102) 상에 제2 배선층(1032)을 형성한다. (f) 단계는 도 6(f)에 도시된 바와 같다. 통상적으로 하기 단계를 포함한다.
제2 유전층(102) 상에 금속 시드층(1031)을 형성한다.
금속 시드층(1031) 상에 제4 포토레지스트층(1034)을 도포하고, 노광 및 현상하여 제4 피쳐 패턴을 형성한다.
패턴에서 구리를 전기 도금하여 제2 배선층(1032)을 형성한다.
통상적으로, 화학 도금 또는 스퍼터링의 방식을 통해 제2 유전층(102) 상에 금속 시드층(1031)을 형성한다. 금속 시드층(1031)은 티타늄, 구리, 티타늄-텅스텐 합금 또는 이들의 조합을 포함할 수 있다. 금속 시드층(1031)의 두께 범위는 0.8㎛ 내지 5㎛이다. 바람직하게는, 0.1㎛ 티타늄 및 1㎛ 구리를 스퍼터링하여 금속 시드층(1031)으로 제작한다.
그 후 제2 배선층(1032) 상에 제2 구리 기둥층(1033)을 형성한다. (g) 단계는 도 6(g)에 도시된 바와 같다. 통상적으로 하기 단계를 포함한다.
제5 포토레지스트층을 도포하고 노광 및 현상하여 제5 피쳐 패턴을 형성한다.
패턴에서 구리를 전기 도금하여 제2 구리 기둥층(1033)을 형성한다.
제4 포토레지스트층(1034) 및 제5 포토레지스트층을 제거하고, 노출된 금속 시드층(1031)을 에칭한다.
통상적으로, 제2 구리 기둥층(1033)의 형상은 실제 필요에 따라 설정할 수 있다. 예를 들어 정사각형, 원형 등이 될 수 있으며 구체적으로 한정되지 않는다. 제2 구리 기둥층(1033)의 상하 치수가 균일하여 임베디드 패키지 구조의 방열 및 안정적인 신호 전송에 더욱 유리한다. 전기 도금하여 제2 구리 기둥층(1033)을 형성한 후 제2 구리 기둥층(1033) 표면에 흑화 처리를 더 수행하여 제2 구리 기둥층(1033)과 그 외부에 덮인 유전층의 결합력을 강화시킬 수 있다.
다음으로, 제6 포토레지스트층(1036)을 도포하고 노광 및 현상하여 제6 피쳐 패턴을 형성한다. 희생 구리 기둥(1025) 및 에칭 보호층(1022)을 에칭하여 소자 거치 개구 프레임(1026)을 형성한다. (h) 단계는 도 6(h)에 도시된 바와 같다. 통상적으로, 제2 구리 기둥층(1033) 및 제2 배선층(1032) 상에 제6 포토레지스트층(1036)을 도포하여, 제2 구리 기둥층(1033) 및 제2 배선층(1032)이 희생 구리 기둥(1025)을 후속 에칭하는 동안 에칭되지 않도록 보호한다. 제6 포토레지스트층(1036)을 노광 및 현상한 후 희생 구리 기둥(1025)을 노출시키고, 희생 구리 기둥(1025) 및 에칭 보호층(1022)을 에칭한다.
그 후 전체 기판에 제7 포토레지스트층을 도포하고 노광 및 경화하며, 제1 구리층(1011b)과 제2 구리층(1011c)을 분리한다. 또한 제2 구리층(1011c) 및 보호층(1011d)을 에칭하며, 제6 포토레지스트층(1036) 및 제7 포토레지스트층을 제거하고 기판을 형성한다. (i) 단계는 도 6(i)에 도시된 바와 같다. 제7 포토레지스트층을 도포하는 것은 DTF10을 제거하는 과정에서 기판을 보호하기 위해서이다. 본 발명은 배선층과 비아 홀 기둥이 설치된 기판만 제공하며, 후속적으로 패키지 제조업체가 소자를 추가로 실장한 다음 패키징하면 된다. 후속적으로 패키지 제조업체는 패턴 전기 도금 등 공정 설비 투입을 생략할 수 있다.
다음으로 (i) 단계에 이어서 소자 거치 개구 프레임(1026)의 바닥부에 제1 소자(1051)를 실장한다. 제2 배선층(1032)의 표면에 제2 소자(1052)를 실장하고, 제2 구리 기둥층(1033)의 단부에 제3 소자(1053)를 실장한다. (j) 단계는 도 6(j)에 도시된 바와 같다. 통상적으로, 각 소자는 대응하는 2개의 단자면을 구비하거나, 단일측 단자면 및 해당 단일측 단자와 대응하는 비단자면을 구비한다. 소자는 솔더를 통해 단자와 기판의 전기적 신호 연결을 구현할 수 있다. 단일측 단자면을 구비한 소자를 예로 들어 후속 공정을 설명한다. 소자를 실장할 때, 어떤 경우 소자 거치 개구 프레임(1026)의 바닥부, 제2 배선층(1032)의 표면 및 제2 구리 기둥층(1033)의 단부에 인쇄나 주석 용접의 방식으로 솔더를 도포한 후, 소자를 실장한 다음 리플로우 솔더링을 수행할 수 있다. 어떤 경우에는, 제1 소자(1051), 제2 소자(1052) 및 제3 소자(1053)의 단자 표면을 솔더로 부착한 후, 각각 소자 거치 개구 프레임(1026)의 바닥부, 제2 배선층(1032)의 표면 및 제2 구리 기둥층(1033)의 단부에 실장하고 리플로우 솔더링을 수행한다. 솔더는 솔더 페이스트와 실버 페이스트를 포함할 수 있다. 회로 배치 후 소자를 삽입하며, 기판의 수율에 따라 선택적으로 삽입할 수 있어 소자의 손실을 줄일 수 있다. 또한 소자가 백투백 적층 방식으로 삽입되어 I/O 수를 증가시키고 소자를 수평으로 배치할 때의 면적 비중을 낮출 수 있다.
그 후 유전 재료를 채워 제1 소자(1051)와 소자 거치 개구 프레임(1026) 사이의 갭을 채운다. (k) 단계는 도 6(k)에 도시된 바와 같다. 통상적으로 소자를 실장하는 방향으로부터 아래쪽으로 유전 재료를 채울 수 있다. 바람직하게는 유전 재료는 유기 유전 재료 또는 감광성 유전 재료에서 선택된다. 예를 들어 유기 유전 재료는 ABF 또는 PP일 수 있으며 감광성 유전 재료는 PID일 수 있다.
다음으로 제1 유전층(101)의 제2 표면 상에는 솔더 레지스트층(106)이 도포된다. 또한 노출된 금속에 대해 금속 표면 처리를 수행하여 솔더 레지스트 윈도우(1061)를 형성한다. (l) 단계는 도 6(l)에 도시된 바와 같다. 통상적으로 화학적 니켈 팔라듐 금 또는 OPS 등을 통해 금속 표면 처리를 수행할 수 있다. 제1 소자(1051) 및 제2 소자(1052)가 양면 단자를 구비한 경우, 임베디드 패키지 구조는 도 3에 도시된 바와 같이, 제1 소자(1051)의 일부 단자와 제2 소자(1052)의 일부 단자가 용접된다. 또한 제2 소자(1052)의 일부 단자와 제3 소자(1053)의 일부 단자가 용접된다.
그 다음 (i) 단계에 이어 소자 거치 개구 프레임(1026)의 바닥부에 제1 소자(1051)를 실장하고, 제2 배선층(1032)의 표면에 제2 소자(1052)를 실장한다. (m) 단계는 도 6(m)에 도시된 바와 같다.
이어서 유전 재료를 적층하여 제2 배선층(1032), 제2 구리 기둥층(1033) 및 제2 소자(1052)를 덮고, 제2 구리 기둥층(1033)의 단부가 노출되도록 유전 재료를 박형화하며 제3 유전층(103)을 형성한다. (n) 단계는 도 6(n)에 도시된 바와 같다. 통상적으로 소자를 실장하는 방향으로부터 아래쪽으로 유전 재료를 적층할 수 있다. 충진 효과를 보장하기 위해, 유전 재료는 일반적으로 제2 구리 기둥층(1033)의 단부보다 적어도 5μm 높다. 바람직하게는 유전 재료는 유기 유전 재료 또는 감광성 유전 재료에서 선택한다. 예를 들어 유기 유전 재료는 ABF 또는 PP일 수 있으며, 감광성 유전 재료는 PID일 수 있다.
그 후, 제2 구리 기둥층(1033)의 단부에 제3 소자(1053)를 실장하고, 유전 재료를 채택하여 제3 소자(1053)를 플라스틱 패키징하여 제4 유전층(104)을 형성한다. (o) 단계는 도 6(o)에 도시된 바와 같다.
마지막으로 제1 유전층(101)의 제2 표면 상에는 솔더 레지스트층(106)이 도포된다. 또한 노출된 금속에 대해 금속 표면 처리를 수행하여 솔더 레지스트 윈도우(1061)를 형성한다. (p) 단계는 도 6(p)에 도시된 바와 같다. 제1 소자(1051) 및 제2 소자(1052)가 양면 단자를 구비한 경우, 임베디드 패키지 구조는 도 5에 도시된 바와 같이, 제1 소자(1051)의 일부 단자와 제2 소자(1052)의 일부 단자가 용접된다. 또한 제2 소자(1052)의 일부 단자와 제3 소자(1053)의 일부 단자가 용접된다.
본 기술 분야의 당업자는 본 발명이 상기에서 구체적으로 예시되고 설명된 것으로 제한되지 않음을 이해할 수 있다. 또한 본 발명의 범위는 첨부된 청구범위에 의해 한정되며, 전술한 각 기술적 특징의 조합과 하위 조합 및 이들의 변형과 개선을 포함한다. 본 기술분야의 당업자는 전술한 설명을 읽은 후 이러한 조합, 변형 및 개선을 예측할 수 있다.
청구범위에서 용어 "포괄하는" 및 "포함하는", "함유하는" 등과 같은 변형은 나열된 구성요소가 포함되지만 일반적으로 다른 구성요소를 배제하지 않음을 의미한다.

Claims (22)

  1. 삭제
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  9. 다층 임베디드 패키지 구조의 제조 방법에 있어서,
    (a) 임시 캐리어판 상에 제1 배선층을 형성하고, 상기 제1 배선층 상에 제1 유전층을 적층하며, 상기 제1 배선층이 노출되도록 상기 제1 유전층을 박형화하는 단계;
    (b) 상기 제1 유전층 상에 제1 구리 기둥층을 형성하고, 상기 제1 구리 기둥층은 희생 구리 기둥을 포함하고, 상기 제1 구리 기둥층 상에는 제2 유전층을 적층하고, 상기 제1 구리 기둥층이 노출되도록 상기 제2 유전층을 박형화하는 단계;
    (c) 상기 제2 유전층 상에 제2 배선층을 형성하여, 상기 제1 배선층 및 상기 제2 배선층을 상기 제1 구리 기둥층에 의해 도통 연결시키는 단계;
    (d) 상기 제2 배선층 상에 제2 구리 기둥층을 형성하는 단계;
    (e) 상기 희생 구리 기둥을 에칭하고, 상기 제1 배선층의 소자 거치 개구 프레임을 형성하여 노출시키는 단계; 및
    (f) 상기 임시 캐리어판을 제거하는 단계를 포함하는 제조 방법.
  10. 제9항에 있어서,
    (g) 상기 소자 거치 개구 프레임의 바닥부에 제1 소자를 실장하여, 제1 소자의 단자를 제1 배선층과 도통 연결시키는 단계;
    (h) 상기 제2 배선층 상에 제2 소자를 실장하여, 상기 제2 소자의 단자를 상기 제2 배선층과 도통 연결시키는 단계; 및
    (i) 상기 제2 구리 기둥층의 단부에 제3 소자를 실장하여, 상기 제3 소자의 단자를 상기 제2 구리 기둥층과 도통 연결시키는 단계를 더 포함하는 제조 방법.
  11. 제10항에 있어서,
    (h')에 있어서, (h) 단계 이후 (i) 단계 이전에, 유전 재료를 채워 상기 제1 소자 및 상기 제2 소자를 덮는 단계를 더 포함하는 제조 방법.
  12. 제10항에 있어서,
    (i')에 있어서, (i) 단계 이후에 유전 재료를 적층하여 상기 제3 소자를 덮는 플라스틱 패키징층을 형성하는 단계를 더 포함하는 제조 방법.
  13. 제9항에 있어서,
    (a) 단계는,
    (a1) 상기 임시 캐리어판 상에 제1 포토레지스트층을 도포하고, 노광 및 현상하여 제1 피쳐 패턴을 형성하는 단계;
    (a2) 상기 제1 피쳐 패턴에 전기 도금하여 제1 배선층을 형성하고 상기 제1 포토레지스트층을 제거하는 단계; 및
    (a3) 상기 제1 배선층 상에 제1 유전층을 적층하고, 상기 제1 배선층이 노출되도록 상기 제1 유전층을 박형화하는 단계를 포함하는 제조 방법.
  14. 제9항에 있어서,
    상기 임시 캐리어판은 양면 동박적층판을 포함하고, 여기에서 상기 양면 동박적층판은 프리프레그, 상기 프리프레그의 표면 상의 제1 구리층 및 상기 제1 구리층 상의 제2 구리층을 포함하고, 상기 제1 구리층 및 상기 제2 구리층은 물리적 압착에 의해 함께 부착되는 제조 방법.
  15. 제9항에 있어서,
    (b) 단계는,
    (b1) 상기 제1 유전층 상에 금속 시드층을 형성하는 단계;
    (b2) 상기 제1 유전층의 금속 시드층 상에 제2 포토레지스트층을 도포하고, 노광 및 현상하여 제2 피쳐 패턴을 형성하는 단계;
    (b3) 상기 제2 피쳐 패턴에 전기 도금하여 에칭 보호층을 형성하는 단계;
    (b4) 제3 포토레지스트층을 도포하고, 노광 및 현상하여 제3 피쳐 패턴을 형성하는 단계;
    (b5) 상기 제3 피쳐 패턴에 전기 도금하여 제1 구리 기둥층 및 상기 에칭 보호층 상의 희생 구리 기둥을 형성하고, 상기 제2 포토레지스트층 및 상기 제3 포토레지스트층을 제거하는 단계; 및
    (b6) 상기 제1 유전층 및 상기 희생 구리 기둥 상에 제2 유전층을 적층하고, 상기 제1 유전층 및 상기 희생 구리 기둥이 노출되도록 상기 제2 유전층을 박형화하는 단계를 포함하는 제조 방법.
  16. 제15항에 있어서,
    상기 에칭 보호층은 니켈, 티타늄 또는 이들의 조합을 포함하는 제조 방법.
  17. 제9항에 있어서,
    (c) 단계는,
    (c1) 상기 제2 유전층 상에 금속 시드층을 형성하는 단계;
    (c2) 상기 제2 유전층의 금속 시드층 상에 제4 포토레지스트층을 도포하고, 노광 및 현상하여 제4 피쳐 패턴을 형성하는 단계; 및
    (c3) 상기 제4 피쳐 패턴에 전기 도금하여 제2 배선층을 형성하고 상기 제4 포토레지스트층을 제거하는 단계를 포함하는 제조 방법.
  18. 제9항에 있어서,
    (d) 단계는,
    (d1) 상기 제2 배선층 상에 제5 포토레지스트층을 도포하고, 노광 및 현상하여 제5 피쳐 패턴을 형성하는 단계;
    (d2) 상기 제5 피쳐 패턴에 전기 도금하여 제2 구리 기둥층을 형성하는 단계; 및
    (d3) 상기 제5 포토레지스트층을 제거하고, 노출된 금속 시드층을 에칭하는 단계를 포함하는 제조 방법.
  19. 제15항 또는 제17항에 있어서,
    상기 금속 시드층은 티타늄, 구리, 티타늄-텅스텐 합금, 또는 이들의 조합을 포함하는 제조 방법.
  20. 제9항에 있어서,
    (d) 단계는,
    (d1) 상기 제2 배선층 상에 제6 포토레지스트층을 도포하고, 노광 및 현상하여 제6 피쳐 패턴을 형성하는 단계; 및
    (d2) 상기 제6 피쳐 패턴에 상기 희생 구리 기둥 및 에칭 보호층을 에칭하여 소자 거치 개구 프레임을 형성하는 단계를 포함하는 제조 방법.
  21. 제14항에 있어서,
    (e) 단계는 상기 제1 구리층 및 상기 제2 구리층을 물리적으로 분리하고, 상기 제2 구리층을 에칭하여 상기 양면 동박적층판을 제거하는 단계를 포함하는 제조 방법.
  22. 제9항에 있어서,
    (f) 단계의 상기 임시 캐리어판을 제거한 후, 상기 제1 유전층의 바닥면 상에 솔더 레지스트층을 도포하고, 노출된 금속에 대해 표면 처리를 수행하여 솔더 레지스트 윈도우를 형성하는 단계를 더 포함하는 제조 방법.
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