CN108695266A - 封装结构及其制作方法 - Google Patents

封装结构及其制作方法 Download PDF

Info

Publication number
CN108695266A
CN108695266A CN201710235597.1A CN201710235597A CN108695266A CN 108695266 A CN108695266 A CN 108695266A CN 201710235597 A CN201710235597 A CN 201710235597A CN 108695266 A CN108695266 A CN 108695266A
Authority
CN
China
Prior art keywords
chip
dielectric layer
groove
encapsulating structure
opening
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201710235597.1A
Other languages
English (en)
Inventor
陈丰富
郭正德
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Powertech Technology Inc
Original Assignee
Powertech Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Powertech Technology Inc filed Critical Powertech Technology Inc
Priority to CN201710235597.1A priority Critical patent/CN108695266A/zh
Publication of CN108695266A publication Critical patent/CN108695266A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

本发明提供一种封装结构及其制作方法。所述封装结构包括线路基板、导电层、芯片以及封装胶体。线路基板具有线路结构，其中所述线路基板在第一表面处具有凹槽与位于所述凹槽下方的多个开口，所述多个开口暴露出部分所述线路结构，且与所述第一表面相对的第二表面暴露部分所述线路结构。导电层配置在所述开口的侧壁与底部上。芯片配置在所述凹槽中，其中所述芯片具有多个凸块，且所述多个凸块分别配置在对应的开口中。封装胶体配置在所述第一表面与所述芯片上。

Description

封装结构及其制作方法
技术领域
本发明涉及一种半导体结构及其制作方法，尤其涉及一种封装结构及其制作方法。
背景技术
对于芯片以覆晶(flip chip)接合方式接合至线路基板的封装结构来说，一般是先将芯片接合至线路基板，然后进行模制制程，以形成包覆芯片的封装胶体(moldingcompound)。
然而，在将芯片以覆晶接合方式接合至线路基板时，芯片的凸块(bump)与线路基板的接垫(pad)之间容易产生对准失误的情形，以致于芯片与线路基板无法达成有效的电性连接。
此外，对于薄型化的封装结构来说，在接合芯片之前会先对芯片进行薄化处理。然而，经薄化处理的芯片容易具有翘曲(warpage)问题，因此也容易导致芯片与线路基板无法有效接合。
另外，在以模制制程形成封装胶体时，封装胶体往往无法完全地填满芯片与线路基板之间的区域而在所形成的封装结构中产生许多空隙(void)，因而导致封装结构的可靠度降低。
发明内容
本发明提供一种封装结构，其中芯片配置在线路基板的凹槽中，且芯片的凸块配置在凹槽下方的开口中。
本发明提供一种封装结构的制作方法，其用以形成上述封装结构。
本发明的封装结构包括线路基板、导电层、芯片以及封装胶体。线路基板具有线路结构，其中所述线路基板在第一表面处具有凹槽与位于所述凹槽下方的多个开口，所述多个开口暴露出部分所述线路结构，且与所述第一表面相对的第二表面暴露部分所述线路结构。导电层配置在所述开口的侧壁与底部上。芯片配置在所述凹槽中，其中所述芯片具有多个凸块，且所述多个凸块分别配置在对应的开口中。封装胶体配置在所述第一表面与所述芯片上。
在本发明的封装结构的一实施例中，还包括多个焊球，所述多个焊球配置在由所述第二表面暴露出的所述线路结构上。
在本发明的封装结构的一实施例中，所述线路基板包括基板以及介电层。所述线路结构的一部分位于所述基板中。介电层配置在所述基板上，其中所述线路结构的剩余部分位于所述介电层中，且所述介电层具有所述凹槽与所述多个开口。
本发明的封装结构的制作方法包括以下步骤：提供具有线路结构的线路基板，其中所述线路基板在第一表面处具有凹槽与位于所述凹槽下方的多个开口，所述多个开口暴露出部分所述线路结构；在所述开口的侧壁与底部上形成导电层；提供具有多个凸块的芯片；以所述凸块朝向所述第一表面的方式将芯片设置在所述凹槽中，其中所述多个凸块分别位于对应的开口中；移除相对于所述第一表面的第二表面处的部分所述线路基板，以暴露出部分所述线路结构；以及在所述第一表面与所述芯片上形成封装胶体。
在本发明的封装结构的制作方法的一实施例中，所述线路基板的形成方法包括以下步骤：在基板中形成所述线路结构的一部分；在所述基板上形成第一介电层；在所述第一介电层中形成所述线路结构的剩余部分；在所述第一介电层上形成第二介电层，其中所述第二介电层具有所述多个开口；以及在所述第二介电层上形成第三介电层，其中所述第三介电层具有所述凹槽。
在本发明的封装结构的制作方法的一实施例中，在形成所述第二介电层之后以及在形成所述第三介电层之前，在所述多个开口中形成所述导电层。
在本发明的封装结构的制作方法的一实施例中，所述凹槽的形成方法包括以下步骤：在形成所述导电层之后，在所述多个开口中形成罩幕层；在所述第二介电层上形成介电材料层；在所述介电材料层上形成罩幕图案；以所述罩幕图案为罩幕，移除部分所述介电材料层，以形成所述凹槽；以及移除所述罩幕图案与所述罩幕层。
在本发明的封装结构的制作方法的一实施例中，在将所述芯片设置在所述凹槽中之后以及在形成所述封装胶体之前，还可以移除部分所述芯片，以减少所述芯片的厚度。
在本发明的封装结构的制作方法的一实施例中，所述芯片的表面与所述第一表面例如为共平面的。
在本发明的封装结构的制作方法的一实施例中，还包括在由所述第二表面暴露出的所述线路结构上形成多个焊球。
基于上述，在本发明中，由于芯片在接合至线路基板之前并未被薄化，因此可避免芯片因薄化而翘曲且无法与线路基板有效地接合的问题。此外，在本发明中，封装胶体不需形成在芯片与线路基板之间，因此可避免封装胶体无法完全地填满二者之间的区域的问题。另外，在本发明中，通过凹槽与开口可使芯片准确地与线路基板接合而不会偏移，使得芯片能够与线路基板有效地电性连接。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1A至图1H为依据本发明实施例的封装结构的制作流程剖面示意图。
具体实施方式
图1A至图1H为依据本发明实施例的封装结构的制作流程剖面示意图。首先，请参照图1A，在基板100中形成线路图案102。基板100例如是硅晶圆或玻璃基板。线路图案102的形成方法例如是先对基板100进行图案化制程，以在基板100中形成凹槽图案100a。然后，进行电镀制程，以在凹槽图案100a中形成导电层来作为线路图案102。上述的导电层例如为铜层。
然后，请参照图1B，在基板100上形成覆盖线路图案102的第一介电层104。第一介电层104的材料例如是环氧树脂(epoxy resin)。接着，在第一介电层104中形成与线路图案102连接的线路图案106。线路图案106包括线路层106a与导通孔(conductive via)106b。线路图案106的形成方法与材料为本领域技术人员所熟知，在此不再赘述。在本实施例中，第一介电层104中仅具有一层线路层，但本发明不限于此。在其他实施例中，第一介电层104中也可具有多层线路层。在本实施例中，位于基板100中的线路图案102与位于第一介电层104中的线路图案106统称为线路结构。
接着，请参照图1C，在第一介电层104上形成覆盖线路图案106的第二介电层108。第二介电层108的材料例如是环氧树脂。第二介电层108具有暴露出部分线路图案106的开口108a。第二介电层108的形成方法例如是先在线路图案106上对应在开口108a的位置形成罩幕图案。然后，在罩幕图案所暴露出来的区域中形成介电材料层(例如使用化学气相沉积法)。之后，移除罩幕图案。如此一来，即可形成具有开口108a的第二介电层108。在本实施例中，开口108a的侧壁倾斜在第一介电层104的表面上，但本发明不限于此。在其他实施例中，开口108a的侧壁也可以与第一介电层104的表面垂直，或者开口108a的侧壁也可以呈曲面状。
然后，在开口108a的侧壁与底部上形成导电层110。导电层110的材料例如为导电树脂。导电层110的形成方法例如是先在第二介电层108上形成导电材料层(例如使用旋转涂布法)，且导电材料层将开口108a填满。然后，移除开口108a外的导电材料层(例如使用化学机械研磨法)。接着，进行微影制程与蚀刻制程，移除位于开口108a的中央部分的导电材料层，以在开口108a的侧壁与底部上保留导电材料层。在本实施例中，由于利用导电树脂来作为导电层110，因此除了可用以使后续形成在开口108a中的元件与线路图案106电性连接之外，还可用以将上述元件稳固地粘着在开口108a中。
接着，在开口108a中形成罩幕层112。罩幕层的材料例如是光阻。罩幕层112的形成方法例如是先在第二介电层108上形成罩幕材料层，且罩幕材料层将开口108a填满。然后，移除开口108a外的罩幕材料层(例如使用化学机械研磨法)。
然后，请参照图1D，在第二介电层108上形成具有暴露所有开口108a的凹槽114a的第三介电层114。第三介电层114的材料例如是环氧树脂。第三介电层114的形成方法例如是先在第二介电层108上形成介电材料层(例如使用化学气相沉积法)。接着，在介电材料层上形成罩幕图案116。罩幕图案116的材料例如是光阻。罩幕图案116暴露出欲形成凹槽114a的区域。然后，以罩幕图案116为罩幕来移除部分介电材料层(例如进行非等向蚀刻制程)，直到暴露出导电层110与罩幕层112的顶面。
特别一提的是，凹槽114a用以容置待封装的芯片，因此凹槽114a除了必须暴露所有开口108a之外，其宽度必须不小于待封装的芯片的宽度。此外，由于凹槽114a用以容置待封装的芯片，因此凹槽114a的深度(即第三介电层114的厚度)与最终形成的封装结构的厚度相关，后续将对此进行说明。
接着，请参照图1E，移除罩幕层112与罩幕图案116。在本实施例中，由于罩幕层112与罩幕图案116的材料相同(例如皆为光阻)，因此可在同一个步骤中将两者同时移除。如此一来，完成了本实施例的具有线路结构12的线路基板10的制作。也就是说，在本实施例中，线路基板10包括基板100、第一介电层104、第二介电层108与第三介电层114，且线路基板10具有由线路图案102与线路图案106构成的线路结构12。在本实施例中，第三介电层114的表面可视为线路基板10的第一表面10a，而基板100的未设置有线路图案102的表面可视为线路基板10的第二表面10b。
然后，请参照图1F，将待封装的芯片117置于凹槽114a中。详细地说，芯片117的主动表面(active area)上具有用以与外部元件连接的凸块116a。在此步骤中，将芯片117以凸块116a朝向线路基板10的第一表面10a的方式(亦即以覆晶的方式)将芯片117置于凹槽114a中，且使凸块116a置于开口108a中。也就是说，在本实施例中，通过凹槽114a与开口108a可使芯片117位于正确的位置而不会偏移，因此使得芯片117能够与线路基板10有效地电性连接。
此外，在本实施例中，由于开口108a的侧壁与底部上设置有导电层110，且导电层110的材料为导电树脂，因此除了可以使芯片117与线路基板10有效地电性连接之外，还可以使凸块116a稳固地位于开口108a中而不易分离。另外，在本实施例中，由于芯片117在接合至线路基板10之前并未被薄化，因此可避免芯片因薄化而翘曲且因此无法与线路基板10有效地接合的问题。
接着，请参照图1G，对第二表面10b进行研磨制程(例如使用化学机械研磨法)，移除部分基板100，直到暴露出线路图案102。此时，线路图案102的表面与第二表面10b为共平面的。此外，为了符合封薄型装结构的需求，可选择性地对芯片117进行研磨制程(例如使用化学机械研磨法)，以减少芯片117的厚度。在本实施例中，芯片117经研磨后，其表面与第一表面10a为共平面的。也就是说，在本实施例中，可通过调整第三介电层114的厚度来控制研磨后的芯片117的厚度，也即可通过调整第三介电层114的厚度来控制最终的封装结构的厚度来符合需求。然而，本发明不限于此。在其他实施例中，视实际需求，研磨后的芯片117的表面也可以高于第一表面10a。
之后，请参照图1H，在第一表面10a上形成封装胶体118。封装胶体118的形成方法例如是进行模制制程。封装胶体118覆盖第三介电层114与芯片117。在本实施例中，芯片117的凸块116a位于开口108a中且通过导电层110而稳固于开口108a中，因此封装胶体118不需形成在芯片117与线路基板10之间，进而避免封装胶体118无法完全地填满芯片117与线路基板10之间的区域而产生空隙的问题。之后，在由第二表面10b暴露出的线路图案102上形成焊球120，以完成本实施例的封装结构的制作。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求所界定者为准。

Claims (10)

1.一种封装结构，包括：
线路基板，具有线路结构，其中所述线路基板在第一表面处具有凹槽与位于所述凹槽下方的多个开口，所述多个开口暴露出部分所述线路结构，且与所述第一表面相对的第二表面暴露部分所述线路结构；
导电层，配置在所述开口的侧壁与底部上；
芯片，配置在所述凹槽中，其中所述芯片具有多个凸块，且所述多个凸块分别配置在对应的开口中；以及
封装胶体，配置在所述第一表面与所述芯片上。
2.根据权利要求1所述的封装结构，还包括多个焊球，所述多个焊球配置在由所述第二表面暴露出的所述线路结构上。
3.根据权利要求1所述的封装结构，其中所述线路基板包括：
基板，其中所述线路结构的一部分位于所述基板中；以及
介电层，配置在所述基板上，其中所述线路结构的剩余部分位于所述介电层中，且所述介电层具有所述凹槽与所述多个开口。
4.一种封装结构的制作方法，包括：
提供具有线路结构的线路基板，其中所述线路基板在第一表面处具有凹槽与位于所述凹槽下方的多个开口，所述多个开口暴露出部分所述线路结构；
在所述开口的侧壁与底部上形成导电层；
提供具有多个凸块的芯片；
以所述凸块朝向所述第一表面的方式将芯片设置在所述凹槽中，其中所述多个凸块分别位于对应的开口中；
移除相对于所述第一表面的第二表面处的部分所述线路基板，以暴露出部分所述线路结构；以及
在所述第一表面与所述芯片上形成封装胶体。
5.根据权利要求4所述的封装结构的制作方法，其中所述线路基板的形成方法包括：
在基板中形成所述线路结构的一部分；
在所述基板上形成第一介电层；
在所述第一介电层中形成所述线路结构的剩余部分；
在所述第一介电层上形成第二介电层，其中所述第二介电层具有所述多个开口；以及
在所述第二介电层上形成第三介电层，其中所述第三介电层具有所述凹槽。
6.根据权利要求5所述的封装结构的制作方法，其中在形成所述第二介电层之后以及在形成所述第三介电层之前，在所述多个开口中形成所述导电层。
7.根据权利要求6所述的封装结构的制作方法，其中所述凹槽的形成方法包括：
在形成所述导电层之后，在所述多个开口中形成罩幕层；
在所述第二介电层上形成介电材料层；
在所述介电材料层上形成罩幕图案；
以所述罩幕图案为罩幕，移除部分所述介电材料层，以形成所述凹槽；以及
移除所述罩幕图案与所述罩幕层。
8.根据权利要求4所述的封装结构的制作方法，其中在将所述芯片设置在所述凹槽中之后以及在形成所述封装胶体之前，还包括移除部分所述芯片，以减少所述芯片的厚度。
9.根据权利要求8所述的封装结构的制作方法，其中所述芯片的表面与所述第一表面为共平面的。
10.根据权利要求4所述的封装结构的制作方法，还包括在由所述第二表面暴露出的所述线路结构上形成多个焊球。
CN201710235597.1A 2017-04-12 2017-04-12 封装结构及其制作方法 Pending CN108695266A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710235597.1A CN108695266A (zh) 2017-04-12 2017-04-12 封装结构及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710235597.1A CN108695266A (zh) 2017-04-12 2017-04-12 封装结构及其制作方法

Publications (1)

Publication Number Publication Date
CN108695266A true CN108695266A (zh) 2018-10-23

Family

ID=63843542

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710235597.1A Pending CN108695266A (zh) 2017-04-12 2017-04-12 封装结构及其制作方法

Country Status (1)

Country Link
CN (1) CN108695266A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI682517B (zh) * 2019-03-12 2020-01-11 力成科技股份有限公司 超薄型晶片封裝結構及其製造方法
CN111524464A (zh) * 2020-06-11 2020-08-11 厦门通富微电子有限公司 一种显示装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020063319A1 (en) * 2000-11-30 2002-05-30 Siliconware Precision Industries Co.,Ltd. Direct-downset flip-chip package assembly and method of fabricating the same
TW201342453A (zh) * 2012-04-11 2013-10-16 Taiwan Semiconductor Mfg 半導體裝置之製造方法
CN203573966U (zh) * 2013-10-24 2014-04-30 天水华天科技股份有限公司 一种带焊球面阵列四面扁平无引脚封装件
US20150068034A1 (en) * 2012-08-08 2015-03-12 Subtron Technology Co., Ltd. Manufacturing method of package carrier

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020063319A1 (en) * 2000-11-30 2002-05-30 Siliconware Precision Industries Co.,Ltd. Direct-downset flip-chip package assembly and method of fabricating the same
TW201342453A (zh) * 2012-04-11 2013-10-16 Taiwan Semiconductor Mfg 半導體裝置之製造方法
US20150068034A1 (en) * 2012-08-08 2015-03-12 Subtron Technology Co., Ltd. Manufacturing method of package carrier
CN203573966U (zh) * 2013-10-24 2014-04-30 天水华天科技股份有限公司 一种带焊球面阵列四面扁平无引脚封装件

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI682517B (zh) * 2019-03-12 2020-01-11 力成科技股份有限公司 超薄型晶片封裝結構及其製造方法
CN111524464A (zh) * 2020-06-11 2020-08-11 厦门通富微电子有限公司 一种显示装置

Similar Documents

Publication Publication Date Title
US8890269B2 (en) Optical sensor package with through vias
TWI358806B (en) Semiconductor image device package with die receiv
CN102969305B (zh) 用于半导体结构的管芯对管芯间隙控制及其方法
TWI539508B (zh) 半導體裝置之製造方法及電子裝置之製造方法
US10381336B2 (en) Proximity coupling interconnect packaging systems and methods
US20140312503A1 (en) Semiconductor packages and methods of fabricating the same
TWI553809B (zh) 封裝基板結構
CN106935563B (zh) 电子封装件及其制法与基板结构
US8143718B2 (en) Semiconductor device having stress relaxation sections
CN106206509B (zh) 电子封装件及其制法与基板结构
JP2004186187A (ja) 半導体装置およびその製造方法
CN105489565B (zh) 嵌埋元件的封装结构及其制法
TW201640590A (zh) 電子封裝件及其製法
TWI754586B (zh) 電子封裝件及其製法
CN105845638B (zh) 电子封装结构
CN106876364A (zh) 半导体封装件及其制造方法
CN105897218A (zh) 凹槽埋孔型表面声滤波芯片封装结构及其制造方法
US20050269680A1 (en) System-in-package (SIP) structure and fabrication thereof
CN108695266A (zh) 封装结构及其制作方法
TW201913899A (zh) 積體電路封裝及其製作方法
CN104465505A (zh) 扇出晶圆封装方法
TWI550744B (zh) 單層線路式封裝基板及其製法、單層線路式封裝結構及其製法
US10784224B2 (en) Semiconductor devices with underfill control features, and associated systems and methods
KR101605610B1 (ko) 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스
KR101038316B1 (ko) 적층 반도체 패키지 및 이의 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20181023

WD01 Invention patent application deemed withdrawn after publication