JP2012009804A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2012009804A
JP2012009804A JP2010243821A JP2010243821A JP2012009804A JP 2012009804 A JP2012009804 A JP 2012009804A JP 2010243821 A JP2010243821 A JP 2010243821A JP 2010243821 A JP2010243821 A JP 2010243821A JP 2012009804 A JP2012009804 A JP 2012009804A
Authority
JP
Japan
Prior art keywords
contact plug
metal material
cmp
semiconductor device
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2010243821A
Other languages
English (en)
Inventor
Yukiteru Matsui
之輝 松井
Fukugaku Minami
学 南幅
Hajime Eda
元 江田
Minoru Amano
実 天野
Masayoshi Iwayama
昌由 岩山
Masahisa Yoshikawa
将寿 吉川
Motoyuki Sato
基之 佐藤
Kyoichi Suguro
恭一 須黒
Masako Kodera
雅子 小寺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2010243821A priority Critical patent/JP2012009804A/ja
Priority to US13/035,546 priority patent/US20110294291A1/en
Publication of JP2012009804A publication Critical patent/JP2012009804A/ja
Priority to US13/708,798 priority patent/US8754433B2/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02697—Forming conducting materials on a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type

Abstract

【課題】半導体集積回路の高集積化と機能素子の高性能化とを同時に実現する。
【解決手段】実施形態に係わる半導体装置は、半導体基板１の表面領域に配置されるスイッチ素子３，４と、下面がスイッチ素子３，４に接続されるコンタクトプラグ６と、コンタクトプラグ６の上面の直上に配置される機能素子７とを備える。コンタクトプラグ６の上面の最大表面粗さは、０．２ｎｍ以下である。
【選択図】図１

Description

実施形態は、半導体装置及びその製造方法に関する。
近年、半導体集積回路の高集積化のため、半導体基板の上部に特定機能を有する機能素子を配置する構造が採用される。しかし、この構造を採用するとき、機能素子の下地が平坦化されていないとその機能素子の特性が劣化する問題がある。
その一例として、磁気ランダムアクセスメモリについて説明する。
磁気ランダムアクセスメモリは、例えば、１つのメモリセルが、半導体基板の表面領域に配置されるスイッチ素子(例えば、field effect transistor: FET)と、そのスイッチ素子の上部に配置される磁気抵抗効果素子(magnetoresistive element)とを備える（例えば、特許文献１を参照）。
磁気抵抗効果素子は、磁化方向が可変の磁気フリー層(magnetic free layer)と、磁化方向が不変の磁気ピンド層(magnetic pinned layer)と、それらの間に配置されるトンネルバリア層とからなる積層構造を基本構造とする。
このような磁気ランダムアクセスメモリにおいては、トンネルバリア層の厚さやそれを構成する材料の質が均一化されていることが、磁気抵抗効果素子の磁気特性を向上させるために必要不可欠である。しかし、トンネルバリア層は、極薄（10 nm以下）であるため、その下地が平坦でないと、この極薄膜の成膜状態が劣化し、トンネルバリア層の厚さやそれを構成する材料の質が均一化できず、結果として、磁気抵抗効果素子の磁気特性を向上できない。
このような問題に対し、トンネルバリア層の下地となる強磁性層（磁気ピンド層）又は反強磁性層を研磨し、その最大表面粗さを0.5 nm以下にする技術が提案されている（例えば、特許文献２を参照）。
しかし、この技術では、強磁性層又は反強磁性層の表面を直接研磨することから、研磨時の応力によって強磁性層又は反強磁性層にダメージが生じ、磁気抵抗効果素子の磁気特性が劣化する。また、強磁性層又は反強磁性層に厚さのばらつきが発生し、それが磁気抵抗効果素子の磁気特性のばらつきとなる。
また、この技術では、磁気抵抗効果素子（磁気フリー層／トンネルバリア層／磁気ピンド層）がコンタクトプラグの直上に配置されない。なぜなら、磁気抵抗効果素子に対する書き込みを磁界により行うため、コンタクトプラグの直上に磁気抵抗効果素子を配置すると、それに磁界を与えることが困難になるためである（例えば、特許文献２の0001段落を参照）。
従って、この技術では、メモリセルのサイズ縮小による半導体集積回路の高集積化を図ることができない。
特開２００７−１４９７７８号公報 特開２００３−２１８３２４号公報 特開２００９−４３９７５号公報
実施形態は、半導体集積回路の高集積化と機能素子の高性能化とを同時に実現する技術を提案する。
実施形態によれば、半導体装置は、半導体基板の表面領域に配置されるスイッチ素子と、上面及び下面を有し、前記下面が前記スイッチ素子に接続されるコンタクトプラグと、前記上面の直上に配置される機能素子とを備え、前記コンタクトプラグの上面の最大表面粗さは、０．２ｎｍ以下である。
実施形態によれば、前記半導体装置の製造方法において、前記コンタクトプラグは、第１金属材料を形成した後にＣＭＰにより前記第１金属材料を研磨する第１ステップにより形成する。前記ＣＭＰは、コロイダルシリカを含む酸性スラリーを用いて行う。
実施形態の半導体装置を示す図。 実施形態の半導体装置を示す図。 第１実施例の製造方法を示す図。 第１実施例の製造方法を示す図。 第２実施例の製造方法を示す図。 第２実施例の製造方法を示す図。 第２実施例の製造方法を示す図。 第２実施例の製造方法を示す図。 第３実施例の製造方法を示す図。 第３実施例の製造方法を示す図。 第３実施例の製造方法を示す図。 効果の比較を示す図。 コロイダルシリカを示す図。 ヒュームドシリカを示す図。 研磨剤の粒径と平滑性との関係を示す図。 ＰＨ−電位図。 ＭＲＡＭセルの等価回路を示す図。 磁気抵抗効果素子の種類を示す図。 ＭＲＡＭセルの構造を示す図。 磁気抵抗効果素子の構造を示す図。 ＭＲＡＭの詳細を示す図。 応用例としての半導体装置を示す図。 応用例としての半導体装置を示す図。 応用例としての半導体装置を示す図。 応用例としての半導体装置を示す図。 磁気抵抗効果素子の応用例を示す図。
以下、図面を参照しながら実施形態を説明する。
１． 基本構造
図１及び図２は、半導体装置の基本構造を示している。
半導体基板１は、例えば、シリコン基板であり、その導電型は、Ｐ型でも、Ｎ型でもどちらでもよい。半導体基板１内には、素子分離絶縁層２として、例えば、ＳＴＩ(shallow trench isolation)構造の酸化シリコン層が配置される。
半導体基板１の表面領域、具体的には、素子分離絶縁層２により取り囲まれた素子領域（アクティブエリア）内には、スイッチ素子が配置される。本例では、スイッチ素子は、ＦＥＴ(field effect transistor)であり、半導体基板１内の２つのソース／ドレイン拡散層３と、それらの間のチャネル領域上にゲート絶縁膜を介して配置されるゲート電極４とを有する。
スイッチ素子は、絶縁層（例えば、酸化シリコン）５により覆われる。コンタクトホールは、絶縁層５内に設けられ、コンタクトプラグ６は、そのコンタクトホール内に配置される。コンタクトプラグ６は、例えば、Ｗ（タングステン）、Ｃｕ（銅）などの金属材料から形成される。
コンタクトプラグ６の下面は、スイッチ素子に接続される。本例では、コンタクトプラグ６は、ソース／ドレイン拡散層３に直接接触している。但し、コンタクトプラグ６とソース／ドレイン拡散層３との間に、これらとは異なる導電層などの別の構成要素が存在していても構わない。
コンタクトプラグ６の上面の直上には、特定機能を有する機能素子７が配置される。機能素子７は、磁気抵抗効果素子、可変抵抗素子（金属酸化物）、相変化素子、ダイオード、抵抗素子、容量素子などの特定機能を有する素子である。機能素子７は、図１に示すように、コンタクトプラグ６に直接接触していてもよいし、図２に示すように、下部電極９を介して、コンタクトプラグ６の直上に配置されていてもよい。
そして、機能素子７の下地となるコンタクトプラグ６の上面の最大表面粗さ(roughness)は、０．２ｎｍ以下である。
また、機能素子７上には、導電線８が接続される。
以上の基本構造により、半導体集積回路の高集積化と機能素子の高性能化とを同時に実現することができる。
２． 製造方法
上述の基本構造を実現するための製造方法の例について説明する。
(1) 第１実施例
図３及び図４は、第１実施例を示している。
まず、図３に示すように、半導体基板１内に素子分離絶縁層２を形成する。素子分離絶縁層２は、例えば、ＣＶＤ(chemical vapor deposition)、フォトリソグラフィ、ＲＩＥ(reactive ion etching)及びＣＭＰ(chemical mechanical etching)を組み合わせることにより形成する。
また、素子分離絶縁層２により取り囲まれた素子領域内に、スイッチ素子として、ソース／ドレイン拡散層３及びゲート電極４を有するＦＥＴを形成する。
この後、ＣＶＤにより、スイッチ素子を覆う絶縁層（例えば、酸化シリコン）５Ａを形成する。続けて、フォトリソグラフィ及びＲＩＥにより、絶縁層５Ａ内に、ソース／ドレイン拡散層３に達する直径約４０ｎｍのコンタクトホール３１を形成する。
そして、ＣＶＤにより、絶縁層５Ａ上に、コンタクトホール３１を満たす金属材料３２を形成する。金属材料３２は、１つの材料であってもよいし、複数の材料の組み合わせ（例えば、Ｗ／バリアメタルの積層）であってもよい。
また、コロイダルシリカを含む酸性スラリーを用いたＣＭＰにより、金属材料３２を研磨し、金属材料３２をコンタクトホール３１内のみに残存させる。
このＣＭＰの条件は、例えば、以下の通りである。
・ １回目ＣＭＰ
研磨パッド： ＩＣ１０００／Ｓ４００（ロームアンドハース社製）
スラリー： アルミナ（０．５ｗｔ％）＋硝酸鉄（１．０ｗｔ％）
ＰＨ＝１．５
・ ２回目ＣＭＰ（タッチアップＣＭＰ）
研磨パッド： Ｐｏｌｉｔｅｘ（ロームアンドハース社製）
スラリー： コロイダルシリカ（粒径４５ｎｍ、５ｗｔ％＋粒径８０ｎｍ、１ｗｔ％）＋過硫酸アンモニウム（１．０ｗｔ％＋ＰＨ調整剤）
ＰＨ＝２．０
このＣＭＰにより、図４に示すように、コンタクトホール３１内に、その上面が平坦化されたコンタクトプラグ６が形成される。ところで、コンタクトプラグ６を形成するに当たっては、コンタクトプラグ６を完全にコンタクトホール３１内のみに残すために、その上面を絶縁層５Ａの上面よりも低くなる位置までオーバーエッチングする。
従って、上述のＣＭＰを終えると、コンタクトプラグ６の上面は、ディッシング状(dishing form)に溶解される。以下では、このリセス(recess)を含めたコンタクトプラグ６の上面の状態を「平坦性(flatness)」という表現で表し、このリセスを含めないコンタクトプラグ６の上面の状態を「平滑性(smoothness)」という表現で表すことにする。
尚、平滑性は、最大表面粗さと同義とする。
タッチアップＣＭＰ後のコンタクトプラグ６の上面の平坦性及び平滑性（最大表面粗さ）をＡＦＭ(atomic force microscope)で評価したところ、その平坦性は、２０ｎｍ以下であり、その平滑性は、０．２０ｎｍ以下であった。
さらに、コンタクトプラグ６の上面の平坦性及び平滑性を向上させるために、タッチアップＣＭＰに引き続き、ガスクラスターイオンビーム（Gas cluster ion beam）法によりコンタクトプラグ６の上面の平滑化を行ってもよい。
ガスクラスターイオンビーム法は、ＣＭＰの課題であるスクラッチや砥粒残留などがなく、かつ、平滑化する面の異方性に優れる、という特徴を持つ。但し、この方法は、数１０ｎｍ以下の段差の平滑化に有効であり、それを超える段差の平滑化には向いていない。
そこで、上述のように、タッチアップＣＭＰ後にガスクラスターイオンビーム法による平滑化を実行するのが望ましい。
尚、ガスクラスターイオンビーム法による平滑化を行うときは、タッチアップＣＭＰは、コロイダルシリカを含む酸性スラリーを用いたＣＭＰでなくてもよい。また、タッチアップＣＭＰ（２回目）を省略してもよい。
この後、図４に示すように、コンタクトプラグ６の上面の直上に機能素子７を形成する。この機能素子７は、上述のように平坦化されたコンタクトプラグ６の上面上に形成されるため、半導体集積回路の高集積化と機能素子の高性能化とを同時に実現できる。
最後に、機能素子７を絶縁層で覆い、かつ、機能素子７に接続される導電線を形成すれば、図１に示す基本構造が完成する。
このように、コンタクトプラグを形成するときのＣＭＰの条件として、粒径が小さいコロイダルシリカを含む酸性スラリーを用いることで、コンタクトプラグの上面の平坦性と平滑性とをそれぞれ十分に小さくすることができる。
尚、コロイダルシリカとは、図１３に示すように、それぞれが独立した複数のシリカ粒の集合体のことであり、各シリカ粒の粒径は、１００ｎｍ以下であることが望ましい。
また、ＣＭＰ後にガスクラスターイオンビーム法による平滑化を実行すれば、コンタクトプラグの上面の平坦性と平滑性とをさらに向上させることができる。
(2) 第２実施例
図５乃至図８は、第２実施例を示している。
第２実施例は、第１実施例の改良プロセスである。
コンタクトホール内に金属材料を満たすとき、コンタクトホール直上の金属材料の表面には、シーム(seam)が形成される。このシームは、ＣＭＰを行った後にも、コンタクトプラグの上面に残る。
第２実施例は、このシームによるコンタクトプラグの上面の平坦性及び平滑性を向上させる技術に関する。
まず、図５に示すように、半導体基板１内に素子分離絶縁層２を形成する。素子分離絶縁層２は、例えば、ＣＶＤ、フォトリソグラフィ、ＲＩＥ及びＣＭＰを組み合わせることにより形成する。
また、素子分離絶縁層２により取り囲まれた素子領域内に、スイッチ素子として、ソース／ドレイン拡散層３及びゲート電極４を有するＦＥＴを形成する。
この後、ＣＶＤにより、スイッチ素子を覆う絶縁層（例えば、酸化シリコン）５Ａを形成する。続けて、フォトリソグラフィ及びＲＩＥにより、絶縁層５Ａ内に、ソース／ドレイン拡散層３に達する直径約４０ｎｍのコンタクトホール３１を形成する。
そして、ＣＶＤにより、絶縁層５Ａ上に、コンタクトホール３１を満たす金属材料３２を形成する。コンタクトホール３１は高アスペクト比を持つため、コンタクトホール３１直上の金属材料３２の表面には、シームＸが形成される。尚、金属材料３２は、１つの材料であってもよいし、複数の材料の組み合わせ（例えば、Ｗ／バリアメタルの積層）であってもよい。
また、コロイダルシリカを含む酸性スラリーを用いたＣＭＰにより、金属材料３２を研磨し、金属材料３２をコンタクトホール３１内のみに残存させる。このＣＭＰの条件は、第１実施例と同じであるため、ここではその説明については省略する。
このＣＭＰにより、図６に示すように、コンタクトホール３１内に、その上面が平坦化されたコンタクトプラグ６が形成される。しかし、ＣＭＰを行った後にも、コンタクトプラグの上面には、シームＸが残る。
そこで、金属材料３２の形成とＣＭＰとを２回以上繰り返す。
本例では、この後、さらに、金属材料３２の形成とＣＭＰとを１回（合計２回）行う例について説明する。
即ち、図７に示すように、ＣＶＤにより、絶縁層５Ａ上及びコンタクトプラグ６上に、再び、金属材料３２を形成する。ここで、コンタクトプラグ６の上面にはシームが残っているが、そのシームはコンタクトホール３１に比べて十分に浅いため、金属材料３２によりシームを埋めたとき、コンタクトホール３１直上の金属材料３２の表面に再びシームが形成されることはない。
ここで注意する点は、最初（１回目）のステップ（金属材料３２の形成とＣＭＰ）において、金属材料３２が複数の材料の組み合わせ（例えば、Ｗ／バリアメタルの積層）から形成されるときであっても、それ以降（２回目以降）のステップ（金属材料３２の形成とＣＭＰ）においては、金属材料３２は１つの材料（例えば、最初のステップの最上層と同じ材料、Ｗなど）から形成されることにある。
また、最初（１回目）のステップにおいて、金属材料３２が１つの材料であるときは、それ以降（２回目以降）のステップにおいては、金属材料３２は、最初のステップの金属材料３２と同じ材料から形成される。
この後、コロイダルシリカを含む酸性スラリーを用いたＣＭＰにより、金属材料３２を研磨し、金属材料３２をコンタクトホール３１内のみに残存させる。このＣＭＰの条件は、第１実施例と同じであるため、ここではその説明については省略する。
このＣＭＰにより、図８に示すように、シームは消滅し、コンタクトホール３１内に、その上面が平坦化されたコンタクトプラグ６が形成される。
タッチアップＣＭＰ後のコンタクトプラグ６の上面の平坦性及び平滑性（最大表面粗さ）をＡＦＭで評価したところ、その平坦性は、１５ｎｍ以下であり、その平滑性は、０．１５ｎｍ以下であった。
さらに、コンタクトプラグ６の上面の平坦性及び平滑性を向上させるために、第１実施例と同様に、タッチアップＣＭＰに引き続き、ガスクラスターイオンビーム法によりコンタクトプラグ６の上面の平滑化を行ってもよい。
尚、ガスクラスターイオンビーム法による平滑化を行うときは、タッチアップＣＭＰは、コロイダルシリカを含む酸性スラリーを用いたＣＭＰでなくてもよい。また、タッチアップＣＭＰ（２回目）を省略してもよい。
この後、図８に示すように、コンタクトプラグ６の上面の直上に機能素子７を形成する。この機能素子７は、上述のように平坦化されたコンタクトプラグ６の上面上に形成されるため、半導体集積回路の高集積化と機能素子の高性能化とを同時に実現できる。
最後に、機能素子７を絶縁層で覆い、かつ、機能素子７に接続される導電線を形成すれば、図１に示す基本構造が完成する。
このように、コンタクトプラグを形成するときのＣＭＰの条件として、粒径が小さいコロイダルシリカを含む酸性スラリーを用い、かつ、金属材料の形成とＣＭＰとを２回以上繰り返すことで、コンタクトプラグの上面の平坦性と平滑性とをそれぞれ十分に小さくすることができる。
尚、コロイダルシリカの粒径は、第１実施例と同様に、１００ｎｍ以下であることが望ましい。
また、ＣＭＰ後にガスクラスターイオンビーム法による平滑化を実行すれば、コンタクトプラグの上面の平坦性と平滑性とをさらに向上させることができる。
(3) 第３実施例
図９乃至図１１は、第３実施例を示している。
第３実施例も、第１実施例の改良プロセスであり、シームによるコンタクトプラグの上面の平坦性及び平滑性を向上させる技術に関する。
まず、図９に示すように、半導体基板１内に素子分離絶縁層２を形成する。素子分離絶縁層２は、例えば、ＣＶＤ、フォトリソグラフィ、ＲＩＥ及びＣＭＰを組み合わせることにより形成する。
また、素子分離絶縁層２により取り囲まれた素子領域内に、スイッチ素子として、ソース／ドレイン拡散層３及びゲート電極４を有するＦＥＴを形成する。
この後、ＣＶＤにより、スイッチ素子を覆う絶縁層（例えば、酸化シリコン）５Ａを形成する。続けて、フォトリソグラフィ及びＲＩＥにより、絶縁層５Ａ内に、ソース／ドレイン拡散層３に達する直径約４０ｎｍのコンタクトホール３１を形成する。
そして、ＣＶＤにより、絶縁層５Ａ上に、コンタクトホール３１を満たす金属材料３２を形成する。コンタクトホール３１は高アスペクト比を持つため、コンタクトホール３１直上の金属材料３２の表面には、シームＸが形成される。尚、金属材料３２は、１つの材料であってもよいし、複数の材料の組み合わせ（例えば、Ｗ／バリアメタルの積層）であってもよい。
また、コロイダルシリカを含む酸性スラリーを用いたＣＭＰにより、金属材料３２を研磨し、金属材料３２をコンタクトホール３１内のみに残存させる。このＣＭＰの条件は、第１実施例と同じであるため、ここではその説明については省略する。
このＣＭＰにより、図１０に示すように、コンタクトホール３１内に、その上面が平坦化されたコンタクトプラグ６が形成される。しかし、ＣＭＰを行った後にも、コンタクトプラグの上面には、シームＸが残る。
そこで、コンタクトプラグ６上に下部電極９を形成する。
即ち、ＣＶＤにより、絶縁層５Ａ上に、コンタクトプラグ６のシームＸを満たす金属材料を形成する。この金属材料は、例えば、コンタクトプラグ６の材料とは異なる材料（例えば、Ｔａ）から形成される。ここで、コンタクトプラグ６の上面にはシームＸが残っているが、そのシームＸはコンタクトホール３１に比べて十分に浅いため、金属材料によりシームＸを満たしたとき、コンタクトプラグ６直上の金属材料の表面に再びシームが形成されることはない。
また、コロイダルシリカを含むスラリーを用いたＣＭＰにより、金属材料を研磨する。このＣＭＰの条件は、例えば、以下の通りである。
研磨パッド： ＩＣ１０００／Ｓ４００（ロームアンドハース社製）
スラリー： コロイダルシリカ（粒径２５ｎｍ、５ｗｔ％）＋過酸化水素水（０．１ｗｔ％有機酸＋ＰＨ調整剤）
ＰＨ＝９．０
この後、図１０に示すように、フォトリソグラフィ及びＲＩＥにより、金属材料をパターニングし、コンタクトプラグ６上に下部電極９を形成する。
下部電極９の上面の平坦性及び平滑性（最大表面粗さ）をＡＦＭで評価したところ、その平坦性は、１０ｎｍ以下であり、その平滑性は、０．１０ｎｍ以下であった。
さらに、下部電極９の上面の平坦性及び平滑性を向上させるために、コンタクトプラグ６上の金属材料のＣＭＰ後、その金属材料のパターニング前に、ガスクラスターイオンビーム法によりその金属材料の上面の平滑化を行ってもよい。
尚、ガスクラスターイオンビーム法による平滑化を行うときは、コンタクトプラグ６上の金属材料のＣＭＰは、コロイダルシリカを含む酸性スラリーを用いたＣＭＰでなくてもよい。また、コンタクトプラグ６上の金属材料のＣＭＰを省略してもよい。
この後、図１１に示すように、コンタクトプラグ６の上面の直上に、下部電極９を介して、機能素子７を形成する。この機能素子７は、上述のように平坦化されたコンタクトプラグ６の上面上（平坦化された下部電極９上）に形成されるため、半導体集積回路の高集積化と機能素子の高性能化とを同時に実現できる。
最後に、機能素子７を絶縁層で覆い、かつ、機能素子７に接続される導電線を形成すれば、図２に示す基本構造が完成する。
このように、コンタクトプラグを形成するときのＣＭＰの条件として、粒径が小さいコロイダルシリカを含む酸性スラリーを用い、かつ、コンタクトプラグ上に下部電極を形成することで、機能素子の下地となる下部電極の平坦性と平滑性とをそれぞれ十分に小さくすることができる。
尚、コロイダルシリカの粒径は、第１実施例と同様に、１００ｎｍ以下であることが望ましい。
また、コンタクトプラグ上の金属材料のＣＭＰ後、又は、そのＣＭＰに代えて、ガスクラスターイオンビーム法による平滑化を実行すれば、下部電極の上面の平坦性と平滑性とをさらに向上させることができる。
(4) 効果の検証
第１乃至第３実施例の効果を比較例との比較により説明する。
・ 比較例
第１実施例のプロセスにおいて、ＣＭＰの条件を以下の通りとする。
・ １回目ＣＭＰ
研磨パッド： ＩＣ１０００／Ｓ４００（ロームアンドハース社製）
スラリー： アルミナ（０．５ｗｔ％）＋硝酸鉄（１．０ｗｔ％）
ＰＨ＝１．５
・ ２回目ＣＭＰ（タッチアップＣＭＰ）
研磨パッド： Ｐｏｌｉｔｅｘ（ロームアンドハース社製）
スラリー： ヒュームドシリカ（二次粒子径５００ｎｍ）＋過硫酸アンモニウム（１．０ｗｔ％＋ＰＨ調整剤）
ＰＨ＝９．０
尚、ヒュームドシリカ(fumed silica)とは、図１４に示すように、複数のシリカ粒が互いに結合して煙霧状になったシリカのことである。
比較例について、タッチアップＣＭＰ後のコンタクトプラグ６の上面の平坦性及び平滑性（最大表面粗さ）をＡＦＭで評価したところ、その平坦性は、約５０ｎｍであり、その平滑性は、約１．２ｎｍであった。
ヒュームドシリカは、一次粒子が凝集し、巨大な二次粒子を形成するため、コンタクトプラグの上面の平坦性と平滑性とがそれぞれ悪化する。また、アルカリ性スラリーを用いたＣＭＰによりコンタクトプラグを形成することで、コンタクトプラグの上面のリセスが大きくなる。
図１２は、第１乃至第３実施例と比較例との効果を示している。
第１乃至第３実施例の共通の特徴は、第３−１ステップにおいて、コロイダルシリカを含む酸性スラリーを用いてＣＭＰを行い、コンタクトプラグを形成する点にある。これに対し、比較例では、第３−１ステップにおいて、ヒュームドシリカを含むアルカリ性スラリーを用いてＣＭＰを行い、コンタクトプラグを形成する。
この相違により、コンタクトプラグの上面の平坦性及び平滑性に大きな差が生じる。
図１５は、研磨剤の粒径(Abrasive size)とコンタクトプラグの上面の平滑性Ｒａとの関係を示している。
各点は、第１乃至第３実施例におけるコロイダルシリカの粒径及び比較例におけるヒュームドシリカの二次粒子径での結果を表している。この結果から、研磨剤の粒径を１００ｎｍ以下とすることにより、コンタクトプラグの上面の平滑性Ｒａが０．３ｎｍ以下になることが分かる。
特に、第１乃至第３実施例によれば、コンタクトプラグの上面の平滑性Ｒａを０．２ｎｍ以下にすることで、機能素子の高性能化を図れることが確認された。
このように、コンタクトプラグの上面の平滑性Ｒａを０．２ｎｍ以下にすることにより、機能素子の下地の平坦性を良好にすることができると共に、機能素子の一部（例えば、磁気抵抗効果素子の強磁性層又は反強磁性層）を直接研磨することがないため、機能素子の特性を向上させることができる。
また、機能素子は、コンタクトプラグの上面（Ｒａ≦０．２ｎｍ）の直上に配置されるため、機能素子の高性能化と同時に半導体集積回路の高集積化も実現できる。
図１６は、ＰＨ−電位図（プールべ線図）を示している。
新スラリーとは、第１乃至第３実施例においてタッチアップＣＭＰに使用したコロイダルシリカを有する酸性スラリーのことである。新スラリーは、研磨の対象となる金属材料（例えば、Ｗ）が、安定な不動態領域に存在するため、ＣＭＰ時における金属材料の溶解（リセス）を抑制することができる。
これに対し、従来スラリーは、ヒュームドシリカを有するアルカリ性スラリーのことであり、このような金属材料の溶解を抑制することが困難である。
ところで、ＣＭＰは、被研磨材料の平滑性に優れているが、スクラッチや砥粒残留などの課題があり、これらが平滑性を劣化させることもある。
このため、第１乃至第３実施例で述べたように、ＣＭＰによる平滑化と組み合わせて、又は、それに代えて、ガスクラスターイオンビーム法を用いると、コンタクトプラグの上面又は下部電極の上面の平坦性及び平滑性をさらに向上させることができる。
ガスクラスターイオンビーム法は、例えば、特許文献３に開示される。ガスクラスターイオンビーム法は、原子又は分子のクラスター（集合体）からなるイオンビームを発生させ、これを固体表面に照射する。このとき、クラスターが分解し、ラテラルスパッタリング効果により、固体表面の平滑化を行うことが可能となる。
クラスターイオンビーム装置は、クラスターの生成部、イオン化部及び照射部から構成され、その内部は真空である。クラスターは、ノズルから放射され、イオン源によりイオン化され、クラスターイオンとなる。イオンは、電界をかけることで加速されるため、これを固体表面に照射することにより固体表面が平滑化される。イオンの加速電圧は、例えば、３ｋｅＶ〜６０ｋｅＶ、イオンの面密度は、例えば、１×１０１４ｃｍ−２〜１×１０１６ｃｍ−２である。
クラスターは、例えば、高圧ガスをノズルと呼ばれる細い管を通して真空中に噴出することで生成される。高圧ガスを真空中に噴出すると、断熱膨張により、凝縮温度以下まで冷却され、原子又は分子が互いに結合し、クラスターが形成される。
クラスターは、例えば、イオン源の中で電子衝突法によりイオン化される。これは、高速の電子がクラスターに衝突した際にクラスターから電子が弾き飛ばされることを利用してクラスターに電荷を持たせる方法である。
クラスターを構成する元素としては、N, O, C, Ge, B, P, Si, Ge, Ar, He, NF3などが挙げられる。高圧ガスの材料としては、N2, Ar, O2, CO2, NF3, B2H6, PH3, AsH3, SiH4, GeH4などを用いることができる。これらの高圧ガスの材料うち、CO2, NF3は、平滑化に非常に有効である。
クラスターイオンビーム法によれば、例えば、最大表面粗さが５〜１０ｎｍの固体表面を、１ｎｍ以下、さらには、０．２０ｎｍ以下の最大表面粗さに平滑化できる。
但し、既に述べたように、クラスターイオンビーム法は、数１０ｎｍ以下の段差の平滑化に有効であり、それを超える段差の平滑化には向いていない。そこで、ガスクラスターイオンビーム法は、例えば、ＣＭＰなどにより数１０ｎｍ以下に平滑化された固体表面に適用するのが望ましい。
３． 適用例
上述の基本構造は、特に、機能素子が複数の薄膜の積み重ね構造を有する半導体装置に適用するのが効果的である。なぜなら、膜の厚さが薄くなればなるほど、その膜質は、下地に影響されるからである。
そのような半導体装置の代表例としては、磁気ランダムアクセスメモリがある。
そこで、以下では、磁気ランダムアクセスメモリの適用例を説明する。
(1) 磁気ランダムアクセスメモリ
磁気ランダムアクセスメモリは、書き込み方式で分類すると、大きく２つに分けることができる。１つは、磁界を用いて磁気抵抗効果素子の磁化反転を行う磁界書き込み型(magnetic field writing type)であり、他の１つは、スピン偏極電子(spin polarized electrons)によるスピントルクを用いて磁気抵抗効果素子の磁化反転を行うスピン注入型(spin transfer type)である。
上述の基本構造の特徴の一つは、機能素子がコンタクトプラグの上面の直上に配置されることにあるから、特に、スピン注入型磁気ランダムアクセスメモリに上述の基本構造を適用するのが有効である。
図１７は、磁気ランダムアクセスメモリのメモリセルの等価回路を示している。
メモリセルは、磁気抵抗効果素子ＭＴＪとスイッチ素子（例えば、ＦＥＴ）Ｔの直列接続体を備える。直列接続体の一端（磁気抵抗効果素子ＭＴＪの一端）は、第１ビット線ＢＬ１に接続され、直列接続体の他端（スイッチ素子Ｔの一端）は、第２ビット線ＢＬ２に接続される。スイッチ素子Ｔの制御端子、例えば、ＦＥＴのゲート電極は、ワード線ＷＬに接続される。
図１８は、磁気抵抗効果素子の基本構造を示している。
磁気抵抗効果素子は、磁化方向が不変の参照層１１Ａと、磁化方向が可変の記憶層１１Ｃと、それらの間に配置されるトンネルバリア層１１Ｂとからなる積層構造を有する。
半導体基板上に磁気抵抗効果素子が配置されるとき、ボトム参照層型では、参照層１１Ａ上にトンネルバリア層１１Ｂが配置され、トンネルバリア層１１Ｂ上に記憶層１１Ｃが配置される。また、トップ参照層型では、記憶層１１Ｃ上にトンネルバリア層１１Ｂが配置され、トンネルバリア層１１Ｂ上に参照層１１Ａが配置される。
参照層１１Ａ及び記憶層１１Ｃの残留磁化の磁化方向は、膜面に水平な水平方向（面内磁化型：in-plane magnetization type）であってもよいし、膜面に垂直な垂直方向（垂直磁化型：perpendicular magnetization type）であってもよい。
ここで、膜面とは、参照層１１Ａ及び記憶層１１Ｃの上面及び下面のことであり、参照層１１Ａとトンネルバリア層１１Ｂとの界面及び記憶層１１Ｃとトンネルバリア層１１Ｂとの界面と等価である。
尚、磁気抵抗効果素子の構造は、これに限定されることはない。例えば、参照層１１Ａ及び記憶層１１Ｃのそれぞれが多層構造を有していてもよいし、トンネルバリア層１１Ｂが２つ以上存在していてもよい。
図１９は、磁気ランダムアクセスメモリのメモリセルの構造を示している。
半導体基板１は、例えば、シリコン基板であり、その導電型は、Ｐ型でも、Ｎ型でもどちらでもよい。半導体基板１内には、素子分離絶縁層２として、例えば、ＳＴＩ構造の酸化シリコン層が配置される。
半導体基板１の表面領域、具体的には、素子分離絶縁層２により取り囲まれた素子領域（アクティブエリア）内には、スイッチ素子Ｔが配置される。本例では、スイッチ素子Ｔは、ＦＥＴであり、半導体基板１内の２つのソース／ドレイン拡散層３と、それらの間のチャネル領域上に配置されるゲート電極４とを有する。
スイッチ素子Ｔは、絶縁層（例えば、酸化シリコン）５により覆われる。コンタクトホールは、絶縁層５内に設けられ、コンタクトプラグ６は、そのコンタクトホール内に配置される。コンタクトプラグ６は、例えば、Ｗ（タングステン）、Ｃｕ（銅）などの金属材料から形成される。
コンタクトプラグ６の下面は、スイッチ素子に接続される。本例では、コンタクトプラグ６は、ソース／ドレイン拡散層３に直接接触している。
コンタクトプラグ６上には、下部電極９が配置される。下部電極９は、例えば、図２０に示すように、Ｔａ（１０ｎｍ）／Ｒｕ（５ｎｍ）／Ｔａ（５ｎｍ）の積層構造から形成される。
下部電極９上、即ち、コンタクトプラグ６の上面の直上には、磁気抵抗効果素子ＭＴＪが配置される。磁気抵抗効果素子ＭＴＪは、例えば、図２０に示すように、Ｐｔ（３ｎｍ）／ＣｏＰｄ（２ｎｍ）／ＣｏＦｅＢ（１ｎｍ）／ＭｇＯ（１ｎｍ）／ＣｏＦｅＢ（１ｎｍ）／ＣｏＰｄ（１０ｎｍ）の積層構造から形成される。
そして、第３実施例によれば、コンタクトプラグ６の上面の最大表面粗さは、０．２０ｎｍ以下であり、磁気抵抗効果素子ＭＴＪの下地となる下部電極９の上面の最大表面粗さは、０．１０ｎｍ以下である。
磁気抵抗効果素子ＭＴＪのトンネルバリア層（ＭｇＯ）の厚さは、極薄（１ｎｍ）であるが、その下地である下部電極９の上面が十分に平坦化されているため、トンネルバリア層の厚さやそれを構成する材料の質を均一化できる。結果として、参照層１１Ａと記憶層１１Ｃとのショートが発生することはなく、磁気抵抗効果素子ＭＴＪの磁気特性を向上できる。
また、下部電極９の上面（図２０のＴａ（５ｎｍ）の上面）の平滑性（最大表面粗さ）は、その上の記憶層（Ｐｔ／ＣｏＰｄ／ＣｏＦｅＢ）１１Ｃにも引き継がれる。このため、強磁性層又は反強磁性層の表面を直接研磨することなく、均質なトンネルバリア層（ＭｇＯ）を形成できるため、磁気抵抗効果素子ＭＴＪの磁気特性のばらつきが発生しない。
さらに、磁気抵抗効果素子ＭＴＪは、コンタクトプラグ６の直上に配置されるため、例えば、スピン転送型書き込み方式により書き込みを行えば、メモリセルのサイズ縮小による半導体集積回路の高集積化を図ることもできる。
磁気抵抗効果素子ＭＴＪ上には、キャップ層（例えば、Ｔａ）２１が配置される。また、キャップ層２１上には、上部電極（例えば、ＴｉＮ）１０が配置される。
上部電極１０は、ビア（例えば、Ｃｕ）２２を介して、導電線（例えば、Ｃｕ）８に接続される。導電線８は、図１７の第１ビット線ＢＬ１に対応する。
図２１は、磁気ランダムアクセスメモリの詳細を示している。
メモリセルアレイにおいて、磁気抵抗効果素子ＭＴＪは、コンタクトプラグ６と上部電極ＵＥとの間に配置される。スイッチ素子Ｔは、ＦＥＴである。磁気抵抗効果素子ＭＴＪは、周辺回路内に配置されない。
本例では、メタル配線層Ｍ１〜Ｍ４は、４層であり、ビアＶ１〜Ｖ４により互いに接続される。ＢＬ１及びＢＬ２は、図１７のビット線ＢＬ１，ＢＬ２に相当する。
以上、上述の基本構造が適用された磁気ランダムアクセスメモリによれば、メモリセルの縮小による半導体集積回路の高集積化と磁気抵抗効果素子の高性能化とを同時に実現することができる。
(2) 機能素子の下地について
機能素子（例えば、磁気抵抗効果素子）の下地は、コンプレッシブ（圧縮）応力を持つ材料から構成されるのが望ましい。
下地がテンサイル（引っ張り）応力を持つ材料から構成されていると、例えば、第１乃至第３実施例に示す方法により下地の平滑化を行ったとしても、機能素子の特性（例えば、磁気抵抗効果素子の場合は磁気特性）が劣化し易いことが判明したからである。
このため、下地がテンサイル応力を持つ材料から構成されているときは、その上にコンプレッシブ応力を持つ材料を積み重ね、コンプレッシブ応力を持つ材料上に機能素子を形成する。
以下、その例について説明する。
図２２及び図２３の半導体装置は、コンタクトプラグ６がタングステン（Ｗ）から構成され、下部電極９がタンタル（Ｔａ）から構成される。機能素子７は、下部電極９上に配置される。タンタルは、コンプレッシブ応力を持つ材料の一つである。図２２は、コンタクトプラグ６の直上に機能素子７が配置される例で、図２３は、コンタクトプラグ６の直上でない領域に機能素子７が配置される例である。
図２４及び図２５の半導体装置は、コンタクトプラグ６がタングステン（Ｗ）から構成され、下部電極９Ａ，９Ｂが銅（Ｃｕ）とタンタル（Ｔａ）の積層から構成される。下部電極９Ａ（Ｃｕ）上に下部電極９Ｂ（Ｔａ）が形成され、機能素子７は、下部電極９Ｂ上に配置される。タンタルは、コンプレッシブ応力を持つ材料の一つである。
機能素子７の側壁は、単層又は複数層から構成される側壁絶縁層２３により覆われる。図２４は、コンタクトプラグ６の直上に機能素子７が配置される例で、図２５は、コンタクトプラグ６の直上でない領域に機能素子７が配置される例である。
(3) その他
図１９及び図２１の磁気抵抗効果素子ＭＴＪは、膜面に対して垂直方向に磁化を有する垂直磁化膜から構成されていてもよいし、膜面に対して水平方向に磁化を有する面内磁化膜から構成されていてもよい。
また、図２６に示すように、参照層１１Ａは、第１及び第２の強磁性層１２，１３と、これらの間の非磁性層１４とを備えていてもよい。この場合、第１及び第２の強磁性層１２，１３の磁化方向は、互いに逆向きである。第１の強磁性層１２は、シフト調整層とも呼ばれ、素子加工時に問題となる参照層１１Ａからの漏れ磁場に起因する記憶層１１Ｃの磁化反転特性のオフセットを調整する機能を有する。
本例では、参照層１１Ａとトンネルバリア層１１Ｂとの間に界面層１５が配置され、記憶層１１Ｃとトンネルバリア層１１Ｂとの間に界面層１６が配置される。これら界面層１５，１６は、省略してもよい。
さらに、図１９及び図２１の磁気抵抗効果素子ＭＴＪを、可変抵抗素子（金属酸化物）、相変化素子、ダイオード、抵抗素子、容量素子などの機能素子に置き換えることも可能である。
例えば、磁気抵抗効果素子ＭＴＪを可変抵抗素子（金属酸化物）に置き換えれば、抵抗変化メモリ(resistance change memory)となるし、磁気抵抗効果素子ＭＴＪを相変化素子に置き換えれば、相変化メモリ(phase change memory)になる。
４． むすび
実施形態によれば、半導体集積回路の高集積化と機能素子の高性能化とを同時に実現することができる。
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
１： 半導体基板、 ２： 素子分離絶縁層、 ３： ソース／ドレイン拡散層、 ４： ゲート電極、 ５，５Ａ： 絶縁層、 ６： コンタクトプラグ、 ７： 機能素子、 ８： 導電線、 ９： 下部電極、 １１Ａ： 参照層、 １１Ｂ： トンネルバリア層、 １１Ｃ： 記憶層、 ２１： キャップ層、 ２２： ビア、 ３１： コンタクトホール、 ３２： 金属材料。

Claims (11)

  1. 半導体基板の表面領域に配置されるスイッチ素子と、上面及び下面を有し、前記下面が前記スイッチ素子に接続されるコンタクトプラグと、前記上面の直上に配置される機能素子とを具備し、前記コンタクトプラグの上面の最大表面粗さは、０．２ｎｍ以下であることを特徴とする半導体装置。
  2. 前記機能素子は、磁化方向が可変の記憶層と、磁化方向が不変の参照層と、それらの間に配置されるトンネルバリア層とを備える磁気抵抗効果素子であり、前記トンネルバリア層の下地の最大表面粗さが０．２ｎｍ以下であることを特徴とする請求項１に記載の半導体装置。
  3. 前記参照層は、第１及び第２強磁性層と、これらの間の非磁性層とを備え、前記第１及び第２強磁性層の磁化方向は、互いに逆向きであることを特徴とする請求項２に記載の半導体装置。
  4. 前記機能素子の下地は、コンプレッシブ応力を持つ材料から構成されることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
  5. 請求項１乃至４のいずれか１項に記載の半導体装置の製造方法において、
    前記コンタクトプラグは、第１金属材料を形成した後にＣＭＰにより前記第１金属材料を研磨する第１ステップにより形成し、
    前記ＣＭＰは、コロイダルシリカを含む酸性スラリーを用いて行うことを特徴とする半導体装置の製造方法。
  6. 前記第１ステップは、２回以上繰り返されることを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記コンタクトプラグ上に下部電極を形成した後に、前記下部電極上に前記機能素子を形成する第２ステップを備え、
    前記下部電極は、前記コンタクトプラグ上に第２金属材料を形成した後にＣＭＰにより前記第２金属材料を研磨することにより形成される
    ことを特徴とする請求項５に記載の半導体装置の製造方法。
  8. 前記コンタクトプラグ上に下部電極を形成した後に、前記下部電極上に前記機能素子を形成する第２ステップを備え、
    前記下部電極は、前記コンタクトプラグ上に第２金属材料を形成した後にガスクラスターイオンビーム法により前記第２金属材料を平滑化することにより形成される
    ことを特徴とする請求項５に記載の半導体装置の製造方法。
  9. 請求項１乃至４のいずれか１項に記載の半導体装置の製造方法において、
    前記コンタクトプラグは、第１金属材料を形成した後にＣＭＰにより前記第１金属材料を研磨する第１ステップと、前記第１ステップ後にガスクラスターイオンビーム法により前記第１金属材料を平滑化する第２ステップとにより形成されることを特徴とする半導体装置の製造方法。
  10. 前記第１ステップは、２回以上繰り返されることを特徴とする請求項９に記載の半導体装置の製造方法。
  11. 前記コンタクトプラグ上に下部電極を形成した後に、前記下部電極上に前記機能素子を 形成する第３ステップを備え、
    前記下部電極は、前記コンタクトプラグ上に第２金属材料を形成した後にガスクラスターイオンビーム法により前記第２金属材料を平滑化することにより形成される
    ことを特徴とする請求項９に記載の半導体装置の製造方法。
JP2010243821A 2010-05-28 2010-10-29 半導体装置及びその製造方法 Pending JP2012009804A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2010243821A JP2012009804A (ja) 2010-05-28 2010-10-29 半導体装置及びその製造方法
US13/035,546 US20110294291A1 (en) 2010-05-28 2011-02-25 Semiconductor device and method of manufacturing the same
US13/708,798 US8754433B2 (en) 2010-05-28 2012-12-07 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2010123531 2010-05-28
JP2010123531 2010-05-28
JP2010243821A JP2012009804A (ja) 2010-05-28 2010-10-29 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2012009804A true JP2012009804A (ja) 2012-01-12

Family

ID=45022477

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010243821A Pending JP2012009804A (ja) 2010-05-28 2010-10-29 半導体装置及びその製造方法

Country Status (2)

Country Link
US (2) US20110294291A1 (ja)
JP (1) JP2012009804A (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014136855A1 (ja) * 2013-03-07 2014-09-12 東京エレクトロン株式会社 平坦化方法、基板処理システム、mram製造方法及びmram素子
JP2015520522A (ja) * 2012-06-19 2015-07-16 マイクロン テクノロジー， インク． メモリセル、半導体装置構造、メモリシステム、および製造方法
US9196526B2 (en) 2013-03-18 2015-11-24 Fujitsu Limited Semiconductor device and manufacturing method having copper interconnects with metal film, barrier metal, and metal caps
US9368714B2 (en) 2013-07-01 2016-06-14 Micron Technology, Inc. Memory cells, methods of operation and fabrication, semiconductor device structures, and memory systems
JPWO2014069094A1 (ja) * 2012-11-02 2016-09-08 キヤノンアネルバ株式会社 半導体装置の製造方法、イオンビームエッチング装置及び制御装置
US9548444B2 (en) 2012-03-22 2017-01-17 Micron Technology, Inc. Magnetic memory cells and methods of formation

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012009804A (ja) 2010-05-28 2012-01-12 Toshiba Corp 半導体装置及びその製造方法
US9034664B2 (en) * 2012-05-16 2015-05-19 International Business Machines Corporation Method to resolve hollow metal defects in interconnects
US20150200355A1 (en) * 2014-01-15 2015-07-16 Allegro Microsystems, Llc Fabricating a via
US10446608B2 (en) * 2014-09-30 2019-10-15 Nxp Usa, Inc. Non-volatile random access memory (NVRAM)
US9583700B2 (en) * 2015-01-23 2017-02-28 Macronix International Co., Ltd. RRAM process with roughness tuning technology
US9607663B2 (en) 2015-08-11 2017-03-28 Nxp Usa, Inc. Non-volatile dynamic random access memory (NVDRAM) with programming line
JP6438868B2 (ja) 2015-09-16 2018-12-19 東芝メモリ株式会社 半導体装置の製造方法および半導体製造装置
KR102551980B1 (ko) * 2016-03-30 2023-07-05 타호 리서치 리미티드 수직 자기 터널 접합(pmtjs)의 변형 엔지니어링에 대한 접근법 및 결과적 구조체
US10586914B2 (en) * 2016-10-14 2020-03-10 Applied Materials, Inc. Method of forming ultra-smooth bottom electrode surface for depositing magnetic tunnel junctions
US10784439B2 (en) * 2017-12-29 2020-09-22 Spin Memory, Inc. Precessional spin current magnetic tunnel junction devices and methods of manufacture
US10916438B2 (en) 2019-05-09 2021-02-09 Allegro Microsystems, Llc Method of multiple gate oxide forming with hard mask
US11205680B2 (en) 2019-09-03 2021-12-21 Nxp Usa, Inc. Non-volatile random access memory (NVRAM)
KR20210075405A (ko) * 2019-12-13 2021-06-23 에스케이하이닉스 주식회사 전자 장치

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003086772A (ja) * 2001-09-07 2003-03-20 Canon Inc 磁気メモリ装置およびその製造方法
JP2003218324A (ja) * 2002-01-18 2003-07-31 Sony Corp 磁気記憶装置およびその製造方法
JP2004118954A (ja) * 2002-09-27 2004-04-15 Hitachi Ltd 薄膜磁気ヘッド装置の製造方法
JP2007331105A (ja) * 2004-08-09 2007-12-27 Kao Corp 研磨液組成物
JP2008066612A (ja) * 2006-09-11 2008-03-21 Fujitsu Ltd トンネル磁気抵抗効果素子及びその製造方法。
JP2009531865A (ja) * 2006-03-29 2009-09-03 グランディス，インコーポレーテッド スピントランスファートルクによる磁化反転を利用したオンプラグ磁気トンネル接合素子
JP2010073953A (ja) * 2008-09-19 2010-04-02 Jsr Corp 化学機械研磨用水系分散体および化学機械研磨方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5726099A (en) * 1995-11-07 1998-03-10 International Business Machines Corporation Method of chemically mechanically polishing an electronic component using a non-selective ammonium persulfate slurry
US6727170B2 (en) * 1998-02-16 2004-04-27 Renesas Technology Corp. Semiconductor device having an improved interlayer conductor connections and a manufacturing method thereof
JP3450247B2 (ja) * 1999-12-28 2003-09-22 Ｎｅｃエレクトロニクス株式会社 金属配線形成方法
TW462908B (en) * 2000-09-25 2001-11-11 United Microelectronics Corp Chemical mechanical polishing
WO2003092084A1 (fr) * 2002-04-23 2003-11-06 Matsushita Electric Industrial Co., Ltd. Element magnetoresistif, procede de fabrication associe, tete magnetique, memoire magnetique et dispositif d'enregistrement magnetique utilisant un tel element
JP2004153037A (ja) * 2002-10-31 2004-05-27 Renesas Technology Corp 半導体装置の製造方法
TWI364450B (en) 2004-08-09 2012-05-21 Kao Corp Polishing composition
JP2007035734A (ja) * 2005-07-25 2007-02-08 Nec Electronics Corp 半導体装置およびその製造方法
JP4516004B2 (ja) 2005-11-24 2010-08-04 株式会社東芝 磁気記憶装置の製造方法
US7566888B2 (en) * 2007-05-23 2009-07-28 Tel Epion Inc. Method and system for treating an interior surface of a workpiece using a charged particle beam
US7948044B2 (en) * 2008-04-09 2011-05-24 Magic Technologies, Inc. Low switching current MTJ element for ultra-high STT-RAM and a method for making the same
US8853762B2 (en) * 2008-11-25 2014-10-07 Taiwan Semiconductor Manufacturing Co., Ltd. Structure for protecting metal-insulator-metal capacitor in memory device from charge damage
KR101019893B1 (ko) * 2008-12-23 2011-03-04 주식회사 하이닉스반도체 플로팅 바디 효과를 이용한 자기저항 메모리셀, 이를 포함하는 메모리 소자 및 그 동작 방법
JP2012009804A (ja) 2010-05-28 2012-01-12 Toshiba Corp 半導体装置及びその製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003086772A (ja) * 2001-09-07 2003-03-20 Canon Inc 磁気メモリ装置およびその製造方法
JP2003218324A (ja) * 2002-01-18 2003-07-31 Sony Corp 磁気記憶装置およびその製造方法
JP2004118954A (ja) * 2002-09-27 2004-04-15 Hitachi Ltd 薄膜磁気ヘッド装置の製造方法
JP2007331105A (ja) * 2004-08-09 2007-12-27 Kao Corp 研磨液組成物
JP2009531865A (ja) * 2006-03-29 2009-09-03 グランディス，インコーポレーテッド スピントランスファートルクによる磁化反転を利用したオンプラグ磁気トンネル接合素子
JP2008066612A (ja) * 2006-09-11 2008-03-21 Fujitsu Ltd トンネル磁気抵抗効果素子及びその製造方法。
JP2010073953A (ja) * 2008-09-19 2010-04-02 Jsr Corp 化学機械研磨用水系分散体および化学機械研磨方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9548444B2 (en) 2012-03-22 2017-01-17 Micron Technology, Inc. Magnetic memory cells and methods of formation
JP2015520522A (ja) * 2012-06-19 2015-07-16 マイクロン テクノロジー， インク． メモリセル、半導体装置構造、メモリシステム、および製造方法
US9406874B2 (en) 2012-06-19 2016-08-02 Micron Technology, Inc. Magnetic memory cells and methods of formation
JPWO2014069094A1 (ja) * 2012-11-02 2016-09-08 キヤノンアネルバ株式会社 半導体装置の製造方法、イオンビームエッチング装置及び制御装置
WO2014136855A1 (ja) * 2013-03-07 2014-09-12 東京エレクトロン株式会社 平坦化方法、基板処理システム、mram製造方法及びmram素子
JPWO2014136855A1 (ja) * 2013-03-07 2017-02-16 東京エレクトロン株式会社 平坦化方法、基板処理システム及びｍｒａｍ製造方法
US9196526B2 (en) 2013-03-18 2015-11-24 Fujitsu Limited Semiconductor device and manufacturing method having copper interconnects with metal film, barrier metal, and metal caps
US9368714B2 (en) 2013-07-01 2016-06-14 Micron Technology, Inc. Memory cells, methods of operation and fabrication, semiconductor device structures, and memory systems
US9768376B2 (en) 2013-07-01 2017-09-19 Micron Technology, Inc. Magnetic memory cells, semiconductor devices, and methods of operation
US10090457B2 (en) 2013-07-01 2018-10-02 Micron Technology, Inc. Semiconductor devices with magnetic regions and stressor structures, and methods of operation
US10510947B2 (en) 2013-07-01 2019-12-17 Micron Technology, Inc Semiconductor devices with magnetic regions and stressor structures

Also Published As

Publication number Publication date
US20110294291A1 (en) 2011-12-01
US8754433B2 (en) 2014-06-17
US20130095656A1 (en) 2013-04-18

Similar Documents

Publication Publication Date Title
US8754433B2 (en) Semiconductor device and method of manufacturing the same
CN105845821B (zh) 工艺损害最小化的自对准磁阻式随机存取存储器(mram)结构
US9076720B2 (en) Magnetic random access memory and a method of fabricating the same
US20210359003A1 (en) Method of forming memory cell
US20240016064A1 (en) Magnetic tunnel junction devices
US8313959B1 (en) Hole first hardmask definition
US11545617B2 (en) Method of fabricating magnetic memory device
TWI787768B (zh) 積體電路及形成記憶胞的方法
CN109713121B (zh) 一种制作磁性随机存储器单元阵列及其周围电路的方法
US6849465B2 (en) Method of patterning a magnetic memory cell bottom electrode before magnetic stack deposition
CN111613719B (zh) 一种制作磁性随机存储器单元阵列的方法
CN111613572A (zh) 一种磁性随机存储器存储单元及其外围电路的制备方法
JP2023554267A (ja) ２重磁気トンネル接合デバイス
CN108232010B (zh) 一种气体团簇离子束平坦化磁性隧道结底电极的方法
CN109545744B (zh) 一种磁性随机存储器单元阵列及周边电路连线的制造方法
JP2008282940A (ja) 磁気記憶装置の製造方法
CN109994600B (zh) 一种磁性随机存储器的制作方法
US11882769B2 (en) Magnetoresistive random access memory structure and method of manufacturing the same
US11569438B2 (en) Magnetoresistive random-access memory device
CN111613571B (zh) 一种制作磁性随机存储器单元阵列的方法
CN108735893B (zh) 一种磁性随机存储器底电极接触及其形成方法
CN111816763B (zh) 一种磁性隧道结存储阵列单元及其外围电路的制备方法
US20230074676A1 (en) Compact mram architecture with magnetic bottom electrode
CN111816224B (zh) 一种磁性隧道结存储阵列单元及其外围电路的制备方法
US11895927B2 (en) Semiconductor memory device and fabrication method thereof

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120406

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120417

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120618

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120724