WO2014192270A1 - 貫通電極付き配線基板、その製造方法及び半導体装置 - Google Patents

貫通電極付き配線基板、その製造方法及び半導体装置 Download PDF

Info

Publication number
WO2014192270A1
WO2014192270A1 PCT/JP2014/002727 JP2014002727W WO2014192270A1 WO 2014192270 A1 WO2014192270 A1 WO 2014192270A1 JP 2014002727 W JP2014002727 W JP 2014002727W WO 2014192270 A1 WO2014192270 A1 WO 2014192270A1
Authority
WO
WIPO (PCT)
Prior art keywords
electrode
wiring
glass
layer
wiring board
Prior art date
Application number
PCT/JP2014/002727
Other languages
English (en)
French (fr)
Inventor
智洋 吉田
Original Assignee
凸版印刷株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 凸版印刷株式会社 filed Critical 凸版印刷株式会社
Priority to EP14803769.0A priority Critical patent/EP3007221A4/en
Priority to CN201480030640.5A priority patent/CN105393346A/zh
Publication of WO2014192270A1 publication Critical patent/WO2014192270A1/ja
Priority to US14/953,137 priority patent/US20160079149A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15—Ceramic or glass substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/09—Use of materials for the conductive, e.g. metallic pattern
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H05K3/0017—Etching of the substrate by chemical or physical means
    • H05K3/002—Etching of the substrate by chemical or physical means by liquid chemical etching
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/107—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by filling grooves in the support with conductive material
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/24—Reinforcing the conductive pattern
    • H05K3/241—Reinforcing the conductive pattern characterised by the electroplating method; means therefor, e.g. baths or apparatus
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/26—Cleaning or polishing of the conductive pattern
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1511—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Definitions

  • the present invention can be used as, for example, a glass wiring board provided with a through electrode, and more specifically, a wiring having adhesion to glass, and can be used as an interposer having no voids in the through electrode and high reliability and excellent electrical characteristics.
  • the present invention relates to a wiring substrate with a through electrode, a manufacturing method thereof, and a semiconductor device.
  • CMOS complementary metal oxide semiconductor
  • CPU central processing unit
  • the scale of the connection terminal and the pitch of the connection portion on the printed circuit board side to be electrically connected to the semiconductor element are usually different from several times to several tens of times. Therefore, when electrically connecting the semiconductor element and the printed board, an intermediary board (semiconductor element mounting board) for pitch conversion called an interposer is used.
  • a semiconductor element is mounted on one surface of the interposer and connected to the printed circuit board on the other surface or the periphery of the substrate.
  • Organic substrates and organic build-up substrates have been used so far as interposers for mounting semiconductor elements on printed boards.
  • interposers for mounting semiconductor elements on printed boards.
  • 3-dimensional mounting technology for stacking semiconductor elements vertically or mounting different semiconductor elements such as memory and logic on the same substrate
  • Development of 2.5-dimensional mounting technology is becoming indispensable.
  • finer wiring is created in the interposer. There is a demand for it.
  • a conventional substrate using an organic material has a problem that it is difficult to form a fine wiring with a large scale due to large moisture absorption and expansion / contraction due to temperature.
  • TSV Through-Silicon Via
  • TGV Through-Glass Via
  • the silicon interposer can be made finer than the glass interposer, and while the wiring and TSV formation process has been established, the wafer periphery cannot be used because it can only be handled by a round silicon wafer. Since it cannot be produced in a lump with a large size, it has a major drawback of high cost.
  • the glass interposer can perform a large amount of processing with a large panel, and a production method based on a roll-to-roll method can be considered. Also, unlike TGV that penetrates by electric discharge or laser, TSV digs holes by gas etching, so that the processing time is long and the process of thinning the wafer is also a factor that increases costs. Yes.
  • the glass interposer is an insulator, unlike the silicon interposer, so there is no concern about the occurrence of parasitic elements even in high-speed circuits, and the electrical characteristics are superior.
  • the process itself for forming the insulating film is not necessary, so that the insulation reliability is high and the process can be shortened.
  • cited document 1 For example, a method for enabling high-density mounting using a glass interposer has been proposed in cited document 1 and the like.
  • the technique of the cited document 1 uses a glass interposer in which a fine copper wiring is formed as compared with the conventional organic resin, there is no detailed description on the method of forming the wiring. Lack.
  • Patent Document 2 Although the method of forming a metal film on glass without electro-roughening using electroless plating has been proposed in Patent Document 2 and the like, the adhesion strength increases when the plating film is thickened so that it can be used for wiring. Since it is not sufficient, there is a risk of easy peeling.
  • the present invention has been made in order to solve the above-mentioned problems.
  • the first wiring layer is embedded in the glass substrate to significantly improve the adhesion, and the formation of TGV uses electrolytic plating. Therefore, it is possible to prevent the generation of voids by selectively embedding only the through-electrode portion by the build-up method, and to provide a wiring substrate that can be used as a highly reliable glass interposer, a manufacturing method thereof, and a semiconductor device. is there.
  • the invention according to claim 1 is a wiring substrate with a through electrode having a multilayer structure in which the base material is glass and has a through electrode therein, and the first wiring layer on the front and back surfaces of the base material and the through electrode are: It is characterized by a wiring substrate with through electrodes formed inside glass.
  • the invention according to claim 2 is the wiring substrate with a through electrode according to claim 1, wherein the main material of the through electrode portion is any of Cu, Ag, Au, Ni, Pt, Pd, Ru, Fe, or a compound containing these metals. It is characterized by.
  • a step of forming a land to receive a first-layer wiring and a through electrode inside the glass a step of forming a metal layer only on the surface of the glass, and the back surface
  • a step of forming a through hole only in the glass on a portion of the front surface from the land that receives the through electrode a step of filling the through hole with a conductive material, a step of forming a metal layer on the back surface, And a step of polishing the metal layers on the front and back surfaces of the glass until the glass surface is exposed.
  • the step of embedding the through hole of the wiring substrate with a conductive substance is selectively performed only in the through hole by electrolytic plating. It is embedded by the build-up method.
  • the invention according to claim 5 is the method for manufacturing a wiring substrate with a through electrode according to claim 3 or 4, wherein the main material of the through electrode portion is Cu, Ag, Au, Ni, Pt, Pd, Ru, Fe, or a metal thereof. It is any one of the compounds containing this, It is characterized by the above-mentioned.
  • the invention according to claim 6 is characterized in that a semiconductor device is configured by mounting a semiconductor element on the uppermost layer portion of the plate surface using the wiring substrate with through electrodes according to claim 1.
  • the wiring substrate with a through electrode of the present invention even if the base material is a wiring substrate using glass, a highly reliable wiring substrate with high wiring adhesion and no voids in the through electrode portion is easily produced. can do.
  • the wiring layer and the land portion are processed in the glass on both the front and back surfaces and then embedded in the metal layer, so that the first wiring layer is incorporated inside.
  • the contact strength can be greatly improved, and all surfaces except the surface of the wiring are in close contact with the glass, providing high adhesion without any pre-treatment and improved handling reliability. Is done.
  • blind via filling is used in the TGV forming method, and further, electroplating is possible without forming a seed layer in the via. Since the seed layer exists only on the bottom of the via due to the metal layer formed on one side, plating can be deposited by build-up from the bottom of the via when electrolytic plating is performed, and plating deposition does not concentrate in the opening Filling is possible, a void-free TGV can be easily formed, and high reliability and excellent electrical characteristics can be realized.
  • the through electrode by using any of Cu, Ag, Au, Ni, Pt, Pd, Ru, Fe or a compound containing these metals as the main material of the through electrode, it can be easily deposited by plating as a simple substance or an alloy. It is possible to ensure excellent electrical characteristics.
  • the wiring board with a through electrode of the present invention can be mounted on a semiconductor element or mounted on a printed wiring board, when used as a semiconductor device, the wiring layer is connected by the through electrode, so that high-speed transmission characteristics Etc. Excellent electrical characteristics. Further, the structure in which the wiring is formed inside can contribute to the downsizing of the electronic device.
  • FIG. 1 shows a wiring substrate with a through electrode according to an embodiment of the present invention, in which first-layer wirings 10 and lands 11 are embedded in front and back surfaces of a glass 1 as a base material. Is done. The first layer lands 11 embedded in the front and back surfaces are connected by a through electrode 8.
  • a resist 2 is patterned on the glass 1 (FIGS. 2A and 2B).
  • it can be formed by photolithography.
  • patterning can be performed by exposing using a predetermined mask and removing the excess resist by development.
  • the resist 2 is desirably formed as thick as possible so that the etching selectivity can be obtained.
  • a method of patterning a metal film such as Al or Ni instead of the resist 2 is also possible.
  • the type of glass For example, quartz glass, borosilicate glass, non-alkali glass, or the like can be used.
  • a first-layer wiring forming portion 3 to be the wiring 10 and a first-layer land forming portion 4 to be the land 11 are formed in the glass 1, respectively.
  • dry etching or wet etching can be considered, but it is desirable to use dry etching. This is because wet etching is isotropic, so etching proceeds not only in the vertical direction but also in the horizontal direction, but dry etching is anisotropic, so selective etching only in the vertical direction is possible. Because it is suitable.
  • the gas used for dry etching is not limited, for example, a fluorine-based gas such as HF, CF 4, or SF 6 can be used.
  • the patterned resist 2 is removed as shown in FIG. 2D.
  • the removal method is not limited, but when the resist is an organic substance, a strong alkaline release agent or ashing is used.
  • the resist is Ni
  • a mixed solution of sulfuric acid / hydrogen peroxide solution, ferric chloride aqueous solution, Al is used for Ni. If there is, it can be removed with a mixed solution of phosphoric acid / nitric acid / acetic acid.
  • the metal layer 6 is formed on the surface including the wiring forming portion 3 and the land forming portion 4 by the procedure shown in FIGS. 2E and 2F.
  • a seed layer can be formed by electroless plating, and the metal layer 6 can be grown by electrolytic plating.
  • the resist 5 by forming the resist 5 on the back surface (see FIG. 2E), it is possible to selectively perform plating on only one surface.
  • a method of forming a seed layer by a physical method such as sputtering or vapor deposition and growing the metal layer 6 by electrolytic plating is also possible. In this case, since the seed layer can be formed only on one side, the step of forming the resist 5 can be omitted.
  • the metal layer 6 formed on one side has weak adhesion to the glass 1, but since the surface of the glass 1 is finely processed, the metal layer 6 can be easily peeled off by the same function as the anchor effect. There is no.
  • the resist 5 formed on the back surface is removed (FIGS. 3A and 3B).
  • a laser can be used as a means for forming the blind hole 7.
  • a laser for processing glass preferably has a long wavelength, and a laser having a long wavelength has low copper absorptivity, so that a carbon dioxide laser can be used to selectively penetrate the glass.
  • the formed blind hole 7 is filled with a conductive substance by electrolytic plating to form a through electrode 8 (FIG. 3C).
  • a through electrode 8 (FIG. 3C)
  • plating can be deposited from the bottom of the blind hole by build-up. Since plating is deposited sequentially from the bottom of the via, generation of voids can be prevented.
  • the penetrating electrode material is preferably copper which is excellent in both cost and electrical characteristics.
  • a metal layer 9 is formed on the back surface as shown in FIG. 3D.
  • the metal layer 9 can be grown by electrolytic plating. Although it is possible to increase the thickness of the metal layer only by electroless plating or sputtering, it is desirable to use electrolytic plating that can increase the thickness of the metal layer in a short time.
  • the metal layer 6 and the metal layer 9 formed on both surfaces of the glass 1 are polished by CMP (Chemical Mechanical Polishing) or the like until the glass surfaces are exposed as shown in FIG.
  • a first wiring layer 10 and a land 11 are embedded in the glass 1, and a glass wiring substrate having a through electrode without a void can be manufactured.
  • the insulating layer 12 is formed on the wiring board (FIG. 4A).
  • the insulating layer 12 can be made of an SiO 2 film, Si 3 N 4 , polyimide, or the like, but the material is not limited to these.
  • As a means for forming it can be formed by a CVD method, a spin coating method, a sol-gel method, or the like.
  • a through hole 13 is made in the insulating layer 12 with a laser or the like as shown in FIG. 4B for connection to the wiring board. At this time, alignment is performed so that only the first layer land 11 is exposed.
  • the through hole 13 is filled with a conductive material, and a metal layer 14 serving as a second wiring layer is formed as shown in FIG. 4C.
  • the metal layer 14 can be formed by plating, conductive paste, or the like, and the material is not particularly limited, but copper is desirable from the viewpoint of cost and electrical characteristics.
  • a circuit is formed by etching the metal layer 14 to form a wiring layer 16 and a land 17 as shown in FIG. 4D.
  • a circuit is formed by etching the metal layer 14 to form a wiring layer 16 and a land 17 as shown in FIG. 4D.
  • the insulating layer 18 again on this layer as shown in FIG. 4E, a second wiring layer electrically connected to the first layer through the through electrode 15 can be produced.
  • the number of wiring layers in the second and subsequent layers can be freely arranged by repeating the formation process of the second wiring layer.
  • FIG. 4 shows the manufacturing method for only the wiring on the front surface, the wiring layer on the back surface is manufactured by the same method.
  • the wiring substrate with through electrodes according to the present invention is used as a semiconductor device, for example, an interposer as shown in FIG. That is, the memory chip 21 is mounted on the front surface using the solder balls 19 in the same manner as the logic chip 20, and the back surface is mounted on the printed wiring board 21 using the solder balls 19 in the same manner. It can be used as an interposer.
  • the logic chip 20 and the memory chip 21 can exchange signals at a short distance on the same plane, and can also send signals to the printed wiring board 22 at the shortest distance by a through electrode, thus providing excellent electrical characteristics. Since the base material is made of glass, it does not expand and contract, and can function as an interposer having a wiring layer much denser than a conventional organic resin substrate.
  • an example of manufacturing a glass wiring board with through electrodes will be described. That is, an alkali-free glass having a thickness of 300 ⁇ m is prepared, and a photocurable SU-8 resist (epoxy resin-based negative type) capable of forming a thick film is formed by spin coating to a thickness of 25 ⁇ m. After exposure using a predetermined mask, patterning is performed using PGMEA (polypropylene glycol methyl ether acetate) as a developer. The back surface is patterned by the same method.
  • PGMEA polypropylene glycol methyl ether acetate
  • the wiring part has a width of 5 ⁇ m
  • the land part has a 100 ⁇ m square
  • the depth direction is both processed by 20 ⁇ m.
  • the back side is processed by the same method.
  • a seed layer is formed only on the surface by copper sputtering, and the processed portion is filled with copper by electrolytic copper plating.
  • copper is grown until the glass surface has a copper thickness of 5 ⁇ m.
  • the land portion is irradiated with a carbon dioxide laser to form a blind hole with a diameter of 75 ⁇ m.
  • the copper film on the surface is connected to the electrode, and the blind hole is filled by electrolytic copper plating to form a through electrode.
  • a copper seed layer is formed on the back surface by sputtering, and the processed portion is filled by electrolytic copper plating. Finally, the copper formed on the front and back surfaces is polished by CMP until the glass surface is exposed, thereby producing a wiring substrate that can be used as a glass interposer having a wiring layer with high adhesion and no voids. can do.
  • the insulating layer 20 ⁇ m of polyimide resin is coated, and a hole of 75 ⁇ m is made with a carbon dioxide laser. Thereafter, a seed layer is formed on the through hole and the polyimide by electroless copper plating, and further a conductor layer having a thickness of 10 ⁇ m is formed by electrolytic copper plating, and a circuit is formed on the conductor layer by photolithography.
  • the second wiring layer can be formed by coating the polyimide resin again and forming an insulating layer on the circuit.
  • the wiring can be formed by repeating the above-described method, and the back surface can be formed by the same method.
  • the above configuration can be used as a method of manufacturing an interposer that can cope with higher functionality and higher speed of electronic devices in 3D mounting and 2.5D mounting.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Manufacturing Of Printed Wiring (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Abstract

　本発明の課題は、ガラスに対して配線が密着力を有し、またボイドの無い貫通電極を備え、信頼性が高く、電気特性に優れたガラス製インターポーザとその製造方法を提供することにある。該製造方法は、ガラス（１）の内部に第一層目の配線形成部（３）と第一層目のランド形成部（４）を形成させる工程と、ガラス（１）の表面のみに金属層（６）を形成させる工程と、裏面のランド形成部（４）から表面のランド形成部（４）となる部分のガラス（１）のみにブラインドホール（７）を形成させる工程と、ブラインドホール（７）を金属層（６）を用いて電解めっきで埋め込み貫通電極（８）を形成する工程と、ガラス（１）の裏面に金属層（１４）を形成させる工程と、ガラス（１）の表裏面の金属層（６）及び（１４）をガラス（１）が露出するまで研磨する工程と、を有する。

Description

貫通電極付き配線基板、その製造方法及び半導体装置
　本発明は、例えば貫通電極を備えたガラスの配線基板、詳しくは、ガラスに密着力を有する配線が形成でき、貫通電極にボイドの無い信頼性が高く電気特性にも優れたインターポーザとして使用可能な貫通電極付き配線基板、その製造方法及び半導体装置に関する。
　ウェハプロセスで製造される各種のメモリー、ＣＭＯＳ（相補型金属酸化膜半導体）、ＣＰＵ（中央演算処理装置）等の半導体素子は、電気的接続用の端子を有する。その接続用端子のピッチと、半導体素子と電気的な接続がなされるべきプリント基板側の接続部のピッチとは、通常、そのスケールが数倍から数十倍程度異なる。そのため、半導体素子とプリント基板を電気的に接続する場合、インターポーザと称されるピッチ変換のための仲介用基板（半導体素子実装用基板）が使用される。このインターポーザの一方の面に、半導体素子を実装し、他方の面もしくは基板の周辺でプリント基板との接続がとられる。
　半導体素子をプリント板に実装するためのインターポーザとしては、これまで有機基板や有機ビルドアップ基板が用いられてきた。ところが、昨今のスマートフォンに代表されるような急速な電子機器の高性能化により、半導体素子を縦に積層したり、メモリーやロジックといった異なる半導体素子を同一基板上に並べて実装する３次元実装技術や２．５次元実装技術の開発が必要不可欠となりつつある。これらの開発により、電子機器類のさらなる高速化・大容量化・低消費電力化などの実現が可能と考えられているが、半導体素子の高密度化に伴いインターポーザにもより微細な配線を作りこむことが求められている。
　ところが、従来の有機材料を用いた基板では、樹脂の吸湿や温度による伸縮が大きくスケールを合わせた微細配線の形成が難しいという問題を有していた。
　そこで、近年基材にシリコンやガラスを用いるインターポーザの開発に大きな注目が集まっている。有機基板を用いた際に問題となっていた吸湿や伸縮の影響をほとんど受けないため、微細配線の形成に有利である。また、高い加工性を有するため、内部に微細な貫通穴をあけてその穴を導電性物質で充填して作るＴＳＶ（Ｔｈｒｏｕｇｈ－Ｓｉｌｉｃｏｎ　Ｖｉａ）やＴＧＶ（Ｔｈｒｏｕｇｈ－Ｇｌａｓｓ　Ｖｉａ）と呼ばれる貫通電極が形成できる。この貫通電極は、配線長を短縮し基板の表裏面の配線同士を最短距離で接続可能とするため、信号伝送速度の高速化など優れた電気特性を実現させる。さらには、内部に配線を形成する構造のため電子デバイスの小型化や高密度化にも有効な実装方法であることや、貫通電極の採用により多ピン並列接続が可能となり、ＬＳＩ自体を高速化させる必要がなくなるため低消費電力化が実現できるなど、多数の利点を有する。
　両者を比較すると、シリコンインターポーザは、ガラスインターポーザよりも微細化が可能であり、また配線やＴＳＶ形成プロセスが確立されている一方で、丸いシリコンウエハでしか扱えないためウエハ周辺部が使用できないことや大型サイズで一括して生産できないためコストが高くなるという大きな欠点を有する。その点、ガラスインターポーザでは、大型パネルでの大量処理が可能であり、またロール・ツー・ロール方式での生産方法も考えられるため大幅なコストダウンが可能となる。また、放電やレーザーなどで貫通させるＴＧＶとは異なり、ＴＳＶはガスエッチングにより穴を掘っていくため、加工時間が長くなることやウエハを薄く削る工程を含むことなどもコストを上げる要因となっている。
　さらに、電気特性の面ではガラスインターポーザは基板自体がシリコンインターポーザと違って絶縁体のため、高速回路においても寄生素子発生の懸念がなく、より電気特性に優れる。そもそも基板にガラスを用いると絶縁膜を形成させる工程自体が必要ないため、絶縁信頼が高く工程の短縮も可能となる。
　以上のように、低コストにインターポーザを作ることができるガラスであるが、大きな欠点は、微細な配線を形成させるプロセスが確立していないこと、またガラスに対して配線材料の主流となりつつある銅が密着しないため、基板上に配線を形成させるには表面への特殊な処理を必要とすることにある。さらに、ＴＧＶの形成は、スルーホールビアフィリングの工程を必要とするため、ボイドが発生し信頼性に大きな問題を抱えている。
　例えばガラスインターポーザを用いて高密度実装を可能にする方法は、引用文献１等において提案されている。しかしながら、引用文献１の技術にあっては、従来の有機樹脂と比べて微細な銅配線を形成したガラスインターポーザを使用しているものの、配線の形成方法に関する詳細な記述が無いために、信頼性に欠ける。
　また、無電解めっきを用いて無粗化でガラス上に金属膜を形成させる方法は、特許文献２等に提案されているが、配線に使用できるようめっき膜を厚くしていくと密着力が十分でないため簡単に剥離する虞を有する。
特開２００３－２４９６０６号公報 特開平１０－２０９５８４号公報
　本発明は、上記課題を解決するためになされたものであり、ガラス基板の内部に第一層目の配線層を埋め込むことで密着力を大幅に向上させ、さらにＴＧＶの形成は電解めっきを用いて貫通電極部のみを選択的にビルドアップ法で埋め込むことでボイドの発生を防ぐことができるため、信頼性の高いガラスインターポーザとして使用可能な配線基板、その製造方法及び半導体装置を提供することにある。
　請求項１に係る発明は、基材がガラスでその内部に貫通電極を有する多層構造の貫通電極付き配線基板において、前記基材の表裏面の第一層目の配線層と前記貫通電極が、ガラスの内部に形成される貫通電極付き配線基板を特徴とする。
　請求項２に係る発明は、請求項１の貫通電極付き配線基板において、貫通電極部分の主材料がＣｕ、Ａｇ、Ａｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ｒｕ、Ｆｅまたはこれらの金属を含む化合物のいずれかであることを特徴とする。
　請求項３に係る発明は、ガラスの内部に第一層目の配線と貫通電極を受けるランドとなる部分を形成する工程と、前記ガラスの表面のみに金属層を形成する工程と、裏面の前記貫通電極を受けるランドから表面の該ランドとなる部分の前記ガラスのみに貫通穴を形成する工程と、前記貫通穴を導電性物質で埋め込む工程と、前記裏面に金属層を形成する工程と、前記ガラスの表裏面の前記金属層をガラス面が露出するまで研磨する工程とを備えた貫通電極付き配線基板の製造方法を特徴とする。
　請求項４に係る発明は、請求項３の貫通電極付き配線基板の製造方法において、配線基板の貫通穴を導電性物質で埋め込む工程を、電解めっき法にて貫通穴の内部のみを選択的にビルドアップ法により埋め込むことを特徴とする。
　請求項５に係る発明は、請求項３又は４の貫通電極付き配線基板の製造方法において、貫通電極部分の主材料がＣｕ、Ａｇ、Ａｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ｒｕ、Ｆｅまたはこれらの金属を含む化合物のいずれかであることを特徴とする。
　請求項６に係る発明は、請求項１記載の貫通電極付き配線基板を用いて、その板面最上層部に半導体素子を搭載して半導体装置を構成したことを特徴とする。
　本発明の貫通電極付き配線基板によれば、基材がガラスを用いた配線基板であっても配線の密着力が高く、また貫通電極部にボイドのない信頼性の高い配線基板を簡便に作製することができる。
　即ち、本発明の貫通電極付き配線基板によれば、配線及びランドの部分を表裏面共にガラス内に加工してから金属層で埋め込むことで、第一層目の配線層が内部に組み込まれる形となり密着力を大幅に向上させることができ、且つ、配線の表面以外の全ての面がガラスと密着していることで、前処理無しでも高い密着性を有し、ハンドリング時の信頼性が向上される。
　また、本発明の製造方法によれば、ＴＧＶの形成方法にブラインドビアフィリングを用いており、さらにシード層をビア内に形成させることなく電解めっきが可能な構造である。片面に形成させた金属層によりビアの底部のみにシード層が存在するため、電解めっきを行うとビア底からビルドアップでめっきを析出させることができ、開口部にめっきの析出が集中することなくフィリングが可能となり、ボイドの無いＴＧＶを簡便に形成でき、高い信頼性と優れた電気特性を実現することができる。
　そして、貫通電極の主材料として、Ｃｕ、Ａｇ、Ａｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ｒｕ、Ｆｅまたはこれらの金属を含む化合物のいずれかを用いることで、単体又は合金としてめっきにより容易に析出させることが可能であり、優れた電気特性を確保することができる。
　また、本発明の貫通電極付き配線基板は、半導体素子の搭載やプリント配線板への実装が可能となるため、半導体装置として使用すると、配線層が貫通電極で接続されているため、高速伝送特性など優れた電気特性を有する。また、内部に配線を形成させる構造により電子機器の小型化にも寄与することができる。
本発明の一実施の形態に係る貫通電極付き配線基板の要部の断面を示した概念図である。 本発明の一実施の形態に係る貫通電極付き配線基板の製造方法の手順を説明するために要部の断面を示した概念図である。 本発明の一実施の形態に係る貫通電極付き配線基板の製造方法の手順を説明するために要部の断面を示した概念図である。 本発明の一実施の形態に係る貫通電極付き配線基板の製造方法の手順を説明するために要部の断面を示した概念図である。 本発明の一実施の形態に係る貫通電極付き配線基板の製造方法の手順を説明するために要部の断面を示した概念図である。 本発明の一実施の形態に係る貫通電極付き配線基板の製造方法の手順を説明するために要部の断面を示した概念図である。 本発明の一実施の形態に係る貫通電極付き配線基板の製造方法の手順を説明するために要部の断面を示した概念図である。 本発明の一実施の形態に係る貫通電極付き配線基板の製造方法の手順を説明するために要部の断面を示した概念図である。 本発明の一実施の形態に係る貫通電極付き配線基板の製造方法の手順を説明するために要部の断面を示した概念図である。 本発明の一実施の形態に係る貫通電極付き配線基板の製造方法の手順を説明するために要部の断面を示した概念図である。 本発明の一実施の形態に係る貫通電極付き配線基板の製造方法の手順を説明するために要部の断面を示した概念図である。 本発明の一実施の形態に係る貫通電極付き配線基板の製造方法の手順を説明するために要部の断面を示した概念図である。 二層目の配線層を形成する手順を説明するために要部の断面を示した概念図である。 二層目の配線層を形成する手順を説明するために要部の断面を示した概念図である。 二層目の配線層を形成する手順を説明するために要部の断面を示した概念図である。 二層目の配線層を形成する手順を説明するために要部の断面を示した概念図である。 二層目の配線層を形成する手順を説明するために要部の断面を示した概念図である。 図１の貫通電極付きガラス配線基板を使用した本発明の一実施の形態に係る半導体装置を説明するために要部の断面を示した概念図である。
　以下、本発明の実施の形態に係る貫通電極付き配線基板、その製造方法及び半導体装置について、図面を参照して詳細に説明する。
　図１は、本発明の一実施の形態に係る貫通電極付き配線基板を示すもので、基材であるガラス１の表裏面に第一層目の配線１０及びランド１１が内部に埋め込まれて形成される。そして、表裏面に埋設した第一層目のランド１１は、貫通電極８で接続されている。
　次に、貫通電極付き配線基板の製造方法について図２及び図３を参照して詳細に説明する。
　先ず、ガラス１にレジスト２をパターニングする（図２Ａ、図２Ｂ）。形成する手段としては、フォトリソグラフィーにより形成させることができる。レジスト２をガラス全面に塗布後、所定のマスクを用いて露光し、現像により余分なレジストを除去することでパターニングが可能となる。レジスト２は、エッチングの選択比がとれるようにできるだけ厚く形成させることが望ましい。また、レジスト２の代わりにＡｌやＮｉなどの金属膜をパターニングさせる方法でも可能である。ガラスの種類に関しては、特に限定はしない。例えば、石英ガラスやホウケイ酸ガラス、無アルカリガラスなどを用いることができる。
　次に、レジスト２をパターニング後、図２Ｃに示すようにガラス１の内部に配線１０となる第一層目の配線形成部３とランド１１となる第一層目のランド形成部４をそれぞれ形成する。形成する手段としては、ドライエッチングやウェットエッチングが考えられるが、ドライエッチングを用いることが望ましい。これは、ウェットエッチングは等方性のため縦方向だけでなく横方向にもエッチングが進むが、ドライエッチングは異方性のため縦方向のみの選択的なエッチングが可能であり、微細パターン形成に適しているからである。ドライエッチングに使用するガスの限定はしないが、例えばＨＦやＣＦ４やＳＦ６などフッ素系のガスを用いることができる。
　配線形成部３及びランド形成部４を加工後、図２Ｄに示すようにパターニングしたレジスト２を除去する。除去する方法は、限定しないが、レジストが有機物の場合は、強アルカリの剥離剤やアッシング、金属の場合はＮｉであれば硫酸／過酸化水素水の混合液や塩化第二鉄水溶液、Ａｌであればリン酸／硝酸／酢酸の混合液などにより除去が可能である。
　配線形成部３及びランド形成部４を含む面に図２Ｅ、図２Ｆの手順で金属層６を形成する。形成する手段としては、無電解めっきによりシード層を形成し、電解めっきにより金属層６を成長させることが可能である。このとき裏面にレジスト５を形成しておくことで（図２Ｅ参照）、片面のみに選択的にめっきが可能となる。また、スパッタや蒸着などの物理的な方法でシード層を形成し、電解めっきで金属層６を成長させる方法も可能である。この場合、片面のみにシード層を形成することができるため、レジスト５を形成させる工程が省略できる。片面に形成させた金属層６はガラス１に対して密着力が弱いが、ガラス１表面には微細加工が施されているため、アンカー効果と同様の働きにより簡単に金属層６が剥離することはない。
　ブラインドホール７を形成させるため、裏面に形成させたレジスト５を除去する（図３Ａ、図３Ｂ）。ブラインドホール７の形成手段としては、レーザーを用いることができる。ガラスを加工するレーザーは波長の長いものが望ましく、また波長の長いレーザーは銅の吸収率が低いため、炭酸ガスレーザーなどを用いれば選択的にガラスを貫通させることができる。
　形成されたブラインドホール７を電解めっき法により、導電性物質を充填し、貫通電極８を形成する（図３Ｃ）。このとき金属層６を電極として電解めっきを行うことで、ブラインドホールの底部からビルドアップでめっきを析出させることができる。めっきはビア底から順に析出するため、ボイドの発生を防ぐことが可能となる。貫通電極材料としては、コストや電気特性の両面に優れる銅であることが望ましい。
　貫通電極８を形成後、今度は、図３Ｄに示すように裏面部分に金属層９を形成させる。形成させる手段としては、金属層６と同様に無電解めっきやスパッタによりシード層を形成させた後、電解めっきで金属層９を成長させることが可能である。無電解めっきやスパッタのみで金属層を厚くさせることも可能であるが、短時間で金属層を厚くすることができる電解めっきを用いることが望ましい。
　ガラス１の両面に形成させた金属層６及び金属層９をＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ、化学機械研磨）などにより、図３Ｅに示すようにガラス面が露出するまで研磨することで、表裏面の第一層目の配線１０及びランド１１がガラス１内部に埋め込まれ、ボイドの無い貫通電極を有するガラスの配線基板を作製することができる。
　次に、第二層目の配線層の製造方法について、図４を参照して説明する。
　配線基板に絶縁層１２を形成する（図４Ａ）。この絶縁層１２は、ＳｉＯ２膜やＳｉ３Ｎ４、ポリイミドなどを用いることができるが、材料はこれらに限定されない。形成する手段としては、ＣＶＤ法やスピンコート法、ゾルゲル法などにより形成させることが可能である。
　次に、配線基板との接続のため、図４Ｂに示すようにレーザーなどにより絶縁層１２に貫通穴１３をあける。このときアライメントをあわせ、第一層目のランド１１のみを露出させるようにする。この貫通穴１３を導電性物質で埋め込み、図４Ｃに示すように第二層目の配線層となる金属層１４を形成させる。金属層１４は、めっきや導電性ペーストなどで形成させることができ、特に材料は限定しないが、コストや電気特性の面から銅であることが望ましい。
　その後、金属層１４をエッチングにより回路形成を行い、図４Ｄに示すように配線層１６及びランド１７を形成させる。この層上に、図４Ｅに示すように再度絶縁層１８を形成させることで、第一層目と貫通電極１５で電気的に接続された第二層目の配線層を作製することができる。
　第二層目以降の配線は、第二層目の配線層の形成工程を繰り返すことで、何層でも自在に配線層の数をアレンジすることが可能である。なお、図４では、表面の配線のみについての製造方法を示したが、裏面の配線層についても同様の方法で作製する。
　本発明による貫通電極付き配線基板は、半導体装置、例えば図５に示すようにインターポーザとして用いられる。即ち、半田ボール１９を用いてロジックチップ２０と同様にメモリチップ２１を表面に搭載し、裏面も同様に半田ボール１９を用いてプリント配線板２１に実装することで２．５次元実装構造のガラスインターポーザとして使用することが可能となる。ロジックチップ２０とメモリチップ２１が同一平面上の近距離で信号のやりとりができ、また貫通電極により最短距離でプリント配線板２２に信号を送ることもできるため優れた電気特性を有する。基材がガラスのため伸縮がなく、従来の有機樹脂基板よりもはるかに高密度な配線層を有するインターポーザとして機能させることが可能となる。
　以下、本発明の実施の形態に基づく実施例を作製して、検討する。
　先ず、貫通電極付きガラス配線基板作製の実施例について説明する。即ち、厚さ３００μｍの無アルカリガラスを用意し、厚膜が形成できる光硬化性のＳＵ－８レジスト（エポキシ樹脂ベースのネガ型）をスピンコート法により２５μｍ形成させる。所定のマスクを用いて露光後、現像液にＰＧＭＥＡ（ポリプロピレングリコールメチルエーテルアセテート）を用いてパターニングする。裏面も同様の方法により、パターニングする。
　次に、ＳＦ６ガスによるドライエッチングにより、ガラスの表面に配線及びランドとなる部分を形成させる。仕様は配線部分を幅５μｍ、ランド部分を１００μｍ角とし、深さ方向は共に２０μｍ加工する。裏面も同様の方法により加工しておく。アッシングによりレジストパターンを除去してから、表面のみに銅スパッタによりシード層を形成させ、電解銅めっきにより加工部分を銅で充填する。最終的にガラスの表面の銅厚が５μｍになるまで銅を成長させる。
　そして、ガラスの裏面からアライメントをあわせながら、ランド部分へ炭酸ガスレーザーを照射し、径が７５μｍのブラインドホールを形成させる。続いて、表面の銅膜を電極に接続し電解銅めっきにより、ブラインドホールをフィリングして貫通電極を形成させる。
　表面に銅膜を形成させた方法と同様に、裏面にもスパッタで銅のシード層を形成し、電解銅めっきにより加工部分を充填する。最後に表裏面に形成させた銅をＣＭＰによりガラス面が露出するまで研磨することで、密着力の高い配線層を有し、ボイドのない貫通電極を有するガラスインターポーザとして使用可能な配線基板を作製することができる。
　次に、第二層目以降の配線層作製について説明する。
　絶縁層として、ポリイミド樹脂を２０μｍコーティングし、炭酸ガスレーザーにて７５μｍの穴をあける。その後、貫通穴及びポリイミド上に無電解銅めっきでシード層を形成し、さらに電解銅めっきにより１０μｍの厚さの導体層形成を行い、この導体層をフォトリソグラフィーにより回路形成を行う。
　再度ポリイミド樹脂をコーティングし回路に絶縁層を形成させることで、第二層目の配線層を形成させることができる。配線をさらに多層化させる場合は、上述した方法を繰り返すことで形成可能であり、また裏面も同様の方法で形成させることができる。
　上記構成により、ガラス基板上に配線が密着し、且つボイドがない貫通電極を有する配線基板を製造することが確認できた。
　なお、本発明は、上記実施の形態に限ることなく、その他、実施段階ではその要旨を逸脱しない範囲で種々の変形を実施し得ることが可能である。更に、上記実施形態には、種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組合せにより、種々の発明が抽出され得る。
　例えば実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
　上記構成によれば、３次元実装や２．５次元実装における電子機器の高機能化、高速化に対応可能なインターポーザの製造方法として利用できる。
　１　…　ガラス
　２　…　レジスト
　３　…　第一層目の配線形成部
　４　…　第一層目のランド形成部
　５　…　レジスト
　６　…　金属層
　７　…　ブラインドホール
　８　…　貫通電極
　９　…　金属層
　１０　…　第一層目の配線
　１１　…　第一層目のランド
　１２　…　絶縁層
　１３　…　貫通穴
　１４　…　金属層
　１５　…　貫通電極
　１６　…　配線層
　１７　…　ランド
　１８　…　絶縁層
　１９　…　半田ボール
　２０　…　ロジックチップ
　２１　…　メモリチップ
　２２　…　プリント配線板

Claims (6)

  1. 　基材がガラスでその内部に貫通電極を有する多層構造の貫通電極付き配線基板において、前記基材の表裏面の第一層目の配線層と前記貫通電極が、ガラスの内部に形成されていることを特徴とする貫通電極付き配線基板。
  2. 　前記配線基板において、貫通電極部分の主材料がＣｕ、Ａｇ、Ａｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ｒｕ、Ｆｅまたはこれらの金属を含む化合物のいずれかであることを特徴とする請求項１に記載の貫通電極付き配線基板。
  3. 　ガラスの内部に第一層目の配線と貫通電極を受けるランドとなる部分を形成する工程と、
    　前記ガラスの表面のみに金属層を形成する工程と、
    　裏面の前記貫通電極を受けるランドから表面の該ランドとなる部分の前記ガラスのみに貫通穴を形成する工程と、
    　前記貫通穴を導電性物質で埋め込む工程と、
    　前記裏面に金属層を形成する工程と、
    　前記ガラスの表裏面の前記金属層をガラス面が露出するまで研磨する工程と、
    　を具備することを特徴とする貫通電極付き配線基板の製造方法。
  4. 　前記配線基板の貫通穴を導電性物質で埋め込む工程は、電解めっき法にて前記貫通穴の内部のみを選択的にビルドアップ法により埋め込むことを特徴とする請求項３に記載の貫通電極付き配線基板の製造方法。
  5. 　前記配線基板において、貫通電極部分の主材料がＣｕ、Ａｇ、Ａｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ｒｕ、Ｆｅまたはこれらの金属を含む化合物のいずれかであることを特徴とする、請求項３又は４に記載の貫通電極付き配線基板の製造方法。
  6. 　請求項１に記載の貫通電極付き配線基板を用いて、その板面最上層部に半導体素子を搭載したことを特徴とする半導体装置。
PCT/JP2014/002727 2013-05-31 2014-05-23 貫通電極付き配線基板、その製造方法及び半導体装置 WO2014192270A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
EP14803769.0A EP3007221A4 (en) 2013-05-31 2014-05-23 WIRING BOARD WITH THROUGH ELECTRODE, PRODUCTION METHOD THEREOF, AND SEMICONDUCTOR DEVICE
CN201480030640.5A CN105393346A (zh) 2013-05-31 2014-05-23 带贯通电极的配线基板、其制造方法以及半导体装置
US14/953,137 US20160079149A1 (en) 2013-05-31 2015-11-27 Wiring board provided with through electrode, method for manufacturing same and semiconductor device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013116362A JP2014236102A (ja) 2013-05-31 2013-05-31 貫通電極付き配線基板、その製造方法及び半導体装置
JP2013-116362 2013-05-31

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US14/953,137 Continuation US20160079149A1 (en) 2013-05-31 2015-11-27 Wiring board provided with through electrode, method for manufacturing same and semiconductor device

Publications (1)

Publication Number Publication Date
WO2014192270A1 true WO2014192270A1 (ja) 2014-12-04

Family

ID=51988322

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2014/002727 WO2014192270A1 (ja) 2013-05-31 2014-05-23 貫通電極付き配線基板、その製造方法及び半導体装置

Country Status (6)

Country Link
US (1) US20160079149A1 (ja)
EP (1) EP3007221A4 (ja)
JP (1) JP2014236102A (ja)
CN (1) CN105393346A (ja)
TW (1) TW201509249A (ja)
WO (1) WO2014192270A1 (ja)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101706470B1 (ko) * 2015-09-08 2017-02-14 앰코 테크놀로지 코리아 주식회사 표면 마감층을 갖는 반도체 디바이스 및 그 제조 방법
JP6582859B2 (ja) * 2015-10-19 2019-10-02 セイコーエプソン株式会社 液体噴射ヘッド、及び、液体噴射ヘッドの製造方法
JP6840935B2 (ja) * 2016-05-10 2021-03-10 凸版印刷株式会社 配線回路基板の製造方法
JP2017204511A (ja) * 2016-05-10 2017-11-16 ソニー株式会社 半導体装置、半導体装置の製造方法、及び、電子機器
WO2018026002A1 (ja) * 2016-08-04 2018-02-08 大日本印刷株式会社 貫通電極基板及び実装基板
US10381300B2 (en) * 2016-11-28 2019-08-13 Advanced Semiconductor Engineering, Inc. Semiconductor device package including filling mold via
CN111094962A (zh) * 2017-04-28 2020-05-01 康宁股份有限公司 具有晶片水平堆叠和贯穿玻璃通孔(tgv)互联件的玻璃电化学传感器
KR102321438B1 (ko) * 2017-07-28 2021-11-04 엘지이노텍 주식회사 인쇄회로기판
KR20200099686A (ko) * 2019-02-15 2020-08-25 엘지이노텍 주식회사 회로기판
CN112205082B (zh) * 2019-04-23 2022-08-09 庆鼎精密电子（淮安）有限公司 电路板及其制作方法
JP7302318B2 (ja) * 2019-06-13 2023-07-04 セイコーエプソン株式会社 配線基板、配線基板の製造方法、インクジェットヘッド、ｍｅｍｓデバイスおよび発振器
CN111799188B (zh) * 2020-07-17 2023-12-12 绍兴同芯成集成电路有限公司 一种利用tsv和tgv的减薄晶圆封装工艺
CN112312654B (zh) * 2020-08-14 2021-09-17 珠海越亚半导体股份有限公司 一种嵌埋在玻璃介质中的无源器件结构及其制造方法
JP6985477B1 (ja) * 2020-09-25 2021-12-22 アオイ電子株式会社 半導体装置および半導体装置の製造方法
JP7114036B1 (ja) 2021-04-19 2022-08-08 株式会社Nsc ガラスインターポーザ
US20230102183A1 (en) * 2021-09-29 2023-03-30 Advanced Micro Devices, Inc. Glass core package substrates

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10209584A (ja) 1997-01-17 1998-08-07 Canon Inc ガラス製配線基板
JP2003249606A (ja) 2002-02-25 2003-09-05 Sony Corp 半導体装置及びインターポーザー
JP2005093946A (ja) * 2003-09-19 2005-04-07 Ngk Spark Plug Co Ltd セラミック配線基板及びそれを用いた部品実装済み配線基板
JP2012119685A (ja) * 2010-11-29 2012-06-21 Samsung Electronics Co Ltd 半導体装置、その製造方法、および半導体装置を含む半導体パッケージ

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4092890B2 (ja) * 2001-05-31 2008-05-28 株式会社日立製作所 マルチチップモジュール
JP4056854B2 (ja) * 2002-11-05 2008-03-05 新光電気工業株式会社 半導体装置の製造方法
US8207453B2 (en) * 2009-12-17 2012-06-26 Intel Corporation Glass core substrate for integrated circuit devices and methods of making the same
JP5608605B2 (ja) * 2010-11-05 2014-10-15 新光電気工業株式会社 配線基板の製造方法
JP5613620B2 (ja) * 2011-05-27 2014-10-29 新光電気工業株式会社 配線基板及びその製造方法
JP5775747B2 (ja) * 2011-06-03 2015-09-09 新光電気工業株式会社 配線基板及びその製造方法
JP2013012523A (ja) * 2011-06-28 2013-01-17 Fujikura Ltd 電子部品および電子部品の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10209584A (ja) 1997-01-17 1998-08-07 Canon Inc ガラス製配線基板
JP2003249606A (ja) 2002-02-25 2003-09-05 Sony Corp 半導体装置及びインターポーザー
JP2005093946A (ja) * 2003-09-19 2005-04-07 Ngk Spark Plug Co Ltd セラミック配線基板及びそれを用いた部品実装済み配線基板
JP2012119685A (ja) * 2010-11-29 2012-06-21 Samsung Electronics Co Ltd 半導体装置、その製造方法、および半導体装置を含む半導体パッケージ

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP3007221A4

Also Published As

Publication number Publication date
JP2014236102A (ja) 2014-12-15
EP3007221A4 (en) 2016-06-15
US20160079149A1 (en) 2016-03-17
TW201509249A (zh) 2015-03-01
CN105393346A (zh) 2016-03-09
EP3007221A1 (en) 2016-04-13

Similar Documents

Publication Publication Date Title
WO2014192270A1 (ja) 貫通電極付き配線基板、その製造方法及び半導体装置
US8623751B2 (en) Through-hole electrode substrate and method of manufacturing the same
US10700034B2 (en) Protrusion bump pads for bond-on-trace processing
US9646926B2 (en) Wiring substrate and method of manufacturing the same
JP5331958B2 (ja) 配線基板及び半導体パッケージ
JP2014154800A (ja) 配線基板及びその製造方法
JP6467814B2 (ja) 配線基板の製造方法、並びに半導体装置の製造方法
TW201601262A (zh) 中介層、半導體裝置、中介層的製造方法及半導體裝置的製造方法
US20140035156A1 (en) Method of fabricating a semiconductor package
JP4890959B2 (ja) 配線基板及びその製造方法並びに半導体パッケージ
JP2013207006A (ja) 貫通電極付き配線基板及びその製造方法
JP6056386B2 (ja) 貫通電極付き配線基板及びその製造方法
JP2017204527A (ja) 配線回路基板及びその製造方法
JP2015165533A (ja) 配線基板及びその製造方法と半導体装置
WO2016114133A1 (ja) インターポーザ、半導体装置、およびそれらの製造方法
JP4900508B2 (ja) 貫通電極基板及びその製造方法
JP2017005081A (ja) インターポーザ、半導体装置、およびそれらの製造方法
JP2015156424A (ja) 印刷回路基板、半導体装置、およびそれらの製造方法
US20160353576A1 (en) Electronic component built-in substrate and electronic device
JP2011258803A (ja) 貫通孔を形成しためっき層付シリコン基板
JP5363377B2 (ja) 配線基板及びその製造方法
KR102141102B1 (ko) 반도체 패키지 기판 제조방법 및 이를 이용하여 제조된 반도체 패키지 기판
JP2016134392A (ja) インターポーザ、半導体装置、およびそれらの製造方法

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 201480030640.5

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 14803769

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

REEP Request for entry into the european phase

Ref document number: 2014803769

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 2014803769

Country of ref document: EP