CN109087867A - 半导体封装件及其制造方法 - Google Patents

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石敬林
柳承官
李锡贤
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/214—Connecting portions
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
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    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
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    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
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Abstract

公开了半导体封装件及其制造方法。制造半导体封装件的方法包括在半导体器件的芯片焊盘上形成覆盖图案。半导体器件包括暴露芯片焊盘的一部分的钝化图案，覆盖图案覆盖芯片焊盘。所述方法还包括在覆盖图案上形成再分布层。形成再分布层的步骤包括：在覆盖图案和钝化图案上形成第一绝缘图案；通过对第一绝缘图案执行曝光工艺和显影工艺来在第一绝缘图案中形成第一开口，其中，所述第一开口暴露覆盖图案的一部分；以及在第一开口中形成再分布图案。

Description

半导体封装件及其制造方法
本申请要求于2017年6月14日提交的第62/519,435号临时申请的优先权和权益以及于2018年5月16日提交的第10-2018-0056054号韩国专利申请的优先权，所述临时申请和所述韩国专利申请的公开内容通过引用全部包含于此。
技术领域
发明构思的示例性实施例涉及半导体封装件及其制造方法，更具体地，涉及包括再分布层的半导体封装件及其制造方法。
背景技术
提供半导体封装件以实现电子产品中的集成电路芯片。典型地，半导体封装件被构造为使得半导体芯片安装在印刷电路板(PCB)上，并且结合布线或凸块用于将半导体芯片电连接到印刷电路板。随着电子工业取得的进展，正在进行各种研究以改善半导体封装件的可靠性和耐久性。
发明内容
发明构思的示例性实施例提供了具有改善的可靠性和耐久性的半导体封装件以及制造所述半导体封装件的方法。
根据发明构思的示例性实施例，制造半导体封装件的方法包括在半导体器件的芯片焊盘上形成覆盖图案。半导体器件包括暴露芯片焊盘的一部分的钝化图案，覆盖图案覆盖芯片焊盘。所述方法还包括在覆盖图案上形成再分布层。形成再分布层的步骤包括：在覆盖图案和钝化图案上形成第一绝缘图案；通过对第一绝缘图案执行曝光工艺和显影工艺来在第一绝缘图案中形成第一开口，其中，第一开口暴露覆盖图案的一部分；以及在第一开口中形成再分布图案。
根据发明构思的示例性实施例，制造半导体封装件的方法包括：准备半导体器件，半导体器件包括芯片焊盘、钝化图案和覆盖图案。钝化图案包括暴露芯片焊盘的一部分的开口，其中，覆盖图案位于开口中并覆盖芯片焊盘。所述方法还包括：将半导体器件设置在再分布层上；以及通过在覆盖图案与再分布层之间形成连接件来将芯片焊盘电连接到再分布层。
根据发明构思的示例性实施例，半导体封装件包括再分布层和设置在再分布层上的半导体器件。半导体器件包括芯片焊盘和钝化图案。钝化图案包括暴露芯片焊盘的一部分的焊盘开口。半导体封装件还包括设置在焊盘开口中并覆盖芯片焊盘的覆盖图案以及设置在再分布层上并覆盖半导体器件的模制图案。再分布层包括与钝化图案直接接触并延伸到模制图案的底表面上的第一绝缘图案以及设置在第一绝缘图案上并电连接到覆盖图案的再分布图案。
根据发明构思的示例性实施例，半导体封装件包括再分布层和设置在再分布层上的半导体器件。半导体器件包括芯片焊盘和钝化图案。钝化图案包括暴露芯片焊盘的一部分的焊盘开口。半导体封装件还包括设置在焊盘开口中并覆盖芯片焊盘的覆盖图案以及设置在再分布层与覆盖图案之间并结合到覆盖图案的连接件。
根据发明构思的示例性实施例，半导体封装件包括再分布层和设置在再分布层上的半导体器件。半导体器件包括芯片焊盘和钝化图案。钝化图案包括暴露芯片焊盘的一部分的焊盘开口。半导体封装件还包括：覆盖图案，设置在焊盘开口中并覆盖芯片焊盘；第一开口，设置在再分布层中，暴露覆盖图案的一部分；以及再分布图案，设置在第一开口中并接触覆盖图案的暴露的部分。
附图说明
通过参照附图对本发明构思的示例性实施例进行详细描述，本发明构思的以上和其它特征将变得更加明显，在附图中：
图1A示出了示出根据发明构思的示例性实施例的半导体器件的剖视图。
图1B示出了示出根据发明构思的示例性实施例的图1A的部分A的放大图。
图1C示出了示出根据发明构思的示例性实施例的图1B的部分B的放大图。
图2A至图2G示出了示出根据发明构思的示例性实施例的制造半导体器件的方法的剖视图。
图3A至图3E示出了示出根据发明构思的示例性实施例的制造半导体封装件的方法的剖视图。
图3F示出了示出根据发明构思的示例性实施例的图3E的部分A'的放大图。
图4A和图4B示出了示出根据发明构思的示例性实施例的制造半导体封装件的方法的剖视图。
图5示出了示出根据发明构思的示例性实施例的半导体封装件的剖视图。
图6A至图6C示出了示出根据发明构思的示例性实施例的制造半导体封装件的方法的剖视图。
图7示出了示出根据发明构思的示例性实施例的半导体封装件的剖视图。
图8示出了示出根据发明构思的示例性实施例的半导体封装件的平面图。
图9A和图9C示出了示出根据发明构思的示例性实施例的制造半导体封装件的方法。
图9B示出了示出根据发明构思的示例性实施例的图9A的部分C的放大图。
图9D示出了示出根据发明构思的示例性实施例的半导体封装件的剖视图。
图9E和图9F示出了示出根据发明构思的示例性实施例的制造半导体封装件的方法的剖视图。
图9G示出了示出根据发明构思的示例性实施例的半导体封装件的剖视图。
图10A和图10B示出了示出根据发明构思的示例性实施例的制造半导体封装件的方法的剖视图。
图10C示出了示出根据发明构思的示例性实施例的半导体封装件的剖视图。
图10D和图10E示出了示出根据发明构思的示例性实施例的制造半导体封装件的方法的剖视图。
图10F示出了示出根据发明构思的示例性实施例的半导体封装件的剖视图。
图11A示出了示出根据发明构思的示例性实施例的半导体模块的剖视图。
图11B示出了示出根据发明构思的示例性实施例的图11A的部分A”的放大图。
具体实施方式
在下文中将参照附图更充分地描述本发明构思的示例性实施例。在整个附图中，同样的附图标记可以表示同样的元件。
将理解的是，在这里使用术语“第一”、“第二”、“第三”等来将一个元件与另一元件区分开，并且元件不受这些术语限制。因此，示例性实施例中的“第一”元件可以描述为另一示例性实施例中的“第二”元件。
为便于描述，可以在这里使用诸如“在……之下”、“在……下方”、“下”、“在……下”、“在……上方”、“上”等的空间相对术语来描述如图中所示的一个元件或特征与另一元件或特征的关系。将理解的是，除了附图中描绘的方位之外，空间相对术语还意图包括装置在使用或操作中的不同方位。例如，如果附图中的装置被翻转，则被描述为“在”其它元件或特征“下方”或“之下”或“下”的元件将随后被定位为“在”其它元件或特征“上方”。因此，示例性术语“在……下方”和“在……下”可以包含上方和下方两种方位。此外，还将理解的是，当层被称为“在”两个层“之间”时，该层可以是所述两个层之间的唯一层，或者也可以存在一个或更多个中间层。
将理解的是，当诸如膜、区域、层或元件的组件被称为“在”另一组件“上”、“连接到”另一组件、“结合到”另一组件或“与”另一组件“相邻”时，该组件可以直接在所述另一组件上、直接连接到或直接结合到所述另一组件或与所述另一组件直接相邻，或者可以存在中间组件(除非上下文另有明确指示)。还将理解的是，当组件被称为“在”两个组件之间时，该组件可以是所述两个组件之间的唯一组件，或者也可以存在一个或更多个中间组件(除非上下文另有明确指示)。还将理解的是，当组件被称为“覆盖”另一组件时，该组件可以是覆盖所述另一组件的唯一组件，或者一个或更多个中间组件也可以覆盖所述另一组件(除非上下文另有明确指示)。
图1A示出了示出根据发明构思的示例性实施例的半导体器件的剖视图。图1B示出了示出根据发明构思的示例性实施例的图1A的部分A的放大图。图1C示出了示出根据发明构思的示例性实施例的图1B的部分B的放大图。
参照图1A、图1B和图1C，在示例性实施例中，半导体器件100包括半导体基底110、电路层120、钝化图案160和芯片焊盘150。半导体器件100可以是例如包括存储芯片、逻辑芯片或它们的任意组合的半导体芯片。半导体基底110可以包括诸如以硅、锗或硅锗为例的半导体材料。电路层120设置在半导体基底110的一个表面上。如图1B所示，电路层120可以包括绝缘层121、集成器件125(也被称为集成电路125)和内部线123。集成器件125设置在半导体基底110的一个表面上。集成器件125可以包括例如晶体管。绝缘层121设置在半导体基底110的一个表面上，并覆盖集成器件125。绝缘层121可以包括多个层。内部线123设置在绝缘层121中。内部线123电连接到集成器件125。这里，当组件被称为电连接/电结合到彼此时，所述组件可以直接连接/直接结合到彼此，或者可以通过另一导电组件间接连接/间接结合到彼此。另外，当组件被描述为电连接到半导体器件100时，该组件可以电连接到半导体器件100的集成器件125。
芯片焊盘150设置在电路层120上。芯片焊盘150可以包括诸如以铝为例的金属。一个或更多个芯片焊盘150可以通过内部线123电连接到集成器件125。
钝化图案160设置在电路层120上。钝化图案160包括暴露芯片焊盘150的表面150b的焊盘开口169。芯片焊盘150的表面150b背对半导体基底110(例如，芯片焊盘150的表面150b不面对半导体基底100)。钝化图案160延伸到芯片焊盘150的边缘上并覆盖芯片焊盘150的边缘。钝化图案160覆盖芯片焊盘150的表面150b的一部分和芯片焊盘150的侧壁150c。芯片焊盘150的表面150b的被钝化图案160覆盖的部分与芯片焊盘150的侧壁150c相邻。钝化图案160可以包括诸如以氧化硅、氮化硅、氮氧化硅和/或原硅酸四乙酯(TEOS)为例的含硅绝缘材料。钝化图案160可以是多层图案。
覆盖图案CP设置在焊盘开口169中，并覆盖芯片焊盘150。在示例性实施例中，覆盖图案CP完全覆盖芯片焊盘150的通过焊盘开口169暴露的部分。在示例性实施例中，覆盖图案CP完全覆盖芯片焊盘150。例如，在示例性实施例中，覆盖图案CP完全覆盖芯片焊盘150的通过焊盘开口169暴露的暴露部分，并且还覆盖芯片焊盘150的未通过焊盘开口169暴露的剩余部分(例如，钝化图案160设置在覆盖图案CP与芯片焊盘150之间)。覆盖图案CP还延伸到焊盘开口169的侧壁上和钝化图案160的表面160b上。在示例性实施例中，覆盖图案CP完全填充焊盘开口169。例如，如图1C所示，在示例性实施例中，形成在焊盘开口169中的覆盖图案CP包括设置在比钝化图案160的表面160b的水平高的水平处的表面CPb。覆盖图案CP的表面CPb和钝化图案160的表面160b背对半导体基底110(例如，覆盖图案CP的表面CPb和钝化图案160的表面160b不面对半导体基底110)。可选择地，在示例性实施例中，覆盖图案CP部分地填充焊盘开口169。覆盖图案CP可以包括诸如以铜为例的金属。覆盖图案CP保护芯片焊盘150免受包括例如氯离子的反应性材料的影响。
参照图1C，在示例性实施例中，在芯片焊盘150的通过焊盘开口169暴露的区域中的表面150b上还设置凹部159。覆盖图案CP设置在芯片焊盘150的表面150b上，并且填充凹部159。可选择地，在示例性实施例中，不包括凹部159。为了示出的方便，仅在图1A和图1B中示出了绝缘层121、集成器件125和内部线123，在其它附图中省略了绝缘层121、集成器件125和内部线123。
图2A至图2G示出了图1A的部分A的放大剖视图，并示出了根据发明构思的示例性实施例的制造半导体器件的方法。为了解释的方便，下面可以省略前面描述的元件和工艺的进一步描述。将参照图1A以及图2A至图2G描述根据示例性实施例的制造半导体器件的方法。
参照图2A，准备包括半导体基底110、电路层120和芯片焊盘150的半导体器件100。半导体基底110可以是例如晶片级基底或芯片级基底。可以通过例如无电解镀工艺形成芯片焊盘150。在电路层120上形成钝化图案160，并且钝化图案160覆盖芯片焊盘150。可以通过诸如以等离子体气相沉积或高密度等离子体化学气相沉积为例的沉积工艺来形成钝化图案160。
在钝化图案160上形成第一抗蚀剂层991。第一抗蚀剂层991部分地暴露钝化图案160。形成第一抗蚀剂层991的步骤可以包括例如形成光致抗蚀剂材料的涂层以及使涂层图案化。可以通过例如曝光工艺和显影工艺来执行涂层的图案化。
参照图2B，在钝化图案160中形成焊盘开口169，并且焊盘开口169暴露芯片焊盘150。可以对钝化图案160执行使用第一抗蚀剂层991作为蚀刻掩模的蚀刻工艺以形成焊盘开口169。蚀刻工艺可以是例如干蚀刻工艺或湿蚀刻工艺。在示例性实施例中，焊盘开口169具有比芯片焊盘150的直径小的直径。在示例性实施例中，焊盘开口169在剖视图中的宽度小于芯片焊盘150在剖视图中的宽度。焊盘开口169部分地暴露芯片焊盘150的表面150b，芯片焊盘150的边缘被钝化图案160覆盖。在这之后，去除第一抗蚀剂层991。
参照图2C，可以检查半导体器件100的电气特性。电气检查可以是例如电芯片分选(electrical die sorting，EDS)测试。例如，芯片焊盘150可以与探针2000接触以检查芯片焊盘150与集成电路125(参见图1B)之间的电气连接和电气特性。在示例性实施例中，在探针2000接触芯片焊盘150之后，由于芯片焊盘150与探针2000接触而在芯片焊盘150的表面150b上形成凹部159。上面参照图1C描述了凹部159。为了示出的方便，图1C和图2C中示出了凹部159，在其它附图中省略了凹部159。
杂质会保留在芯片焊盘150的表面150b上。杂质可以包括例如在工艺中产生的化合物或图2A和图2B中示出的第一抗蚀剂层991的残留物。可以对芯片焊盘150执行清洗工艺和热处理工艺以去除杂质。当在低于大约100℃的温度下执行热处理工艺时，会难以去除杂质或清洗工艺中使用的溶液。因此，在示例性实施例中，可以在范围为大约100℃至大约150℃的温度下执行热处理工艺。在热处理工艺期间还可以去除清洗工艺中使用的溶液。
参照图2D，在钝化图案160上和焊盘开口169中共形地形成种子层180。种子层180覆盖通过焊盘开口169暴露的芯片焊盘150，并且覆盖钝化图案160的通过焊盘开口169暴露的侧壁。种子层180可以包括第一种子层181和堆叠在第一种子层181上的第二种子层182。第一种子层181可以包括例如钛或钛钨(TiW)，第二种子层182可以包括例如铜。可以使用沉积工艺来形成第一种子层181和第二种子层182。
在种子层180上形成第二抗蚀剂层992。第二抗蚀剂层992部分地暴露种子层180。例如，第二抗蚀剂层992可以暴露种子层180设置在芯片焊盘150之上的区域中的种子层180。形成第二抗蚀剂层992的步骤可以包括例如形成光致抗蚀剂材料的涂层以及使涂层图案化。可以例如通过曝光工艺和显影工艺来执行涂层的图案化。当将第二抗蚀剂层992图案化时，第二抗蚀剂层992的不需要的残留物会保留在芯片焊盘150上和/或焊盘开口169中。还可以执行去除工艺以从芯片焊盘150和/或焊盘开口169去除这种不需要的残留物。
参照图2E，通过例如将种子层180用作电极的电镀工艺形成导电图案185。在种子层180的被第二抗蚀剂层992暴露的部分上选择性地形成导电图案185。导电图案185填充焊盘开口169。在示例性实施例中，导电图案185包括与第二种子层182的材料相同的材料。例如，在第二种子层182包括铜的示例性实施例中，导电图案185包括铜。
参照图2F，去除第二抗蚀剂层992以暴露种子层180。
参照图2G，执行蚀刻工艺以去除种子层180的未被导电图案185覆盖的部分，以形成覆盖图案CP。在示例性实施例中，可以执行第一蚀刻工艺以去除第二种子层182，并暴露第一种子层181。第一蚀刻工艺可以是例如湿蚀刻工艺。在第一蚀刻工艺期间，导电图案185可以与第二种子层182一起被部分地去除。导电图案185可以具有比第二种子层182的厚度大的厚度。在第一蚀刻工艺之后，导电图案185可以保留并且第二种子层182也可以保留在导电图案185的底表面上。然后可以执行第二蚀刻工艺以去除第一种子层181的未被导电图案185覆盖的部分，并暴露钝化图案160。当执行第二蚀刻工艺时，第一种子层181相对于导电图案185具有蚀刻选择性。因此，在第二蚀刻工艺之后，导电图案185和位于导电图案185的底表面上的第一种子层181不被去除。覆盖图案CP包括种子层180和堆叠在种子层180上的导电图案185。
在示例性实施例中，如上面参照图2C和图2D描述的，因为杂质和不需要的残留物被去除，所以改善了芯片焊盘150与覆盖图案CP之间的接触电阻。通过上述工艺，制造了图1A至1C所示的半导体器件100。可以以晶片级制造半导体器件100。
为了示出的方便，图2D、图2E、图2F和图2G中示出了种子层180和导电图案185，在其它附图中省略了种子层180和导电图案185。此外，为了示出的方便，在下面描述的图3A至图11B中省略半导体基底110和电路层120。
在下文中将描述根据发明构思的示例性实施例的半导体封装件及其制造方法。
图3A至图3E示出了示出根据发明构思的示例性实施例的制造半导体封装件的方法的剖视图。图3F示出了示出根据发明构思的示例性实施例的图3E的部分A'的放大图。下面可以省略前面描述的元件和工艺的进一步描述。在下面参照图3A至图11B的描述中，图3E用作表示顶表面、底表面、上部和下部时的参考。
参照图3A，在载体基底900上设置半导体器件100和模制图案200。在载体基底900与半导体器件100之间以及载体基底900与模制图案200之间插入载体粘合层910。半导体器件100包括上述的覆盖图案CP。半导体器件100可以与参照图1A至图1C描述的半导体器件100相同，并可以如参照图2A至图2G描述的来制造。在载体基底900上形成模制图案200，并且模制图案200覆盖半导体器件100的至少一部分。例如，在示例性实施例中，模制图案200覆盖半导体器件100的顶表面100a和侧表面。在示例性实施例中，模制图案200覆盖半导体器件100的侧表面，并且暴露半导体器件100的顶表面100a。在示例性实施例中，模制图案200接触并覆盖半导体器件100的除了半导体器件100的接触载体基底900和/或载体粘合层910的部分之外的全部。模制图案200可以包括诸如以环氧树脂模塑料(EMC)为例的绝缘树脂。模制图案200还可以包括分散在绝缘树脂中的填料。填料可以包括例如氧化硅(SiO2)。模制图案200具有设置在与钝化图案160的表面160b的水平基本同一水平处的底表面200b。去除载体粘合层910和载体基底900以暴露半导体器件100的底表面以及模制图案200的底表面200b。半导体器件100的底表面可以与钝化图案160的表面160b和覆盖图案CP的底表面对应。
参照图3B，在半导体器件100的底表面和模制图案200的底表面200b上形成第一绝缘图案310。可以例如通过沉积或涂覆工艺形成第一绝缘图案310。在示例性实施例中，第一绝缘图案310与钝化图案160的表面160b、覆盖图案CP和模制图案200的底表面200b直接接触。在示例性实施例中，芯片焊盘150不与第一绝缘图案310接触，并通过覆盖图案CP与第一绝缘图案310间隔开。第一绝缘图案310可以包括例如光敏聚合物。光敏聚合物可以包括例如光敏聚酰亚胺(PSPI)、聚苯并噁唑(PBO)、酚醛树脂聚合物和苯并环丁烯(BCB)聚合物中的一种或更多种。
使第一绝缘图案310图案化以在第一绝缘图案310中形成第一开口319。第一开口319暴露覆盖图案CP。可以例如通过曝光工艺和显影工艺来执行第一绝缘图案310的图案化。例如，在光刻中，通过将图案成像到位于层上的光致抗蚀剂上来将对掩模执行的图案转印到表面上的层。如这里所指的曝光工艺可以表示这样的工艺。另外，如这里所指的显影工艺可以是例如正性显影(positive-tone development，PDT)工艺或负性显影(negative-tone development，NTD)工艺。
参照图3C，在第一开口319中和第一绝缘图案310上形成第一再分布图案315。第一再分布图案315结合到覆盖图案CP。例如，在示例性实施例中，第一再分布图案315与覆盖图案CP直接接触，并与芯片焊盘150间隔开。第一再分布图案315包括通路部和线部。第一再分布图案315的通路部设置在第一开口319中，第一再分布图案315的线部设置在第一绝缘图案310的底表面上。可以构造第一再分布图案315使得通路部连接到线部。第一再分布图案315可以包括诸如以铜为例的金属。可以通过在第一开口319中和第一绝缘图案310上形成种子图案，然后执行使用种子图案的电镀工艺来形成第一再分布图案315。还可以在种子图案上形成抗蚀剂图案，并且电镀工艺可以包括在被抗蚀剂图案暴露的种子图案上选择性地形成金属图案。可以对种子图案的被金属图案暴露的部分执行去除工艺。种子图案可以包括例如铜和钛中的一种或更多种。金属图案可以包括例如铜。然而，第一再分布图案315的形成不限于此，并且可以根据发明构思的示例性实施例进行改变。
参照图3D，在第一绝缘图案310上形成第二绝缘图案320、第二再分布图案325、第三绝缘图案330和第三再分布图案335。在示例性实施例中，第二绝缘图案320覆盖第一再分布图案315。可以例如通过沉积或涂覆工艺来形成第二绝缘图案320。第二绝缘图案320可以包括例如光敏聚合物。可以执行曝光工艺和显影工艺使得第二绝缘图案320被图案化以在第二绝缘图案320中形成第二开口329。第二开口329暴露第一再分布图案315。
在第二开口329中和第二绝缘图案320的底表面上形成第二再分布图案325，并且第二再分布图案325结合到第一再分布图案315。第二再分布图案325可以包括通路部和线部。例如，可以通过在第二开口329中和第二绝缘图案320的底表面上形成种子图案，然后执行使用种子图案的电镀工艺来形成第二再分布图案325。第二再分布图案325可以包括例如铜。
在第二绝缘图案320的底表面上形成第三绝缘图案330，并且第三绝缘图案330覆盖第二再分布图案325。第三绝缘图案330可以包括例如光敏聚合物。可以执行曝光工艺和显影工艺使得第三绝缘图案330被图案化以在第三绝缘图案330中形成第三开口339。第三开口339暴露第二再分布图案325。在第三开口339中形成第三再分布图案335，并且第三再分布图案335包括诸如以铜为例的导电材料。在示例性实施例中，第三再分布图案335还延伸到第三绝缘图案330上。通过上面描述的工艺，可以形成再分布层300以包括第一绝缘图案310、第二绝缘图案320和第三绝缘图案330以及第一再分布图案315、第二再分布图案325和第三再分布图案335。
可以各种改变绝缘图案310、320和330的数量以及再分布图案315、325和335的数量。例如，在示例性实施例中，再分布层300还可以包括形成在第三绝缘图案330上的第四再分布图案和第四绝缘图案。在其它示例性实施例中，再分布层300可以既不包括第三再分布图案335也不包括第三绝缘图案330。
参照图3E和图3F，在示例性实施例中，在被第三绝缘图案330暴露的第三再分布图案335上形成端子焊盘410和外部端子400。端子焊盘410置于外部端子400与第三再分布图案335之间，并且电连接到外部端子400和第三再分布图案335。外部端子400通过再分布图案315、325和335以及覆盖图案CP电连接到芯片焊盘150。在本说明书中，短语“电连接到再分布层300”指“电连接到再分布层300的再分布图案315、325和335中的至少一个”。在示例性实施例中，当在平面图中观看时，外部端子400不与覆盖图案CP叠置。例如，在示例性实施例中，外部端子400沿着第一方向D1不与覆盖图案CP对准。第一方向D1基本垂直于半导体器件100的顶表面100a。在示例性实施例中，当在平面图中观看时，外部端子400与模制图案200叠置。由于设置了再分布图案315、325和335，因此外部端子400的布置不受覆盖图案CP的布置的限制。外部端子400可以包括例如焊球、凸块和柱中的一个或更多个。外部端子400可以包括诸如以金属为例的导电材料。通过上面描述的工艺，可以制造半导体封装件10。
如图3F所示，在示例性实施例中，覆盖图案CP形成在芯片焊盘150上，钝化图案160暴露芯片焊盘150的一部分，覆盖图案CP覆盖芯片焊盘150的暴露的部分。通过例如在第一绝缘图案310上执行曝光工艺和显影工艺来在第一绝缘图案310中形成第一开口319。第一开口319暴露覆盖图案CP的一部分，第一再分布图案315形成在第一开口319中使得第一再分布图案315接触覆盖图案CP的暴露的部分。
在示例性实施例中，再分布层300具有比印刷电路板(PCB)的厚度小的厚度。因此，可以减小包括再分布层300的半导体封装件10的尺寸，并且可以实现尺寸紧凑的半导体封装件10。
图4A和图4B示出了示出根据发明构思的示例性实施例的制造半导体封装件的方法的剖视图。为了解释的方便，下面可以省略前面描述元件和工艺的进一步描述。
参照图4A，在载体基底900上设置半导体器件100。半导体器件100包括覆盖图案CP。多个半导体器件100设置在载体基底900上。多个半导体器件100通过载体粘合层910粘附到载体基底900。在载体基底900上设置模制图案200，并且模制图案200覆盖半导体器件100。去除载体粘合层910和载体基底900以暴露模制图案200的底表面200b、钝化图案160的表面160b和覆盖图案CP。覆盖图案CP防止芯片焊盘150被暴露于外部。
参照图4B，在暴露的覆盖图案CP、钝化图案160的暴露的表面160b以及模制图案200的暴露的底表面200b上形成再分布层300。再分布层300包括绝缘图案310、320和330以及再分布图案315、325和335。可以通过与上面参照图3B至图3D描述的工艺相同的工艺来形成再分布层300。在示例性实施例中，以面板级或晶片级形成再分布层300。在再分布层300的底表面上形成端子焊盘410和外部端子400。可以沿点划线切割模制图案200和再分布层300，这可以导致制造彼此分离的多个半导体封装件10。可以以芯片级、面板级或晶片级制造半导体封装件10。为了解释的方便，下面的描述指单个半导体封装件10。然而，将理解的是，如下面所描述的制造半导体封装件的方法不限于芯片级制造。
图5示出了示出根据发明构思的示例性实施例的半导体封装件的剖视图。为了解释的方便，下面可以省略前面描述的元件和工艺的进一步描述。
参照图5，在示例性实施例中，半导体封装件11包括再分布层300和半导体器件100。与图3E的半导体封装件10不同，半导体封装件11不包括模制图案200。半导体器件100具有与再分布层300的宽度W2大约相等的宽度W1。
第一绝缘图案310、第一再分布图案315、第二绝缘图案320、第二再分布图案325、第三绝缘图案330和第三再分布图案335可以顺序地形成在半导体器件100的底表面上，从而形成再分布层300。第一绝缘图案310覆盖钝化图案160的表面160b和覆盖图案CP。覆盖图案CP防止第一绝缘图案310接触芯片焊盘150。再分布层300可以通过与上面参照图3B至图3D描述的工艺相同的工艺来形成。
图6A至图6C示出了示出根据发明构思的示例性实施例的制造半导体封装件的方法的剖视图。为了解释的方便，下面可以省略前面描述的元件和工艺的进一步描述。
参照图6A，在载体基底900上形成第一绝缘图案310、第一再分布图案315、第二绝缘图案320、第二再分布图案325、第三绝缘图案330和第三再分布图案335，由此形成再分布层300。在载体基底900上形成第一绝缘图案310。还在第一绝缘图案310与载体基底900之间插入载体粘合层910。第一绝缘图案310可以包括例如光敏聚合物。在示例性实施例中，使第一绝缘图案310图案化以在第一绝缘图案310中形成第一开口319。可以例如通过曝光工艺和显影工艺来执行第一绝缘图案310的图案化。第一开口319暴露载体粘合层910或载体基底900。在第一开口319中和第一绝缘图案310上形成第一再分布图案315。
可以通过上面参照图3C和图3D描述的工艺形成第二绝缘图案320、第二再分布图案325、第三绝缘图案330和第三再分布图案335。第二绝缘图案320可以包括例如光敏聚合物。第二绝缘图案320包括暴露第一再分布图案315的第二开口329。在第二开口329中和第二绝缘图案320上形成第二再分布图案325，并且第二再分布图案325电连接到第一再分布图案315。在第二绝缘图案320上形成第三绝缘图案330，并且第三绝缘图案330覆盖第二再分布图案325。第三绝缘图案330可以包括例如光敏聚合物。第三绝缘图案330包括第三开口339。在第三开口339中设置第三再分布图案335，并且第三再分布图案335电连接到第二再分布图案325。第三绝缘图案330暴露第三再分布图案335的一部分。在第三再分布图案335的暴露部分上形成第一导电焊盘345，并且第一导电焊盘345电连接到第三再分布图案335。
参照图6B，在再分布层300上(例如，在第三绝缘图案330上)设置半导体器件100。半导体器件100包括覆盖图案CP，并且覆盖图案CP面对再分布层300。在示例性实施例中，覆盖图案CP与第一导电焊盘345对准。在覆盖图案CP与第一导电焊盘345之间形成第一连接件351。在示例性实施例中，第一连接件351与芯片焊盘150间隔开且物理分离，并且与覆盖图案CP直接接触且物理接触。半导体器件100通过第一连接件351电连接到再分布图案315、325和335。第一连接件351可以是例如焊球、凸块或柱。在再分布层300上形成模制图案200，并且模制图案200覆盖半导体器件100。在示例性实施例中，模制图案200还延伸到半导体器件100与第三绝缘图案330之间的间隙中，从而封装第一连接件351。可选择地，在示例性实施例中，还可以形成下填充图案以填充半导体器件100与第三绝缘图案330之间的间隙。去除载体粘合层910和载体基底900以暴露第一再分布图案315的一部分和第一绝缘图案310。
参照图6C，在示例性实施例中，在再分布层300的底表面上形成端子焊盘410和外部端子400。端子焊盘410形成在外部端子400与第一再分布图案315的暴露部分之间。外部端子400形成在端子焊盘410上并且电连接到再分布图案315、325和335。通过上述工艺，可以制造半导体封装件12。
可选择地，在示例性实施例中，如图5所示，省略了模制图案200，并且半导体器件100具有与再分布层300的宽度基本相同的宽度。
图7示出了示出根据发明构思的示例性实施例的半导体封装件的剖视图。为了解释的方便，下面可以省略前面描述的元件和工艺的进一步描述。
参照图7，在示例性实施例中，除了再分布层300、半导体器件100和模制图案200之外，半导体封装件13还包括半导体芯片101。半导体器件100可以与上面参照图1A至图2G描述的半导体器件100相同。例如，在图7中示出的半导体器件100中，覆盖图案CP覆盖通过焊盘开口169暴露的芯片焊盘150。
半导体芯片101可以具有与半导体器件100的功能相同或不同的功能。半导体芯片101可以包括例如接触芯片焊盘151和钝化层161。接触芯片焊盘151可以电连接到半导体芯片101的集成电路。半导体芯片101不包括覆盖图案CP。在这样的构造中，接触芯片焊盘151在半导体芯片101的底表面处暴露。
在示例性实施例中，再分布层300、半导体器件100和模制图案200可以通过上面参照图3A至图3D描述的工艺来形成和设置。在示例性实施例中，第一再分布图案315与接触芯片焊盘151直接接触且物理接触。可选择地，在示例性实施例中，再分布层300可以通过上面参照图6A至图6C描述的工艺来形成。在这种情况下，第一连接件351(参见图6C)可以设置为多个，并且多个第一连接件351可以置于再分布层300与接触芯片焊盘151之间以及再分布层300与覆盖图案CP之间。接触芯片焊盘151可以直接结合到第一连接件351中的一个。
图8示出了示出根据发明构思的示例性实施例的半导体封装件的平面图。图9A和图9C示出了沿着图8的线I-II截取的剖视图，所述剖视图示出了根据发明构思的示例性实施例的制造半导体封装件的方法。图9B示出了示出根据发明构思的示例性实施例的图9A的部分C的放大图。为了解释的方便，下面可以省略前面描述的元件和工艺的进一步描述。
参照图8、图9A和图9B，在示例性实施例中，在载体基底900上设置连接基底500。还在连接基底500与载体基底900之间设置载体粘合层910。连接基底500包括穿过其的孔590。例如，在示例性实施例中，孔590形成在印刷电路板(PCB)中并且具有孔590的印刷电路板用作连接基底500。在示例性实施例中，孔590完全穿过连接基底500。当在平面图中观看时，孔590可以形成在连接基底500的中心部分上。孔590暴露载体粘合层910或载体基底900。连接基底500包括基体层510和导电结构520。基体层510包括多个堆叠的基体层510。多个基体层510可以包括绝缘材料。例如，基体层510可以包括碳材料(例如，石墨或石墨烯)、陶瓷或聚合物(例如，尼龙、聚碳酸酯或聚乙烯)。孔590穿过基体层510。导电结构520设置在基体层510中。如图9B所示，在示例性实施例中，导电结构520包括第一焊盘521、导线523、通路524和第二焊盘522。第一焊盘521设置在连接基底500的底表面500b上。导线523置于基体层510之间。通路524穿过基体层510，并且连接到导线523。第二焊盘522设置在连接基底500的顶表面500a上，并且第二焊盘522结合到至少一个通路524。第二焊盘522通过通路524和导线523电连接到第一焊盘521。在示例性实施例中，第二焊盘522与第一焊盘521沿着第一方向D1彼此不对准。第二焊盘522和第一焊盘521可以在数量或布置上彼此不同。导电结构520可以包括金属。例如，导电结构520可以包括铜、铝、金、铅、不锈钢、银、铁及其合金中的一种或更多种。
如图9A所示，在示例性实施例中，在载体基底900上设置半导体器件100。如参照图1A至图1C描述的，半导体器件100包括覆盖图案CP。当在平面图中观看时，半导体器件100可以设置在载体基底900的中心部分上。覆盖图案CP面对载体基底900。半导体器件100设置在连接基底500的孔590中。可以在设置连接基底500之前或之后设置半导体器件100。
在半导体器件100和连接基底500上形成模制图案200。模制图案200可以填充半导体器件100与连接基底500之间的间隙。在这种情况下，模制图案200可以将半导体器件100粘接到连接基底500。模制图案200可以包括诸如以环氧树脂类聚合物为例的绝缘聚合物。例如，模制图案200可以包括诸如以ABF(Ajinomoto Build-up Film)为例的粘合绝缘膜。模制图案200可以通过将粘合绝缘膜附着到连接基底500和半导体器件100上来形成。
去除载体粘合层910和载体基底900以暴露覆盖图案CP、钝化图案160、模制图案200的底表面200b和连接基底500的底表面500b。
参照图8和图9C，在示例性实施例中，在覆盖图案CP、钝化图案160以及模制图案200的底表面200b上顺序地形成第一绝缘图案310、第一再分布图案315、第二绝缘图案320、第二再分布图案325、第三绝缘图案330和第三再分布图案335，从而形成再分布层300。可以通过与上面参照图3B至图3D描述的工艺基本上相同的工艺来形成再分布层300。再分布层300延伸到连接基底500的底表面500b上。第一绝缘图案310覆盖覆盖图案CP、钝化图案160的表面160b、模制图案200的底表面200b以及连接基底500的底表面500b。在示例性实施例中，第一绝缘图案310与覆盖图案CP、钝化图案160、模制图案200和连接基底500直接接触且物理接触。第一再分布图案315可以设置为多个。多个第一再分布图案315中的一个可以电连接到覆盖图案CP，多个第一再分布图案315中的另一个可以电连接到第一焊盘521。覆盖图案CP通过再分布图案315、325和335电连接到外部端子400或第一焊盘521。在示例性实施例中，导电结构520通过再分布图案315、325和335电连接到外部端子400或半导体器件100。
在示例性实施例中，在模制图案200中形成上孔290，并且上孔290暴露导电结构520的第二焊盘522。通过上述工艺，可以制造半导体封装件14。
图9D示出了沿着图8的线I-II截取的剖视图，所述剖视图示出了根据发明构思的示例性实施例的半导体封装件。为了解释的方便，下面可以省略前面描述的元件和工艺的进一步描述。
参照图8和图9D，在示例性实施例中，除了再分布层300、半导体器件100、连接基底500和模制图案200之外，半导体封装件15还包括上再分布层600。连接基底500的布置、半导体器件100的设置、再分布层300的形成以及模制图案200的形成可以与上面参照图9A至图9C描述的基本上相同。在示例性实施例中，导体550形成在上孔290中，并且填充上孔290。导体550可以包括例如金属。
上再分布层600设置在模制图案200的顶表面上。上再分布层600包括第一上绝缘图案610、第二上绝缘图案620、第一上再分布图案615和第二上再分布图案625。第一上绝缘图案610设置在模制图案200上。第一上绝缘图案610可以包括例如光敏聚合物。第一上再分布图案615设置在第一上绝缘图案610上，并且延伸到第一上绝缘图案610中。第一上再分布图案615结合到导体550。第二上绝缘图案620设置在第一上绝缘图案610上，并且覆盖第一上再分布图案615。第二上绝缘图案620可以包括例如光敏聚合物。第二上再分布图案625设置在第二上绝缘图案620中。在示例性实施例中，第二上再分布图案625还可以延伸到第二上绝缘图案620的顶表面上。第一上再分布图案615和第二上再分布图案625可以包括诸如以铜为例的金属。上再分布层600可以通过与上面参照图3B至图3D描述的用于形成再分布层300的工艺基本上相同的工艺来形成。可以各种改变上绝缘图案610和620的数量以及上再分布图案615和625的数量。第二导电焊盘650形成在上再分布层600上，并且结合到第二上再分布图案625。第二导电焊盘650通过上再分布图案615和625以及导电结构520电连接到半导体器件100或外部端子400。第二导电焊盘650可以包括例如金属。在示例性实施例中，第二导电焊盘650沿着第一方向D1不与第二焊盘522对准。例如，在示例性实施例中，当在平面图中观看时，第二导电焊盘650与半导体器件100叠置。第二导电焊盘650的布置不受第二焊盘522的布置限制。
图9E和图9F示出了沿着图8的线I-II截取的剖视图，所述剖视图示出了根据发明构思的示例性实施例的制造半导体封装件的方法。为了解释的方便，下面可以省略前面描述的元件和工艺的进一步描述。
参照图9E，在示例性实施例中，准备载体基底900而包括再分布层300。在载体基底900与再分布层300之间插入载体粘合层910。可以如参照图6A和图6B描述的制造再分布层300。在再分布层300上设置多个第一导电焊盘345。在再分布层300上设置半导体器件100使得覆盖图案CP面对再分布层300。当在平面图中观看时，半导体器件100可以设置在再分布层300的中心部分上。在覆盖图案CP与第一导电焊盘345中的一个之间形成第一连接件351。第一连接件351将半导体器件100电连接到再分布图案315、325和335。在再分布层300和半导体器件100之间的间隙中形成第一下填充图案210，从而封装第一连接件351。
在再分布层300上设置连接基底500。上面参照图8和图9A描述了连接基底500。在第一焊盘521与第一导电焊盘345中的另一个之间形成第二连接件352，并且第二连接件352结合到第一导电焊盘345和第一焊盘521。导电结构520通过第二连接件352电连接到再分布图案315、325和335。第二连接件352可以包括导电材料，并可以包括焊球、凸块和柱中的一个或更多个。在再分布层300与连接基底500之间的间隙中形成第二下填充图案220，从而封装第二连接件352。
在示例性实施例中，在半导体器件100和连接基底500上形成模制图案200，并且模制图案200填充半导体器件100与连接基底500之间的间隙。可选择地，在示例性实施例中，不形成第一下填充图案210，并且模制图案200还延伸到再分布层300与半导体器件100之间的间隙中。在示例性实施例中，不形成第二下填充图案220，并且模制图案200还延伸到再分布层300与连接基底500之间的间隙中。去除载体粘合层910和载体基底900以暴露再分布层300的底表面。参照图9F，在再分布层300的底表面上形成端子焊盘410和外部端子400。在被第一绝缘图案310暴露的第一再分布图案315上形成端子焊盘410。外部端子400通过再分布图案315、325和335电连接到半导体器件100或导电结构520。在模制图案200中形成上孔290，并且上孔290暴露导电结构520的第二焊盘522。通过上述工艺，可以制造半导体封装件16。
在示例性实施例中，还在模制图案200上形成图9D所示的上再分布层600。
图9G示出了沿着图8的线I-II截取的剖视图，所述剖视图示出了根据发明构思的示例性实施例的半导体封装件。为了解释的方便，下面可以省略前面描述的元件和工艺的进一步描述。
参照图9G，在示例性实施例中，半导体封装件17包括第一半导体封装件14'和第二半导体封装件30。第一半导体封装件14'可以如图9A至图9C所示来制造。例如，第一半导体封装件14'可以包括再分布层300、半导体器件100、连接基底500和模制图案200。
第二半导体封装件30设置在第一半导体封装件14'上。第二半导体封装件30包括封装基底710、上半导体芯片720和上模制图案730。封装基底710可以是印刷电路板或可以包括印刷电路板。可选择地，如图3B至图3D或图6A所示制造的再分布层300可以用作封装基底710。金属焊盘705设置在封装基底710的底表面上。上半导体芯片720设置在封装基底710上。上半导体芯片720可以包括例如存储电路、逻辑电路或它们的任意组合。如由图9G中的虚线所示出的，上半导体芯片720可以通过封装基底710电连接到金属焊盘705。例如，在图9G中，虚线示意性地表示封装基底710内的内部导线。上模制图案730设置在封装基底710上，并且覆盖上半导体芯片720。上模制图案730可以包括诸如以环氧树脂类聚合物为例的绝缘聚合物。
第二焊盘522和金属焊盘705通过置于其间的连接端子750彼此电连接。连接端子750可以是例如焊球、凸块或柱。在这样的构造中，第二半导体封装件30通过连接端子750电连接到半导体器件100和外部端子400。在示例性实施例中，由于设置了连接基底500，所以连接端子750可以自由地布置。例如，在示例性实施例中，连接端子750的数量和布置不受第一焊盘521的数量和布置限制。因此，集成电路可以自由地布置在封装基底710中。
在另一示例性实施例中，参照图9D描述的半导体封装件15可以用作第一半导体封装件14'。在这种情况下，连接端子750设置在第二导电焊盘650(参见图9D)与金属焊盘705之间。由于设置了上再分布层600，所以连接端子750可以自由地布置。例如，连接端子750可以设置为多个，并且当在平面图中观看时，多个连接端子750中的至少一个可以与半导体器件100叠置。在另一示例性实施例中，如图9E和图9F所示制造的半导体封装件16可以用作第一半导体封装件14'。
图10A和图10B示出了示出根据发明构思的示例性实施例的制造半导体封装件的方法的剖视图。为了解释的方便，下面可以省略前面描述的元件和工艺的进一步描述。
参照图10A，在示例性实施例中，在载体基底900上设置半导体器件100。覆盖图案CP面对载体基底900。还在载体基底900与半导体器件100之间设置载体粘合层910。在图10A示出的示例性实施例中，不设置图9A的连接基底500，在载体基底900上设置金属柱代替连接基底500，以形成导电结构520'。例如，导电结构520'可以包括金属柱。导电结构520'与半导体器件100间隔开。在载体基底900上形成模制图案200，并且模制图案200覆盖半导体器件100。模制图案200封装导电结构520'的侧壁并且填充导电结构520'与半导体器件100之间的间隙，并暴露导电结构520'的顶表面520a。例如，在示例性实施例中，模制图案200覆盖导电图案520'的全部侧壁，填充导电结构520'与半导体器件100之间的全部间隙，并暴露导电结构520'的顶表面520a。
去除载体粘合层910和载体基底900以暴露覆盖图案CP、钝化图案160、模制图案200的底表面200b和导电结构520'的底表面。
参照图10B，在示例性实施例中，在覆盖图案CP、钝化图案160、模制图案200的底表面200b以及导电结构520'的底表面上形成第一绝缘图案310、第一再分布图案315、第二绝缘图案320、第二再分布图案325、第三绝缘图案330和第三再分布图案335以形成再分布层300。可以通过与上面参照图3B至图3D讨论的工艺基本相同的工艺来形成再分布层300。在示例性实施例中，第一绝缘图案310与覆盖图案CP、钝化图案160、模制图案200的底表面200b以及导电结构520'的底表面直接接触。可以将第一再分布图案315设置为多个。多个第一再分布图案315中的一个结合到覆盖图案CP，多个第一再分布图案315中的另一个结合到导电结构520'。半导体器件100通过再分布图案315、325和335电连接到导电结构520'。
在再分布层300的底表面上设置多个端子焊盘410和多个外部端子400，并且多个端子焊盘410和多个外部端子400电连接到再分布图案315、325和335。例如，多个外部端子400中的一个通过再分布图案315、325和335电连接到半导体器件100，多个外部端子400中的另一个通过再分布图案315、325和335电连接到导电结构520'。通过上述工艺，可以制造半导体封装件18。
图10C示出了示出根据发明构思的示例性实施例的半导体封装件的剖视图。为了解释的方便，下面可以省略前面描述的元件和工艺的进一步描述。
参照图10C，在示例性实施例中，除了再分布层300、半导体器件100、模制图案200和导电结构520'之外，半导体封装件19还包括上再分布层600。再分布层300、半导体器件100、模制图案200和导电结构520'可以通过上面参照图10A和图10B描述的工艺来形成。
第一上绝缘图案610、第二上绝缘图案620、第一上再分布图案615和第二上再分布图案625形成在模制图案200上以形成上再分布层600。第一上绝缘图案610、第二上绝缘图案620、第一上再分布图案615和第二上再分布图案625的形成可以与上面参照图9D描述的基本相同。上再分布图案615和625结合到导电结构520'。第二导电焊盘650设置在上再分布层600上。第二导电焊盘650通过上再分布图案615和625结合到导电结构520'。
图10D和图10E示出了示出根据发明构思的示例性实施例的制造半导体封装件的方法的剖视图。为了解释的方便，下面可以省略前面描述的元件和工艺的进一步描述。
参照图10D，在示例性实施例中，准备载体基底900而包括再分布层300。再分布层300可以如图6A所示形成。还在载体基底900与半导体器件100之间设置载体粘合层910。
在再分布层300上设置半导体器件100使得覆盖图案CP面对再分布层300。在覆盖图案CP与第一导电焊盘345中的一个之间形成第一连接件351。第一连接件351将半导体器件100电连接到再分布图案315、325和335。还可以在再分布层300与半导体器件100之间的间隙中形成第一下填充图案。
在再分布层300上设置金属柱以形成导电结构520'。导电结构520'电连接到再分布图案315、325和335。
在再分布层300上形成模制图案200，并且模制图案200覆盖半导体器件100。模制图案200覆盖导电结构520'的侧壁，并暴露导电结构520'的顶表面520a。去除载体粘合层910和载体基底900以暴露再分布层300的底表面。
参照图10E，在示例性实施例中，在再分布层300的底表面上设置多个端子焊盘410和多个外部端子400，并且多个端子焊盘410和多个外部端子400电连接到再分布图案315、325和335。例如，外部端子400通过再分布图案315、325和335电连接到半导体器件100或导电结构520'。通过上述工艺，可以制造半导体封装件20。
图10F示出了示出根据发明构思的示例性实施例的半导体封装件的剖视图。为了解释的方便，下面可以省略前面描述的元件和工艺的进一步描述。
参照图10F，在示例性实施例中，半导体封装件21包括第一半导体封装件18'和第二半导体封装件30。第一半导体封装件18'可以如图10A和图10B所示制造。例如，第一半导体封装件18'可以包括再分布层300、半导体器件100、模制图案200和导电结构520'。
第二半导体封装件30设置在第一半导体封装件18'上。第二半导体封装件30可以与图9G的第二半导体封装件30基本相同。例如，第二半导体封装件30可以包括封装基底710、上半导体芯片720和上模制图案730。
导电结构520'和金属焊盘705通过置于其间的连接端子750来彼此电连接。导电结构520'与连接端子750之间还设置第三导电焊盘560。上半导体芯片720通过连接端子750电连接到再分布图案315、325和335。
可选择地，在示例性实施例中，参照图10C描述的半导体封装件19可以用作第一半导体封装件18'。连接端子750可以形成在上再分布层600与封装基底710之间，并且可以结合到第二导电焊盘650(参见图10C)和金属焊盘705。由于设置了上再分布层600，所以连接端子750可以自由地布置。可选择地，在示例性实施例中，如图10D和图10E所示制造的半导体封装件20也可以用作第一半导体封装件18'。
图11A示出了示出根据发明构思的示例性实施例的半导体模块的剖视图。图11B示出了示出根据发明构思的示例性实施例的图11A的部分A”的放大图。为了解释的方便，下面可以省略前面描述的元件和工艺的进一步描述。
参照图11A和图11B，在示例性实施例中，半导体模块1包括模块基底1000、下填充层1200和半导体封装件10。模块基底1000可以包括印刷电路板。模块焊盘1004设置在模块基底1000的顶表面上。半导体封装件10可以是如图3A至图3F所示制造的半导体封装件10。可选择地，在示例性实施例中，模块基底1000可以在其上安装有如图5所示制造的半导体封装件11、如图6A至图6C所示制造的半导体封装件12、图7的半导体封装件13、如图9A至图9C所示制造的半导体封装件14、图9D的半导体封装件15、如图9E和图9F所示制造的半导体封装件16、图9G的半导体封装件17、如图10A和图10B所示制造的半导体封装件18、图10C的半导体封装件19、如图10D和图10E所示制造的半导体封装件20或图10F的半导体封装件21。参照图11A，外部端子400结合到模块焊盘1004。半导体封装件10通过外部端子400电连接到模块基底1000。下填充层1200置于模块基底1000与半导体封装件10之间，从而封装外部端子400。在示例性实施例中，下填充层1200与再分布层300物理接触。
参照图11B，在示例性实施例中，下填充层1200包括绝缘聚合物1201和反应性材料1205。绝缘聚合物1201可以包括例如环氧树脂类聚合物。反应性材料1205可以存在于绝缘聚合物1201中。反应性材料1205可以包括例如氯离子。可选择地，反应性材料1205可以包括例如化学材料或空气。
参照向不包括覆盖图案CP的半导体模块供应电压或电流的对比示例，下填充层中的反应性材料会流入再分布层中。当反应性材料接触芯片焊盘时，芯片焊盘会遭受损坏(例如，腐蚀)。相反，再次参照图11B，根据发明构思的示例性实施例，覆盖图案CP覆盖芯片焊盘150的通过焊盘开口169暴露的部分。因此，可以防止反应性材料1205穿过覆盖图案CP，或者可以减少反应性材料1205的能够穿过覆盖图案CP的量。因此，发明构思的示例性实施例防止或减少了芯片焊盘150的损坏。
根据发明构思的示例性实施例，覆盖图案CP不与反应性材料1205反应，或者对反应性材料1205具有极低的反应性。例如，根据示例性实施例，覆盖图案CP与反应性材料1205之间的反应性小于芯片焊盘150与反应性材料1205之间的反应性。因此，在示例性实施例中，覆盖图案CP不被反应性材料1205损坏。因此，改善了根据发明构思的示例性实施例的半导体模块1的可靠性和耐久性。
根据发明构思的示例性实施例，覆盖图案覆盖芯片焊盘的通过焊盘开口暴露的部分。覆盖图案防止芯片焊盘接触再分布层。因此，可以防止芯片焊盘被反应性材料损坏，或者可以减少芯片焊盘的由于反应性材料引起的损坏的量。因此，提供了根据发明构思的示例性实施例的具有改善的可靠性和耐久性的半导体封装件。
此外，根据发明构思的示例性实施例的半导体封装件包括再分布层，使得半导体封装件的尺寸减小(例如，半导体封装件可以变得尺寸紧凑)。
尽管已经参照本发明构思的示例性实施例具体示出并描述了本发明构思，但是本领域普通技术人员将理解的是，在不脱离由权利要求限定的本发明构思的精神和范围的情况下，可以在其中作出形式上和细节上的各种改变。

Claims (25)

1.一种制造半导体封装件的方法，所述方法包括：
在半导体器件的芯片焊盘上形成覆盖图案，其中，半导体器件包括暴露芯片焊盘的一部分的钝化图案，覆盖图案覆盖芯片焊盘；以及
在覆盖图案上形成再分布层，
其中，形成再分布层的步骤包括：在覆盖图案和钝化图案上形成第一绝缘图案；通过对第一绝缘图案执行曝光工艺和显影工艺来在第一绝缘图案中形成第一开口，其中，第一开口暴露覆盖图案的一部分；以及在第一开口中形成再分布图案。
2.如权利要求1所述的方法，所述方法还包括：
将半导体器件设置在载体基底上，其中，覆盖图案面对载体基底；
在载体基底和半导体器件上形成模制图案，其中，模制图案覆盖半导体器件；以及
通过去除载体基底来暴露模制图案的底表面和覆盖图案，
其中，再分布层形成在暴露的覆盖图案和模制图案的暴露的底表面上。
3.如权利要求2所述的方法，其中，第一绝缘图案与模制图案的底表面直接接触。
4.如权利要求2所述的方法，所述方法还包括在载体基底上形成导电结构，
其中，再分布层延伸到导电结构的底表面上，并接触导电结构。
5.如权利要求2所述的方法，所述方法还包括在模制图案的顶表面上形成上再分布图案。
6.如权利要求1所述的方法，所述方法还包括：
将半导体器件设置在连接基底的孔中，
其中，孔穿过连接基底，并且
再分布层延伸到连接基底上。
7.如权利要求1所述的方法，其中，形成覆盖图案的步骤包括：
在钝化图案和芯片焊盘上形成种子层；
在种子层上形成抗蚀剂层；以及
通过对种子层执行电镀工艺来在种子层的被抗蚀剂层暴露的部分上形成导电图案。
8.如权利要求1所述的方法，所述方法还包括：
蚀刻钝化图案以暴露芯片焊盘的所述一部分，其中，在蚀刻钝化图案之前，钝化图案覆盖芯片焊盘的所述一部分；以及
通过对芯片焊盘的暴露的部分执行热处理工艺来从芯片焊盘去除杂质。
9.一种制造半导体封装件的方法，所述方法包括：
准备半导体器件，所述半导体器件包括芯片焊盘、钝化图案和覆盖图案，其中，钝化图案包括暴露芯片焊盘的一部分的开口，其中，覆盖图案位于开口中并覆盖芯片焊盘；
将半导体器件设置在再分布层上；以及
通过在覆盖图案与再分布层之间形成连接件来将芯片焊盘电连接到再分布层。
10.如权利要求9所述的方法，其中，连接件与覆盖图案直接接触，并与芯片焊盘间隔开。
11.如权利要求9所述的方法，所述方法还包括在再分布层上形成模制图案，其中，模制图案覆盖半导体器件。
12.如权利要求9所述的方法，所述方法还包括在再分布层上设置具有孔的连接基底，
其中，半导体器件设置在连接基底的孔中。
13.如权利要求9所述的方法，所述方法还包括通过在再分布层上设置金属柱来形成导电结构，
其中，导电结构电连接到再分布层。
14.如权利要求9所述的方法，所述方法还包括通过在载体基底上形成绝缘图案和再分布图案来形成再分布层，
其中，绝缘图案包括光敏聚合物。
15.如权利要求9所述的方法，所述方法还包括蚀刻钝化图案以形成所述开口。
16.一种半导体封装件，所述半导体封装件包括：
再分布层；
半导体器件，设置在再分布层上，其中，半导体器件包括芯片焊盘和钝化图案，钝化图案包括暴露芯片焊盘的一部分的焊盘开口；
覆盖图案，设置在焊盘开口中，并覆盖芯片焊盘；以及
模制图案，设置在再分布层上，并覆盖半导体器件，
其中，再分布层包括：第一绝缘图案，与钝化图案直接接触，并延伸到模制图案的底表面上；以及再分布图案，设置在第一绝缘图案上，并电连接到覆盖图案。
17.如权利要求16所述的半导体封装件，其中，第一绝缘图案包括光敏聚合物。
18.如权利要求16所述的半导体封装件，其中，芯片焊盘不与第一绝缘图案物理接触。
19.如权利要求16所述的半导体封装件，所述半导体封装件还包括：
连接基底，设置在再分布层上并包括穿过连接基底的孔；
其中，半导体器件设置在连接基底的孔中。
20.如权利要求16所述的半导体封装件，所述半导体封装件还包括：
导电结构，设置在再分布层上，并与半导体器件间隔开，
其中，导电结构电连接到再分布图案。
21.如权利要求16所述的半导体封装件，所述半导体封装件还包括设置在模制图案的顶表面上的上再分布层。
22.如权利要求16所述的半导体封装件，其中，覆盖图案填充焊盘开口，并完全覆盖芯片焊盘的通过焊盘开口暴露的暴露部分。
23.一种半导体封装件，所述半导体封装件包括：
再分布层；
半导体器件，设置在再分布层上，其中，半导体器件包括芯片焊盘和钝化图案，钝化图案包括暴露芯片焊盘的一部分的焊盘开口；
覆盖图案，设置在焊盘开口中，并覆盖芯片焊盘；以及
连接件，设置在再分布层与覆盖图案之间，并结合到覆盖图案。
24.如权利要求23所述的半导体封装件，所述半导体封装件还包括覆盖半导体器件并暴露覆盖图案的模制图案，
其中，再分布层延伸到模制图案上。
25.如权利要求23所述的半导体封装件，其中，所述再分布层包括：
多个堆叠的绝缘图案；以及
再分布图案，电连接到连接件，
其中，绝缘图案包括光敏聚合物。
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