KR20160107731A - 반도체 디바이스 및 그 제조 방법 - Google Patents
반도체 디바이스 및 그 제조 방법 Download PDFInfo
- Publication number
- KR20160107731A KR20160107731A KR1020150030905A KR20150030905A KR20160107731A KR 20160107731 A KR20160107731 A KR 20160107731A KR 1020150030905 A KR1020150030905 A KR 1020150030905A KR 20150030905 A KR20150030905 A KR 20150030905A KR 20160107731 A KR20160107731 A KR 20160107731A
- Authority
- KR
- South Korea
- Prior art keywords
- interposer
- semiconductor die
- layer
- polymer layer
- carrier
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/1815—Shape
- H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
- H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
본 발명의 일 실시예는 반도체 디바이스 및 그 제조 방법에 관한 것으로, 해결하고자 하는 기술적 과제는 제조 공정이 간단하고, 제조 시간이 짧으며, 제조 수율이 높고, 제조 비용이 싼 반도체 디바이스 및 그 제조 방법을 제공하는데 있다.
이를 위해 본 발명은 재배선층을 갖는 인터포저와, 인터포저에 전기적으로 접속된 반도체 다이와, 인터포저에 접속된 도전성 볼로 이루어진 반도체 디바이스및 그 제조 방법을 개시한다.
이를 위해 본 발명은 재배선층을 갖는 인터포저와, 인터포저에 전기적으로 접속된 반도체 다이와, 인터포저에 접속된 도전성 볼로 이루어진 반도체 디바이스및 그 제조 방법을 개시한다.
Description
본 발명의 일 실시예는 반도체 디바이스 및 그 제조 방법에 관한 것이다.
최근들어, 휴대폰, 스마트폰 등의 이동 통신용 단말기나, 태블릿 PC, MP3 플레이어, 디지털 카메라 등과 같은 소형 전자 장치들은 보다 소형화 및 경량화되고 있는 추세이다. 이러한 추세에 따라 소형 전자 장치들을 구성하는 반도체 디바이스 또한 더욱 소형화 및 경량화되어가고 있다.
한편, 이러한 반도체 디바이스, 예를 들면, 다양한 종류의 반도체 다이를 수용하고, 고밀도 재배선층을 확보하기 위해 인터포저를 채택하고 있다.
그러나, 종래의 인터포저는 실리콘 웨이퍼 위에서 형성되므로, 인터포저에 반도체 다이를 전기적으로 접속한 이후, 실리콘 웨이퍼 백그라인딩, 실리콘 웨이퍼 에칭, 포토레지스트 코팅, 포토리소그래피, 현상 및 디스컴(develop and descum), 옥사이드 에칭, 스트립 및 클리닝 등의 복잡한 공정을 통하여, 실리콘 웨이퍼로부터 인터포저가 분리된다.
따라서, 종래의 반도체 디바이스 및 그 제조 방법은 제조 시간이 길고, 제조 수율이 낮으며, 제조 비용이 비싼 문제가 있다.
본 발명의 일 실시예는 제조 공정이 간단하고, 제조 시간이 짧으며, 제조 수율이 높고, 제조 비용이 싼 반도체 디바이스 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법은 캐리어에 폴리머층을 형성하고, 상기 폴리머층에 재배선층을 포함하는 인터포저를 형성하는 단계; 상기 인터포저에 반도체 다이를 전기적으로 접속하는 단계; 상기 인터포저로부터 상기 캐리어를 분리하는 단계; 및 상기 인터포저에 도전성 볼을 전기적으로 접속하는 단계를 포함한다.
상기 캐리어는 글래스, 다공성 세라믹 또는 금속으로 형성될 수 있다.
상기 폴리머층은 폴리이미드(polyimide), 벤조사이클로부틴(Benzo Cyclo Butene) 또는 폴리벤즈옥사졸(Poly Benz Oxazole)로 형성될 수 있다.
상기 반도체 다이 접속 단계 이후, 상기 인터포저와 반도체 다이 사이에 언더필을 충진하는 단계를 더 포함할 수 있다.
상기 반도체 다이 접속 단계 이후, 상기 반도체 다이를 인캡슐란트로 인캡슐레이션하는 단계를 더 포함할 수 있다.
상기 반도체 다이 접속 단계 이후, 상기 반도체 다이를 웨이퍼 서포트 시스템에 고정하는 단계를 더 포함할 수 있다.
상기 캐리어 분리 단계는 상기 캐리어에 레이저 빔, 열, 또는 적외선 빔을 제공하여 상기 폴리머층의 접착력이 제거되도록 할 수 있다.
상기 캐리어 분리 단계 이후, 상기 폴리머층의 외측으로 상기 인터포저의 재배선층을 노출시키는 단계를 더 포함할 수 있다. 상기 인터포저의 재배선층의 노출 단계는 화학적 기계적 폴리싱 평탄화 공정을 이용하여 상기 폴리머층을 제거하거나, 또는 레이저 빔을 이용하여 상기 폴리머층을 제거할 수 있다.
상기 도전성 볼 접속 단계 이전에 상기 인터포저의 재배선층에 언더범프메탈을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 디바이스는 재배선층을 포함하는 인터포저; 상기 인터포저에 전기적으로 접속된 반도체 다이; 상기 인터포저에 접속된 도전성 볼을 포함한다.
상기 재배선층은 폴리머층으로 덮이고, 상기 폴리머층에 오프닝이 형성되며, 상기 오프닝을 통해 상기 도전성 볼이 상기 재배선층에 전기적으로 접속될 수 있다.
상기 폴리머층은 폴리이미드(polyimide), 벤조사이클로부틴(Benzo Cyclo Butene) 또는 폴리벤즈옥사졸(Poly Benz Oxazole)로 형성될 수 있다.
상기 인터포저와 반도체 다이 사이에 언더필이 충진될 수 있다.
상기 반도체 다이가 인캡슐란트로 인캡슐레이션될 수 있다.
상기 도전성 볼과 상기 재배선층 사이에 언더범프메탈이 더 형성될 수 있다.
상기 반도체 다이는 인캡슐란트로 완전히 또는 부분적으로 인캡슐레이션될 수 있다.
본 발명의 일 실시예는 제조 공정이 간단하고, 제조 시간이 짧으며, 제조 수율이 높고, 제조 비용이 싼 반도체 디바이스 및 그 제조 방법을 제공한다. 즉, 본 발명의 일 실시예는 캐리어와 인터포저의 분리 공정이 7단계로부터 2단계로 감소된다. 다르게 설명하면, 종래에는 캐리어와 인터포저의 분리 공정이 (1) 실리콘 웨이퍼 백그라인딩, (2) 실리콘 웨이퍼 에칭, (3) 포토레지스트 코팅, (4) 포토리소그래피, (5) 현상 및 디스컴(develop and descum), (6) 옥사이드 에칭, (7) 스트립 및 클리닝으로 이루어졌으나, 본 발명에서는 캐리어와 인터포저의 분리 공정이 (1) 캐리어 분리, (2) 폴리머층 제거로 이루어진다.
도 1은 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 순서도이다.
도 2a 내지 도 2i는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 순차적으로 도시한 단면도이다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법를 도시한 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 2a 내지 도 2i는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 순차적으로 도시한 단면도이다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법를 도시한 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
또한, 이하의 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다. 또한, 본 명세서에서 "연결된다"라는 의미는 A 부재와 B 부재가 직접 연결되는 경우뿐만 아니라, A 부재와 B 부재의 사이에 C 부재가 개재되어 A 부재와 B 부재가 간접 연결되는 경우도 의미한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및 /또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법에 대한 순서도가 도시되어 있다.
도 1에 도시된 바와 같이, 본 발명에 따른 반도체 디바이스의 제조 방법은 캐리어 준비 단계(S1)와, 제1재배선층 형성 단계(S2)와, 제2재배선층 형성 단계(S3)와, 도전성 범프 형성 단계(S4)와, 반도체 다이 어태치 단계(S5)와, 웨이퍼 서프트 시스템 부착 단계(S6)와, 캐리어 분리 단계(S7)와, 도전성 볼 어태치 단계(S8)와, 웨이퍼 서포트 시스템 분리 단계(S9)를 포함한다.
도 2a 내지 도 2i를 참조하면, 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 제조 방법에 대한 단면도가 도시되어 있다.
도 2a에 도시된 바와 같이, 캐리어 준비 단계(S1)에서는, 대략 평판 형태를 하는 캐리어(10)가 준비된다. 이러한 캐리어(10)는 글래스, 다공성 세라믹, 금속 및 그 등가물 중에서 선택된 어느 하나로 형성될 수 있으나, 여기서 그 재질이 한정되지 않는다. 또한, 캐리어(10)의 표면에는 일정 두께의 폴리머층(11)이 형성될 수 있다. 이러한 폴리머층(11)은 폴리이미드(polyimide), 벤조사이클로부틴(Benzo Cyclo Butene), 폴리벤즈옥사졸(Poly Benz Oxazole) 및 그 등가물 중에서 선택된 어느 하나로 형성될 수 있으나, 여기서 그 재질이 한정되지 않는다. 더불어, 이러한 폴리머층(11)은 스핀 코팅(spin coating), 스프레이 코팅(spray coating), 딥 코팅(dip coating), 로드 코팅(rod coating) 및 그 등가 방법 중에서 선택된 어느 하나로 형성될 수 있으나, 여기서 그 종류가 한정되지 않는다.
도 2b에 도시된 바와 같이, 제1재배선층 형성 단계(S2)에서는, 폴리머층(11) 위에 제1재배선층(111)이 형성된다. 일례로, 폴리머층(11) 위에 무전해 도금 및/또는 전해 도금 공정에 의해 시드층(예를 들면, 티타늄, 티타늄텅스텐)이 형성되고, 시드층 위에 포토레지스트가 코팅되며, 포토리소그래피 공정에 의해 포토레지스트 패턴이 형성되고, 무전해 도금 및/또는 전해 도금 공정에 의해 제1재배선층(111)(예를 들면, 구리)이 형성되며, 제1재배선층(111) 외측의 포토레지스트 및 시드층이 제거되며, 또한 제1재배선층(111)에 제1유전층(112)(예를 들면, 폴리이미드)이 형성된다. 더불어, 이러한 제1유전층(112)에는 도전성 비아가 형성될 수 있도록 제1오프닝(113)이 형성된다. 실질적으로, 캐리어(10) 및 폴리머층(11)을 제외한 이러한 제1재배선층(111)의 형성 공정은 종래 기술과 유사하다.
도 2c에 도시된 바와 같이, 제2재배선층 형성 단계(S3)에서는, 제1재배선층(111) 위에 제2재배선층(114) 및 제2유전층(115)이 더 형성된다. 이러한 제2재배선층(114) 및 제2유전층(115)은 상술한 제1재배선층(111)의 제조 방법과 동일하며, 필요한 층수만큼 더 형성될 수 있다. 여기서, 제1재배선층(111)과 제2재배선층(114)은 도전성 비아(116)에 의해 상호간 연결된다. 더불어, 제2유전층(115) 역시 하기할 도전성 범프(118)가 형성될 수 있도록 제2재배선층(114)과 대응되는 영역에 제2오프닝(117)을 가질 수 있다.
여기서, 상술한 제1재배선층(111), 제2재배선층(114) 및 도전성 비아(116)는 구리, 구리 합금, 알루미늄, 알루미늄 합금, 니켈, 니켈 합금, 팔라듐, 팔라듐 합금, 골드, 골드 합금, 은, 은 합금 및 그 등가물 중에서 선택된 어느 하나로 형성될 수 있으나, 본 발명에서 이러한 재질이 한정되지 않는다.
더불어, 상술한 제1재배선층(111) 및 제2재배선층(114)의 라인/스페이스/두께(Line/Space/Thickness)는 대략 1 ㎛ 내지 10 ㎛ 일 수 있다. 실질적으로, 인쇄회로기판에 형성되는 배선층의 라인/스페이스/두께는 대략 10 ㎛ 내지 1000 ㎛이므로, 본 발명에서 인터포저(110)에 형성되는 제1재배선층(111) 및 제2재배선층(114)은 인쇄회로기판의 배선층에 비해 매우 파인(fine)하다고 할 수 있다.
도 2d에 도시된 바와 같이, 범프 형성 단계(S4)에서는, 제2유전층(115)의 제2오프닝(117)을 통해 노출된 제2재배선층(114) 위에 일정 두께의 도전성 범프(118)가 형성된다. 이러한 도전성 범프(118)는, 예를 들면, 구리일 수 있으나 이로서 본 발명이 한정되지 않는다. 실질적으로, 이러한 도전성 범프(118)의 라인/스페이스/두께 역시 대략 1 ㎛ 내지 10 ㎛ 이기 때문에, 도전성 범프(118)는 마이크로 범프로 지칭되기도 한다.
한편, 이러한 제1재배선층(111), 제2재배선층(114) 및 도전성 범프(118) 등의 형성 공정에 의해 캐리어(10) 위에 하나의 인터포저(110)가 완성된다.
더불어, 도면에서는 비록 한 유니트의 인터포저(110)가 도시되어 있으나, 일례로, 이러한 인터포저(110)는 캐리어(10) 위에서 스트립 형태 및/또는 매트릭스 형태로 다수가 형성될 수 있으며, 추후 소잉 공정에 의해 하나의 인터포저(110)로 독립될 수 있다. 물론, 하나의 인터포저(110)는 하나의 반도체 디바이스(100)의 구성 요소가 된다.
도 2e에 도시된 바와 같이, 반도체 다이 어태치 단계(S5)에서는, 인터포저(110)에 반도체 다이(120)가 전기적으로 접속된다. 즉, 반도체 다이(120)는 또다른 도전성 범프(121)를 포함하며, 이러한 반도체 다이(120)의 도전성 범프(121)는, 예를 들면, 솔더(122)를 통하여 인터포저(110)의 도전성 범프(118)에 전기적으로 상호 접속됨으로써, 반도체 다이(120)와 인터포저(110) 사이에 조인트 구조가 형성된다. 이러한 조인트 구조의 형성은 통상의 매스 리플로우(mass reflow) 공정, 레이저 어시스트 본딩 공정 및 그 등가 방법 중 어느 하나에 의해 이루어질 수 있으나, 본 발명에서 이러한 방법이 한정되지 않는다.
또한, 반도체 다이(120)의 도전성 범프(121)는 솔더 범프, 솔더캡을 갖는 카파 필러, 솔더캡을 갖는 카파 포스트 및 그 등가물 중에서 선택된 어느 하나일 수 있으나, 본 발명에서 반도체 다이(120)의 도전성 범프(121)가 한정되지 않는다.
여기서, 반도체 다이(120)는, 예를 들면, 디지털 시그널 프로세서(DSP), 마이크로프로세서, 네트워크 프로세서, 파워 매니지먼트 프로세서, 오디오 프로세서, RF 회로, 와이어리스 베이스 밴드 시스템(20)-온-칩(SoC) 프로세서, 센서, 및 주문형 집적회로와 같은 전기적 회로를 포함할 수 있다.
한편, 인터포저(110)와 반도체 다이(120) 사이의 틈 또는 갭에는 언더필(130)이 충진될 수 있다. 이러한 언더필(130)은 인터포저(110)와 반도체 다이(120) 사이의 조인트 구조를 감쌈으로써, 인터포저(110)와 반도체 다이(120) 사이의 열팽창 계수차에 의한 조인트 구조의 크랙 현상을 방지하게 된다.
더불어, 인터포저(110) 위의 반도체 다이(120)는 인캡슐란트(140)로 인캡슐레이션될 수 있다. 물론, 언더필(130)이 있다면, 인캡슐란트(140)는 언더필(130)도 감싸게 된다. 더욱이, 인캡슐란트(140)는 반도체 다이(120)의 측면 및 상면을 감싸거나, 측면만을 감쌈으로서, 반도체 다이(120)의 측면 및 상면이 인캡슐란트(140)의 내측에 있거나, 또는 반도체 다이(120)의 측면이 인캡슐란트(140)의 내측에 있고, 반도체 다이(120)의 상면이 인캡슐란트(140)를 통해 외측으로 노출될 수 있다.
이러한 인캡슐란트(140)는 통상의 트랜스퍼 몰딩을 위한 열경화형 에폭시 몰딩 컴파운드, 또는 디스펜싱을 위한 상온 경화형 글럽 탑(glop op)일 수 있으나, 이로서 본 발명이 한정되지 않는다.
더욱이, 인캡슐란트(140)의 구성 요소중 하나인 무기 필러의 사이즈가 인터포저(110)와 반도체 다이(120) 사이의 틈 또는 갭의 사이즈보다 작을 경우, 상술한 언더필(130)은 필요없으며, 이러한 인터포저(110)와 반도체 다이(120) 사이의 틈 또는 갭으로 인캡슐란트(140)가 직접 충진될수도 있다. 이러한 인캡슐란트(140)로서 몰디드 언더필이 있으며, 이러한 몰디드 언더필을 이용할 경우 2단계의 공정(언더필+몰드)을 1단계의 공정(몰드 언더필)으로 단축할 수 있다.
도 2f에 도시된 바와 같이, 웨이퍼 서프트 시스템 부착 단계(S6)에서는, 반도체 다이(120) 및 인캡슐란트(140)의 상면에 웨이퍼 서포트 시스템(20)이 부착된다. 경우에 따라 웨이퍼 서포트 시스템(20)과, 반도체 다이(120) 및 인캡슐란트(140) 사이에 임시 접착제가 개재될 수 있다. 이러한 임시 접착제는 열, 자외선 및/또는 식각 용액에 의해 접착력이 제거된다.
도 2g에 도시된 바와 같이, 캐리어 분리 단계(S7)에서는, 인터포저(110)로부터 캐리어(10)가 분리되어 제거된다.
일례로, 캐리어(10)가 글래스일 경우 레이저 빔 또는 적외선 빔이 글래스를 관통하여 폴리머층(11)에 조사됨으로써, 폴리머층(11)의 접착력이 제거되도록 한다. 즉, 레이저 빔 또는 적외선 빔이 글래스와 접착된 폴리머층(11)의 표면을 태우도록 한다.
다른 예로, 캐리어(10)가 다공성 세라믹일 경우 에칭 용액이 다공성 세라믹을 관통하여 폴리머층(11)에 전달됨으로써, 폴리머층(11)의 접착력이 제거되도록 한다. 즉, 에칭 용액이 다공성 세라믹과 접착된 폴리머층(11)의 표면을 에칭하도록 한다.
다른 예로, 캐리어(10)가 금속일 경우 열이 폴리머층(11)에 전달되도록 함으로써, 폴리머층(11)의 접착력이 약화되도록 한다. 이때, 폴리머층(11)은 열가소성 재료로 형성됨이 바람직하다.
이러한 캐리어(10)의 분리에 의해 인터포저(110)의 하면, 즉, 폴리머층(11)이 외부로 직접 노출되며, 이러한 폴리머층(11)은 이후 공정에서 완전히 또는 부분적으로 제거된다. 즉, 폴리머층(11) 위의 제1재배선층(111)에 도전성 볼(150)이 어태치되어야 하기 때문에, 특히 제1재배선층(111)과 대응되는 폴리머층(11)이 제거된다. 이는 아래에서 다시 설명한다.
도 2h에 도시된 바와 같이, 도전성 볼 어태치 단계(S8)에서는, 폴리머층(11)을 통해 노출된 제1재배선층(111)에 도전성 볼(150)이 전기적으로 접속된다. 이러한 도전성 볼(150)은 공융점 솔더(eutectic solder: Sn37Pb), 고융점 솔더(High lead solder: Sn95Pb), 납이 없는 솔더(lead-free solder: SnAg, SnAu, SnCu, SnZn, SnZnBi, SnAgCu, SnAgBi 등) 및 그 등가물 중에서 선택된 어느 하나로 형성될 수 있으며, 여기서 그 재질을 한정하는 것은 아니다.
이러한 도전성 볼(150)은, 예를 들면, 제1재배선층(111)에 휘발성 플럭스가 돗팅되고, 플럭스 위에 도전성 볼(150)이 드롭되며, 이후 대략 150 ℃ 내지 250 ℃의 리플로우 온도가 제공됨으로써, 도전성 볼(150)이 제1재배선층(111)에 리플로우되어 부착된다. 물론, 이때 플럭스는 휘발되어 모두 제거된다.
이러한 도전성 볼(150)은 도전성 범프로 불리기도 하며, 이는 경성 인쇄회로기판, 연성 인쇄회로기판 및/또는 리드프레임 등에 실장됨으로써, 결국 인터포저(110)를 포함하는 반도체 다이(120)가 플립칩 형태로 기판이나 리드프레임에 전기적으로 접속된다.
더불어, 제1재배선층(111)과 도전성 볼(150) 사이에 층간 금속 화합물이 형성되지 않도록 제1재배선층(111)과 도전성 볼(150) 사이에 언더범프메탈(119)이 더 형성될 수 있다. 이러한 언더범프메탈(119)은 니켈, 팔라듐, 금, 은, 이들의 합금 및 그 등가물 중에서 선택된 어느 하나로 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
이러한 언더범프메탈(119)은 통상의 도금 공정, 증착 공정, 스퍼터링 공정 또는 그 등가 공정 중에서 선택된 어느 하나로 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
도 2i에 도시된 바와 같이, 웨이퍼 서포트 시스템 분리 단계(S9)에서는, 반도체 다이(120) 및 인캡슐란트(140)로부터 웨이퍼 서포트 시스템(20)이 분리된다. 상술한 바와 같이, 웨이퍼 서포트 시스템(20)과, 반도체 다이(120) 및 인캡슐란트(140)의 사이에 임시 접착제가 접착되어 있으므로, 이러한 임시 접착제의 접착력을 약화시키거나 또는 임시 접착제를 제거하여, 반도체 다이(120) 및 인캡슐란트(140)로부터 웨이퍼 서포트 시스템(20)이 분리되도록 한다.
여기서, 인캡슐란트(140)는 반도체 다이(120)의 측면만을 감싸고 있으므로, 웨이퍼 서포트 시스템(20)의 분리에 의해 반도체 다이(120)의 상면이 인캡슐란트(140)를 통해 외측으로 노출된다. 더욱이, 반도체 다이(120)의 상면과 인캡슐란트(140)의 상면은 동일 평면을 이룬다.
한편, 이러한 웨이퍼 서포트 시스템(20)의 분리이후, 스트립 또는 매트릭스 형태의 인터포저(110)는 다이아몬드 블레이드 또는 레이저 빔에 의해 소잉됨으로써, 낱개의 반도체 디바이스(100)가 구비된다. 이러한 소잉 공정에 의해 인터포저(110)와 인캡슐란트(140)의 측면이 동일한 평면을 이룬다.
이와 같이 하여, 본 발명에 따른 반도체 디바이스(100)의 제조 방법, 특히 캐리어(10)와 인터포저(110) 사이의 분리 공정은 2개의 공정으로 완료된다. 즉, 종래에는 인터포저(110)와 캐리어(10) 사이의 분리 공정이 (1) 실리콘 웨이퍼 백그라인딩, (2) 실리콘 웨이퍼 에칭, (3) 포토레지스트 코팅, (4) 포토리소그래피, (5) 현상 및 디스컴(develop and descum), (6) 옥사이드 에칭, (7) 스트립 및 클리닝의 7개의 공정으로 이루어졌으나, 본 발명에서는 (1) 캐리어 분리 및 (2) 폴리머층 제거의 2개의 공정으로 이루어진다.
따라서, 본 발명의 일 실시예는 제조 공정이 간단하고, 제조 시간이 짧으며, 제조 수율이 높고, 제조 비용이 싼 반도체 디바이스 및 그 제조 방법을 제공한다.
도 3a 내지 도 3c를 참조하면, 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법이 도시되어 있다.
도 3a에 도시된 바와 같이, 일례로, 인터포저(110)는 제1재배선층(111), 제2재배선층(114), 제1재배선층(111) 및 제2재배선층(114)을 전기적으로 연결하는 도전성 비아(116), 제1재배선층(111), 제2재배선층(114) 및 도전성 비아(116)를 감싸는 유전층(112), 제2재배선층(114) 및 유전층(112) 위에 형성된 폴리머층(11)을 포함한다. 즉, 캐리어(10)를 분리한 이후, 인터포저(110)중 폴리머층(11)이 외부로 노출된다.
일례로, 도 3b에 도시된 바와 같이, 화학적 기계적 폴리싱 평탄화 공정에 의해 제2재배선층(114) 및 유전층(112) 위의 폴리머층(11)이 모두 또는 완전히 제거될 수 있다. 즉, 제2재배선층(114) 및 유전층(112)의 상면이 직접 외부로 노출될 수 있다.
이러한 화학적 기계적 폴리싱 평탄화 공정은 평탄도가 높은 연마 패드 위에 인터포저(110)의 폴리머층(11)이 연마 패드를 바라보도록 위치시키고, 연질의 연마제를 부은 후, 인터포저(110)에 일정한 하중을 가하면서 폴리머층(11)을 연마하여 이루어진다.
다른예로, 도 3c에 도시된 바와 같이, 레이저 빔 조사 공정에 의해 제2재배선층(114)과 대응되는 영역의 폴리머층(11)만이 제거될 수 있다. 즉, 유전층(112) 위의 폴리머층(11)은 잔존할 수 있다.
이러한 레이저 빔 조사 공정은 제2재배선층(114)과 대응되는 영역의 폴리머층(11)에만 레이저 빔이 조사되도록 함으로써, 제2재배선층(114)과 대응되는 영역의 폴리머층(11)만 제거되도록 하여 이루어진다.
한편, 이러한 폴리머층(11)의 완전 제거 또는 부분 제거 공정 이후, 인터포저(110)를 외부 환경으로부터 보호하기 위해 추가적인 폴리머층이 더 형성될 수도 있다.
도 4를 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)의 단면도가 도시되어 있다.
도 4에 도시된 바와 같이, 본 발명에 따른 반도체 디바이스(200)는 인캡슐란트(140)가 반도체 다이(120)의 측면뿐만 아니라 상면도 덮을 수 있다. 따라서, 반도체 다이(120)의 상면이 외부 충격으로부터 안전하게 보호될 수 있다.
도 5를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 디바이스(300)의 단면도가 도시되어 있다.
도 5에 도시된 바와 같이, 본 발명에 따른 반도체 디바이스(300)는 인터포저(110) 위에 다수의 반도체 다이(120)가 위치되고, 인터포저(110)에 전기적으로 접속될 수 있다. 따라서, 반도체 디바이스(300)는 다양한 종류 및 기능을 갖는 반도체 다이(120)를 수용할 수 있다.
이상에서 설명한 것은 본 발명에 따른 반도체 디바이스 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
100,200,300; 본 발명에 따른 반도체 디바이스
10; 캐리어 11; 폴리머층
20; 웨이퍼 서포트 시스템 110; 인터포저
111; 제1재배선층 112; 제1유전층
113; 제1오프닝 114; 제2재배선층
115; 제2유전층 116; 도전성 비아
117; 제2오프닝 118; 도전성 범프
119; 언더범프메탈 120; 반도체 다이
121; 도전성 범프 122; 솔더
130; 언더필 140; 인캡슐란트
150; 도전성 볼
10; 캐리어 11; 폴리머층
20; 웨이퍼 서포트 시스템 110; 인터포저
111; 제1재배선층 112; 제1유전층
113; 제1오프닝 114; 제2재배선층
115; 제2유전층 116; 도전성 비아
117; 제2오프닝 118; 도전성 범프
119; 언더범프메탈 120; 반도체 다이
121; 도전성 범프 122; 솔더
130; 언더필 140; 인캡슐란트
150; 도전성 볼
Claims (17)
- 캐리어에 폴리머층을 형성하고, 상기 폴리머층에 재배선층을 포함하는 인터포저를 형성하는 단계;
상기 인터포저에 반도체 다이를 전기적으로 접속하는 단계;
상기 인터포저로부터 상기 캐리어를 분리하는 단계; 및
상기 인터포저에 도전성 볼을 전기적으로 접속하는 단계를 포함함을 특징으로 하는 반도체 디바이스의 제조 방법. - 제 1 항에 있어서,
상기 캐리어는 글래스, 다공성 세라믹 또는 금속으로 형성된 것을 특징으로 하는 반도체 디바이스의 제조 방법. - 제 1 항에 있어서,
상기 폴리머층은 폴리이미드(polyimide), 벤조사이클로부틴(Benzo Cyclo Butene) 또는 폴리벤즈옥사졸(Poly Benz Oxazole)로 형성된 것을 특징으로 하는 반도체 디바이스의 제조 방법. - 제 1 항에 있어서,
상기 반도체 다이 접속 단계 이후, 상기 인터포저와 반도체 다이 사이에 언더필을 충진하는 단계를 더 포함함을 특징으로 하는 반도체 디바이스의 제조 방법. - 제 1 항에 있어서,
상기 반도체 다이 접속 단계 이후, 상기 반도체 다이를 인캡슐란트로 인캡슐레이션하는 단계를 더 포함함을 특징으로 하는 반도체 디바이스의 제조 방법. - 제 1 항에 있어서,
상기 반도체 다이 접속 단계 이후, 상기 반도체 다이를 웨이퍼 서포트 시스템에 고정하는 단계를 더 포함함을 특징으로 하는 반도체 디바이스의 제조방법. - 제 1 항에 있어서,
상기 캐리어 분리 단계는 상기 캐리어에 레이저 빔, 열, 또는 적외선 빔을 제공하여 상기 폴리머층의 접착력이 제거되도록 함을 특징으로 하는 반도체 디바이스의 제조 방법. - 제 1 항에 있어서,
상기 캐리어 분리 단계 이후, 상기 폴리머층의 외측으로 상기 인터포저의 재배선층을 노출시키는 단계를 더 포함함을 특징으로 하는 반도체 디바이스의 제조 방법. - 제 9 항에 있어서,
상기 인터포저의 재배선층의 노출 단계는 화학적 기계적 폴리싱 평탄화 공정을 이용하여 상기 폴리머층을 제거하거나, 또는 레이저 빔을 이용하여 상기 폴리머층을 제거함을 특징으로 하는 반도체 디바이스의 제조 방법. - 제 1 항에 있어서,
상기 도전성 볼 접속 단계 이전에 상기 인터포저의 재배선층에 언더범프메탈을 형성하는 단계를 더 포함함을 특징으로 하는 반도체 디바이스의 제조 방법. - 재배선층을 포함하는 인터포저;
상기 인터포저에 전기적으로 접속된 반도체 다이;
상기 인터포저에 접속된 도전성 볼을 포함함을 특징으로 하는 반도체 디바이스. - 제 11 항에 있어서,
상기 재배선층은 폴리머층으로 덮이고, 상기 폴리머층에 오프닝이 형성되며, 상기 오프닝을 통해 상기 도전성 볼이 상기 재배선층에 전기적으로 접속됨을 특징으로 하는 반도체 디바이스. - 제 11 항에 있어서,
상기 폴리머층은 폴리이미드(polyimide), 벤조사이클로부틴(Benzo Cyclo Butene) 또는 폴리벤즈옥사졸(Poly Benz Oxazole)로 형성된 것을 특징으로 하는 반도체 디바이스. - 제 11 항에 있어서,
상기 인터포저와 반도체 다이 사이에 언더필이 충진된 것을 특징으로 하는 반도체 디바이스. - 제 11 항에 있어서,
상기 반도체 다이가 인캡슐란트로 인캡슐레이션된 것을 특징으로 하는 반도체 디바이스. - 제 11 항에 있어서,
상기 도전성 볼과 상기 재배선층 사이에 언더범프메탈이 더 형성된 것을 특징으로 하는 반도체 디바이스. - 제 11 항에 있어서,
상기 반도체 다이는 인캡슐란트로 완전히 또는 부분적으로 인캡슐레이션된 것을 특징으로 하는 반도체 디바이스.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150030905A KR101684071B1 (ko) | 2015-03-05 | 2015-03-05 | 반도체 디바이스 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150030905A KR101684071B1 (ko) | 2015-03-05 | 2015-03-05 | 반도체 디바이스 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20160107731A true KR20160107731A (ko) | 2016-09-19 |
| KR101684071B1 KR101684071B1 (ko) | 2016-12-07 |
Family
ID=57103253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020150030905A KR101684071B1 (ko) | 2015-03-05 | 2015-03-05 | 반도체 디바이스 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101684071B1 (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180136371A (ko) * | 2017-06-14 | 2018-12-24 | 삼성전자주식회사 | 반도체 패키지 및 그 제조방법 |
| CN109087867A (zh) * | 2017-06-14 | 2018-12-25 | 三星电子株式会社 | 半导体封装件及其制造方法 |
| US11410968B2 (en) | 2019-10-18 | 2022-08-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and method of forming the same |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20070045929A (ko) * | 2005-10-27 | 2007-05-02 | 신꼬오덴기 고교 가부시키가이샤 | 전자 부품 내장 기판 및 그 제조 방법 |
| US20140070422A1 (en) * | 2012-09-10 | 2014-03-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor Device with Discrete Blocks |
| KR20140060435A (ko) * | 2012-11-09 | 2014-05-20 | 앰코 테크놀로지 코리아 주식회사 | 반도체 디바이스 및 그 제조 방법 |
| KR20140147588A (ko) * | 2013-06-20 | 2014-12-30 | 앰코 테크놀로지 코리아 주식회사 | 반도체 디바이스 및 그 제조 방법 |
-
2015
- 2015-03-05 KR KR1020150030905A patent/KR101684071B1/ko active IP Right Grant
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20070045929A (ko) * | 2005-10-27 | 2007-05-02 | 신꼬오덴기 고교 가부시키가이샤 | 전자 부품 내장 기판 및 그 제조 방법 |
| US20140070422A1 (en) * | 2012-09-10 | 2014-03-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor Device with Discrete Blocks |
| KR20140060435A (ko) * | 2012-11-09 | 2014-05-20 | 앰코 테크놀로지 코리아 주식회사 | 반도체 디바이스 및 그 제조 방법 |
| KR20140147588A (ko) * | 2013-06-20 | 2014-12-30 | 앰코 테크놀로지 코리아 주식회사 | 반도체 디바이스 및 그 제조 방법 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180136371A (ko) * | 2017-06-14 | 2018-12-24 | 삼성전자주식회사 | 반도체 패키지 및 그 제조방법 |
| CN109087867A (zh) * | 2017-06-14 | 2018-12-25 | 三星电子株式会社 | 半导体封装件及其制造方法 |
| US11410968B2 (en) | 2019-10-18 | 2022-08-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and method of forming the same |
| US11848304B2 (en) | 2019-10-18 | 2023-12-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and method of forming the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR101684071B1 (ko) | 2016-12-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN108346646B (zh) | 半导体装置及其制造方法 | |
| KR101731700B1 (ko) | 반도체 디바이스 및 그 제조 방법 | |
| US10217702B2 (en) | Semiconductor device and method of forming an embedded SoP fan-out package | |
| TWI581391B (zh) | 半導體封裝以及製造其之方法 | |
| US10090185B2 (en) | Semiconductor device and manufacturing method thereof | |
| TWI622105B (zh) | 封裝結構及其形成方法 | |
| US20240072021A1 (en) | Package structure and manufacturing method thereof | |
| US8604568B2 (en) | Multi-chip package | |
| TWI581345B (zh) | 半導體裝置以及形成引線上接合互連用於鑲嵌半導體晶粒在扇出晶圓級晶片規模封裝中之方法 | |
| US20180102311A1 (en) | Semiconductor package utilizing embedded bridge through-silicon-via interconnect component | |
| CN109786350B (zh) | 半导体封装件和方法 | |
| CN110957281A (zh) | 集成电路封装件和方法 | |
| WO2010058646A1 (ja) | 半導体パッケージおよびその製造方法 | |
| TW201608652A (zh) | 半導體裝置及製造其之方法 | |
| TW201838131A (zh) | 半導體裝置和在埋藏晶圓級晶片尺寸封裝中沿半導體晶粒之側邊和表面邊緣沉積囊封劑的方法 | |
| TW201327744A (zh) | 半導體裝置和形成具有扇出互連結構以減少基板複雜性之擴大的半導體裝置之方法 | |
| TW201717296A (zh) | 形成支撐層於薄扇出晶圓級晶片尺寸封裝中之半導體晶粒之上的半導體裝置和方法 | |
| US10276403B2 (en) | High density redistribution layer (RDL) interconnect bridge using a reconstituted wafer | |
| KR20160114344A (ko) | 반도체 디바이스 및 그 제조 방법 | |
| KR101684071B1 (ko) | 반도체 디바이스 및 그 제조 방법 | |
| TWI750423B (zh) | 半導體封裝以及製造半導體封裝的方法 | |
| KR101815785B1 (ko) | 반도체 디바이스 및 그 제조 방법 | |
| KR101815784B1 (ko) | 반도체 디바이스 및 그 제조 방법 | |
| KR101787840B1 (ko) | 반도체 디바이스 | |
| KR20180099336A (ko) | 반도체 패키지 및 그의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| X091 | Application refused [patent] | ||
| AMND | Amendment | ||
| E90F | Notification of reason for final refusal | ||
| AMND | Amendment | ||
| X701 | Decision to grant (after re-examination) | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20191202 Year of fee payment: 4 |