KR101787840B1 - 반도체 디바이스 - Google Patents

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Abstract

본 발명의 일 실시예는 반도체 디바이스에 관한 것이다. 본 발명은 하부 패드, 하부 패드 위에 접속된 재배선층, 재배선층 위에 접속된 상부 패드 및 재배선층을 덮는 유기막을 포함하는 인터포저; 인터포저의 상부 패드에 접속된 반도체 다이; 인터포저 위의 상부 패드 및 반도체 다이를 덮는 몰딩부; 및 하부 패드에 접속된 도전성 범프로 이루어진 반도체 디바이스를 개시한다.

Description

반도체 디바이스{Semiconductor device}
본 발명의 일 실시예는 반도체 디바이스에 관한 것이다.
최근들어, 휴대폰, 스마트폰 등의 이동 통신용 단말기나, 태블릿 PC, 노트북 PC, MP3 플레이어, 디지털 카메라 등과 같은 소형 전자 장치들은 보다 소형화 및 경량화되고 있는 추세이다. 이러한 추세에 따라 소형 전자 장치들을 구성하는 반도체 디바이스 또한 더욱 소형화 및 경량화되어 가고 있다.
한편, 이러한 반도체 디바이스는, 예를 들면, 다양한 종류의 반도체 다이를 수용하고, 고밀도 재배선층을 확보하기 위해 인터포저를 포함한다. 이러한 인터포저는 통상 실리콘 기판을 관통하는 실리콘 관통 전극과 재배선층을 갖는다.
그러나, 종래의 인터포저는 상술한 바와 같이 실리콘 관통 전극을 형성하여야 하기 때문에, 제조 공정이 복잡할 뿐만 아니라 제조 원가가 상당히 비싼(대략 10배 증가) 문제가 있다.
한편, 이러한 발명의 배경이 되는 기술에 개시된 상술한 정보는 본 발명의 배경에 대한 이해도를 향상시키기 위한 것뿐이며, 따라서 종래 기술을 구성하지 않는 정보를 포함할 수도 있다.
본 발명의 일 실시예는 인터포저를 갖는 반도체 디바이스를 제공한다.
본 발명의 일 실시예에 따른 반도체 디바이스는 하부 패드, 상기 하부 패드 위에 접속된 재배선층, 상기 재배선층 위에 접속된 상부 패드 및 상기 재배선층을 덮는 유기막을 포함하는 인터포저; 상기 인터포저의 상부 패드에 접속된 반도체 다이; 상기 인터포저 위의 상부 패드 및 반도체 다이를 덮는 몰딩부; 및 상기 하부 패드에 접속된 도전성 범프를 포함하고, 상기 하부 패드는 대향되는 양측면이 상기 유기막에 직접 접착되고, 상기 재배선층은 시드층을 통하여 상기 하부 패드 및 상기 유기막에 접착된다.
상기 유기막은 상기 상부 패드의 양측면을 덮을 수 있다.
상기 유기막은 폴리이미드(polyimide), 벤조사이클로부틴(Benzo Cyclo Butene) 또는 폴리벤즈옥사졸(Poly Benz Oxazole)로 형성될 수 있다.
상기 도전성 범프는 단면의 형태가 반원형 또는 사각일 수 있다.
상기 재배선층은 상기 하부 패드에 제1시드층을 개재하여 접속된 제1재배선층; 및 상기 제1재배선층 위에 제2시드층을 개재하여 접속된 제2재배선층을 포함할 수 있다.
상기 상부 패드는 상기 재배선층에 시드층을 개재하여 접속될 수 있다.
상기 하부 패드의 하면은 상기 유기막의 하면보다 높을 수 있다.
상기 상부 패드는 상기 유기막으로부터 상부 방향으로 돌출될 수 있다.
본 발명은 상기 유기막에 형성된 폴리머층을 더 포함하고, 상기 도전성 범프는 상기 폴리머층을 통하여 외부로 노출될 수 있다.
상기 하부 패드와 상기 도전성 범프 사이에 개재된 언더범프메탈을 더 포함할 수 있다.
상기 유기막에 형성된 폴리머층; 및 상기 하부 패드와 상기 도전성 범프 사이에 개재된 언더범프메탈을 더 포함하고, 상기 언더범프메탈 및 상기 도전성 범프는 상기 폴리머층을 통하여 외부로 노출될 수 있다.
상기 유기막의 하면에 무기막이 더 형성될 수 있다.
상기 무기막은 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있다.
상기 하부 패드는 하면과, 상기 하면에 연결되어 상부로 연장된 동시에 상호간 대향되는 측면을 포함하고, 상기 하면을 제외한 상기 대향되는 측면에 시드층이 더 형성될 수 있다.
상기 하부 패드와 대응되는 상기 무기막에 오프닝이 형성되고, 상기 무기막의 오프닝의 직경과 상기 오프닝을 통해 노출된 하부 패드의 일영역의 직경이 동일할 수 있다.
상기 무기막의 오프닝의 직경에 비해 상기 오프닝의 상부의 하부 패드의 일영역의 직경이 더 클 수 있다.
상기 하부 패드의 하면이 상기 무기막의 하면보다 높을 수 있다.
본 발명은 상기 무기막에 형성된 폴리머층을 더 포함하고, 상기 도전성 범프는 상기 폴리머층을 통하여 외부로 노출될 수 있다.
상기 하부 패드와 상기 도전성 범프 사이에 개재된 언더범프메탈을 더 포함할 수 있다.
상기 무기막에 형성된 폴리머층; 및 상기 하부 패드와 상기 도전성 범프 사이에 개재된 언더범프메탈을 더 포함하고, 상기 언더범프메탈 및 상기 도전성 범프는 상기 폴리머층을 통하여 외부로 노출될 수 있다.
본 발명의 일 실시예는 인터포저를 갖는 반도체 디바이스를 제공한다.
일례로, 본 발명의 일 실시예는 캐리어 위에 하부 패드(또는 언더범프메탈)가 먼저 형성되고, 이후 하부 패드 위에 유기막을 갖는 재배선층이 형성됨으로써, 하부 패드와 재배선층 사이의 미스 얼라인 현상이 발생하지 않는 인터포저를 갖는 반도체 디바이스를 제공한다.
또한, 본 발명의 다른 실시예는 하부 패드 및/또는 언더범프메탈이 먼저 형성되고, 이후 재배선층 및 도전성 범프가 형성됨으로써, 볼 드랍(ball drop) 및 연결 공정이 간소화된 반도체 디바이스를 제공한다.
또한, 본 발명의 또 다른 실시예는 언더범프메탈을 갖거나 또는 갖지 않되, 인터포저와 도전성 범프 사이의 상호간 접속 면적이 증가되도록 하여, 인터포저와 도전성 범프 사이의 보드 레벨 신뢰성이 향상될 수 있는 반도체 디바이스를 제공한다.
또한, 본 발명은 인터포저의 일측에 에폭시 몰딩 컴파운드층 또는 폴리머층이 더 형성됨으로써, 보드 레벨 신뢰성이 더욱 향상되도록 한다.
또한, 본 발명의 또 다른 실시예는 오프닝 또는 캐비티 형태의 언더범프메탈이 형성되고, 이러한 언더범프메탈의 오프닝 또는 캐비티의 내측에 솔더 페이스트가 수용되도록 함으로써, 전체 디바이스의 두께가 상당히 감소될 수 있는 반도체 디바이스를 제공한다.
본 발명의 다른 실시예는 무기막의 오프닝에 하부 패드(또는 언더범프메탈)가 먼저 형성되고, 이후 하부 패드 위에 재배선층이 형성됨으로써, 재배선층과 하부 패드 사이의 미스 얼라인 현상이 발생하지 않는 인터포저를 갖는 반도체 디바이스를 제공한다.
또한, 본 발명의 다른 실시예는 인터포저의 무기막 일측에 에폭시 몰딩 컴파운드층 또는 폴리머층이 더 형성됨으로써, 반도체 디바이스의 보드 레벨 신뢰성이 더욱 향상되도록 한다.
도 1 내지 도 33은 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 단면도이다.
도 34는 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 35 및 도 36은 본 발명의 또 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 37 및 도 38은 본 발명의 또 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 39 및 도 40은 본 발명의 또 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 41 내지 도 74는 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 단면도이다.
도 75 내지 도 78은 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 단면도이다.
도 79 내지 도 83은 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 단면도이다.
도 84 및 도 85는 본 발명의 또 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 86 및 도 87은 본 발명의 또 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 88 및 도 89는 본 발명의 또 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 90 및 도 91은 본 발명의 또 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 92 및 도 93은 본 발명의 또 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
또한, 이하의 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다. 또한, 본 명세서에서 "연결된다"라는 의미는 A 부재와 B 부재가 직접 연결되는 경우뿐만 아니라, A 부재와 B 부재의 사이에 C 부재가 개재되어 A 부재와 B 부재가 간접 연결되는 경우도 의미한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise, include)" 및/또는 "포함하는(comprising, including)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및 /또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
"하부(beneath)", "아래(below)", "낮은(lower)", "상부(above)", "위(upper)"와 같은 공간에 관련된 용어가 도면에 도시된 한 요소 또는 특징과 다른 요소 또는 특징의 용이한 이해를 위해 이용된다. 이러한 공간에 관련된 용어는 반도체 디바이스의 다양한 공정 상태 또는 사용 상태에 따라 본 발명의 용이한 이해를 위한 것이며, 본 발명을 한정하기 위한 것은 아니다. 예를 들어, 도면의 반도체 디바이스가 뒤집어지면, "하부" 또는 "아래"로 설명된 요소는 "상부" 또는 "위에"로 된다. 따라서, "아래"는 "상부" 또는 "아래"를 포괄한다.
또한, 본 명세서에서 “하부 패드”는 역할이나 기능에 따라 “언더범프메탈”로 지칭될 수도 있으며, 이는 본 발명의 명확한 이해를 위한 것일 뿐이며, 발명의 요지를 흐리기 위한 것은 아니다.
도 1 내지 도 33은 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 제조 방법을 도시한 단면도이다.
도 1에 도시된 바와 같이, 우선 평판 형태의 캐리어(1)가 제공된다. 일례로, 캐리어(1)는 실리콘 웨이퍼, 글래스 웨이퍼, 세라믹 웨이퍼, 금속 웨이퍼 및 그 등가물 중에서 선택된 어느 하나일 수 있으나, 본 발명에서 캐리어(1)의 재질이 한정되지 않는다. 일례로, 캐리어(1)는 재배선층에 부착되는 반도체 다이를 형성하는데 사용된 것보다 더 낮은 등급의 실리콘을 포함할 수 있다. 다른 예로, 캐리어(1)는 실패한 반도체 디바이스 웨이퍼 제조 공정에서 회수된 실리콘 웨이퍼일 수 있다. 또 다른 예로, 캐리어(1)는 궁극적으로 재배선 구조에 부착되는 반도체 다이를 형성하는데 이용된 것보다 더 얇은 실리콘층을 포함할 수 있다. 또한, 캐리어(1)의 표면에는 무기막이 형성될 수 있는데, 이는 아래에서 다시 설명하기로 한다.
도 2에 도시된 바와 같이, 캐리어(1) 위에 시드층(111)이 형성된다. 예를 들면, 티타늄텅스텐(TiW)이 먼저 무전해 도금, 전해 도금 및/또는 스퍼터링 방식으로 형성되고, 이어서 티타늄텅스텐 위에 구리(Cu)가 무전해 도금, 전해 도금 및/또는 스퍼터링되어, 결국 얇은 두께의 시드층(111)이 형성될 수 있다.
도 3에 도시된 바와 같이, 시드층(111) 위에 포지티브 또는 네거티브 타입의 포토레지스트층(4)이 형성된다. 포토레지스트층(4)은, 예를 들면, 스핀 코팅(spin coating), 스프레이 코팅(spray coating), 딥 코팅(dip coating), 로드 코팅(rod coating) 및 그 등가 방법 중에서 선택된 어느 하나로 형성될 수 있으나, 본 발명에서 코팅 방법이 한정되지 않는다. 일례로, 포토레지스트층(4)은 드라이 필름의 라미네이팅에 의해 형성될 수도 있다.
도 4에 도시된 바와 같이, 캐리어(1)의 둘레에 형성된 포토레지스트층(4)의 일영역이 제거될 수 있다. 이와 같이 포토레지스트층(4)의 일영역이 제거되어 시드층(111)이 외부로 직접 노출됨으로써, 추후 진행되는 다양한 전해 도금 공정에서 시드층(111)에 전원이 용이하게 공급될 수 있다.
도 5에 도시된 바와 같이, 포토레지스트층(4)의 상부에 패턴(3a)을 갖는 마스크(3)가 위치되고, 마스크(3)에 자외선이 조사됨으로써, 포토레지스트층(4)에 소정 패턴이 전사된다.
도 6에 도시된 바와 같이, 포토레지스트층(4) 중 전사된 부분 또는 전사되지 않은 부분이 현상(develop)됨으로써, 포토레지스트층(4)이 소정 패턴 또는 오프닝(4a)을 갖게 된다. 따라서, 오프닝(4a)을 통해 시드층(111)이 외부로 노출된다.
이러한 공정 이후, 포토레지스트층(4)의 오프닝(4a)에 남아 있는 잔존 폴리머(미도시)가 제거됨으로써, 포토레지스층(4)의 오프닝(4a)의 내부에 있는 시드층(111)의 표면이 깨끗한 상태를 갖게 된다. 이러한 잔존 폴리머는, 예를 들면, O2 디스컴(descum) 및 스핀 린스 드라이(spin rinse dry(SRD)) 장비 등에 의해 제거될 수 있으나, 이로서 본 발명이 한정되지 않는다.
도 7에 도시된 바와 같이, 포토레지스트층(4)의 오프닝(4a, 도 6 참조)의 내측에 일정 두께의 하부 패드(113)가 형성된다. 예를 들면, 포토레지스트층(4)의 오프닝(4a)의 내측에 있는 시드층(111)의 일영역 위에 구리(Cu)가 도금됨으로써, 일정 두께의 하부 패드(113)가 형성된다. 이러한 하부 패드(113)의 라인/스페이스/두께는 대략 2/2/2 ㎛ 내지 대략 10/10/10 ㎛일 수 있으나, 이러한 수치로 본 발명이 한정되지 않는다. 더불어, 상술한 바와 같이 하부 패드(113)는 경우에 따라 언더범프메탈로 지칭될 수도 있다.
도 8에 도시된 바와 같이, 하부 패드(113)의 주변에 존재하던 포토레지스트층이 모두 제거된다. 따라서, 하부 패드(113)는 캐리어(1)의 상부 방향으로 일정 두께 돌출된 형태를 한다. 물론, 아직 하부 패드(113)의 하면 뿐만 아니라 주변에 시드층(111)이 남아 있는 상태이다.
도 9에 도시된 바와 같이, 하부 패드(113)가 마스크로 이용되어, 하부 패드(113)의 주변에 형성된 시드층(111)이 모두 제거된다. 즉, 하부 패드(113)의 하면에 형성된 시드층(111)의 일영역을 제외한 하부 패드(113)의 주변에 형성된 시드층(111)의 다른 영역이 모두 식각되어 제거된다. 따라서, 하부 패드(113)의 주변에 있는 캐리어(1)의 표면이 외부로 직접 노출된다.
도 10에 도시된 바와 같이, 하부 패드(113) 및 그 주변의 캐리어(1)의 표면에 일정 두께의 유기막(115)이 형성된다. 즉, 하부 패드(113)를 덮도록 일정 두께의 유기막(115)이 코팅될 수 있다. 이러한 유기막(115)은, 예를 들면, 스핀 코팅(spin coating), 스프레이 코팅(spray coating), 딥 코팅(dip coating), 로드 코팅(rod coating) 및 그 등가 방법 중에서 선택된 어느 하나로 형성될 수 있으나, 본 발명에서 유기막(115)의 코팅 방법이 한정되지 않는다.
더불어, 이러한 유기막(115)은 폴리이미드(polyimide), 벤조사이클로부틴(Benzo Cyclo Butene), 폴리벤즈옥사졸(Poly Benz Oxazole) 및 그 등가물 중에서 선택된 어느 하나로 형성될 수 있으나, 본 발명에서 이를 한정하지 않는다.
도 11에 도시된 바와 같이, 유기막(115)의 상부에 패턴(5a)을 갖는 마스크(5)가 위치되고, 마스크(5)에 자외선이 조사됨으로써, 유기막(115)에 소정 패턴이 전사된다.
도 12에 도시된 바와 같이, 유기막(115) 중 전사된 부분 또는 전사되지 않은 부분이 현상(develop)됨으로써, 유기막(115)이 소정 패턴 또는 오프닝(115f)을 갖게 된다. 즉, 하부 패드(113)와 대응되는 유기막(115)에 오프닝(115f)이 형성된다. 실질적으로, 하부 패드(113)의 폭에 비해 유기막(115)의 오프닝(115f)이 더 작은 크기를 가질 수 있다.
한편, 이러한 공정 이후 유기막(115)의 오프닝(115f)에 남아 있는 잔존 폴리머가 제거됨으로써, 유기막(115)의 오프닝(115f)의 내부에 있는 하부 패드(113)의 표면이 깨끗한 상태를 갖게 된다.
도 13에 도시된 바와 같이, 하부 패드(113) 및 유기막(115) 위에 재배선층(114)이 형성된다. 즉, 하부 패드(113) 및 유기막(115) 위에 시드층(117)이 형성되고, 시드층(117) 위에 재배선층(114)이 전해 도금, 무전해 도금 및/또는 스퍼터링 방식에 의해 형성되며, 이후 패터닝 공정에 의해 소정 패턴의 재배선층(114)이 완성된다. 여기서, 시드층(117)은 티타늄텅스텐 및 구리로 형성될 수 있다. 더불어, 재배선층(114)의 라인/스페이스/두께는 대략 2/2/2 ㎛ 내지 대략 10/10/10 ㎛일 수 있으나, 이러한 수치로 본 발명이 한정되지 않는다. 더불어, 이러한 유기막(115) 및 재배선층(114)의 형성 공정은 다수회 반복될 수 있다.
도 14 내지 도 18에 도시된 바와 같이, 유기막(115) 및 재배선층(114)은 다수회 반복되어 빌드업 또는 스택될 수 있다. 즉, 유기막(115) 및 재배선층(114)은, 예를 들면, 1층 내지 3층으로 빌드업 또는 스택될 수 있다. 그러나, 본 발명이 이러한 층의 갯수로 한정되지 않는다. 여기서, 이러한 유기막(115) 및 재배선층(114)은 총괄하여 재배선층 구조로 지칭될 수도 있다.
예를 들면, 재배선층(114)이 추가적인 유기막(115a)으로 덮인 이후, 재배선층(114)에 시드층(117a)이 개재되어 추가적인 재배선층(114a)이 형성될 수 있다. 또한, 재배선층(114a)이 추가적인 유기막(115b)으로 덮이며, 이러한 재배선층(114a)의 일영역이 유기막(115b)의 오프닝(115c)을 통해 상부로 노출될 수 있다.
이러한 방식으로 시드층(117b), 재배선층(114b), 유기막(115d)이 더 형성될 수 있고, 재배선층(114b)의 일영역이 유기막(115d)의 오프닝(115e)를 통해 상부로 노출될 수 있다.
도 19에 도시된 바와 같이, 유기막(115d)을 통해 노출된 재배선층(114b)의 일영역에 상부 패드(116)가 형성된다. 즉, 재배선층(114b) 및 유기막(115d) 위에 시드층(116a)이 형성되고, 시드층(116a) 위에 상부 패드(116)가 형성되며, 이후 패터닝 공정에 의해 소정 패턴의 상부 패드(116)가 완성된다.
여기서, 상부 패드(116)에는 솔더 도금층(116b)이 추가적으로 더 형성될 수도 있다. 더불어, 상부 패드(116)의 라인/스페이스/두께는 대략 2/2/2 ㎛ 내지 대략 10/10/10 ㎛일 수 있으나, 이러한 수치로 본 발명이 한정되지 않는다.
도 20에 도시된 바와 같이, 상부 패드(116) 위에는 솔더 페이스트(7a)가 더 형성될 수 있다. 즉, 상부 패드(116) 위에 상부 패드(116)와 대응되는 오프닝(6a)을 갖는 스텐실(6)이 위치되고, 스텐실(6) 위에 솔더 페이스트(7a)가 위치되며, 이후 블레이드(7)의 스퀴징(squeezing)에 의해 상부 패드(116) 위에 일정량의 솔더 페이스트(7a)가 형성될 수 있다. 여기서, 이러한 솔더 페이스트(7a)의 형성 공정은 옵션이며, 수행되지 않을 수도 있다. 다시 설명하면, 상부 패드(116) 위에 솔더 도금층(116b)이 형성되거나 또는 솔더 페이스트(7a)가 형성될 수 있으며, 경우에 따라 둘다 형성될 수도 있다.
이러한 공정에 의해 캐리어(1) 위에 유기막(115,115a,115b,115d), 하부 패드(113), 재배선층(114,114a,114b) 및 상부 패드(116)를 갖는 일정 두께의 인터포저(110)가 완성된다.
도 21 및 도 22에 도시된 바와 같이, 적어도 하나의 반도체 다이(120)가 상부 패드(116)에 전기적으로 접속될 수 있다. 즉, 반도체 다이(120)의 마이크로 범프(121)가 인터포저(110)의 상부 패드(116)에 솔더 도금층(116b) 및/또는 솔더 페이스트(7a)를 통하여 접속될 수 있다. 여기서, 접속 공정 이후 마이크로 범프와 솔더 도금층 및/또는 솔더 페이스트는 일체화될 수 있다.
반도체 다이(120)는, 일례로, 매스 리플로우(mass reflow) 방식, 열적 압착(thermal compression) 방식 또는 레이저 본딩 방식에 의해 상부 패드(116)에 전기적으로 접속될 수 있다. 물론, 반도체 다이(120)는 통상의 와이어 본딩 방식으로 인터포저(110)에 전기적으로 접속될 수도 있다. 더불어, 반도체 다이(120)는 다수개가 구비될 수 있음은 당연하다.
더욱이, 반도체 다이(120)는 반도체 웨이퍼로부터 분리된 집적 회로 다이를 포함할 수 있다. 또한, 반도체 다이(120)는, 예를 들면, 중앙처리장치(CPUs), 디지털 신호 프로세서(DSPs), 네트워크프로세서, 파워 매니지먼트 유닛, 오디오 프로세서, RF 회로, 와이어리스 베이스밴드 시스템 온 칩(SoC) 프로세서, 센서 및 주문형 집적 회로들과 같은 전기적 회로를 포함할 수 있다.
여기서, 반도체 다이(120)의 마이크로 범프(121)는 솔더볼과 같은 도전성 볼, 구리 필라(Cu pillar)와 같은 도전성 필라, 및/또는 구리 필라 위에 솔더 캡(solder cap)이 형성된 도전성 포스트를 포함하는 개념이다.
이러한 공정 이후에는 인터포저(110) 위에 잔여물이나 오염물이 남아 있지 않도록 플럭스 클린(flux clean), 베이크(bake) 및/또는 플라즈마 트리트먼트(plasma treatment) 공정이 수행될 수 있다.
도 23에 도시된 바와 같이, 인터포저(110) 위의 반도체 다이(120)가 몰딩부(130)로 몰딩 또는 인캡슐레이션된다. 이때, 몰딩부(130)의 구성 요소중 하나인 필러(filler)의 사이즈가 반도체 다이(120)와 인터포저(110) 사이의 갭(gap)보다 충분히 작다면, 몰딩부(130)는 반도체 다이(120)의 대향되는 측면 및 상면뿐만 아니라, 반도체 다이(120)와 인터포저(110) 사이의 갭(gap)에도 충진될 수 있다. 물론, 반도체 다이(120)와 인터포저(110) 사이의 갭에는 미리 별도의 언더필(미도시)이 충진될 수도 있다. 즉, 반도체 다이(120)와 인터포저(110) 사이의 갭에 언더필이 충진된 이후, 그 외측이 몰딩부(130)로 몰딩될 수 있다. 이러한 몰딩 또는 인캡슐레이션은 통상의 컴프레션 몰딩, 트랜스퍼 몰딩, 인젝션 몰딩 및 그 등가 방법 중에서 어느 하나의 방법이 이용될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
여기서, 도면 중 반도체 다이(120)의 일측면이 몰딩부(130)의 일측면을 통해 노출된 것으로 도시되어 있으나, 이는 본 발명의 이해를 위한 것일 뿐 이러한 형태로 본 발명이 한정되지 않는다. 즉, 반도체 다이(120)는 노출 영역없이 몰딩부(130)를 통해 완전하게 감싸여질 수 있다.
도 24에 도시된 바와 같이, 몰딩부(130)의 표면에 임시 접착제(8)가 접착되고, 임시 접착제(8)의 위에 필름과 같은 릴리즈층(release layer)(9a)이 부착된 웨이퍼 서포트 시스템(9)이 위치될 수 있다. 따라서, 릴리즈층(9a)을 개재하여, 지금까지 완성된 반도체 디바이스 구조가 웨이퍼 서포트 시스템(9)에 고정될 수 있다. 여기서, 릴리즈층(9a)이 갖는 접착력은 자외선, 레이저 빔 또는 열에 의해 제거될 수 있다.
도 25에 도시된 바와 같이, 인터포저(110)의 아래에 위치된 캐리어(1)의 일정 영역이 그라인딩되어 제거될 수 있다. 예를 들면, 화학적 기계적 평탄화 장치에 의해 인터포저(110)의 상당한 하부 영역이 제거될 수 있다. 구체적으로, 대략 20 ㎛의 두께가 남을 때까지 캐리어(1)가 그라인딩되어 제거될 수 있다. 물론, 그라인딩 이외에 화학적 습식 또는 건식 에칭 방식에 의해 캐리어(1)가 제거될 수도 있다.
도 26에 도시된 바와 같이, 인터포저(110)의 아래에 위치된 캐리어(1)의 잔존 영역이 식각되어 완전히 제거된다. 따라서, 인터포저(110)의 최하단에 형성된 유기막(115)이 외부로 직접 노출된다. 또한, 유기막(115)의 오프닝을 통하여 시드층(111)이 하부로 노출된다. 이때, 유기막(115)의 하면과 시드층(111)의 하면이 동일한 평면을 이룰 수 있다.
도 27에 도시된 바와 같이, 유기막(115)의 오프닝을 통해 노출된 시드층(111)이 제거된다. 즉, 하부 패드(113)는 하면과, 하면으로부터 상부로 연장된 동시에 상호간 대향되는 측면을 포함하는데, 하부 패드(113)의 하면에 형성된 시드층(111)이 제거됨으로써, 하부 패드(113)가 직접 외부로 노출된다. 즉, 하부 패드(113)의 구성 요소인 구리(Cu)가 직접 하부로 노출된다. 이러한 시드층(111)의 제거는, 예를 들면 SF6 용액에 의해 수행될 수 있다. 이와 같이 시드층(111)이 제거됨으로써, 하부 패드(113)의 하면은 유기막(115)의 하면보다 약간 높은 위치에 있게 된다. 즉, 하부 패드(113)의 하면은 제거된 시드층(111)의 두께만큼 유기막(115)의 하면보다 더 높은 위치에 있게 된다.
여기서, 하부 패드(113)의 노출된 표면에는, 도전성 범프(140)의 접속 공정 이전까지, 하부 패드(113)의 노출된 표면이 산화되지 않도록 OSP(Organic Solderability Preservative) 도포막이 형성될 수 있다. 이러한 OSP 도포막은 알킬 이미다졸(Alkyl Imidazole) 형태의 유기 화합물로서, 하부 패드(113)의 노출된 표면에 대략 0.2~0.4 ㎛의 두께로 피막이 형성되어, 하부 패드(113)의 산화를 방지하는 역할을 한다.
도 28에 도시된 바와 같이, 유기막(115)의 오프닝을 통해 노출된 하부 패드(113)에 대략 반원형의 도전성 범프(140)가 접속될 수 있다. 즉, 하부 패드(113)의 한 구성 요소인 구리(Cu)에 도전성 범프(140)가 직접 접속될 수 있다. 일례로, 하부 패드(113)에 플럭스가 도포되고, 플럭스에 볼이 드랍된 후, 리플로우 공정이 수행됨으로써, 하부 패드(113)에 도전성 범프(140)가 접속될 수 있다.
여기서, 도전성 범프(140)는 공융점 솔더(eutectic solder: Sn37Pb), 고융점 솔더(High lead solder: Sn95Pb), 납이 없는 솔더(lead-free solder: SnAg, SnAu, SnCu, SnZn, SnZnBi, SnAgCu, SnAgBi 등) 및 그 등가물 중에서 선택된 어느 하나로 형성될 수 있으며, 본 발명에서 이를 한정하지 않는다.
이와 같이 하여, 본 발명의 일 실시예는 캐리어(1) 위에 하부 패드(113)가 먼저 형성되고, 이후 하부 패드(113) 위에 재배선층(114)이 형성됨으로써, 재배선층과 하부 패드(113) 사이의 미스 얼라인 현상이 발생하지 않는다.
만약, 재배선층이 먼저 형성되고, 이후 유기막 및 하부 패드가 형성된다면, 재배선층과 하부 패드 사이에 상당한 미스 얼라인 현상이 발생할 수 있다.
또한, 본 발명의 일 실시예는 하부 패드(113)가 먼저 형성되고, 이후 재배선층(114) 및 도전성 범프(140)가 형성됨으로써, 볼 드랍 및 연결 공정이 간소화될 수 있다.
도 29에 도시된 바와 같이, 릴리즈층에, 예를 들면, 자외선을 조사함으로써, 릴리즈층의 접착력이 제거되도록 한다. 따라서, 접착제(8)로부터 웨이퍼 서포트 시스템(9)이 쉽게 제거될 수 있다.
도 30에 도시된 바와 같이, 솔벤트에 의해 몰딩부(130) 위에 잔존하는 임시 접착제(8)가 완전히 제거된다.
도 31 및 도 32에 도시된 바와 같이, 몰딩부(130) 위에 소우 테이프(saw tape)(10)가 부착되고, 다이아몬드 블레이드 또는 레이저 빔 등에 의해 소잉 공정이 수행된다. 이때, 인터포저(110) 및 몰딩부(130)가 함께 소잉됨으로써, 낱개의 반도체 디바이스(100)가 얻어진다. 물론, 이에 따라 인터포저(110) 및 몰딩부(130)의 측면은 동일 평면을 이룰 수 있다.
도 33에 도시된 바와 같이, 낱개의 반도체 디바이스(100)는 소잉 공정에 의해 몰딩부(130)의 대향되는 측면과, 인터포저(110)의 대향되는 측면이 상호간 동일한 평면을 이룬다. 특히, 반도체 디바이스(100)는 하부 패드(113), 특히, 구리(Cu)의 하면에 직접 도전성 범프(140)가 접속될 수 있다.
이와 같이 하여, 본 발명에 따른 반도체 디바이스(100)는 캐리어 위에 인터포저가 빌드업 또는 스택 방식으로 형성되고, 인터포저 위에 반도체 다이가 전기적으로 접속되며, 반도체 다이가 몰딩부로 몰딩되고, 또한 캐리어가 제거된 후 인터포저에 도전성 범프가 형성되어 완성된다.
따라서, 본 발명에 따른 반도체 디바이스(100)에서 재배선층과 하부 패드 사이의 미스 얼라인 현상이 발생하지 않는다. 또한, 본 발명에 따른 반도체 디바이스(100)에서 하부 패드 및/또는 언더범프메탈이 먼저 형성되고, 이후 재배선층 및 도전성 범프가 형성됨으로써, 볼 드랍(ball drop) 및 연결 공정이 간소화된다.
도 34는 본 발명의 다른 실시예에 따른 반도체 디바이스(101)를 도시한 단면도이다.
도 34에 도시된 바와 같이, 본 발명에 따른 반도체 디바이스(101)는 하부 패드의 역할을 재배선층(114c)이 대신할 수 있다. 즉, 재배선층(114c) 중에서 도전성 범프(140)와 대응되는 영역에 돌기가 형성되며, 이러한 돌기는 도전성 범프(140)와 직접 접속된다. 더불어, 돌기의 하면은 유기막(115)의 하면보다 약간 높은 위치에 위치될 수 있다. 물론, 재배선층(114c) 및 유기막(115)의 상부 구조는 상술한 구조와 동일하다.
이와 같이 하여, 본 발명에 따른 반도체 디바이스(101)에서 하부 패드의 형성 공정이 생략됨으로써, 반도체 디바이스(101)의 제조 공정이 좀더 단순해진다.
도 35 및 도 36은 본 발명의 또 다른 실시예에 따른 반도체 디바이스(200a,200b)를 도시한 단면도이다.
도 35에 도시된 바와 같이, 본 발명에 따른 반도체 디바이스(200a)는 유기막(115)의 오프닝 내측에 구리 재질의 언더범프메탈(213)이 형성되고, 언더범프메탈(213)에 시드층이 개재된 채 재배선층(114)이 형성된 구성을 개시한다. 여기서, 유기막(115) 위의 상부 구조는 상술한 바와 동일하다.
다만, 유기막(115)의 하면에 오프닝을 갖는 폴리머층(250)이 더 형성될 수 있으며, 이러한 폴리머층(250)의 오프닝에 도전성 범프(240a)가 형성될 수 있다. 즉, 폴리머층(250)이 도전성 범프(240a)의 대향되는 측면을 감쌀 수 있다. 물론, 도전성 범프(240a)는 언더범프메탈(213)에 접속된다.
또한, 도 36에 도시된 바와 같이, 본 발명에 따른 반도체 디바이스(200b)는 유기막(115)의 오프닝 위에 비교적 두꺼운 재배선층(214)이 형성된 구성을 개시한다. 더불어, 유기막(115)의 하면에 오프닝을 갖는 폴리머층(250)이 형성되며, 이러한 폴리머층(250)의 오프닝에 도전성 범프(240b)가 형성될 수 있다. 마찬가지로 폴리머층(250)이 도전성 범프(240b)의 대향되는 측면을 감쌀 수 있다. 물론, 도전성 범프(240b)는 재배선층(214)에 접속된다.
여기서, 폴리머층(250)은, 예를 들면, 스핀 코팅(spin coating), 스프레이 코팅(spray coating), 딥 코팅(dip coating), 로드 코팅(rod coating) 및 그 등가 방법 중에서 선택된 어느 하나로 형성될 수 있으나, 본 발명에서 폴리머층(250)의 코팅 방법이 한정되지 않는다.
더불어, 이러한 폴리머층(250)은 폴리이미드(polyimide), 벤조사이클로부틴(Benzo Cyclo Butene), 폴리벤즈옥사졸(Poly Benz Oxazole) 및 그 등가물 중에서 선택된 어느 하나로 형성될 수 있으나, 본 발명에서 이를 한정하지 않는다.
도 37 및 도 38은 본 발명의 또 다른 실시예에 따른 반도체 디바이스(300a,300b)를 도시한 단면도이다.
도 37에 도시된 바와 같이, 본 발명에 따른 반도체 디바이스(300a)는 유기막(115)의 오프닝을 통해 노출된 구리 재질의 언더범프메탈(213)에 또다른 재질의 언더범프메탈(313a)이 더 형성된 구성을 개시한다. 예를 들면, 언더범프메탈(213)의 하부에, 구리/니켈/금(Cu/Ni/Au), 니켈/금(Ni/Au), 구리/니켈/솔더(Cu/Ni/Solder), 니켈/솔더(Ni/solder), 구리/솔더(Cu/solder) 등의 언더범프메탈(313a)이 유기막(115)으로부터 돌출된 형태로 더 형성될 수 있다. 다르게 설명하면, 유기막(115)의 하부로 일정 두께 돌출된 언더범프메탈(313a)이 더 형성될 수 있으며, 이러한 돌출된 언더범프메탈(313a)에 도전성 범프(340a)가 접속될 수 있다.
도 38에 도시된 바와 같이, 본 발명에 따른 반도체 디바이스(300b)는 유기막(115)의 오프닝을 통해 노출된 비교적 두꺼운 재배선층(214)에 언더범프메탈(313b)이 형성된 구성을 개시한다. 즉, 유기막(115)의 하부 방향을 향하여 일정 두께로 돌출된 언더범프메탈(313b)이 더 형성될 수 있으며, 이러한 돌출된 언더범프메탈(313b)에 도전성 범프(340b)가 접속될 수 있다.
이와 같이 하여, 본 발명에 따른 반도체 디바이스(300a,300b)는 언더범프메탈(313a, 313b)을 더 포함함으로써, 도전성 범프(340a)와 하부 패드(213) 또는 도전성 범프(340b)와 재배선층(214) 사이의 층간 금속 화합물의 형성을 최소화할 수 있고, 이에 따라 도전성 범프와 인터포저 사이의 접속 신뢰성이 더욱 향상된다.
도 39 및 도 40은 본 발명의 또 다른 실시예에 따른 반도체 디바이스(400a,400b)를 도시한 단면도이다.
도 39에 도시된 바와 같이, 본 발명에 따른 반도체 디바이스(400a)는 유기막(115)의 하면에 폴리머층(450)이 더 형성됨으로써, 폴리머층(450)이 언더범프메탈(413a)의 대향되는 측면을 덮는 구성을 개시한다. 물론, 폴리머층(450)을 통해 하부로 돌출된 언더범프메탈(413a)에는 도전성 범프(440a)가 접속된다.
도 40에 도시된 바와 같이, 본 발명에 따른 반도체 디바이스(400b)는 유기막(115)의 하면에 폴리머층(450)이 더 형성됨으로써, 폴리머층(450)이 재배선층(214)에 형성된 언더범프메탈(413b)의 대향되는 측면을 덮는 구성을 개시한다. 물론, 폴리머층(450)을 통해 하부로 돌출된 언더범프메탈(413b)에는 도전성 범프(440b)가 접속된다.
이와 같이 하여, 본 발명에 따른 반도체 디바이스(400a,400b)는 인터포저(110)의 하면에 폴리머층(450)이 더 형성됨으로써, 인터포저(110)가 외부 환경으로부터 더욱 안전하게 보호되도록 한다.
도 41 내지 도 74를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 디바이스(500)의 제조 방법이 도시되어 있다. 이러한 제조 방법은 상술한 제조 방법과 유사하므로, 여기서는 주요 차이점을 중심으로 설명한다.
도 41에 도시된 바와 같이, 무기막(512)을 포함하는 대략 평판 형태의 캐리어(1)가 제공된다. 캐리어(1)의 상면에 형성된 무기막(512)은, 예를 들면, 실리콘 산화막, 실리콘 질화막, 실리콘 산화막/실리콘 질화막 및 그 등가물 중에서 선택된 적어도 어느 하나일 수 있으나, 본 발명에서 무기막(512)의 재질이 한정되지 않는다. 일례로, 무기막(512)을 포함하는 캐리어(1)는 12 인치 열적 옥사이드 웨이퍼(thermal oxide wafer)일 수 있다.
도 42에 도시된 바와 같이, 무기막(512)의 상면에 포토레지스트층(2)이 코팅된다.
도 43에 도시된 바와 같이, 캐리어(1)의 둘레에 형성된 포토레지스트층(2)의 일부 영역이 제거될 수 있다. 예를 들면, 아세톤에 의해 포토레지스트층(2)의 일부 영역이 제거될 수 있으나, 이로서 본 발명이 한정되지 않는다. 즉, 둘레에 형성된 포토레지스트층(2)의 일부 영역은 제거되지 않을 수도 있다.
도 44에 도시된 바와 같이, 포토레지스트층(2)의 상부에 소정 패턴(3a)을 갖는 마스크(3)가 위치되고, 마스크(3)에 자외선이 조사됨으로써, 포토레지스트층(2)에 패턴이 전사된다.
도 45에 도시된 바와 같이, 포토레지스트층(2) 중 패턴이 전사된 부분 또는 전사되지 않은 부분이 현상(develop)됨으로써, 포토레지스트층(2)이 소정 패턴 또는 오프닝(2a)을 갖게 된다.
도 46에 도시된 바와 같이, 소정 패턴 또는 오프닝(2a)을 갖는 포토레지스트층(2)이 마스크로 이용되어, 포토레지스트층(2)을 통해 노출된 무기막(512)이 제거된다. 이와 같이 무기막(512)의 소정 영역이 제거됨으로써, 실질적으로, 무기막(512)에도 패턴 또는 오프닝(512a)이 형성된다. 즉, 무기막(512)의 오프닝(512a)과 포토레지스트층(2)의 오프닝(2a)을 통해 캐리어(1)의 상면이 직접 외부로 노출된다. 일례로, 포토레지스트층(2)의 오프닝(2a)을 통해 외부로 노출된 무기막(512)의 일영역은 통상의 식각 장비에 의해 제거될 수 있다.
도 47에 도시된 바와 같이, 무기막(512) 위에 잔존하고 있던 포토레지스트층이 모두 제거된다. 예를 들면, 포토레지스트층은 아세톤에 의해 모두 제거될 수 있다.
도 48에 도시된 바와 같이, 오프닝(512a)을 갖는 무기막(512) 위에 시드층(111)이 형성된다. 예를 들면, 티타늄텅스텐(TiW)이 먼저 무전해 도금, 전해 도금 및/또는 스퍼터링 방식으로 형성되고, 이어서 티타늄텅스텐 위에 구리(Cu)가 무전해 도금, 전해 도금 및/또는 스퍼터링 방식으로 형성되어, 결국 시드층(111)이 형성될 수 있다. 이러한 공정에 의해, 시드층(111)은 무기막(512) 위에 형성될 뿐만 아니라, 오프닝(512a, 도 46 참조)의 내측 즉, 캐리어(1)의 표면에도 직접 형성된다.
도 49에 도시된 바와 같이, 시드층(111) 위에 포토레지스트층(4)이 형성된다. 포토레지스트층(4)의 형성 방법은 도 42에 도시된 방법과 동일하다.
도 50에 도시된 바와 같이, 캐리어(1)의 둘레에 형성된 포토레지스트층(4)의 일영역이 제거될 수 있다. 이와 같이 포토레지스트층(4)의 일 영역이 제거되어 시드층(111)이 외부로 직접 노출됨으로써, 추후 진행되는 다양한 전해 도금 공정에서 시드층(111)에 전원이 용이하게 공급될 수 있다.
도 51에 도시된 바와 같이, 포토레지스트층(4)의 상부에 패턴(5a)을 갖는 마스크(5)가 위치되고, 마스크(5)에 자외선이 조사됨으로써, 포토레지스트층(4)에 소정 패턴이 전사된다.
도 52에 도시된 바와 같이, 포토레지스트층(4) 중 전사된 부분 또는 전사되지 않은 부분이 현상(develop)됨으로써, 포토레지스트층(4)이 소정 패턴 또는 오프닝(4a)을 갖게 된다. 즉, 무기막(512)의 오프닝(512a, 도 46 참조)과 대응되는 포토레지스트층(4)에도 역시 오프닝(4a)이 형성된다. 실질적으로, 무기막(512)의 오프닝(512a)에 비해 포토레지스트층(4)의 오프닝(4a)이 더 큰 크기를 갖는다.
이어서, 포토레지스트층(4)의 오프닝(4a)에 남아 있는 잔존 폴리머(미도시)가 제거됨으로써, 포토레지스층(4)의 오프닝(4a)의 내부에 있는 시드층(111)의 표면이 깨끗한 상태를 갖게 된다.
도 53에 도시된 바와 같이, 포토레지스트층(4)의 오프닝(4a, 도 52 참조)의 내측에 소정 두께의 하부 패드(513)가 형성된다. 예를 들면, 포토레지스트층(4)의 오프닝(4a)의 내측에 있는 시드층(111)의 일영역 위에 금(Au)(513a) 및 구리(Cu)(513b)가 순차적으로 도금됨으로써, 일정 두께의 하부 패드(513)가 구비된다. 이러한 하부 패드(513)의 라인/스페이스/두께는 대략 2/2/2 ㎛ 내지 대략 10/10/10 ㎛일 수 있으나, 이러한 수치로 본 발명이 한정되지 않는다.
여기서, 금(Au) 대신 은(Ag), 니켈(Ni), 팔라듐(Pd), 크롬(Cr)의 각각 또는 이들의 합금이 하부 패드(513)의 한 구성 요소로 이용될 수도 있다. 더불어, 하부 패드(514)는 상술한 바와 같이 경우에 따라 언더범프메탈로 지칭될 수도 있다.
이와 같이 하여, 실질적으로, 무기막(512)의 오프닝(512a) 및 포토레지스트층(4)의 오프닝(4a)의 내측에 하부 패드(513)가 형성된다. 좀 더 구체적으로, 무기막(512)의 오프닝(512a)의 내측에 금(Au)(513a)이 먼저 형성되고, 후속하여 포토레지스트층(4)의 오프닝(4a) 내측에 구리(Cu)(513b)가 형성될 수 있다. 더불어, 이러한 하부 패드(513)는, 예를 들면, 금 용액 및/또는 구리 용액을 수용하는 전해 도금 장비에 의해 형성될 수 있다.
도 54에 도시된 바와 같이, 하부 패드(513)의 주변에 존재하던 포토레지스트층이 모두 제거된다. 따라서, 하부 패드(513)는 무기막(512)의 오프닝(512a)으로부터 상부 방향으로 일정 두께 돌출된 형태를 한다. 물론, 아직 하부 패드(513)의 하면뿐만 아니라 주변에 시드층(111)이 남아 있는 상태이다.
도 55에 도시된 바와 같이, 하부 패드(513)가 마스크로 이용되어, 하부 패드(513)의 주변 시드층(111)이 모두 제거된다. 즉, 하부 패드(513)의 하면에 형성된 시드층(111)의 일영역을 제외한 하부 패드(513)의 주변에 형성된 시드층(111)의 다른 영역이 모두 식각되어 제거된다. 따라서, 하부 패드(513)의 주변에 있는 무기막(512)이 외부로 직접 노출된다.
도 56에 도시된 바와 같이, 무기막(512) 및 하부 패드(513)에 일정 두께의 유기막(115)이 형성된다. 즉, 무기막(512) 위에 하부 패드(513)를 덮도록 일정 두께의 유기막(115)이 코팅된다.
도 57에 도시된 바와 같이, 유기막(115)의 상부에 패턴(5d)을 갖는 마스크(5c)가 위치되고, 마스크(5c)에 자외선이 조사됨으로써, 유기막(115)에 소정 패턴이 전사된다.
도 58에 도시된 바와 같이, 유기막(115) 중 전사된 부분 또는 전사되지 않은 부분이 현상(develop)됨으로써, 유기막(115)이 소정 패턴 또는 오프닝(115f)을 갖게 된다. 즉, 하부 패드(513)와 대응되는 유기막(115)에 오프닝(115f)이 형성된다. 실질적으로, 하부 패드(513)의 폭에 비해 유기막(115)의 오프닝(115f)이 더 작은 크기를 가질 수 있다.
또한, 유기막(115)의 오프닝(115f)에 남아 있는 잔존 폴리머가 제거됨으로써, 유기막(115)의 오프닝(115f)의 내부에 있는 하부 패드(513)의 표면이 깨끗한 상태를 갖게 된다.
도 59에 도시된 바와 같이, 하부 패드(513) 및 유기막(115) 위에 재배선층(114)이 형성된다. 즉, 하부 패드(513) 및 유기막(115) 위에 시드층(117)이 형성되고, 시드층(117) 위에 재배선층(114)이 형성되며, 이후 패터닝 공정에 의해 일정 패턴의 재배선층(114)이 완성된다. 여기서, 시드층(117)은 티타늄텅스텐 및 구리로 형성될 수 있다. 더불어, 재배선층(114)의 라인/스페이스/두께는 대략 2/2/2 ㎛ 내지 대략 10/10/10 ㎛일 수 있다. 더불어, 이러한 유기막(115) 및 재배선층(114)의 형성 공정은 다수회 반복될 수 있다.
도 60 내지 도 62에 도시된 바와 같이, 유기막(115) 및 재배선층(114)은 다수회 반복되어 빌드업 또는 스택될 수 있다. 즉, 유기막(115) 및 재배선층(114)은, 예를 들면, 1층 내지 3층으로 빌드업 또는 스택될 수 있다. 여기서, 이러한 유기막(115) 및 재배선층(114)은 총괄하여 재배선층 구조로 지칭될 수도 있다.
예를 들면, 재배선층(114)이 추가적인 유기막(115a)으로 덮인 이후, 재배선층(114)에 시드층(117a)이 개재되어 추가적인 재배선층(114a)이 형성될 수 있다. 또한, 재배선층(114a)이 추가적인 유기막(115b)으로 덮이며, 이러한 재배선층(114a)의 일영역이 유기막(115b)의 오프닝(115c)을 통해 상부로 노출될 수 있다.
도 63에 도시된 바와 같이, 유기막(115b)을 통해 노출된 재배선층(114a)의 일영역에 상부 패드(116)가 형성된다. 즉, 재배선층(114a) 및 유기막(115b) 위에 시드층(116a)이 형성되고, 시드층(116a) 위에 상부 패드(116)가 형성되며, 이후 패터닝 공정에 의해 일정 패턴의 상부 패드(116)가 완성된다. 더불어, 상부 패드(116)의 라인/스페이스/두께는 대략 2/2/2 ㎛ 내지 대략 10/10/10 ㎛일 수 있다. 여기서, 상부 패드(116) 위에는 솔더 페이스트(7a)가 더 형성될 수 있다. 즉, 상부 패드(116) 위에 상부 패드(116)와 대응되는 오프닝(6a)을 갖는 스텐실(6)이 위치되고, 스텐실(6) 위에 솔더 페이스트(7a)가 위치되며, 이후 블레이드(7)의 스퀴징(squeezing)에 의해 상부 패드(116) 위에 일정량의 솔더 페이스트(7a)가 형성될 수 있다.
여기서, 솔더 페이스트(7a) 대신 상부 패드(116)의 표면에는 솔더 도금층(116b)이 미리 형성될 수도 있다. 물론, 솔더 도금층(116b) 및 솔더 페이스트(7a)가 함께 구비될 수도 있다.
이러한 공정에 의해 캐리어(1) 위에 무기막(512), 유기막(115,115a,115b), 하부 패드(513), 재배선층(114,114a) 및 상부 패드(116)를 갖는 일정 두께의 인터포저(210)가 완성된다.
도 64에 도시된 바와 같이, 반도체 다이(120)가 상부 패드(116)에 전기적으로 접속될 수 있다. 즉, 반도체 다이(120)의 마이크로 범프(121)가 인터포저(210)의 상부 패드(116)에 솔더 페이스트(7a)를 통하여 접속될 수 있다. 여기서, 접속 공정 이후 마이크로 범프와 솔더 페이스트는 일체화된다.
도 65에 도시된 바와 같이, 인터포저(210) 위의 반도체 다이(120)가 몰딩부(130)로 몰딩 또는 인캡슐레이션된다. 이때, 몰딩부(130)는 반도체 다이(120)의 대향되는 측면 및 상면뿐만 아니라, 반도체 다이(120)와 인터포저(210) 사이의 갭에도 충진될 수 있다. 더불어, 이때 반도체 다이(120)와 인터포저(210) 사이의 갭에는 별도의 언더필이 더 충진될 수도 있다. 즉, 반도체 다이(120)와 인터포저(210) 사이의 갭에 언더필이 충진된 이후, 그 외측이 몰딩부(130)로 인캡슐레이션될 수 있다.
도 66에 도시된 바와 같이, 몰딩부(130)의 표면에 임시 접착제(8)가 접착되고, 임시 접착제(8)의 위에 필름과 같은 릴리즈층(9a)을 갖는 웨이퍼 서포트 시스템(9)이 부착되어, 지금까지 완성된 반도체 디바이스 구조가 고정될 수 있다.
도 67에 도시된 바와 같이, 인터포저(210)의 아래에 위치된 캐리어(1)의 일정 영역이 그라인딩되어 제거될 수 있다. 예를 들면, 화학적 기계적 평탄화 장치에 의해 캐리어(1)의 상당한 하부 영역이 제거될 수 있다.
도 68에 도시된 바와 같이, 인터포저(210)의 아래에 위치된 캐리어(1)의 잔존 영역이 식각되어 완전히 제거된다. 따라서, 인터포저(210)의 최하단에 형성된 무기막(512)이 외부로 직접 노출된다. 따라서, 무기막(512)의 오프닝(512a)을 통하여 시드층(111)이 하부로 노출된다. 이때, 무기막(512)의 하면과 시드층(111)의 하면이 동일한 평면을 이룰 수 있다.
도 69에 도시된 바와 같이, 무기막(512)의 오프닝(512a)을 통해 노출된 시드층(111)이 제거된다. 즉, 하부 패드(513)는 하면과, 하면으로부터 상부로 연장된 동시에 상호간 대향되는 측면을 포함하는데, 하부 패드(513)의 하면에 형성된 시드층(111)이 제거됨으로써, 하부 패드(513)가 직접 하부로 노출된다. 즉, 하부 패드(513)의 한 구성요소인 금(Au)(513a)이 직접 하부로 노출된다. 이러한 시드층(111)의 제거는, 예를 들면 SF6 용액에 의해 제거될 수 있다. 물론, 이때 하부 패드(513)의 상호간 대향되는 측면에는 시드층(111)이 여전히 잔존한다.
도 70에 도시된 바와 같이, 무기막(512)의 오프닝(512a)을 통해 노출된 하부 패드(513)에 대략 반원형의 도전성 범프(140)가 접속될 수 있다. 즉, 하부 패드(513)의 한 구성 요소인 금(Au)(513a)에 도전성 범프(140)가 직접 접속될 수 있다. 일례로, 하부 패드(513)에 플럭스가 도포되고, 플럭스에 볼이 드랍된 후, 리플로우 공정이 수행됨으로써, 하부 패드(513)에 도전성 범프(140)가 접속될 수 있다.
이와 같이 하여, 본 발명의 또 다른 실시예는 캐리어(1) 위의 무기막(512)의 오프닝(512a)에 하부 패드(513)가 먼저 형성되고, 이후 하부 패드(513) 위에 재배선층(114)이 형성됨으로써, 재배선층(114)과 하부 패드(513) 사이의 미스 얼라인 현상이 발생하지 않는다.
또한, 본 발명의 또 다른 실시예는 하부 패드(513)가 먼저 형성되고, 이후 재배선층(114) 및 도전성 범프(140)가 형성됨으로써, 볼 드랍 및 연결 공정이 간소화될 수 있다.
더욱이, 본 발명에 따른 반도체 디바이스는 인터포저(210)의 하면에 무기막(512)이 형성됨으로써, 인터포저(210)의 하면이 외부 환경으로부터 안전하게 보호된다.
도 71에 도시된 바와 같이, 릴리즈층에, 예를 들면, 자외선을 조사함으로써, 릴리즈층의 접착력이 제거되도록 한다. 따라서, 접착제(8)로부터 웨이퍼 서포트 시스템(9)이 쉽게 제거될 수 있다.
도 72에 도시된 바와 같이, 솔벤트에 의해 몰딩부(130) 위에 잔존하는 임시 접착제(8)가 완전히 제거된다.
도 73에 도시된 바와 같이, 몰딩부(130) 위에 소우 테이프(9)가 부착되고, 다이아몬드 블레이드 또는 레이저 빔 등에 의해 소잉 공정이 수행된다. 이때, 인터포저(210) 및 몰딩부(130)가 함께 소잉됨으로써, 낱개의 반도체 디바이스가 얻어진다.
도 74에 도시된 바와 같이, 낱개의 반도체 디바이스(500)는 몰딩부(130)의 대향되는 측면과, 인터포저(210)의 대향되는 측면이 상호간 동일한 평면을 이룬다. 특히, 반도체 디바이스(500)는 하부 패드(513), 특히, 금(Au)(513a)의 하면에 직접 도전성 범프(140)가 접속되어 있으며, 이러한 하부 패드(513) 중 대향되는 측면에는 시드층(111)이 여전히 잔존한다.
더불어, 하부 패드(513), 특히, 구리(Cu)(513b)는 금(Au)(513a)에 직접 형성되어 있으나, 재배선층(114)은 시드층(111)을 개재하여 하부 패드(513) 위에 즉, 구리(513b) 위에 형성된다. 더불어, 인터포저(210)의 최하단에는 무기막(512)이 잔존하며, 따라서 인터포저(210)의 하면이 외부 환경으로부터 안전하게 보호된다.
여기서, 하부 패드(513)의 하면은 제거된 시드층의 두께만큼 무기막(512)의 하면보다 높은 위치에 있을 수 있다.
도 75 내지 도 76은 본 발명의 또 다른 실시예에 따른 반도체 디바이스(600)의 제조 방법을 도시한 단면도이다.
도 75에 도시된 바와 같이, 무기막(512)의 오프닝(512a)에 시드층(111)이 형성되고, 시드층(111) 위에 임시 하부 패드(613)가 형성될 수 있다. 여기서, 시드층(111)은 티타늄텅스턴일 수 있고, 임시 하부 패드(613)는 구리일 수 있다. 또한, 임시 하부 패드(613) 위에는 시드층(117)이 개재된 채 재배선층(114)이 형성될 수 있다. 여기서, 상술한 무기막(512)은 없을 수도 있으며, 이 경우 시드층(111)은 캐리어(1) 위에 직접 형성될 수도 있다.
도 76에 도시된 바와 같이, 캐리어(1)가 그라인딩 및 식각되어 제거되고, 또한 임시 하부 패드(513)의 하면에 형성된 시드층(111) 역시 식각되어 제거된다. 따라서, 무기막(512)의 오프닝(512a)을 통해 임시 하부 패드(613)의 하면이 외부로 직접 노출된다. 즉, 임시 하부 패드(613)의 하면은 무기막(512)의 하면보다 높은 위치에 있을 수 있다.
도 77에 도시된 바와 같이, 임시 하부 패드(613)가 제거됨으로써, 재배선층(114) 즉, 재배선층(114)의 하면에 형성된 시드층(117)이 외부로 그대로 노출된다. 또한, 이와 같이 임시 하부 패드(613)가 제거됨으로써, 무기막(512) 및 유기막(115)에 일정 깊이의 오프닝 또는 캐비티(613a)가 형성된다. 물론, 이러한 오프닝(613a)의 내측에 재배선층(114)의 하면에 형성된 시드층(117)이 하부로 직접 노출된다.
도 78에 도시된 바와 같이, 무기막(512) 및 유기막(115)에 형성된 일정 깊이의 오프닝 또는 캐비티(613a)에 단면이 대략 반원 형태인 도전성 범프(640)가 형성된다. 즉, 도전성 범프(640)가 재배선층(114), 다른 말로 시드층(117)에 접속된다. 이에 따라, 도전성 범프(640)는 무기막(512) 및 유기막(115)의 오프닝(613a)에 인터락되는 동시에 재배선층(114)에 전기적으로 접속된다.
이와 같이 하여, 본 발명에 따른 반도체 디바이스(600)는 도전성 범프(640)가 인터포저(210)의 무기막(512) 및 유기막(115)에 일정 깊이로 형성된 오프닝(613a)에 인터락되도록 함으로써, 인터포저(210)와 도전성 범프(640) 사이의 보드 레벨 신뢰성이 향상되도록 한다.
더불어, 본 발명에 따른 반도체 디바이스(600)는 하부 패드 또는 언더범프메탈없이 도전성 범프(640)가 재배선층(114)에 직접 전기적으로 접속되도록 함으로써, 디바이스 제조 공정을 단순화시키고 또는 제조 비용을 절감시킨다.
여기서, 상술한 바와 같은 무기막(512)은 없을 수도 있으며, 이 경우 인터포저(210)의 유기막(115)이 직접 외부로 노출될 수 있다.
도 79 내지 도 83은 본 발명의 또 다른 실시예에 따른 반도체 디바이스(700)의 제조 방법을 도시한 단면도이다.
도 79에 도시된 바와 같이, 캐리어(1)의 상면에 오프닝(512a)을 갖는 무기막(512)이 형성되고, 무기막(512)의 오프닝(512a)에 시드층(111), 임시 하부 패드(713) 및 언더범프메탈(714)이 순차적으로 형성될 수 있다.
여기서, 임시 하부 패드(713)의 하면에 시드층(111)이 형성되고, 임시 하부 패드(713)의 상면 및 대향되는 측면에 언더범프메탈(714)이 형성될 수 있다. 따라서, 언더범프메탈(714)은 임시 하부 패드(713)의 상면 및 대향되는 측면을 대략 덮는 모자 형태를 한다. 더불어, 상술한 무기막(512)은 없을 수도 있으며, 이 경우 시드층(111)은 캐리어(1) 위에 직접 형성된다.
도 80에 도시된 바와 같이, 언더범프메탈(714)의 상면에 재배선층(114)이 형성되고, 이러한 재배선층(114)은 유기막(115)으로 덮인다.
도 81에 도시된 바와 같이, 캐리어(1)의 하면이 그라인딩 및 식각되어 완전히 제거되고, 또한 시드층(111) 역시 식각되어 제거된다. 여기서, 시드층(111)은 티타늄텅스텐으로 이루어질 수 있다. 따라서, 이러한 공정에 의해 임시 하부 패드(713)의 하면이 무기막(512)의 오프닝(512a)을 통해 하부로 노출된다.
도 82에 도시된 바와 같이, 언더범프메탈(714)로 감싸여진 형태의 하부 패드(713)가 식각되어 제거된다. 따라서, 무기막(512) 및 유기막(115)에 일정 깊이의 오프닝 또는 캐비티(713a)가 형성되는데, 이러한 오프닝(713a)의 내벽은 모자 형태의 언더범프메탈(714)로 코팅된 형태를 하게 된다. 다르게 설명하면, 언더범프메탈(714)의 내측에 일정 깊이의 오프닝 또는 캐비티(713a)가 형성된 형태가 된다.
도 83에 도시된 바와 같이, 무기막(512) 및 유기막(115)에 일정 깊이로 형성된 오프닝(713a)에 도전성 범프(740)가 형성된다. 즉, 언더범프메탈(714)로 내벽이 코팅된 오프닝 또는 캐비티(713a)의 내측에 도전성 범프(740)가 접속된다. 다르게 설명하면, 모자 형태의 언더범프메탈(714)이 도전성 범프(740)의 상면 및 대향되는 측면을 덮는 형태를 하게 된다.
이와 같이 하여, 본 발명에 따른 반도체 디바이스(700)는 도전성 범프(740)가 인터포저(210)의 무기막(512) 및 유기막(115)의 오프닝 내벽에 형성된 언더범프메탈(714)에 인터락되도록 함으로써, 인터포저(210)와 도전성 범프(740) 사이의 보드 레벨 신뢰성이 향상되도록 한다.
더불어, 본 발명에 따른 반도체 디바이스(700)는 언더범프메탈(714)에 도전성 범프(740)가 전기적으로 접속되도록 함으로서, 재배선층(114)과 도전성 범프(740) 사이에 층간 금속 화합물이 생기지 않도록 하고, 이에 따라 재배선층(114)과 도전성 범프(740) 사이의 보드 레벨 신뢰성이 더욱 향상되도록 한다.
여기서, 상술한 바와 같은 무기막(512)은 없어도 좋으며, 이 경우 인터포저(210)의 유기막(115)이 직접 외부로 노출될 수 있다.
도 84 및 도 85는 본 발명의 또 다른 실시예에 따른 반도체 디바이스(800a,800b)를 도시한 단면도이다.
도 84 및 도 85에 도시된 바와 같이, 본 발명에 따른 반도체 디바이스(800a,800b)는 인터포저(210)의 하면에 형성된 에폭시 몰딩 컴파운드층(850)을 더 포함할 수 있다.
실질적으로, 에폭시 몰딩 컴파운드층(850)은 무기막(512)의 하면에 형성된 동시에 도전성 범프(640 또는 740)의 대향되는 측면을 덮는다. 따라서, 본 발명은 인터포저(210)와 도전성 범프(640 또는 740) 사이의 전기적 접속 신뢰성, 다르게 설명하면, 보드 레벨 신뢰성을 더욱 향상시킨다.
이러한 에폭시 몰딩 컴파운드층(850)은 금형을 이용한 통상의 컴프레션 몰딩(compression molding) 방식, 트랜스퍼 몰딩(transfer molding) 방식 및 그 등가 방식 중에서 선택된 어느 하나로 형성될 수 있다. 그러나, 이러한 방법으로 본 발명이 한정되는 것은 아니다.
여기서, 도 84에 도시된 반도체 디바이스(800a)는, 실질적으로 에폭시 몰딩 컴파운드층(850)을 제외한 나머지 구조가 도 78에 도시된 반도체 디바이스(600)와 동일하고, 도 85에 도시된 반도체 디바이스(800b) 역시 실질적으로 에폭시 몰딩 컴파운드층(850)을 제외한 나머지 구조가 도 83에 도시된 반도체 디바이스(700)와 동일하다.
더불어, 여기서 에폭시 몰딩 컴파운드층(850)은 상술한 몰딩부(130)와 동일 재료이거나, 또는 동일 유사한 모듈러스를 갖는 재료일 수 있다.
또한, 상술한 바와 같은 무기막(512)은 없어도 좋으며, 이 경우 인터포저(210)의 유기막(115)에 직접 에폭시 몰딩 컴파운드층(850)이 형성될 수 있다.
도 86 및 도 87은 본 발명의 또 다른 실시예에 따른 반도체 디바이스(900a,900b)를 도시한 단면도이다.
도 86에 도시된 바와 같이, 본 발명에 따른 반도체 디바이스(900a)는 무기막(512) 및 유기막(115)의 오프닝에 단면이 대략 직사각 형태로 형성된 도전성 범프(940a)를 포함한다. 물론, 이러한 직사각 형태의 도전성 범프(940a)는 재배선층(114)에 전기적으로 접속된다.
여기서, 도전성 범프(940a)의 두께는 오프닝의 깊이와 대략 같거나 약간 클 수 있다. 따라서, 전반적으로 반도체 디바이스(900a)의 두께가 상당히 얇아질 수 있다. 물론, 도전성 범프(940a)는 외부 회로기판(10)의 도전성 패턴(11)에 전기적으로 접속됨은 당연하다.
도 87에 도시된 바와 같이, 본 발명에 따른 반도체 디바이스(900b)는 무기막(512) 및 유기막(115)에 형성되고 내벽에 언더범프메탈(714)이 형성된 오프닝에 단면이 대략 직사각 형태로 형성된 도전성 범프(940b)를 포함한다.
마찬가지로, 도전성 범프(940b)의 두께는 오프닝의 깊이와 대략 같거나 약간 클 수 있다.
한편, 도 86 및 도 87에 도시된 반도체 디바이스(900a,900b)는 랜드 그리드 어레이 반도체 디바이스로 정의될 수 있으며, 이는 대부분의 도전성 범프(940a,940b)가 인터포저(210) 및/또는 언더범프메탈(714)에 형성된 오프닝 또는 캐비티의 내부에 형성됨으로써, 상당히 얇은 두께를 제공하게 된다.
여기서, 도 86에 도시된 반도체 디바이스(900a)는 실질적으로 도전성 범프(940a)를 제외한 나머지 구조가 도 78에 도시된 반도체 디바이스(600)와 동일하고, 도 87에 도시된 반도체 디바이스(900b) 역시 실질적으로 도전성 범프(940b)를 제외한 나머지 구조가 도 83에 도시된 반도체 디바이스(700)와 동일하다.
한편, 여기서 언더범프메탈(714)은 오프닝 또는 캐비티의 내벽 표면을 따라 형성된 것으로 설명 및 도시되어 있으나, 언더범프메탈(714)은, 필요에 따라, 오프닝 또는 캐비티에 완전히 채워진 솔리드 형태로 형성될 수도 있다.
여기서, 상술한 바와 같은 무기막(512)은 없어도 좋으며, 이 경우 인터포저(210)의 유기막(115)이 직접 외부로 노출된다.
도 88 및 도 89는 본 발명의 또 다른 실시예에 따른 반도체 디바이스(1000a,1000b)를 도시한 단면도이다.
도 88에 도시된 바와 같이, 본 발명에 따른 반도체 디바이스(1000a)는 무기막(512)의 오프닝 위에 구리 재질의 언더범프메탈(1013)이 형성되고, 언더범프메탈(1013)에 시드층(117)이 개재된 채 재배선층(114)이 형성된 구성을 개시한다. 더불어, 무기막(512)의 하면에 오프닝을 갖는 폴리머층(1050)이 형성될 수 있으며, 이러한 폴리머층(1050)의 오프닝에 도전성 범프(1040a)가 형성될 수 있다. 즉, 폴리머층(1050)이 도전성 범프(1040a)의 대향되는 측면을 감쌀 수 있다. 물론, 도전성 범프(1040a)는 언더범프메탈(1013)에 접속된다.
또한, 도 89에 도시된 바와 같이, 본 발명에 따른 반도체 디바이스(1000b)는 무기막(512)의 오프닝 위에 비교적 두꺼운 재배선층(114)이 형성된 구성을 개시한다. 더불어, 무기막(512)의 하면에 오프닝을 갖는 폴리머층(1050)이 형성되며, 이러한 폴리머층(1050)의 오프닝에 도전성 범프(1040b)가 형성될 수 있다. 마찬가지로 폴리머층(1050)이 도전성 범프(1040b)의 대향되는 측면을 감쌀 수 있다. 물론, 도전성 범프(1040b)는 재배선층(114)에 접속된다.
여기서, 상술한 바와 같은 무기막(512)은 없어도 좋으며, 이 경우 인터포저(210)의 유기막(115)에 직접 폴리머층(1050)이 형성될 수 있다.
도 90 및 도 91은 본 발명의 또 다른 실시예에 따른 반도체 디바이스(1100a,1100b)를 도시한 단면도이다.
도 90에 도시된 바와 같이, 본 발명에 따른 반도체 디바이스(1100a)는 무기막(512)의 오프닝을 통해 노출된 구리 재질의 언더범프메탈(1013)에 또다른 재질의 언더범프메탈(1113a)이 더 형성된 구성을 개시한다. 예를 들면, 무기막(512)의 하부에, 구리/니켈/금(Cu/Ni/Au), 니켈/금(Ni/Au), 구리/니켈/솔더(Cu/Ni/Solder), 니켈/솔더(Ni/solder), 구리/솔더(Cu/solder) 등의 언더범프메탈(1113a)이 더 형성될 수 있다. 다르게 설명하면, 무기막(512)의 하부로 일정 두께 돌출된 언더범프메탈(1113a)이 더 형성될 수 있으며, 이러한 돌출된 언던범프메탈(1113a)에 도전성 범프(1140a)가 접속될 수 있다.
도 91에 도시된 바와 같이, 본 발명에 따른 반도체 디바이스(1100b)는 무기막(512)의 오프닝을 통해 노출된 비교적 두꺼운 재배선층(114)에 언더범프메탈(1113b)이 형성된 구성을 개시한다. 즉, 무기막(512)의 하부 방향을 향하여 일정 두께 돌출된 언더범프메탈(1113b)이 더 형성될 수 있으며, 이러한 돌출된 언더범프메탈(1113b)에 도전성 범프(1140b)가 접속될 수 있다.
여기서, 상술한 바와 같은 무기막(512)은 없어도 좋으며, 이 경우 인터포저(210)의 유기막(115)이 직접 외부로 노출된다.
도 92 및 도 93은 본 발명의 또 다른 실시예에 따른 반도체 디바이스(1200a,1200b)를 도시한 단면도이다.
도 92 및 도 93에 도시된 바와 같이, 본 발명에 따른 반도체 디바이스(1200a,1200b)는 무기막(512)의 하면에 폴리머층(1250)이 더 형성됨으로써, 폴리머층(1250)이 언더범프메탈(1113a,1113b)의 대향되는 측면을 덮는 구성을 개시한다. 물론, 폴리머층(1250)을 통해 하부로 돌출된 언더범프메탈(1113a,1113b)에는 도전성 범프(1140a,1140b)가 형성된다. 따라서, 본 발명에 따른 반도체 디바이스(1200a,1200b)는 인터포저(210)의 최하면에 폴리머층(1250)이 더 형성됨으로써, 인터포저(210)가 외부 환경으로부터 더욱 안전하게 보호된다.
여기서, 상술한 바와 같은 무기막(512)은 없어도 좋으며, 이 경우 인터포저(210)의 유기막(115)에 직접 폴리머층(1250)이 형성될 수 있다.
이상에서 설명한 것은 본 발명에 따른 반도체 디바이스를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
100; 반도체 디바이스 110; 인터포저
111; 시드층 512; 무기막
512a; 오프닝 513; 하부 패드
114; 재배선층 115; 유기막
116; 상부 패드 117; 솔더 페이스트
120; 반도체 다이 121; 마이크로 범프
130; 몰딩부 140; 도전성 범프

Claims (20)

  1. 하부 패드, 상기 하부 패드 위에 접속된 재배선층, 상기 재배선층 위에 접속된 상부 패드 및 상기 재배선층을 덮는 유기막을 포함하는 인터포저;
    상기 인터포저의 상부 패드에 접속된 반도체 다이;
    상기 인터포저 위의 상부 패드 및 반도체 다이를 덮는 몰딩부; 및
    상기 하부 패드에 접속된 도전성 범프를 포함하고,
    상기 하부 패드는 대향되는 양측면이 상기 유기막에 직접 접착되고, 상기 재배선층은 시드층을 통하여 상기 하부 패드 및 상기 유기막에 접착되고,
    상기 재배선층과 상기 하부 패드의 사이에 상기 시드층이 직접 개재되며,
    상기 인터포저는 상기 도전성 범프가 접속되는 언더범프메탈 기능을 하는 상기 하부 패드가 먼저 형성되고, 상기 하부 패드의 형성 후 상기 하부 패드에 상기 시드층이 형성되며, 상기 시드층의 형성 후 상기 시드층에 상기 재배선층이 형성되고, 상기 재배선층의 형성 후 상기 재배선층에 상기 상부 패드가 형성되어 이루어진 것을 특징으로 하는 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 유기막은 상기 상부 패드의 양측면을 덮는 것을 특징으로 하는 반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 유기막은 폴리이미드(polyimide), 벤조사이클로부틴(Benzo Cyclo Butene) 또는 폴리벤즈옥사졸(Poly Benz Oxazole)로 형성된 것을 특징으로 하는 반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 도전성 범프는 단면의 형태가 반원형 또는 사각인 것을 특징으로 하는 반도체 디바이스.
  5. 제 1 항에 있어서,
    상기 재배선층은 상기 하부 패드에 제1시드층을 개재하여 접속된 제1재배선층; 및
    상기 제1재배선층 위에 제2시드층을 개재하여 접속된 제2재배선층을 포함함을 특징으로 하는 반도체 디바이스.
  6. 제 1 항에 있어서,
    상기 상부 패드는 상기 재배선층에 시드층을 개재하여 접속된 것을 특징으로 하는 반도체 디바이스.
  7. 제 1 항에 있어서,
    상기 하부 패드의 하면은 상기 유기막의 하면보다 높은 것을 특징으로 하는 반도체 디바이스.
  8. 제 1 항에 있어서,
    상기 상부 패드는 상기 유기막으로부터 상부 방향으로 돌출된 것을 특징으로 하는 반도체 디바이스.
  9. 제 1 항에 있어서,
    상기 유기막에 형성된 폴리머층을 더 포함하고,
    상기 도전성 범프는 상기 폴리머층을 통하여 외부로 노출된 것을 특징으로 하는 반도체 디바이스.
  10. 제 1 항에 있어서,
    상기 하부 패드와 상기 도전성 범프 사이에 개재된 언더범프메탈을 더 포함함을 특징으로 하는 반도체 디바이스.
  11. 제 1 항에 있어서,
    상기 유기막에 형성된 폴리머층; 및
    상기 하부 패드와 상기 도전성 범프 사이에 개재된 언더범프메탈을 더 포함하고,
    상기 언더범프메탈 및 상기 도전성 범프는 상기 폴리머층을 통하여 외부로 노출된 것을 특징으로 하는 반도체 디바이스.
  12. 제 1 항에 있어서,
    상기 유기막의 하면에 무기막이 더 형성된 것을 특징으로 하는 반도체 디바이스.
  13. 제 12 항에 있어서,
    상기 무기막은 실리콘 산화막 또는 실리콘 질화막으로 형성된 것을 특징으로 하는 반도체 디바이스.
  14. 제 12 항에 있어서,
    상기 하부 패드는 하면과, 상기 하면에 연결되어 상부로 연장된 동시에 상호간 대향되는 측면을 포함하고,
    상기 하면을 제외한 상기 대향되는 측면에 시드층이 더 형성된 것을 특징으로 하는 반도체 디바이스.
  15. 제 12 항에 있어서,
    상기 하부 패드와 대응되는 상기 무기막에 오프닝이 형성되고,
    상기 무기막의 오프닝의 직경과 상기 오프닝을 통해 노출된 하부 패드의 일영역의 직경이 동일한 것을 특징으로 하는 반도체 디바이스.
  16. 제 15 항에 있어서,
    상기 무기막의 오프닝의 직경에 비해 상기 오프닝의 상부의 하부 패드의 일영역의 직경이 더 큰 것을 특징으로 하는 반도체 디바이스.
  17. 제 12 항에 있어서,
    상기 하부 패드의 하면이 상기 무기막의 하면보다 높은 것을 특징으로 하는 반도체 디바이스.
  18. 제 12 항에 있어서,
    상기 무기막에 형성된 폴리머층을 더 포함하고,
    상기 도전성 범프는 상기 폴리머층을 통하여 외부로 노출된 것을 특징으로 하는 반도체 디바이스.
  19. 제 12 항에 있어서,
    상기 하부 패드와 상기 도전성 범프 사이에 개재된 언더범프메탈을 더 포함함을 특징으로 하는 반도체 디바이스.
  20. 제 12 항에 있어서,
    상기 무기막에 형성된 폴리머층; 및
    상기 하부 패드와 상기 도전성 범프 사이에 개재된 언더범프메탈을 더 포함하고,
    상기 언더범프메탈 및 상기 도전성 범프는 상기 폴리머층을 통하여 외부로 노출된 것을 특징으로 하는 반도체 디바이스.
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