KR20220092785A - 반도체 패키지 형성 방법 및 반도체 패키지 - Google Patents

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KR20220092785A
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forming
interconnection element
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리 웨이핑
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상하이 이부 세미컨덕터 컴퍼니 리미티드
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    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81417—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/81424—Aluminium [Al] as principal constituent
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81439—Silver [Ag] as principal constituent
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    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
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    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81444—Gold [Au] as principal constituent
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    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81447—Copper [Cu] as principal constituent
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Abstract

본 발명은 반도체 패키지 형성 방법 및 반도체 패키지를 제공하며, 방법은 반도체 기판을 제공하여, 반도체 기판 상부에 상호연결 소자를 부착하는 단계; 일측 표면에 적어도 하나의 제1 전도성 범프와 높이가 제1 전도성 범프보다 높은 적어도 하나의 제2 전도성 범프가 형성된 적어도 2개의 칩을 형성하는 단계; 적어도 2개의 칩을 반도체 기판과 상호연결 소자의 상부 표면에 부착하여, 각 칩의 제2 전도성 범프를 반도체 기판의 상부 표면에 본딩하고, 각 칩의 제1 전도성 범프를 상호연결 소자의 상부 표면에 본딩하는 단계를 포함한다. 상기 방법을 이용하여, 패키지 내부의 고밀도 상호연결 배선을 구현할 수 있으며, 패키지 공정이 단순하고 비용이 저렴하다.

Description

반도체 패키지 형성 방법 및 반도체 패키지{A method for forming semiconductor pakages and semiconductor pakages}
본 발명은 반도체 분야에 속하며, 구체적으로는 반도체 패키지 형성 방법 및 반도체 패키지에 관한 것이다.
본 부분은 청구항에 진술된 본 발명의 실시방식에 대해 배경 또는 맥락을 제공하기 위한 것이다. 여기에 기술된 내용이 본 부분에 포함되었다고 해서 종래 기술로 인정되는 것은 아니다.
반도체 업계가 급속히 발전함에 따라, 전자제품의 소형화와 복잡화 수요가 갈수록 증가하고 있으며, 반도체 패키지 내부의 고밀도 상호연결에 대한 요구도 따라서 상승하고 있다.
종래 기술에서는, 패키지의 고밀도 배선 기능을 구현하기 위하여, EMIB(Embedded Multi-Die Interconnect Bridge, 임베디드 멀티다이 상호연결 브릿지) 패키징 기술을 채택하고 있으며, 이는 상호연결 브릿지를 BGA 적층 기판 내에 감입하고, 상호연결 브릿지 상부의 복수의 RDL층을 이용하여 복수의 칩을 상호연결함으로써 패키지의 고밀도 배선 기능을 구현한다. 그러나 이러한 패키징 공정은 반드시 일반적인 BGA 적층 기판에 다양한 크기의 상호연결 브릿지를 수용하기 위한 캐비티를 형성하여야 하므로, 제조비용이 높은 편이다.
상기 종래 기술에 존재하는 문제점에 대해, 반도체 패키지 형성 방법 및 반도체 패키지를 제안하며, 이러한 방법 및 패키지를 이용하여 상기 문제를 해결할 수 있다.
본 출원은 이하 방안을 제공한다.
첫 번째 측면으로, 반도체 패키지 형성 방법을 제공하며, 이는 반도체 기판을 제공하여, 반도체 기판 상부에 상호연결 소자를 부착하는 단계; 일측 표면에 적어도 하나의 제1 전도성 범프와 높이가 제1 전도성 범프보다 높은 적어도 하나의 제2 전도성 범프가 형성된 적어도 2개의 칩을 형성하는 단계; 적어도 2개의 칩을 반도체 기판과 상호연결 소자의 상부 표면에 부착하여, 각 칩의 제2 전도성 범프를 반도체 기판의 상부 표면에 본딩하고, 각 칩의 제1 전도성 범프를 상호연결 소자의 상부 표면에 본딩하는 단계를 포함한다.
일부 실시방식에서, 반도체 기판 상부에 상호연결 소자를 부착하기 전, 서로 대향하는 제1 측면과 제2 측면을 구비한 실리콘 웨이퍼를 제공하는 단계; 실리콘 웨이퍼의 제1 측면에 재배선 구조를 형성하는 단계; 재배선 구조의 표면에 복수의 제1 본딩 패드를 형성하는 단계; 제1 전도성 범프와 제2 전도성 범프 간의 높이 차에 따라, 실리콘 웨이퍼의 제2 측면에 대해 박화를 수행하는 단계; 박화 후의 실리콘 웨이퍼에 대해 스크라이빙(scribing)을 수행하여 상호연결 소자를 형성하는 단계를 더 포함한다.
일부 실시방식에서, 실리콘 웨이퍼의 제1 측면과 제2 측면 사이에 수직 TSV 관통 비아를 형성한다.
일부 실시방식에서, 방법은, 하이브리드 본딩 공정을 이용하여 상호연결 소자를 반도체 기판 상부에 부착하는 단계를 더 포함한다.
일부 실시방식에서, 실리콘 웨이퍼의 제2 측면에 대해 박화를 수행하는 단계는, 지지 웨이퍼를 사용하여 실리콘 웨이퍼의 제1 측면에 임시로 점착하여, 박화를 수행 시 실리콘 웨이퍼를 지지하는 단계를 더 포함하며; 지지 웨이퍼는 실리콘웨이퍼 또는 유리이다.
일부 실시방식에서, 방법은 칩 형성 단계를 더 포함한다. 이는 적어도 반도체 웨이퍼 및 반도체 웨이퍼 상부에 위치하는 적어도 2종의 금속 패드를 포함하는 반도체 소자를 제공하는 단계; 반도체 소자의 상부에 각각의 금속 패드와 전기적으로 연결되는 시드층을 형성하는 단계; 시드층의 상부에 제1 포토레지스트층을 형성하며; 제1 포토레지스트층에서, 적어도 2종의 금속 패드 중의 적어도 하나의 제1 금속 패드의 적어도 일부의 직상부에 위치하는 제1 개구를 형성하여 시드층을 노출시키고; 제1 개구에 제1 높이의 제1 전도성 범프를 형성하여; 제1 포토레지스트층을 제거하는 단계; 제1 포토레지스트층을 제거한 후, 시드층의 상부에 제2 포토레지스트층을 형성하며; 제2 포토레지스트층에서, 적어도 2종의 금속 패드 중 적어도 하나의 제2 금속 패드의 적어도 일부의 직상부에 위치하는 제2 개구를 형성하여 시드층을 노출시키고; 제2 개구에 제1 높이보다 높은 제2 높이의 제2 전도성 범프를 형성하는 단계; 제2 포토레지스트층을 제거하여 칩을 형성하는 단계를 포함한다.
일부 실시방식에서, 방법은, 반도체 웨이퍼와 적어도 2종의 금속 패드 상부에 패턴화된 부동태층을 형성하여, 부동태층으로 각각의 금속 패드의 적어도 일부를 노출시키는 단계; 시드층으로 적어도 각각의 금속 패드의 노출 표면을 덮는 단계를 더 포함한다.
일부 실시방식에서, 패턴화된 부동태층을 형성한 후, 방법은, 부동태층의 표면에 폴리머층을 형성하는 단계를 더 포함한다.
일부 실시방식에서, 방법은, 폴리머층과 적어도 2종의 금속 패드의 노출 표면에 금속소재를 스퍼터링하여 시드층을 형성하는 단계; 및, 제2 포토레지스트층을 제거한 후, 시드층의 노광 부분을 에칭하여 제거하는 단계를 더 포함한다.
일부 실시방식에서, 방법은, 시드층 상부에 제1 두께의 제1 포토레지스트층을 증착하고, 제1 포토레지스트층 상부에 제1 포토레지스트층을 패터닝하기 위한 제1 마스크층을 배치하여 제1 개구를 형성하는 단계; 및, 제1 포토레지스트층을 제거한 후, 시드층 상부에 제2 두께의 제2 포토레지스트층을 증착하고, 제2 포토레지스트층 상부에 제2 포토레지스트층을 패터닝하기 위한 제2 마스크층을 배치하여 제2 개구를 형성하는 단계를 더 포함한다.
일부 실시방식에서, 제1 포토레지스트층을 제거한 후, 시드층의 상부에 제1 전도성 범프를 완전히 덮는 제2 포토레지스트층을 형성하는 단계를 더 포함한다.
일부 실시방식에서, 제1 전도성 범프와 제2 전도성 범프의 굵기는 상이하다.
일부 실시방식에서, 상호연결 소자의 상부 표면에 복수의 제1 본딩 패드를 형성하고, 반도체 기판 상부에 복수의 제2 본딩 패드를 형성하며, 적어도 2개의 칩을 반도체 기판과 상호연결 소자의 상부 표면에 부착하는 단계는, 적어도 2개의 칩을 반도체 기판과 상호연결 소자의 상부에 플립칩 방식으로 실장하여, 각 칩의 복수의 제1 전도성 범프가 상호연결 소자의 복수의 제1 본딩 패드에 대응되어 본딩되도록 함과 동시에, 각 칩의 복수의 제2 전도성 범프가 반도체 기판의 상부 표면에 노출된 복수의 제2 본딩 패드에 본딩되도록 하는 단계를 더 포함한다.
일부 실시방식에서, 제1 전도성 범프와 제2 전도성 범프는 언더 범프 금속을 포함한다.
일부 실시방식에서, 적어도 2개의 칩을 반도체 기판과 상호연결 소자의 상부 표면에 부착한 후, 방법은, 반도체 기판의 상부에 캡을 부착하여, 캡으로 상호연결 소자와 적어도 2개의 칩을 그 안에 수용하는 단계; 패키지를 PCB 기판에 본딩하기 위해, 반도체 기판의 하부에 그리드 어레이를 형성하는 단계를 더 포함한다.
일부 실시방식에서, 상기 상호연결 소자의 소재는 실리콘 웨이퍼 또는 유리이다. 두 번째 측면으로, 반도체 패키지를 제공하며, 이는 반도체 기판; 반도체 기판의 상부 표면에 부착되는 상호연결 소자; 각 칩의 일측 표면에 적어도 하나의 제1 전도성 범프와 높이가 제1 전도성 범프보다 높은 적어도 하나의 제2 전도성 범프가 형성되는 적어도 2개의 칩을 포함하며; 적어도 2개의 칩이 반도체 기판과 상호연결 소자의 상부 표면에 부착되어, 각 칩의 제2 전도성 범프는 반도체 기판의 상부 표면에 본딩되고, 각 칩의 제1 전도성 범프는 상호연결 소자의 상부 표면에 본딩된다.
일부 실시방식에서, 상호연결 소자는, 서로 대향하는 제1 측면과 제2 측면을 구비한 실리콘 웨이퍼층; 실리콘 웨이퍼의 제1 측면에 부착되는 재배선 구조; 재배선 구조의 표면에 형성되는 복수의 제1 본딩 패드를 포함하며; 여기서, 상호연결 소자의 두께는 제1 전도성 범프와 제2 전도성 범프 간의 높이 차에 따라 확정된다.
일부 실시방식에서, 실리콘 웨이퍼의 제1 측면과 제2 측면 사이에 수직 TSV 관통 비아가 형성된다.
일부 실시방식에서, 상호연결 소자는 하이브리드 본딩 공정을 이용하여 반도체 기판 상부에 부착된다.
일부 실시방식에서, 칩은, 적어도 반도체 웨이퍼 및 반도체 웨이퍼 방부에 위치하는 적어도 2종의 금속 패드를 포함하는 반도체 소자; 반도체 소자의 상부 표면에 형성되어 각 금속 패드와 전기적으로 연결되는 시드층; 제1 높이를 구비하며, 시드층의 상부에 형성되어 적어도 2종 금속 패드 중의 적어도 하나의 제1 금속 패드의 적어도 일부의 직상부에 위치하는 적어도 하나의 제 1 전도성 범프; 제2 높이를 구비하며, 시드층의 상부에 형성되어, 적어도 2종 금속 패드 중의 적어도 하나의 제2 금속 패드의 적어도 일부의 직상부에 위치하는 적어도 하나의 제2 전도성 범프를 포함한다.
일부 실시방식에서, 반도체 웨이퍼와 적어도 2종의 금속 패드의 상부에 형성되는 부동태층을 더 포함하며, 부동태층 중의 패턴화 개구는 각 금속 패드의 적어도 일부를 노출시키고; 시드층은 적어도 각 금속 패드의 노출 표면을 덮는다.
일부 실시방식에서, 부동태층의 표면에 형성되는 폴리머층을 더 포함한다.
일부 실시방식에서, 제1 전도성 범프와 제2 전도성 범프의 굵기는 상이하다.
일부 실시방식에서, 반도체 기판 상부에 복수의 제2 본딩 패드가 형성되며, 여기서 각 칩의 복수의 제1 전도성 범프는 상호연결 소자의 복수의 제1 본딩 패드에 대응하여 본딩되고, 각 칩의 복수의 제2 전도성 범프는 반도체 기판의 상부 표면에 노출된 복수의 제2 본딩 패드에 대응하여 본딩된다.
일부 실시방식에서, 제1 전도성 범프와 제2 전도성 범프는 언더 범프 금속을 포함한다.
일부 실시방식에서, 패키지는 반도체 기판의 상부에 부착되어, 상호연결 소자와 적어도 2개의 칩을 그 안에 수용하는 캡; 패키지를 PCB 기판에 본딩하기 위하여, 반도체 기판의 하부에 형성되는 그리드 어레이를 더 포함한다.
일부 실시방식에서, 상기 상호연결 소자의 소재는 실리콘 웨이퍼 또는 유리이다.
본 출원의 실시예는 상기 적어도 하나의 기술방안을 적용하여 다음과 같은 유익한 효과를 얻을 수 있다: 상기 패키징 방법을 통하여, 복잡한 패키징 기술을 사용하지 않고도 패키지 내부의 고밀도 상호연결 배선을 구현할 수 있으며, 패키징 공정이 단순하고 비용이 저렴하며, ASIC과 소형 칩에게 있어 매우 가치가 있다.
상기 설명은 단지 본 출원의 기술수단을 보다 명확하게 이해할 수 있도록 본 출원에 대해 개략적으로 기술한 것에 불과하며, 명세서의 내용에 따라 실시할 수 있다는 점을 이해하여야 한다. 본 출원의 상기 및 기타 목적, 특징과 장점이 더욱 명확하고 쉽게 이해될 수 있도록, 이하 본 출원의 구체적인 실시방식을 상세히 설명한다.
이하 예시적인 실시예의 상세한 설명을 통해, 당업계의 보통의 기술자라면 본문의 상기 장점과 이점 및 기타 장점과 이점을 명백히 이해하게 될 것이다. 도면은 단지 실시예를 예시적으로 나타내기 위한 목적일 뿐이며, 본 발명을 제한하는 것으로 여겨서는 안 된다. 또한 전체 도면에서, 동일한 부호는 동일한 부재를 나타낸다. 도면에서,
도 1은 본 발명의 일 실시예에 따른 반도체 패키지 형성 방법의 흐름도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지의 구조 설명도이다.
도 3은 본 발명의 다른 일 실시예에 따른 반도체 패키지의 구조 설명도이다.
도 4a는 본 발명의 일 실시예에 따른 상호연결 소자의 구조 설명도이다.
도 4b는 본 발명의 다른 일 실시예에 따른 상호연결 소자의 구조 설명도이다.
도 5a 내지 도 5j는 본 발명의 일 실시예에 따라 칩을 형성하는 과정 중의 중간 단계의 단면 설명도이다.
도면에서, 동일하거나 대응되는 부호는 동일하거나 대응되는 부분으로 표시한다.
이하 첨부도면을 참조하여 본 공개의 예시적 실시예를 보다 상세히 기술하고자 한다. 비록 도면에서 본 공개의 예시적인 실시예를 나타내었으나, 각종 형식으로 본 공개를 구현할 수 있으므로 여기에 기술된 실시예로 한정해서는 안됨을 이해하여야 한다. 반대로, 이러한 실시예는 단지 본 공개를 보다 철저히 이해할 수 있도록 하고, 또한 본 공개의 범위를 당업계의 기술자에게 완벽하게 전달하기 위한 것에 불과하다.
이하 공개 내용은 본 발명의 상이한 특징을 구현하기 위한 다양한 상이한 실시예 또는 구현예를 제공한다. 이하 본 발명을 단순화하기 위하여 어셈블리와 배치의 구체적인 구현예를 기술한다. 물론, 이는 단지 구현예일뿐이며, 본 발명을 제한하고자 하는 것이 아니다. 또한 본 발명은 각 실시예에서 부호 및/또는 문자 부호를 반복적으로 참고할 수 있다. 상기 반복은 단순성 및 명확성의 목적을 위한 것이며, 또한 그 자체는 논의되는 각 실시예 및/또는 구성 간의 관계를 나타내는 것이 아니다.
이해하여야 할 점은, "포함하다" 또는 "가진다" 등의 용어는 본 명세서에 공개된 특징, 숫자, 단계, 행위, 부재, 부분 또는 이들의 조합이 존재한다는 것을 지시하기 위한 것이지, 하나 또는 복수의 기타 특징, 숫자, 단계, 행위, 부재, 부분 또는 이들의 조합이 존재할 가능성을 배제하고자 하는 것이 아니다.
또한, 설명의 편의를 위하여, "~의 아래", "~하부에", "하부", "~의 위에", "상부" 등 공간 상대적인 용어를 사용하여 도시된 바와 같은 하나의 소자 또는 부재와 다른(또는 다른 일부) 소자 또는 부재의 관계를 기술할 수 있다. 도시된 방위 이외에, 공간 상대적 용어는 소자를 사용하거나 조작 시의 상이한 방위를 포함하기 위한 것이다. 소자는 기타 방식으로 방향을 정할 수 있으며(90도 회전 또는 다른 방위에서), 본문에서 사용되는 공간 상대적인 기술용어 역시 상응하게 해석될 수 있다.
또한 충돌이 없는 한, 본 발명 중의 실시예 및 실시예 중의 특징은 서로 조합 가능하다는 점을 더 설명해둔다. 이하 첨부도면을 참조하고 실시예를 결합하여 본 발명에 대해 상세히 설명한다.
도 1은 본 출원의 일부 실시예에 따른 반도체 패키지 형성 방법의 흐름 설명도이다. 도 2는 도 1에 도시된 방법에 따라 형성된 예시적인 반도체 패키지의 구조 설명도이다. 이하 도 1과 도 2를 참조하여 본 발명의 실시예의 반도체 패키지 형성 방법을 설명한다.
단계 101: 반도체 기판(10)을 제공하여, 반도체 기판(10) 상부에 상호연결 소자(20)를 부착하는 단계.
여기서, 반도체 기판(10)은 통상적인 적층 빌드업 기판(Regular Laminate Buildup Substrate)일 수 있으며, 상기 반도체 기판(10)의 하부는 복수의 BGA 패드를 포함할 수 있고, 상부에 솔더 프리코팅층이 형성될 수 있으며, BGA 패드와 솔더 프리코팅층 사이에 레이저 비아(laser via), 전기도금 관통홀(plated through hole)이 형성될 수 있다. 구체적으로, 미리 칩 부착 필름(Die attach film)을 이용하여 상호연결 소자(20)의 일측 표면을 반도체 기판(10)에 부착할 수 있다.
단계 102: 적어도 2개의 칩(30)을 형성하고, 각 칩의 일측 표면에 적어도 하나의 제1 전도성 범프(31)와 적어도 하나의 제2 전도성 범프(32)를 형성하는 단계. 여기서 제2 전도성 범프(32)의 높이는 제1 전도성 범프(31)보다 높다.
여기서, 각 칩의 표면에 형성되는 제1 전도성 범프(31)와 제2 전도성 범프는 상이한 영역에 분포된다.
단계 103: 적어도 2개의 칩(30)을 반도체 기판(10)과 상호연결 소자(20)의 상부 표면에 부착하여, 각 칩(30)의 제2 전도성 범프(32)를 반도체 기판(10)의 상부 표면에 본딩하고, 각 칩의 제1 전도성 범프(31)를 상호연결 소자(20)의 상부 표면에 본딩하는 단계.
일부 실시방식에서, 상호연결 소자(20)의 상부 표면에 복수의 제1 본딩 패드(미도시)를 형성하고, 반도체 기판(10) 상부에 복수의 제2 본딩 패드(미도시)를 형성하며, 단계 103은 구체적으로, 적어도 2개의 칩(30)을 반도체 기판(10)과 상호연결 소자(20)의 상부에 플립칩 방식으로 실장함으로써, 각 칩(30)의 복수의 제1 전도성 범프(31)를 상호연결 소자(20)의 복수의 제1 본딩 패드에 대응되도록 본딩함과 동시에, 각 칩의 복수의 제2 전도성 범프(32)를 반도체 기판(10)의 상부 표면에 노출된 복수의 제2 본딩 패드에 대응되도록 본딩한다.
일부 실시방식에서, 열압착 본딩 기술을 사용하여 제1 전도성 범프(31)와 제1 본딩 패드의 본딩을 구현하고, 제2 전도성 범프(32)와 제2 본딩 패드의 본딩을 구현할 수 있다.
일부 실시방식에서, 제1 전도성 범프(31)와 제2 전도성 범프(32)는 언더 범프 금속(Under-bump metal, 약칭 UBM)을 포함한다. 종래의 패키징 기술의 일 측면에서, 웨이퍼 레벨 패키지(WLP), 재배선층(RDL) 등을 반도체 웨이퍼 상부에 형성하여 반도체 웨이퍼 중의 능동 소자에 전기적으로 연결할 수 있으며, 이후, 언더 범프 금속에 위치한 솔더볼의 외부 입/출력(I/O) 패드(pad)를 형성하여, RDL을 통해 반도체 웨이퍼에 전기적으로 연결할 수 있다.
일부 실시방식에서, 도 3을 참조하면, 단계 103 이후, 본 출원의 실시예가 제공하는 방법은 이하 단계를 더 포함할 수 있다:
단계 104: 반도체 기판(10)의 상부에 캡(40)을 부착하는 단계로서, 캡(40)은 상호연결 소자(20)와 적어도 2개의 칩(30)을 그 안에 수용한다.
여기서, 반도체 기판, 칩과 상호연결 소자 사이의 갭에 언더필(underfill)이 충전된다.
단계 105: 패키지를 PCB 기판(60)에 본딩하기 위해, 반도체 기판(10)의 하부에 그리드 어레이(50)를 형성하는 단계.
일부 실시방식에서, 반도체 기판(10) 상부에 상호연결 소자(20)를 부착하기 전, 상기 상호연결 소자(20)를 획득하기 위하여, 이하 단계 21 내지 25를 더 실행하여 상호연결 소자(20)를 형성할 수 있다. 도 4a는 예시적인 상호연결 소자(20)의 구조 설명도로서, 이하 도 4a를 참조하여 단계 21 내지 25에 대해 상세히 설명한다.
단계 21: 실리콘 웨이퍼(Si wafer)(21)를 제공하는 단계로서, 실리콘 웨이퍼(21)는 서로 대향하는 제1 측면과 제2 측면을 구비한다.
단계 22: 실리콘 웨이퍼(21)의 제1 측면에 재배선 구조(22)를 형성하는 단계. 여기서, 예를 들어 실리콘 웨이퍼의 제1 측면에 포토레지스트, 전기도금을 통해 상기 재배선(Redistribution Layers，RDL) 구조를 형성할 수 있다.
단계 23: 재배선 구조(22)의 표면에 복수의 제1 본딩 패드(23)를 형성하는 단계. 여기서, 제1 본딩 패드는 구리, 알루미늄, 은, 금, 티타늄, 이들의 임의의 조합 또는 당업계에 공지된 임의의 기타 적절한 소재를 사용할 수 있다.
단계 24: 제1 전도성 범프(31)와 제2 전도성 범프(32) 사이의 높이 차에 따라, 실리콘 웨이퍼(21)의 제2 측면에 대해 박화를 수행하는 단계. 실리콘 웨이퍼(21)의 제2 측면에 대해 박화를 수행하여, 마지막에 형성되는 상호연결 소자의 두께를 제1 전도성 범프와 제2 전도성 범프의 높이 차와 일치시키면, 높이 차가 다른 제1 전도성 범프(31)와 제2 전도성 범프(32)를 지닌 칩(30)이 반도체 기판(10)과 상호연결 소자(20)의 상부에 플립칩 방식으로 실장될 수 있다는 점을 이해하여야 한다. 예를 들어, 화학기계적 연마 공정, 에칭 공정, 기타 방법을 사용하여 일부 실리콘 웨이퍼의 소재를 제2 측면으로부터 제거할 수 있다.
단계 25: 박화 후의 실리콘 웨이퍼에 대해 스크라이빙을 수행하여, 복수의 상호연결 소자를 형성하는 단계.
선택적으로, 하나의 상호연결 소자만 형성할 수도 있으며, 이때에는 스크라이빙 처리를 할 필요 없이 바로 상호연결 소자를 획득할 수 있다.
일부 실시방식에서, 도 4b는 다른 일종의 예시적인 상호연결 소자의 구조 설명도로서, 여기서, 실리콘 웨이퍼(21)의 제1 측면과 제2 측면 사이에 복수의 수직 실리콘 관통 비아(24)(Through Silicon Via, 약칭 TSV)를 형성한다. TSV 기술은 구리, 텅스텐, 다결정 실리콘 등 전도성 물질의 충전을 통해, 실리콘 관통 비아의 수직의 전기적인 상호연결을 구현함으로써, 수직 상호연결을 통해 상호연결 길이를 단축시켜, 소자 집적의 소형화를 구현할 수 있다. 선택적으로, 하이브리드 본딩(Hybrid Bonding) 공정을 이용하여 수직 실리콘 관통 비아(24)를 구비한 상호연결 소자의 제2 측면을 반도체 기판 상부에 부착함으로써, 더욱 작은 범프 간격을 구현하여, 보다 높은 상호연결 밀도를 제공할 수 있다. 물론, 열압착 결합 공정을 이용하여 상기 부착을 구현할 수도 있다.
일부 실시방식에서, 상호연결 소자(20)의 형성 과정에서, 실리콘 웨이퍼(21)의 제2 측면에 대해 박화를 수행 시, 지지 웨이퍼를 실리콘 웨이퍼(21)의 제1 측면에 임시로 접착하여, 박화를 수행 시 실리콘 웨이퍼(21)를 지지할 수 있다. 여기서, 지지 웨이퍼는 실리콘 웨이퍼 또는 유리이다. 여기서, 유리를 지지 웨이퍼로 사용할 경우, 자외선 박리가 가능한 임시 접착 필름을 사용하여 상기 유리 지지 웨이퍼를 실리콘 웨이퍼(21)의 제1 측면에 임시로 접착하고, 박화 동작이 완료된 후 이를 박리할 수 있다.
일부 실시방식에서, 상호연결 소자의 소재는 실리콘 웨이퍼 또는 유리이다.
도 2를 참조하면, 칩(30)의 일측 표면에 복수의 제1 전도성 범프(31)와 복수의 제2 전도성 범프(32)를 형성하며, 또한 제2 전도성 범프(32)의 높이는 제1 전도성 범프(31)보다 높다.
칩 표면에 형성되는 범프 간격은 조정하여 변경 가능하나, 단 범프의 크기는 통상적으로 하나의 값으로 고정된다. 이는 치수가 큰 범프가 전기도금 과정에서 종종 치수가 작은 범프보다 더 빠르게 도금되어, 범프 높이의 불균일을 초래하고, 칩의 수율이 낮아질 수 있기 때문이다.
일부 실시방식에서, 동일한 웨이퍼에 높이가 다른 전도성 범프를 형성하기 어려운 기술 문제에 대해, 단계 31~35를 실행하여 상기 칩을 형성할 수 있다. 도 5a 내지 도 5j는 예시적인 칩(30)을 형성하는 각 중간과정의 설명도로서, 구체적으로 어떻게 도 5j에 도시된 하나의 제1 전도성 범프와 하나의 제2 전도성 범프를 구비한 칩을 형성하는지의 예시를 도시하였다.
본 실시예에서, 도 5a 내지 도 5j를 참조하여 단계 31~단계 35에 대해 상세히 설명한다. 그러나, 유사한 단계를 이용하여 도 2에 도시된 복수의 제1 전도성 범프(31)와 복수의 제2 전도성 범프(32)를 구비한 칩을 형성할 수도 있음을 이해하여야 하며, 본 출원은 이에 대한 설명을 생략한다.
단계 31: 반도체 소자를 제공하는 단계.
도 5a를 참조하면, 반도체 소자는 적어도, 반도체 웨이퍼(301) 및 반도체 웨이퍼(301) 상부에 위치하는 적어도 2종의 금속 패드, 예를 들어 도시된 제1 금속 패드(311)와 제2 금속 패드(321)를 포함한다.
상기 반도체 소자의 형성 단계는, 반도체 웨이퍼(301)를 제공하는 단계를 포함할 수 있다. 여기서, 반도체 웨이퍼(301)는 예를 들어 실리콘 웨이퍼(Si wafer)일 수 있다. 적어도 2개의 금속 패드를 반도체 웨이퍼(301)의 상부에 결합하며, 금속 패드는 구리, 알루미늄, 은, 금, 티타늄, 이들의 임의의 조합 또는 당업계에 공지된 임의의 기타 적절한 소재를 사용할 수 있다. 금속 패드 사이의 크기는 서로 다를 수 있으며, 예를 들어 치수가 비교적 작은 제1 금속 패드(311)와 치수가 비교적 큰 제2 금속 패드(321)일 수 있다. 치수가 다른 2개의 금속 패드를 일정 간격으로 실리콘 웨이퍼 상부에 설치할 수 있으며, 금속 패드 사이는 서로 접촉되지 않는다.
일부 실시예에서, 상기 반도체 소자의 형성 단계는, 반도체 웨이퍼(301)와 적어도 2개의 금속 패드의 상부에 패턴화된 부동태층(302)을 형성하여, 부동태층(302)으로 각 금속 패드의 적어도 일부를 노출시키는 단계를 더 포함할 수 있다. 여기서, 부동태층(302)은 반도체 웨이퍼(301)의 일부 및 각 금속 패드의 일부를 덮는다. 도 5b를 참조하면, 반도체 웨이퍼(301)의 상부에 부동태층(302)을 형성하며, 상기 부동태층(302)은 제1 금속 패드(311)와 제2 금속 패드(321)의 가장자리 부분을 덮고, 상기 부동태층(302)에 형성된 패턴화된 개구는 각 금속 패드의 중심 부분을 노출시킨다. 부동태층(302)은 SiO2, SiNx, 인 규산염 유리(PSG) 또는 당업계에 공지된 칩 표면을 부동태화 처리하는데 적용되는 모든 적당한 재료를 사용할 수 있다. 일부 실시예에 따르면, 패턴화된 부동태층(302)은 각 금속 패드의 상부에 제3 개구(미도시)를 형성한다.
일부 실시예에서, 도 5b를 참조하면, 부동태층(302)의 상부 표면과 측면에 폴리머층(303)을 형성할 수 있다. 폴리머층(303)은 폴리이미드(PI), 폴리벤조옥사졸(PBO), 벤조시클로부텐(BCB) 또는 이들의 임의의 조합 또는 당업계에 공지된 임의의 기타 적당한 소재 등과 같은 감광성 폴리머를 포함하여 형성될 수 있다. 폴리머층(303)은 부동태층(302)에 결합되어 제1 금속 패드(311), 제2 금속 패드(321)와 접촉될 수 있다. 폴리머층(303)을 덮는 부동태층(302)을 구비한 집적회로 칩은 매우 낮은 누설전류, 강한 기계성능 및 내화학부식 성능을 지니며, 이와 동시에, 습기를 효과적으로 차단할 수도 있어, 소자의 방습력이 증가되어 칩의 전기적 성능이 개선되며, 생산비용을 절감할 수 있다. 도 5b를 참조하면, 부동태층(302)의 노출 표면에 폴리머층(303)을 덮을 수 있으며, 폴리머층(303)은 부동태층(302)의 금속 패드에 형성된 개구까지 연장되어, 각 금속 패드의 중심 부분을 노출된 상태로 유지시킨다.
단계 32: 반도체 소자의 상부에 시드층(304)을 형성하여, 시드층(304)을 각 금속 패드와 전기적으로 연결하는 단계.
본 발명의 일부 실시예에서, 시드층(304)은 복수 층의 복합층을 포함한다. 예를 들어, 상기 시드층(304)은 하층에 위치한 티타늄층과 상층에 위치한 구리층을 포함할 수 있으며, 따라서 각 금속 패드와 각각 전기적으로 연결될 수 있다. 선택적인 실시예에서, 시드층(304)은 단일층일 수도 있으며, 이는 구리층일 수 있다. 상기 시드층(304)은 기타 적합한 전도성 소재를 사용할 수도 있음을 이해할 수 있다.
도 5c를 참조하면, 폴리머층(303)과 2개의 금속 패드의 노출 표면에 금속 소재를 스퍼터링하여 시드층(304)을 형성할 수 있으며, 상기 시드층(304)은 하층에 위치한 티타늄층과 상층에 위치한 구리층을 포함할 수 있다. 후속되는 패키징 단계에서, 회로의 고장을 방지하기 위하여, 시드층(304)의 노출 표면을 에칭으로 제거해야 한다는 것을 이해하여야 한다.
단계 33에서, 시드층(304)의 상부에 제1 포토레지스트층(305)을 형성한다. 제1 포토레지스트층(305)에 제1 개구(307)를 형성하여 시드층(304)을 노출시키며, 여기서, 제1 개구(307)는 적어도 2종의 금속 패드 중의 적어도 하나의 제1 금속 패드(311)의 적어도 일부의 직상부에 위치한다. 제1 개구(307)에 제1 높이의 제1 전도성 범프(31)를 형성하고, 제1 포토레지스트층(305)을 제거한다.
일부 실시예에서, 도 5d를 참조하면, 시드층(304) 상부에 제1 두께의 제1 포토레지스트층(305)을 증착할 수 있으며, 제1 포토레지스트층(305) 상부에 제1 포토레지스트층(305)을 패터닝하기 위한 제1 마스크층(306)을 배치하여 제1 개구(307)를 형성한다. 구체적으로 설명하면, 제공되는 반도체 소자와 시드층(304)의 상부에 포토레지스트를 완전히 도포하여 제1 두께의 제1 포토레지스트층(305)을 형성할 수 있으며, 제1 금속 패드(311) 상부에 설치되는 금속부재의 필요한 높이 치수에 따라 상기 제1 두께를 확정할 수 있다. 이어서 제1 마스크층(306)을 제1 포토레지스트층(305)의 상부에 배치한다. 제1 마스크층(306)은 포토레지스트 마스크일 수 있으며, 빛의 통과를 허용하는 투명 부분, 및 빛의 통과를 차단하기 위한 불투명 부분을 포함한다. 광선을 제1 마스크(306)에 투사시켜 제1 포토레지스트층(305)의 투명 부분 직하부에 위치한 부분을 노광하고, 제1 포토레지스트층(305)의 불투명 부분 직하부에 위치한 기타 부분은 노광하지 않음으로써, 상기 제1 개구(307)를 형성한다. 제1 금속 패드(311)의 언더 범프 금속의 필요한 하부 치수에 따라 제1 개구(307)의 개구 면적을 확정할 수 있다.
일부 실시예에서, 도 5e를 참조하면, 상기 제1 전도성 범프(31)는 언더 범프 금속을 포함할 수 있다. 선택적으로, 상기 제1 전도성 범프는 칩에 전기적인 상호연결을 제공하기 위한 금속 인터페이스를 더 포함할 수 있다. 본 실시예는 언더 범프 금속을 예로 들어 설명하며, 본 출원은 이에 대해 구체적으로 제한하지 않는다.
도 5e를 참조하면, 시드층(304)의 상부에서 제1 개구(307)에 제1 높이의 제1 전도성 범프(31)를 형성한다. 일반적인 경우, 전기도금 공정을 실시하여 상기 제1 개구(307)에 금속 소재를 충전함으로써 상기 제1 전도성 범프(31)를 형성한다. 다시 말해, 상기 제1 높이는 대체로 제1 포토레지스트층(305)의 제3 개구 부위의 제1 두께와 같다. 제1 전도성 범프(31)의 하부는 시드층(304)을 통해 제1 금속 패드(311)와 전기적으로 연결된다. 본 발명의 일부 실시예에 따르면, 제1 전도성 범프(31)의 형성 단계는 구체적으로, 시드층(304)의 상부에서 상기 제1 개구(307)에 전기도금으로 예를 들어 Cu 필러(Cu pillar)일 수 있는 구리(Cu) 함유층(312)을 형성하고, 상기 구리(Cu) 함유층(312)의 상부에 니켈(Ni) 함유층(313)을 형성하며, 상기 니켈(Ni) 함유층(313)의 상부에 페이스트상의 연질 솔더(314), 구체적으로는 주석-은 화합물층(예를 들어 SnAg1.8%)을 형성하는 단계를 포함할 수 있다.
이어서, 포토레지스트 박리 공정을 이용하여 제1 포토레지스트층(305)을 제거할 수 있으며, 또한 생성되는 구조는 도 5f에 도시된 바와 같다.
단계 34에서, 도 5g를 참조하면, 제1 포토레지스트층(305)을 제거한 후, 시드층(304)의 상부에 제2 포토레지스트층(308)을 형성한다. 제2 포토레지스트층(308)에 제2 개구(310)를 형성하여 시드층(304)을 노출시키며, 여기서 제2 개구(310)는 적어도 2종의 금속 패드 중의 적어도 하나의 제2 금속 패드(321)의 적어도 일부의 직상부에 위치한다. 제2 개구(310)에 제2 높이의 제2 전도성 범프(32)를 형성하며, 제2 높이는 제1 높이보다 높다.
일부 실시예에서, 도 5g를 참조하면, 제1 포토레지스트층(305)을 제거한 후, 시드층(304)의 상부에 제1 전도성 범프(31)를 완전히 덮는 제2 포토레지스트층(308)을 형성한다. 이 경우, 제2 포토레지스트층(308)이 상기 제1 전도성 범프(31)보다 높기 때문에, 포토레지트스로 덮여 보호될 수 있다.
일부 실시예에서, 도 5g를 참조하면, 제1 개구(307)의 형성 공정과 동일하거나 유사하며, 제1 포토레지스트층(305)을 제거한 후, 시드층(304) 상부에 제2 두께의 제2 포토레지스트층(308)을 증착하고, 제2 포토레지트스층(308) 상부에 제2 포토레지스트층(308)을 패터닝하기 위한 제2 마스크층(309)을 배치하여 제2 개구(310)를 형성한다. 구체적으로, 제1 포토레지스트층(305)을 제거한 후, 다시 시드층(304)의 상부에 포토레지스트를 완전히 도포하여 제2 두께의 제2 포토레지스트층(308)을 형성하며, 제2 금속 패드(321)의 상부에 설치되는 제2 전도성 범프의 필요한 높이 치수에 따라 상기 제2 두께를 확정할 수 있다. 이어서 제2 마스크층(309)을 제2 포토레지스트층(308) 상부에 배치한다. 제2 마스크층(309) 역시 마찬가지로 포토레지스트 마스크일 수 있으며, 이는 빛의 통과를 허용하는 투명 부분, 및 빛의 통과를 차단하기 위한 불투명 부분을 포함한다. 상기 투명 부분은 제2 금속 패드(321)의 적어도 일부의 직상부에 설치될 수 있으며, 광선을 제2 마스크층(309)에 투사하여 제2 포토레지스트층(308)의 투명 부분 직하부에 위치한 부분, 다시 말해 대체로 제2 금속 패드(321)의 직상부에 위치한 시드층(304)을 노광시키고, 제2 포토레지스트층(308)의 불투명 부분 직하부에 위치한 기타 부분은 노광시키지 않음으로써, 상기 제2 개구(310)를 형성한다. 제2 금속 패드(321) 상의 제2 전도성 범프의 필요한 하부 치수에 따라 제2 개구(310)의 개구 면적을 자유롭게 확정할 수 있다.
일부 실시예에서, 도 5h를 참조하면, 상기 제2 전도성 범프(32)는 언더 범프 금속을 포함할 수 있다. 선택적으로, 상기 제2 전도성 범프(32)는 칩에 전기적인 상호연결을 제공하기 위한 기타 금속 인터페이스일 수도 있다. 본 실시예는 언더 범프 금속을 예로 들어 설명하며, 본 출원은 이에 대해 구체적으로 한정하지 않는다.
도 5h를 참조하면, 제1 전도성 범프(31)의 형성 공정과 동일하거나 유사하며, 시드층(304)의 상부에서 제2 개구(310)에 제2 높이의 제2 전도성 범프(32)를 형성한다. 일반적인 경우, 전기도금 공정을 실시하여 상기 제2 개구(310)에 금속소재를 충전함으로써 상기 제2 전도성 범프(32)를 형성한다. 다시 말해, 상기 제2 높이는 제2 포토레지스트층(308)의 제3 개구 부위의 제2 두께와 대체로 동일하다. 제2 전도성 범프(32)의 하부는 시드층(304)을 통해 제2 금속 패드(321)와 전기적으로 연결된다. 본 발명의 일부 실시예에 따르면, 제2 전도성 범프(32)의 형성 단계는 구체적으로, 시드층(304)의 상부에서 상기 제2 개구(310)에 전기도금으로 예컨대 Cu 필러일 수 있는 구리(Cu) 함유층(322)을 형성하고, 상기 구리(Cu) 함유층(322)의 상부에 니켈(Ni) 함유층(323)을 형성하며, 상기 니켈(Ni) 함유층(323)의 상부에 구체적으로 예를 들어 SnAg 1.8%인 주석-은 화합물층(예를 들어 SnAg 1.8%)일 수 있는 페이스트상의 연질 솔더(324)를 형성하는 단계를 포함할 수 있다.
단계 35: 제2 포토레지스트층(308)을 제거하여 칩을 형성한다. 제2 포토레지스트층(308)을 제거하는 단계는 제1 포토레지스트층(305)의 제거 공정과 동일하거나 유사하게, 포토레지스트 박리 공정을 이용하여 제2 포토레지스트층(308)을 제거할 수 있으며, 또한 생성되는 구조는 도 5i에 도시된 바와 같다.
일부 실시예에서, 도 5h를 참조하면, 이어서 에칭을 통해 앞서 포토레지스트로 덮여있던 시드층(304)의 노광 부분을 제거함과 동시에, 제1 전도성 범프 (31)와 제2 전도성 범프(32)로 덮인 시드층(304)의 미노광 부분을 남긴다. 리플로우(reflow) 솔더링 공정을 통해, 금속 패드 상부에 미리 분배해 놓은 페이스트상의 연질 솔더(314,324)를 재용융시키고, 용융된 소재의 액체 표면 장력을 통해 도 5j에 도시된 바와 같은 구조를 발생시키며, 최종적으로 솔더범프를 형성한다.
이상의 단계 31-35에 따르면, 새로운 패키지 구조 설계와 독특한 공정 플로우를 통해, 웨이퍼에 크기가 상이하면서 범프의 높이가 제어되는 다양한 웨이퍼 범프를 형성할 수 있으며, 이는 동일한 패키지에서 고밀도 상호 연결 배선을 구현해야 하는 ASIC 베어 칩과 소형 칩의 집적에 있어서 매우 큰 가치가 있다.
상기 실시예의 각 측면에 따르면, 반도체 기판 및 상호연결 소자의 상부에 범프 높이가 다른 다수의 칩을 일체로 부착함으로써, 간단한 패키징 공정 및 저렴한 패키징 비용으로 패키지 내부의 고밀도 상호연결 배선을 구현할 수 있다.
본 발명은 상기 실시예의 방법으로 제조되어 성형되는 패키지를 더 제공한다.
도 2를 참조하면, 반도체 패키지는, 반도체 기판(10); 반도체 기판의 상부 표면에 부착되는 상호연결 소자(20); 각 칩(30)의 일측 표면에 적어도 하나의 제1 전도성 범프(31)와 적어도 하나의 제2 전도성 범프(32)가 형성되며, 제2 전도성 범프(32)의 높이가 제1 전도성 범프(31)보다 높은 적어도 2개의 칩(30);을 포함하며, 적어도 2개의 칩(30)은 반도체 기판과 상호연결 소자(20)의 상부 표면에 부착되어, 각 칩(30)의 제2 전도성 범프(32)는 반도체 기판의 상부 표면에 본딩되고, 각 칩(30)의 제1 전도성 범프(31)는 상호연결 소자(20)의 상부 표면에 본딩된다.
일부 실시방식에서, 도 4a를 참조하면, 상호연결 소자(20)는, 서로 대향하는 제1 측면과 제2 측면을 구비한 실리콘 웨이퍼층(21); 실리콘 웨이퍼의 제1 측면에 부착되는 재배선 구조(22); 재배선 구조(22)의 표면에 형성되는 복수의 제1 본딩 패드(23);를 포함하며, 여기서, 상호연결 소자(20)의 두께는 제1 전도성 범프(31)와 제2 전도성 범프(32) 간의 높이 차에 따라 확정된다.
일부 실시방식에서, 도 4b를 참조하면, 실리콘 웨이퍼의 제1 측면과 제2 측면 사이에 복수의 수직 TSV 관통 비아(24)(Through Silicon Via, 약칭 TSV)가 형성된다. 선택적으로 수직 실리콘 관통 비아(24)를 구비한 상호연결 소자는 하이브리드 본딩(Hybrid Bonding) 공정을 이용하여 제2 측면을 반도체 기판 상부에 부착함으로써 보다 높은 상호연결 밀도를 구현할 수 있다.
일부 실시방식에서, 칩(30)은, 적어도 반도체 웨이퍼 및 반도체 웨이퍼 상부에 위치하는 적어도 2종의 금속 패드를 포함하는 반도체 소자; 반도체 소자의 상부 표면에 형성되어 각 금속 패드와 전기적으로 연결되는 시드층; 제1 높이를 구비하며, 시드층의 상부에 형성되어 적어도 2종 금속 패드 중의 적어도 하나의 제1 금속 패드의 적어도 일부의 직상부에 위치하는 적어도 하나의 제1 전도성 범프(31); 제2 높이를 구비하며, 시드층의 상부에 형성되어, 적어도 2종 금속 패드 중의 적어도 하나의 제2 금속 패드의 적어도 일부의 직상부에 위치하는 적어도 하나의 제2 전도성 범프(32)를 포함한다.
일부 실시방식에서, 반도체 웨이퍼와 적어도 2종의 금속 패드의 상부에 형성되는 부동태층을 더 포함하며, 부동태층 중의 패턴화 개구는 각 금속 패드의 적어도 일부를 노출시킨다. 시드층은 적어도 각 금속 패드의 노출 표면을 덮는다.
일부 실시방식에서, 부동태층의 표면에 형성되는 폴리머층을 더 포함한다.
일부 실시방식에서, 제1 전도성 범프와 제2 전도성 범프의 굵기는 상이하다.
일부 실시방식에서, 반도체 기판 상부에 복수의 제2 본딩 패드가 형성되며, 여기서 각 칩(30)의 복수의 제1 전도성 범프(31)는 상호연결 소자(20)의 복수의 제1 본딩 패드에 대응 본딩되고, 각 칩(30)의 복수의 제2 전도성 범프(32)는 반도체 기판의 상부 표면에 노출된 복수의 제2 본딩 패드에 대응 본딩된다.
일부 실시방식에서, 제1 전도성 범프(31)와 제2 전도성 범프(32)는 언더 범프 금속을 포함한다.
일부 실시방식에서, 도 3을 참조하면, 패키지는 반도체 기판의 상부에 부착되어, 상호연결 소자(20)와 적어도 2개의 칩(30)을 그 안에 수납하는 캡(40); 패키지를 PCB 기판(60)에 본딩하기 위하여, 반도체 기판의 하부에 형성되는 그리드 어레이를 더 포함한다.
비록 일부 구체적인 실시방식을 참고하여 본 발명의 정신과 원리를 기술하였으나, 본 발명은 공개된 구체적인 실시방식에 한정되지 않고, 각 측면에 대한 구분 역시 이익을 위해 이러한 측면 중의 특징을 조합할 수 없음을 의미하는 것이 아니며, 이러한 구분은 단지 표현의 편의를 위한 것임을 이해하여야 한다. 본 발명의 취지는 첨부된 청구항의 정신과 범위 내에 포함되는 각종 수정과 등가의 배치를 포괄하고자 하는데 있다.

Claims (28)

  1. 반도체 패키지 형성 방법에 있어서,
    반도체 기판을 제공하여, 상기 반도체 기판 상부에 상호연결 소자를 부착하는 단계;
    일측 표면에 적어도 하나의 제1 전도성 범프와 높이가 제1 전도성 범프보다 높은 적어도 하나의 제2 전도성 범프가 형성된 적어도 2개의 칩을 형성하는 단계;
    상기 적어도 2개의 칩을 상기 반도체 기판과 상기 상호연결 소자의 상부 표면에 부착하여, 각각의 상기 칩의 상기 제2 전도성 범프를 상기 반도체 기판의 상부 표면에 본딩하고, 각각의 상기 칩의 상기 제1 전도성 범프를 상기 상호연결 소자의 상부 표면에 본딩하는 단계를 포함하는 것을 특징으로 하는, 반도체 패키지 형성 방법.
  2. 제1항에 있어서,
    상기 반도체 기판 상부에 상호연결 소자를 부착하기 전,
    서로 대향하는 제1 측면과 제2 측면을 구비한 실리콘 웨이퍼를 제공하는 단계;
    상기 실리콘 웨이퍼의 상기 제1 측면에 재배선 구조를 형성하는 단계;
    상기 재배선 구조의 표면에 복수의 제1 본딩 패드를 형성하는 단계;
    상기 제1 전도성 범프와 상기 제2 전도성 범프 간의 높이 차에 따라, 상기 실리콘 웨이퍼의 상기 제2 측면에 대해 박화를 수행하는 단계;
    박화 후의 상기 실리콘 웨이퍼에 대해 스크라이빙(scribing)을 수행하여 상기 상호연결 소자를 형성하는 단계를 더 포함하는 것을 특징으로 하는, 방법.
  3. 제2항에 있어서,
    상기 실리콘 웨이퍼의 상기 제1 측면과 상기 제2 측면 사이에 수직 TSV 관통 비아를 형성하는 것을 특징으로 하는, 방법.
  4. 제3항에 있어서,
    상기 방법은, 하이브리드 본딩 공정을 이용하여 상기 상호연결 소자를 상기 반도체 기판 상부에 부착하는 단계를 더 포함하는 것을 특징으로 하는, 방법.
  5. 제2항에 있어서,
    상기 실리콘 웨이퍼의 상기 제2 측면에 대해 박화를 수행하는 단계는,
    지지 웨이퍼를 상기 실리콘 웨이퍼의 상기 제1 측면에 임시로 점착하여, 박화를 수행 시 상기 실리콘 웨이퍼를 지지하는 단계를 더 포함하며;
    상기 지지 웨이퍼는 실리콘웨이퍼 또는 유리인 것을 특징으로 하는, 방법.
  6. 제1항에 있어서,
    상기 방법은 상기 칩 형성 단계를 더 포함하며, 이는
    적어도 반도체 웨이퍼 및 상기 반도체 웨이퍼 상부에 위치하는 적어도 2종의 금속 패드를 포함하는 반도체 소자를 제공하는 단계;
    상기 반도체 소자의 상부에 각각의 상기 금속 패드와 전기적으로 연결되는 시드층을 형성하는 단계;
    상기 시드층의 상부에 제1 포토레지스트층을 형성하고; 상기 제1 포토레지스트층에서, 상기 적어도 2종의 금속 패드 중의 적어도 하나의 제1 금속 패드의 적어도 일부의 직상부에 위치하는 제1 개구를 형성하여 상기 시드층을 노출시키며; 상기 제1 개구에 제1 높이의 제1 전도성 범프를 형성하고; 상기 제1 포토레지스트층을 제거하는 단계;
    상기 제1 포토레지스트층을 제거한 후, 상기 시드층의 상부에 제2 포토레지스트층을 형성하고; 상기 제2 포토레지스트층에서, 상기 적어도 2종의 금속 패드 중 적어도 하나의 제2 금속 패드의 적어도 일부의 직상부에 위치하는 제2 개구를 형성하여 상기 시드층을 노출시키며; 상기 제2 개구에 상기 제1 높이보다 높은 제2 높이의 제2 전도성 범프를 형성하는 단계;
    상기 제2 포토레지스트층을 제거하여 상기 칩을 형성하는 단계를 포함하는 것을 특징으로 하는, 방법.
  7. 제6항에 있어서, 상기 방법은,
    상기 반도체 웨이퍼와 상기 적어도 2종의 금속 패드 상부에 패턴화된 부동태층을 형성하여, 상기 부동태층으로 각각의 상기 금속 패드의 적어도 일부를 노출시키는 단계;
    상기 시드층으로 적어도 각각의 상기 금속 패드의 노출 표면을 덮는 단계를 더 포함하는 것을 특징으로 하는, 방법.
  8. 제7항에 있어서,
    패턴화된 부동태층을 형성하는 단계 이후에, 상기 방법은,
    상기 부동태층의 표면에 폴리머층을 형성하는 단계를 더 포함하는 것을 특징으로 하는, 방법.
  9. 제8항에 있어서, 상기 방법은,
    상기 폴리머층과 상기 적어도 2종의 금속 패드의 노출 표면에 금속소재를 스퍼터링하여 상기 시드층을 형성하는 단계; 및,
    상기 제2 포토레지스트층을 제거한 후, 상기 시드층의 노광 부분을 에칭하여 제거하는 단계를 더 포함하는 것을 특징으로 하는, 방법.
  10. 제6항에 있어서, 상기 방법은,
    상기 시드층 상부에 제1 두께의 상기 제1 포토레지스트층을 증착하고, 상기 제1 포토레지스트층 상부에 상기 제1 포토레지스트층을 패터닝하기 위한 제1 마스크층을 배치하여 상기 제1 개구를 형성하는 단계; 및,
    상기 제1 포토레지스트층을 제거한 후, 상기 시드층 상부에 제2 두께의 상기 제2 포토레지스트층을 증착하고, 상기 제2 포토레지스트층 상부에 상기 제2 포토레지스트층을 패터닝하기 위한 제2 마스크층을 배치하여 상기 제2 개구를 형성하는 단계를 더 포함하는 것을 특징으로 하는, 방법.
  11. 제6항에 있어서,
    상기 제1 포토레지스트층을 제거한 후, 상기 시드층의 상부에 상기 제1 전도성 범프를 완전히 덮는 상기 제2 포토레지스트층을 형성하는 단계를 더 포함하는 것을 특징으로 하는, 방법.
  12. 제1항에 있어서,
    상기 제1 전도성 범프와 상기 제2 전도성 범프의 굵기는 상이한 것을 특징으로 하는, 방법.
  13. 제1항에 있어서,
    상기 상호연결 소자의 상부 표면에 복수의 제1 본딩 패드를 형성하고, 상기 반도체 기판 상부에 복수의 제2 본딩 패드를 형성하며, 상기 적어도 2개의 칩을 상기 반도체 기판과 상기 상호연결 소자의 상부 표면에 부착하는 단계는,
    상기 적어도 2개의 칩을 상기 반도체 기판과 상기 상호연결 소자의 상부에 플립칩 방식으로 실장하여, 각각의 상기 칩의 복수의 상기 제1 전도성 범프가 상기 상호연결 소자의 복수의 상기 제1 본딩 패드에 대응되어 본딩되도록 함과 동시에, 각각의 상기 칩의 복수의 상기 제2 전도성 범프가 상기 반도체 기판의 상부 표면에 노출된 복수의 상기 제2 본딩 패드에 본딩되도록 하는 단계를 더 포함하는 것을 특징으로 하는, 방법.
  14. 제1항에 있어서,
    상기 제1 전도성 범프와 상기 제2 전도성 범프는 언더 범프 금속을 포함하는 것을 특징으로 하는, 방법.
  15. 제1항에 있어서,
    상기 적어도 2개의 칩을 상기 반도체 기판과 상기 상호연결 소자의 상부 표면에 부착하는 단계 이후에, 상기 방법은,
    상기 반도체 기판의 상부에 캡을 부착하여, 상기 캡으로 상기 상호연결 소자와 상기 적어도 2개의 칩을 그 안에 수용하는 단계;
    상기 패키지를 PCB 기판에 본딩하기 위해, 상기 반도체 기판의 하부에 그리드 어레이를 형성하는 단계를 더 포함하는 것을 특징으로 하는, 방법.
  16. 제1항에 있어서,
    상기 상호연결 소자의 소재는 실리콘 웨이퍼 또는 유리인 것을 특징으로 하는, 방법.
  17. 반도체 패키지에 있어서,
    반도체 기판;
    상기 반도체 기판의 상부 표면에 부착되는 상호연결 소자;
    각각의 상기 칩의 일측 표면에 적어도 하나의 제1 전도성 범프와 높이가 상기 제1 전도성 범프보다 높은 적어도 하나의 제2 전도성 범프가 형성되는 적어도 2개의 칩;을 포함하며,
    상기 적어도 2개의 칩이 상기 반도체 기판과 상기 상호연결 소자의 상부 표면에 부착되어, 각각의 상기 칩의 상기 제2 전도성 범프는 상기 반도체 기판의 상부 표면에 본딩되고, 각각의 상기 칩의 상기 제1 전도성 범프는 상기 상호연결 소자의 상부 표면에 본딩되도록 하는 것을 특징으로 하는, 패키지.
  18. 제17항에 있어서,
    상기 상호연결 소자는,
    서로 대향하는 제1 측면과 제2 측면을 구비한 실리콘 웨이퍼층;
    상기 실리콘 웨이퍼의 상기 제1 측면에 부착되는 재배선 구조;
    상기 재배선 구조의 표면에 형성되는 복수의 제1 본딩 패드;를 포함하며,
    상기 상호연결 소자의 두께는 상기 제1 전도성 범프와 상기 제2 전도성 범프 간의 높이 차에 따라 확정되는 것을 특징으로 하는, 패키지.
  19. 제18항에 있어서,
    상기 실리콘 웨이퍼의 상기 제1 측면과 상기 제2 측면 사이에 수직 TSV 관통 비아가 형성되는 것을 특징으로 하는, 패키지.
  20. 제19항에 있어서,
    상기 상호연결 소자는 하이브리드 본딩 공정을 이용하여 상기 반도체 기판 상부에 부착되는 것을 특징으로 하는, 패키지.
  21. 제17항에 있어서, 상기 칩은,
    적어도 반도체 웨이퍼 및 상기 반도체 웨이퍼 상부에 위치하는 적어도 2종의 금속 패드를 포함하는 반도체 소자;
    상기 반도체 소자의 상부 표면에 형성되어 각각의 상기 금속 패드와 전기적으로 연결되는 시드층;
    제1 높이를 구비하며, 상기 시드층의 상부에 형성되어 상기 적어도 2종의 금속 패드 중의 적어도 하나의 제1 금속 패드의 적어도 일부의 직상부에 위치하는 적어도 하나의 제 1 전도성 범프;
    제2 높이를 구비하며, 상기 시드층의 상부에 형성되어, 상기 적어도 2종의 금속 패드 중의 적어도 하나의 제2 금속 패드의 적어도 일부의 직상부에 위치하는 적어도 하나의 제2 전도성 범프를 포함하는 것을 특징으로 하는, 패키지.
  22. 제21항에 있어서,
    상기 반도체 웨이퍼와 상기 적어도 2종의 금속 패드의 상부에 형성되는 부동태층을 더 포함하며,
    상기 부동태층 중의 패턴화 개구는 각각의 상기 금속 패드의 적어도 일부를 노출시키고; 상기 시드층은 적어도 각각의 상기 금속 패드의 노출 표면을 덮는 것을 특징으로 하는, 패키지.
  23. 제22항에 있어서,
    상기 부동태층의 표면에 형성되는 폴리머층을 더 포함하는 것을 특징으로 하는, 패키지.
  24. 제17항에 있어서,
    상기 제1 전도성 범프와 상기 제2 전도성 범프의 굵기는 상이한 것을 특징으로 하는, 패키지.
  25. 제17항에 있어서,
    상기 반도체 기판 상부에 복수의 제2 본딩 패드가 형성되며, 여기서 각각의 상기 칩의 복수의 상기 제1 전도성 범프는 상기 상호연결 소자의 복수의 상기 제1 본딩 패드에 대응하여 본딩되고, 각각의 상기 칩의 복수의 상기 제2 전도성 범프는 상기 반도체 기판의 상부 표면에 노출된 복수의 상기 제2 본딩 패드에 대응하여 본딩되는 것을 특징으로 하는, 패키지.
  26. 제17항에 있어서,
    상기 제1 전도성 범프와 상기 제2 전도성 범프는 언더 범프 금속을 포함하는 것을 특징으로 하는, 패키지.
  27. 제17항에 있어서, 상기 패키지는
    상기 반도체 기판의 상부에 부착되며, 상기 상호연결 소자와 상기 적어도 2개의 칩을 그 안에 수용하는 캡;
    상기 패키지를 PCB 기판에 본딩하기 위해 상기 반도체 기판의 하부에 형성되는 그리드 어레이를 더 포함하는 것을 특징으로 하는, 패키지.
  28. 제17항에 있어서,
    상기 상호연결 소자의 소재는 실리콘 웨이퍼 또는 유리인 것을 특징으로 하는, 패키지.
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