KR102604133B1 - 반도체 패키지 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체 패키지 및 그 제조 방법이 제공된다. 반도체 패키지 제조 방법은 칩 패드 및 상기 칩 패드를 노출시키는 보호 패턴을 포함하는 반도체 소자를 준비하는 것; 상기 칩 패드 상에 캐핑 패턴을 형성하여, 상기 칩 패드를 덮는 것; 및 상기 캐핑 패턴 상에 재배선층을 형성하는 것을 포함할 수 있다. 상기 재배선층을 형성하는 것은 상기 캐핑 패턴 및 보호 패턴 상에 제1 절연 패턴을 형성하는 것; 상기 제1 절연 패턴 상에 노광 및 현상 공정을 수행하여, 상기 제1 절연 패턴 내에 상기 캐핑 패턴을 노출시키는 제1 오프닝를 형성하는 것; 및 상기 제1 오프닝 내에 재배선 패턴을 형성하는 것을 포함할 수 있다.

Description

반도체 패키지 및 그 제조방법{Semiconductor package and method of fabricating the same}
본 발명은 반도체 패키지, 보다 구체적으로 재배선층을 포함하는 반도체 패키지에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 상에 반도체 칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체 패키지의 신뢰성 및 내구성 향상을 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성 및 내구성이 향상된 반도체 패키지 및 그 제조 방법을 제공하는 것에 있다.
본 발명은 반도체 패키지 및 그 제조방법에 관한 것이다. 본 발명의 개념에 따른 반도체 패키지 제조 방법은 칩 패드 및 상기 칩 패드를 노출시키는 보호 패턴을 포함하는 반도체 소자를 준비하는 것; 상기 칩 패드 상에 캐핑 패턴을 형성하여, 상기 칩 패드를 덮는 것; 및 상기 캐핑 패턴 상에 재배선층을 형성하는 것을 포함할 수 있다. 상기 재배선층을 형성하는 것은 상기 캐핑 패턴 및 보호 패턴 상에 제1 절연 패턴을 형성하는 것; 상기 제1 절연 패턴 상에 노광 및 현상 공정을 수행하여, 상기 제1 절연 패턴 내에 상기 캐핑 패턴을 노출시키는 제1 오프닝를 형성하는 것; 및 상기 제1 오프닝 내에 재배선 패턴을 형성하는 것을 포함할 수 있다.
본 발명의 개념에 따른 반도체 패키지 제조 방법은 반도체 소자를 준비하되, 상기 반도체 소자는 칩 패드; 상기 칩 패드를 노출시키는 오프닝을 갖는 보호 패턴; 및 상기 오프닝 내에 제공되어, 상기 칩 패드를 덮는 캐핑 패턴을 포함하고, 상기 반도체 소자를 재배선층 상에 제공하는 것; 및 상기 캐핑 패턴 및 상기 재배선층 사이에 연결부를 형성하여, 상기 칩 패드를 상기 재배선층과 전기적으로 연결시키는 것을 포함할 수 있다.
본 발명의 개념에 따른 반도체 패키지는 재배선층; 상기 재배선층 상에 제공되고, 칩 패드 및 보호 패턴을 포함하는 반도체 소자, 상기 보호 패턴은 상기 칩 패드를 노출시키는 패드 오프닝을 갖고, 상기 패드 오프닝 내에 제공되어, 상기 칩 패드를 덮는 캐핑 패턴; 및 상기 재배선층 및 상기 캐핑 패턴 사이에 개재되어, 상기 캐핑 패턴과 접속하는 연결부를 포함할 수 있다.
본 발명의 개념에 따른 반도체 패키지는 재배선층; 상기 재배선층 상에 제공되고, 칩 패드 및 보호 패턴을 포함하는 반도체 소자, 상기 보호 패턴은 상기 칩 패드를 노출시키는 패드 오프닝을 갖고, 상기 패드 오프닝 내에 제공되어, 상기 칩 패드를 덮는 캐핑 패턴; 및 상기 재배선층 상에 제공되며, 상기 반도체 소자를 덮는 몰딩 패턴을 포함할 수 있다. 상기 재배선층은: 상기 보호 패턴과 직접 접촉하며, 상기 몰딩 패턴의 하면 상으로 연장되는 제1 절연 패턴; 및 상기 제1 절연 패턴 상에 제공되고, 상기 캐핑 패턴과 전기적으로 연결되는 재배선 패턴을 포함할 수 있다.
본 발명에 따르면, 캐핑 패턴이 패드 오프닝에 의해 노출된 칩 패드를 덮을 수 있다. 칩 패드는 캐핑 패턴에 의해 재배선층과 접촉하지 않을 수 있다. 이에 따라, 칩 패드가 반응성 물질들에 의해 손상되는 것이 방지/감소될 수 있다. 반도체 패키지의 신뢰성 및 내구성이 향상될 수 있다.
반도체 패키지는 재배선층을 포함하여, 소형화될 수 있다.
도 1a는 실시예들에 따른 반도체 소자를 도시한 단면도이다.
도 1b는 도 1a의 A영역을 확대 도시하였다.
도 1c는 도 1b의 B영역을 확대 도시하였다.
도 2a 내지 도 2g는 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
도 3a 내지 도 3e은 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
도 3f는 도 3e의 A'영역을 확대 도시하였다.
도 4a 및 도 4b는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
도 5는 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 6a 내지 도 6c는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
도 7은 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 8은 실시예들에 따른 반도체 패키지를 도시한 평면도이다.
도 9a 및 도 9c는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
도 9b는 도 9a의 C영역을 확대 도시하였다.
도 9d는 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 9e 및 도 9f는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
도 9g는 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 10a 및 도 10b는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
도 10c는 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 10d 및 도 10e는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
도 10f는 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 11a는 실시예들에 따른 반도체 모듈을 도시한 단면도이다.
도 11b는 도 11a의 A''영역을 확대 도시하였다.
본 명세서에서, 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다.
본 발명의 개념에 따른 반도체 소자 및 그 제조 방법을 설명한다.
도 1a는 실시예들에 따른 반도체 소자을 도시한 단면도이다. 도 1b는 도 1a의 A영역을 확대 도시하였다. 도 1c는 도 1b의 B영역을 확대 도시하였다.
도 1a, 도 1b, 및 도 1c를 참조하면, 반도체 소자(100)는 반도체 기판(110), 회로층(120), 보호 패턴(160), 및 칩 패드(150)를 포함할 수 있다. 반도체 소자(100)는 메모리칩, 로직칩, 또는 이들의 조합을 포함하는 반도체칩일 수 있다. 반도체 기판(110)은 예를 들어, 실리콘, 게르마늄, 또는 실리콘-게르마늄과 같은 반도체 물질을 포함할 수 있다. 회로층(120)은 반도체 기판(110)의 일면 상에 제공될 수 있다. 회로층(120)은 도 1b와 같이 절연층(121), 집적 소자들(125), 및 내부 배선들(123)을 포함할 수 있다. 집적 소자들(125)은 반도체 기판(110)의 일면 상에 제공될 수 있다. 집적 소자들(125)은 예를 들어, 트랜지스터들을 포함할 수 있다. 절연층(121)은 반도체 기판(110)의 일면 상에 제공되며, 집적 소자들(125)을 덮을 수 있다. 절연층(121)은 복수의 층들을 포함할 수 있다. 내부 배선들(123)은 절연층(121) 내에 제공될 수 있다. 내부 배선들(123)은 집적 소자들(125)과 전기적으로 연결될 수 있다. 본 명세서에서 전기적으로 연결된다/접속한다는 것은 직접적인 연결/접속 또는 다른 도전 구성요소를 통한 간접적인 연결/접속을 포함한다. 반도체 소자(100)와 전기적으로 연결된다는 것은 반도체 소자(100)의 집적 소자들(125)과 전기적으로 연결되는 것을 의미할 수 있다.
칩 패드(150)는 회로층(120) 상에 제공될 수 있다. 칩 패드(150)는 알루미늄과 같은 금속을 포함할 수 있다. 칩 패드(150)는 내부 배선들(123)을 통해 집적 소자들(125)과 전기적으로 연결될 수 있다.
보호 패턴(160)이 회로층(120) 상에 제공될 수 있다. 보호 패턴(160)은 패드 오프닝(169)을 가지고, 상기 패드 오프닝(169)은 칩 패드(150)의 일면(150b)을 노출시킬 수 있다. 칩 패드(150)의 일면(150b)은 반도체 기판(110)과 대향될 수 있다. 보호 패턴(160)은 칩 패드(150)의 엣지 영역 상으로 연장되어, 칩 패드(150)의 엣지 영역을 덮을 수 있다. 칩 패드(150)의 일면(150b)의 일 부분 및 측벽(150c)을 덮을 수 있다. 칩 패드(150)의 일면(150b)의 일 부분은 측벽(150c)에 인접한 일면(150b)의 부분에 해당할 수 있다. 보호 패턴(160)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 및/또는 테트라에틸 오소실리케이트(Tetraethyl orthosilicate, TEOS)과 같은 실리콘 함유 절연 물질을 포함할 수 있다. 보호 패턴(160)은 다중층일 수 있다.
캐핑 패턴(CP)이 패드 오프닝(169) 내에 제공되어, 칩 패드(150)를 덮을 수 있다. 캐핑 패턴(CP)은 패드 오프닝(169)에 의해 노출된 칩 패드(150)를 완전히 덮을 수 있다. 캐핑 패턴(CP)은 패드 오프닝(169)의 측벽 및 보호 패턴(160)의 일면(160b) 상으로 더 연장될 수 있다. 캐핑 패턴(CP)은 패드 오프닝(169)을 완전히 채울 수 있다. 예를 들어, 도 1c와 같이 패드 오프닝(169) 내의 캐핑 패턴(CP)의 일면(CPb)은 보호 패턴(160)의 일면(160b)보다 더 높은 레벨에 제공될 수 있다. 이 때, 캐핑 패턴(CP)의 일면(CPb) 및 보호 패턴(160)의 일면(160b)은 반도체 기판(110)과 대향될 수 있다. 이와 달리, 캐핑 패턴(CP)은 패드 오프닝(169)의 일부를 채울 수 있다. 캐핑 패턴(CP)은 구리와 같은 금속을 포함할 수 있다. 캐핑 패턴(CP)은 반응성 물질들로부터 칩 패드(150)를 보호할 수 있다. 상기 반응성 물질은 예를 들어, 염소 이온을 포함할 수 있다.
도 1c를 참조하면, 함몰부(159)가 칩 패드(150)의 일면(150b) 상에 더 제공될 수 있다. 함몰부(159)는 패드 오프닝(169)에 의해 노출된 칩 패드(150)의 일면(150b) 상에 제공될 수 있다. 캐핑 패턴(CP)은 칩 패드(150)의 일면(150b) 상에 제공되며, 함몰부(159)를 채울 수 있다. 다른 예로, 함몰부(159)는 제공되지 않을 수 있다. 이하, 도 1a 및 도 1b를 제외한 도면들에 있어서, 편의를 위해 절연층(121), 집적 소자들(125), 및 내부 배선들(123)은 생략하여 도시한다.
도 2a 내지 도 2g는 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들로, 도 1a의 A영역을 확대 도시한 도면들에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 2a를 참조하면, 반도체 기판(110), 회로층(120), 및 칩 패드(150)를 포함하는 반도체 소자(100)가 준비될 수 있다. 반도체 기판(110)은 웨이퍼 레벨 또는 칩 레벨의 기판일 수 있다. 칩 패드(150)는 무전해 도금법에 의해 형성될 수 있다. 보호 패턴(160)이 회로층(120) 상에 형성되어, 칩 패드(150)를 덮을 수 있다. 보호 패턴(160)은 플라즈마 기상 증착 또는 고밀도 플라즈마(High Density Plasma) 화학 기상 증착과 같은 증착 공정에 의해 형성될 수 있다.
제1 레지스트층(991)이 보호 패턴(160) 상에 형성될 수 있다. 제1 레지스트층(991)은 보호 패턴(160)의 일부를 노출시킬 수 있다. 제1 레지스트층(991)의 형성은 포토 레지스트 물질을 코팅하는 것 및 상기 코팅층을 패터닝하는 것을 포함할 수 있다. 상기 코팅층의 패터닝은 노광 및 현상 공정에 의해 수행될 수 있다.
도 2b를 참조하면, 패드 오프닝(169)이 보호 패턴(160) 내에 형성되어, 칩 패드(150)를 노출시킬 수 있다. 제1 레지스트층(991)을 마스크로 사용한 식각 공정이 보호 패턴(160) 상에 수행되어, 패드 오프닝(169)을 형성할 수 있다. 식각 공정은 건식 식각 또는 습식 식각 공정일 수 있다. 패드 오프닝(169)의 직경은 칩 패드(150)의 직경보다 작을 수 있다. 패드 오프닝(169)은 칩 패드(150)의 일면(150b)의 일부를 노출시킬 수 있다. 칩 패드(150)의 엣지 영역은 보호 패턴(160)에 의해 덮힐 수 있다. 이후, 제1 레지스트층(991)이 제거될 수 있다.
도 2c를 참조하면, 반도체 소자(100)의 전기적 특성이 검사될 수 있다. 전기적 특성 검사는 EDS(electrical die sorting) 검사일 수 있다. 예를 들어, 프로브(2000)가 칩 패드(150)와 접속하여, 칩 패드(150) 및 집적 회로들(도 1b에서 125) 사이의 전기적 연결 및 특성이 검사될 수 있다. 이 때, 프로브(2000)가 칩 패드(150)와 접촉함에 따라, 함몰부(159)가 상기 칩 패드(150)의 일면(150b) 상에 형성될 수 있다. 함몰부(159)는 앞서 도 1c에서 설명한 바와 동일할 수 있다. 이하, 도 1c 및 도 2c를 제외한 도면들에 있어서, 편의를 위해 함몰부(159)를 생략하여 도시한다.
불순물들이 칩 패드(150)의 상면 상에 남아있을 수 있다. 상기 불순물들은 공정에서 발생하는 화합물들 또는 도 2b의 제1 레지스트층(991)의 잔여물을 포함할 수 있다. 세정 공정 및 열처리 공정이 칩 패드(150) 상에 수행되어, 상기 불순물들이 제거될 수 있다. 상기 열처리는 100℃ 내지 150℃의 온도 조건에서 수행될 수 있다. 열처리 공정 동안, 세정 공정에서 사용된 용액이 더 제거될 수 있다. 열처리가 100℃보다 낮은 온도에서 진행되면, 불순물들 또는 세정 공정에서 사용된 용액이 제거되기 어려울 수 있다.
도 2d를 참조하면, 씨드층(180)이 보호 패턴(160) 상에 및 패드 오프닝(169) 내에 콘포말하게 형성될 수 있다. 씨드층(180)은 패드 오프닝(169)에 의해 노출된 칩 패드(150) 및 제1 절연 패턴(310)의 측벽을 덮을 수 있다. 씨드층(180)은 적층된 제1 씨드층(181) 및 제2 씨드층(182)을 포함할 수 있다. 일 예로, 제1 씨드층(181)은 티타늄 또는 티타늄 텅스텐(TiW)을 포함할 수 있다. 제2 씨드층(182)은 구리를 포함할 수 있다. 제1 씨드층(181) 및 제2 씨드층(182)은 증착 공정에 의해 형성될 수 있다.
제2 레지스트층(992)이 씨드층(180) 상에 형성될 수 있다. 제2 레지스트층(992)은 씨드층(180)의 일부를 노출시킬 수 있다. 제2 레지스트층(992)의 형성은 포토 레지스트 물질을 코팅하는 것 및 상기 코팅층을 패터닝하는 것을 포함할 수 있다. 상기 코팅층의 패터닝은 노광 및 현상 공정에 의해 수행될 수 있다. 제2 레지스트층(992)의 패터닝 공정에서 제2 레지스트층(992)의 찌꺼기(scum)가 칩 패드(150) 상에 또는 패드 오프닝(169) 내에 남아있을 수 있다. 찌꺼기 제거 공정이 칩 패드(150) 상에 및 패드 오프닝(169) 내에 더 수행될 수 있다.
도 2e를 참조하면, 씨드층(180)을 전극으로 사용한 전기 도금 공정을 수행하여, 도전 패턴(185)이 형성될 수 있다. 도전 패턴(185)은 제2 레지스트층(992)에 의해 노출된 씨드층(180) 상에 선택적으로 형성될 수 있다. 도전 패턴(185)은 패드 오프닝(169) 내에 채워질 수 있다. 도전 패턴(185)은 제2 씨드층(182)과 동일한 물질을 포함할 수 있다. 도전 패턴(185)은 예를 들어, 구리와 같은 금속을 포함할 수 있다.
도 2f를 참조하면, 제2 레지스트층(992)이 제거되어, 씨드층(180)이 노출될 수 있다.
도 2g를 참조하면, 도전 패턴(185)에 의해 노출된 씨드층(180)이 식각 공정에 의해 제거되어, 캐핑 패턴(CP)이 형성될 수 있다. 실시예들에 따르면, 제2 씨드층(182)이 제1 식각 공정에 의해 제거되어, 제1 씨드층(181)이 노출될 수 있다. 제1 식각 공정은 습식 식각 공정일 수 있다. 이 때, 도전 패턴(185)의 일부도 함께 제거될 수 있다. 도전 패턴(185)의 두께는 제2 씨드층(182)의 두께보다 더 클 수 있다. 제1 식각 공정 후, 도전 패턴(185) 및 도전 패턴(185)의 하면 상의 제2 씨드층(182)은 남아있을 수 있다. 도전 패턴(185)에 의해 노출된 씨드층(181)이 제2 식각 공정에 의해 제거되어, 보호 패턴(160)이 노출될 수 있다. 제2 식각 공정에서, 제1 씨드층(181)은 도전 패턴(185)에 대해 식각 선택성을 가질 수 있다. 이에 따라, 제2 식각 공정 후, 도전 패턴(185) 및 도전 패턴(185)의 하면 상의 제1 씨드층(181)은 제거되지 않을 수 있다. 캐핑 패턴(CP)은 적층된 씨드층(180) 및 도전 패턴(185)을 포함할 수 있다.
실시예들에 따르면, 도 2c의 불순물 제거 공정 및 도 2d의 상기 찌꺼기(scum) 제거 공정이 수행됨에 따라, 칩 패드(150) 및 캐핑 패턴(CP) 사이에 접촉 저항이 향상될 수 있다. 지금까지 설명한 제조예에 의해 도 1a 내지 도 1c의 반도체 소자(100)의 제조가 완성될 수 있다. 반도체 소자(100)의 제조는 웨이퍼 레벨로 진행될 수 있다.
도 2d, 도 2e, 도 2f, 및 도 2g를 제외한 도면들에 있어서, 편의를 위해 씨드층(180) 및 도전 패턴(185)을 별도로 도시하지 않는다. 이하의 도 3a 내지 도 11b의 도면들에 있어서, 편의를 위해 반도체 기판(110) 및 회로층(120)은 생략하여 도시한다.
본 발명의 개념에 따른 반도체 패키지 및 그 제조 방법을 설명한다.
도 3a 내지 도 3e은 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다. 도 3f는 도 3e의 A'영역을 확대 도시하였다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다. 이하의 도 3a 내지 도 11b의 설명들에서, 설명의 통일성을 위해 상면, 하면, 상부, 및 하부는 도 3e를 기준으로 기술한다.
도 3a를 참조하면, 반도체 소자(100) 및 몰딩 패턴(200)이 캐리어 기판(900) 상에 배치될 수 있다. 캐리어 접착층(910)이 캐리어 기판(900)과 반도체 소자(100) 사이 및 캐리어 기판(900)과 몰딩 패턴(200) 사이에 더 개재될 수 있다. 반도체 소자(100)는 캐핑 패턴(CP)이 형성된 반도체 소자일 수 있다. 반도체 소자(100)는 앞서 도 1a 내지 도 1c에서 설명한 바와 동일하고, 도 2a 내지 도 2g의 예에서 설명한 바와 같이 제조될 수 있다. 몰딩 패턴(200)이 캐리어 기판(900) 상에 형성되어, 반도체 소자(100)의 적어도 일부를 덮을 수 있다. 일 예로, 몰딩 패턴(200)은 반도체 소자(100)의 상면(100a) 및 측면을 덮을 수 있다. 도시된 바와 달리, 몰딩 패턴(200)은 반도체 소자(100)의 측면을 덮되, 상면(100a)을 노출시킬 수 있다. 몰딩 패턴(200)은 예를 들어, 에폭시계 몰딩 컴파운드(EMC)와 같은 절연성 수지를 포함할 수 있다. 몰딩 패턴(200)은 필러를 더 포함할 수 있으며, 상기 필러는 절연성 수지 내에 분산될 수 있다. 상기 필러는 예를 들어, 실리콘 산화물(SiO2)을 포함할 수 있다. 몰딩 패턴(200)의 하면(200b)은 보호 패턴(160)의 일면(160b)과 실질적으로 동일한 레벨에 제공될 수 있다. 이후, 캐리어 접착층(910) 및 캐리어 기판(900)이 제거되어, 캐핑 패턴(CP), 반도체 소자(100)의 하면 및 몰딩 패턴(200)의 하면(200b)이 노출될 수 있다. 반도체 소자(100)의 하면은 보호 패턴(160)의 일면(160b) 및 캐핑 패턴(CP)의 하면에 해당할 수 있다.
도 3b를 참조하면, 제1 절연 패턴(310)이 반도체 소자(100)의 하면 및 몰딩 패턴(200)의 하면(200b) 상에 형성될 수 있다. 제1 절연 패턴(310)은 증착 또는 코팅 공정에 의해 형성될 수 있다. 제1 절연 패턴(310)은 보호 패턴(160)의 일면(160b), 캐핑 패턴(CP), 및 몰딩 패턴(200)의 하면(200b)과 직접 접촉할 수 있다. 칩 패드(150)는 캐핑 패턴(CP)에 의해 제1 절연 패턴(310)과 접촉하지 않고, 이격될 수 있다. 제1 절연 패턴(310)은 예를 들어, 감광성 폴리머를 포함할 수 있다. 감광성 폴리머는 예를 들어, 감광성 폴리이미드(photosensitive polyimide, PSPI), 폴리벤조옥사졸(polybenzoxazole, PBO), 페놀계 폴리머(phenolic polymer), 및 benzocyclobutene계 폴리머(BCB) 중에서 적어도 하나를 포함할 수 있다.
제1 절연 패턴(310)이 패터닝되어, 제1 오프닝(319)이 제1 절연 패턴(310) 내에 형성될 수 있다. 제1 오프닝(319)은 캐핑 패턴(CP)을 노출시킬 수 있다. 제1 절연 패턴(310)의 패터닝은 노광 및 현상 공정에 의해 진행될 수 있다. 상기 현상 공정은 포지티브 톤 현상(positive-tone development, PTD) 공정 또는 네거티브 톤 현상(negative-tone development, NTD) 공정일 수 있다.
도 3c를 참조하면, 제1 재배선 패턴(315)이 제1 오프닝(319) 내에 및 제1 절연 패턴(310) 상에 형성될 수 있다. 제1 재배선 패턴(315)은 캐핑 패턴(CP)과 접속할 수 있다. 일 예로, 제1 재배선 패턴(315)은 캐핑 패턴(CP)과 직접 접촉할 수 있다. 제1 재배선 패턴(315)은 칩 패드(150)와 이격될 수 있다. 제1 재배선 패턴(315)은 비아 부분 및 배선 부분을 포함할 수 있다. 제1 재배선 패턴(315)의 비아 부분은 제1 오프닝(319) 내에 제공될 수 있다. 제1 재배선 패턴(315)의 배선 부분은 제1 절연 패턴(310)의 하면 상에 배치될 수 있다. 제1 재배선 패턴(315)의 배선 부분은 비아 부분과 연결될 수 있다. 제1 재배선 패턴(315)은 구리와 같은 금속을 포함할 수 있다. 제1 재배선 패턴(315)은 제1 오프닝(319) 내에 및 제1 절연 패턴(310) 상에 씨드 패턴(미도시)을 형성한 후, 상기 씨드 패턴을 사용한 전기 도금 공정에 의해 형성될 수 있다. 이 때, 레지스트 패턴이 씨드 패턴 상에 더 형성될 수 있고, 상기 전기 도금 공정은 레지스트 패턴에 의해 노출된 씨드 패턴 상에 금속 패턴을 선택적으로 형성하는 것을 포함할 수 있다. 이후, 금속 패턴에 의해 노출된 씨드 패턴의 부분은 제거될 수 있다. 씨드 패턴은 구리 또는 티타늄 중에서 적어도 하나를 더 포함할 수 있다. 금속 패턴은 구리를 포함할 수 있다. 그러나, 제1 재배선 패턴(315)의 형성은 이에 제한되지 않고 다양한 방법에 의해 형성될 수 있다.
도 3d를 참조하면, 제2 절연 패턴(320), 제2 재배선 패턴(325), 제3 절연 패턴(330), 및 제3 재배선 패턴(335)이 제1 절연 패턴(310) 상에 형성될 수 있다. 실시예들에 따르면, 제2 절연 패턴(320)은 제1 재배선 패턴(315)을 덮을 수 있다. 제2 절연 패턴(320)은 증착 또는 코팅 공정에 의해 형성될 수 있다. 제2 절연 패턴(320)은 감광성 폴리머를 포함할 수 있다. 제2 절연 패턴(320)이 노광 및 현상 공정에 의해 패터닝되어, 제2 오프닝(329)이 제2 절연 패턴(320) 내에 형성될 수 있다. 제2 오프닝(329)은 제1 재배선 패턴(315)을 노출시킬 수 있다.
제2 재배선 패턴(325)이 제2 오프닝(329) 내에 및 제2 절연 패턴(320)의 하면 상에 형성될 수 있다. 제2 재배선 패턴(325)은 제1 재배선 패턴(315)과 접속할 수 있다. 제2 재배선 패턴(325)은 비아 부분 및 배선 부분을 포함할 수 있다. 예를 들어, 제2 재배선 패턴(325)은 제2 오프닝(329) 및 제1 절연 패턴(310) 상에 씨드 패턴(미도시)을 형성한 후, 상기 씨드 패턴을 사용한 전기 도금 공정에 의해 형성될 수 있다. 제2 재배선 패턴(325)은 구리를 포함할 수 있으나, 이에 제한되지 않는다.
제3 절연 패턴(330)이 제2 절연 패턴(320)의 하면 상에 형성되어, 제2 재배선 패턴(325)을 덮을 수 있다. 제3 절연 패턴(330)은 감광성 폴리머를 포함할 수 있다. 제3 절연 패턴(330)이 노광 및 현상 공정에 의해 패터닝되어, 제3 오프닝(339)이 제2 절연 패턴(320) 내에 형성될 수 있다. 제3 오프닝(339)은 제2 재배선 패턴(325)을 노출시킬 수 있다. 제3 재배선 패턴(335)이 제3 오프닝(339) 내에 형성될 수 있다. 제3 재배선 패턴(335)은 구리와 같은 도전 물질을 포함할 수 있다. 도시되지 않았으나, 제3 재배선 패턴(335)은 제3 절연 패턴(330) 상으로 더 연장될 수 있다. 재배선층(300)은 제1 내지 제3 절연 패턴들(310, 320, 330) 및 제1 내지 제3 재배선 패턴들(315, 325, 335)을 포함할 수 있다. 이에 따라, 재배선층(300)이 제조될 수 있다.
절연 패턴들(310, 320, 330)의 개수 및 재배선 패턴들(315, 325, 335)의 개수는 다양하게 변형될 수 있다. 예를 들어, 제4 재배선 패턴 및 제4 절연 패턴이 제3 절연 패턴(330) 상에 더 형성되어, 재배선층(300)이 제조될 수 있다. 또 다른 예로, 제3 재배선 패턴(335) 및 제3 절연 패턴(330)은 형성되지 않을 수 있다.
도 3e 및 도 3f를 참조하면, 단자 패드(410) 및 외부 접속 단자(400)가 제3 절연 패턴(330)에 의해 노출된 제3 재배선 패턴(335) 상에 형성될 수 있다. 단자 패드(410)는 외부 접속 단자(400) 및 제3 재배선 패턴(335) 사이에 개재되며, 외부 접속 단자(400) 및 제3 재배선 패턴(335)과 전기적으로 연결될 수 있다. 외부 접속 단자(400)는 재배선 패턴들(315, 325, 335) 및 캐핑 패턴(CP)을 통하여 칩 패드(150)와 전기적으로 연결 수 있다. 명세서에서, 재배선층(300)과 전기적으로 연결된다는 것은 재배선층(300)의 재배선 패턴들(315, 325, 335) 중에서 적어도 하나와 전기적으로 연결된다는 것을 의미할 수 있다. 외부 접속 단자(400)는 캐핑 패턴(CP)과 평면적 관점에서 중첩되지 않을 수 있다. 예를 들어, 외부 접속 단자(400)는 캐핑 패턴(CP)과 제1 방향(D1)을 따라 정렬되지 않을 수 있다. 여기에서, 제1 방향(D1)은 반도체 소자(100)의 상면(100a)과 실질적으로 수직할 수 있다. 외부 접속 단자(400)는 몰딩 패턴(200)과 평면적 관점에서 중첩될 수 있다. 재배선 패턴들(315, 325, 335)이 제공됨에 따라, 외부 접속 단자(400)의 배치가 캐핑 패턴(CP)의 배치로부터 자유로워질 수 있다. 외부 접속 단자(400)는 솔더볼, 범프, 및 필라 중에서 적어도 하나를 포함할 수 있다. 외부 접속 단자(400)는 금속과 같은 도전 물질을 포함할 수 있다. 지금까지 설명한 제조예에 의해 반도체 패키지(10)의 제조가 완성될 수 있다.
재배선층(300)은 예를 들어, 인쇄회로기판보다 더 얇은 두께를 가질 수 있다. 반도체 패키지(10)는 재배선층(300)을 포함하여, 소형화될 수 있다.
도 4a 및 도 4b는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 4a를 참조하면, 반도체 소자(100)가 캐리어 기판(900) 상에 제공될 수 있다. 반도체 소자(100)는 캐핑 패턴(CP)이 형성된 반도체 소자(100)일 수 있다. 반도체 소자들(100)은 복수로 제공될 수 있다. 반도체 소자들(100)은 캐리어 접착층(910)에 의해 캐리어 기판(900)에 부착될 수 있다. 몰딩 패턴(200)이 캐리어 기판(900) 상에서 반도체 소자들(100)을 덮을 수 있다. 이후, 캐리어 접착층(910) 및 캐리어 기판(900)이 제거되어, 몰딩 패턴(200)의 하면(200b), 보호 패턴(160)의 일면(160b), 및 캐핑 패턴(CP)을 노출시킬 수 있다. 칩 패드(150)는 캐핑 패턴(CP)에 의해 외부에 노출되지 않을 수 있다.
도 4b를 참조하면, 재배선층(300)이 노출된 캐핑 패턴(CP), 보호 패턴(160)의 일면(160b), 및 몰딩 패턴(200)의 하면(200b) 상에 형성될 수 있다. 재배선층(300)은 절연 패턴들(310, 320, 330) 및 재배선 패턴들(315, 325, 335)을 포함할 수 있다. 재배선층(300)은 도 3b 내지 도 3d에서 설명한 바와 동일한 방법에 의해 형성될 수 있다. 다만, 재배선층(300)은 패널 레벨 또는 웨이퍼 레벨로 형성될 수 있다. 단자 패드(410) 및 외부 접속 단자(400)가 재배선층(300)의 하면 상에 형성될 수 있다. 일점 쇄선을 따라 몰딩 패턴(200) 및 재배선층(300)이 쏘잉되어, 복수의 반도체 패키지들(10)이 서로 분리될 수 있다. 본 명세서에서, 반도체 패키지들(10)은 칩 레벨, 패널 레벨 또는 웨이퍼 레벨로 제조될 수 있다. 이하, 설명의 간소화를 위해 단수의 반도체 패키지(10)에 대하여 도시 및 서술하나, 본 발명의 반도체 패키지 제조 방법이 칩 레벨의 제조에 한정되는 것은 아니다.
도 5는 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 5를 참조하면, 반도체 패키지(11)는 재배선층(300) 및 반도체 소자(100)를 포함할 수 있다. 다만, 도 3g의 반도체 패키지(11)와 달리, 몰딩 패턴(200)은 생략될 수 있다. 반도체 소자(100)의 너비(W1)는 재배선층(300)의 너비(W2)와 실질적으로 동일할 수 있다.
제1 절연 패턴(310), 제1 재배선 패턴(315), 제2 절연 패턴(320), 제2 재배선 패턴(325), 제3 절연 패턴(330), 및 제3 재배선 패턴(335)이 반도체 소자(100)의 하면 상에 차례로 형성되어, 재배선층(300)을 제조할 수 있다. 제1 절연 패턴(310)은 보호 패턴(160)의 일면(160b) 및 캐핑 패턴(CP)을 덮을 수 있다. 제1 절연 패턴(310)은 캐핑 패턴(CP)에 의해 칩 패드(150)와 접촉하지 않을 수 있다. 재배선층(300)은 도 3b 내지 도 3d에서 설명한 바와 동일한 방법에 의해 형성될 수 있다.
도 6a 내지 도 6c는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 6a을 참조하면, 제1 절연 패턴(310), 제1 재배선 패턴(315), 제2 절연 패턴(320), 제2 재배선 패턴(325), 제3 절연 패턴(330), 및 제3 재배선 패턴(335)이 캐리어 기판(900) 상에 형성되어, 재배선층(300)을 제조할 수 있다. 제1 절연 패턴(310)이 캐리어 기판(900) 상에 형성될 수 있다. 캐리어 접착층(910)이 제1 절연 패턴(310)과 캐리어 기판(900) 사이에 더 개재될 수 있다. 제1 절연 패턴(310)은 감광성 폴리머를 포함할 수 있다. 실시예들에 따르면, 제1 절연 패턴(310)이 패터닝되어, 제1 오프닝(319)이 제1 절연 패턴(310) 내에 형성될 수 있다. 제1 절연 패턴(310)의 패터닝은 노광 및 현상 공정에 의해 진행될 수 있다. 제1 오프닝(319)은 캐리어 접착층(910) 또는 캐리어 기판(900)을 노출시킬 수 있다. 제1 재배선 패턴(315)이 제1 오프닝(319) 내에 및 제1 절연 패턴(310) 상에 형성될 수 있다.
제2 절연 패턴(320), 제2 재배선 패턴(325), 제3 절연 패턴(330), 및 제3 재배선 패턴(335)은 도 3c 및 도 3d에서 설명한 방법들에 의해 형성될 수 있다. 예를 들어, 제2 절연 패턴(320)은 감광성 폴리머를 포함할 수 있다. 제2 절연 패턴(320)은 제1 재배선 패턴(315)을 노출시키는 제2 오프닝(329)을 가질 수 있다. 제2 재배선 패턴(325)은 제2 오프닝(329) 내에 및 제2 절연 패턴(320) 상에 형성되어, 제1 재배선 패턴(315)과 접속할 수 있다. 제3 절연 패턴(330)은 제2 절연 패턴(320) 상에 형성되어, 제2 재배선 패턴(325)을 덮을 수 있다. 제3 절연 패턴(330)은 예를 들어, 감광성 폴리머를 포함할 수 있다. 제3 절연 패턴(330)은 제3 오프닝(339)을 가질 수 있다. 제3 재배선 패턴(335)은 제3 오프닝(339) 내에 제공되어, 제2 재배선 패턴(325)과 접속할 수 있다. 제3 재배선 패턴(335)의 일 부분이 제3 절연 패턴(330)에 의해 노출될 수 있다. 제1 도전 패드(345)가 노출된 제3 재배선 패턴(335)의 일일 부분부분 상에 형성되어, 제3 재배선 패턴(335)과 전기적으로 연결될 수 있다.
도 6b를 참조하면, 반도체 소자(100)가 재배선층(300), 예를 들어, 제3 절연 패턴(330) 상에 제공될 수 있다. 이 때, 캐핑 패턴(CP)이 제공된 반도체 소자(100)가 제공되고, 캐핑 패턴(CP)이 재배선층(300)을 향할 수 있다. 캐핑 패턴(CP)은 제1 도전 패드(345)와 정렬될 수 있다. 제1 연결부(351)가 캐핑 패턴(CP) 및 제1 도전 패드(345) 사이에 형성될 수 있다. 제1 연결부(351)는 칩 패드(150)와 이격되며, 물리적으로 접촉하지 않을 수 있다. 제1 연결부(351)는 캐핑 패턴(CP)과 직접 물리적으로 접촉할 수 있다. 반도체 소자(100)는 제1 연결부(351)를 통해 재배선 패턴들(315, 325, 335)과 전기적으로 연결될 수 있다. 몰딩 패턴(200)이 재배선층(300) 상에 형성되어, 반도체 소자(100)를 덮을 수 있다. 몰딩 패턴(200)은 반도체 소자(100)와 제3 절연 패턴(330) 사이의 갭으로 더 연장되어, 제1 연결부(351)를 밀봉할 수 있다. 다른 예로, 언더필 패턴(미도시)이 더 형성되어, 제3 절연 패턴(330) 및 반도체 소자(100) 사이의 갭을 채울 수 있다. 이후, 캐리어 접착층(910) 및 캐리어 기판(900)이 제거되어, 제1 재배선 패턴(315)의 일 부분 및 제1 절연 패턴(310)이 노출될 수 있다.
도 6c를 참조하면, 단자 패드(410) 및 외부 접속 단자(400)가 재배선층(300)의 하면 상에 형성될 수 있다. 단자 패드(410)는 외부 접속 단자(400) 및 노출된 제1 재배선 패턴(315)의 일 부분 사이에 형성될 수 있다. 외부 접속 단자(400)는 단자 패드(410) 상에 형성되어, 재배선 패턴들(315, 325, 335)과 전기적으로 연결될 수 있다. 이에 따라, 반도체 패키지(12)의 제조가 완성될 수 있다.
다른 예로, 도 5와 같이 몰딩 패턴(200)은 생략되고, 반도체 소자(100)의 너비는 재배선층(300)의 너비와 실질적으로 동일할 수 있다.
도 7은 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 7를 참조하면, 반도체 패키지(13)는 재배선층(300), 반도체 소자(100), 및 몰딩 패턴(200)에 더하여, 반도체칩(101)을 포함할 수 있다. 반도체 소자(100)는 앞서 도 1a 내지 도 2g에서 설명한 반도체 소자(100)와 동일할 수 있다. 예를 들어, 캐핑 패턴(CP)이 패드 오프닝(169)에 의해 노출된 칩 패드(150)를 덮을 수 있다.
반도체칩(101)은 반도체 소자(100)와 동일 또는 상이한 기능을 수행할 수 있다. 반도체칩(101)은 예를 들어, 콘택 칩 패드(151) 및 보호층(161)을 포함할 수 있다. 콘택 칩 패드(151)는 반도체칩(101)의 집적 회로들(미도시)와 전기적으로 연결될 수 있다. 다만, 반도체칩(101)은 캐핑 패턴(CP)을 포함하지 않을 수 있다. 이에 따라, 콘택 칩 패드(151)는 반도체칩(101)의 하면 상에 노출될 수 있다.
재배선층(300), 반도체 소자(100), 및 몰딩 패턴(200)은 앞서 도 3a 내지 도 3d에서 설명한 방법들에 의해 형성 및 배치될 수 있다. 제1 재배선 패턴(315)은 콘택 칩 패드(151)와 직접 물리적으로 접촉할 수 있다. 다른 예로, 재배선층(300)은 도 6a 내지 도 6c의 예에서 설명한 방법으로 제조될 수 있다. 이 경우, 제1 연결부(도 6c에서 351)는 복수로 제공되며, 제1 연결부들(351)은 재배선층(300)과 콘택 칩 패드(151) 사이 및 재배선층(300)과 캐핑 패턴(CP) 사이에 개재될 수 있다. 콘택 칩 패드(151)는 제1 연결부들(351) 중 어느 하나와 직접 접속할 수 있다.
도 8은 실시예들에 따른 반도체 패키지를 도시한 평면도이다. 도 9a 및 도 9c는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들로, 도 8의 Ⅰ-Ⅱ선을 따라 자른 단면들에 대응된다. 도 9b는 도 9a의 C영역을 확대 도시하였다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 8, 도 9a, 및 도 9b를 참조하면, 연결 기판(500)이 캐리어 기판(900) 상에 배치될 수 있다. 캐리어 접착층(910)이 연결 기판(500) 및 캐리어 기판(900) 사이에 더 제공될 수 있다. 연결 기판(500)은 그 내부를 관통하는 홀(590)을 가질 수 있다. 일 예로, 인쇄회로기판(PCB) 내에 홀(590)을 형성하여, 연결 기판(500)이 제조될 수 있다. 평면적 관점에서, 홀(590)은 연결 기판(500)의 센터 부분에 형성될 수 있다. 홀(590)은 캐리어 접착층(910) 또는 캐리어 기판(900)을 노출시킬 수 있다. 연결 기판(500)은 베이스층(510) 및 도전 구조체(520)를 포함할 수 있다. 베이스층(510)은 적층된 베이스층들(510)을 포함할 수 있다. 베이스층들(510)은 절연 물질을 포함할 수 있다. 예를 들어, 베이스층들(510)은 탄소계 물질(예를 들어, 그라파이트 또는 그래핀), 세라믹, 또는 폴리머(예를 들어, 나일론, 폴리카보네이트, 또는 폴리에틸렌)을 포함할 수 있다. 홀(590)은 베이스층들(510)을 관통할 수 있디. 도전 구조체(520)는 베이스층들(510) 내에 제공될 수 있다. 도 9b와 같이 도전 구조체(520)는 제1 패드(521), 도전 배선(523), 비아들(524), 및 제2 패드(522) 포함할 수 있다. 제1 패드(521)는 연결 기판(500)의 하면(500b) 상에 제공될 수 있다. 도전 배선(523)은 베이스층들(510) 사이에 개재될 수 있다. 비아들(524)은 베이스층들(510)을 관통하며, 도전 배선(523)과 접속할 수 있다. 제2 패드(522)는 연결 기판(500)의 상면(500a) 상에 배치되며, 비아들(524) 중에서 적어도 하나와 접속할 수 있다. 제2 패드(522)는 비아들(524) 및 도전 배선(523)을 통해 제1 패드(521)와 전기적으로 연결될 수 있다. 제2 패드(522)는 제1 패드(521)와 제1 방향(D1)을 따라 정렬되지 않을 수 있다. 제2 패드(522)의 개수 또는 배치는 제1 패드(521)의 개수 또는 배치와 다를 수 있다. 도전 구조체(520)는 금속을 포함할 수 있다. 도전 구조체(520)는 예를 들어, 구리, 알루미늄, 금, 납, 스테인레스 스틸, 은, 철, 및 이들의 합금 중에서 선택된 적어도 하나를 포함할 수 있다.
도 2b와 같이, 반도체 소자(100)가 캐리어 기판(900) 상에 제공될 수 있다. 이 때, 도 1a 내지 도 1c에서 설명한 바와 같이 캐핑 패턴(CP)이 제공된 반도체 소자(100)가 제공될 수 있다. 반도체 소자(100)는 평면적 관점에서 캐리어 기판(900)의 센터 영역에 배치될 수 있다. 이 때, 캐핑 패턴(CP)이 캐리어 기판(900)을 향할 수 있다. 반도체 소자(100)는 연결 기판(500)의 홀(590) 내에 제공될 수 있다. 반도체 소자(100)의 제공은 연결 기판(500)의 배치 이전 또는 이후에 수행될 수 있다.
몰딩 패턴(200)이 반도체 소자(100) 및 연결 기판(500) 상에 형성될 수 있다. 몰딩 패턴(200)은 반도체 소자(100) 및 연결 기판(500) 사이의 갭을 채울 수 있다. 이 경우, 반도체 소자(100)는 몰딩 패턴(200)에 의해 연결 기판(500)에 고정될 수 있다. 몰딩 패턴(200)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다. 일 예로, 몰딩 패턴(200)은 아지노모토 빌드 업 필름(Ajinomoto Build-up Film, ABF)과 같은 접착성 절연 필름을 포함할 수 있다. 연결 기판(500) 및 반도체 소자(100) 상에 접착성 절연 필름이 부착되어, 몰딩 패턴(200)을 형성할 수 있다.
이후, 캐리어 접착층(910) 및 캐리어 기판(900)이 제거되어, 캐핑 패턴(CP), 보호 패턴(160), 몰딩 패턴(200)의 하면(200b), 및 연결 기판(500)의 하면(500b)이 노출될 수 있다.
도 8 및 도 9c를 참조하면, 제1 절연 패턴(310), 제1 재배선 패턴(315), 제2 절연 패턴(320), 제2 재배선 패턴(325), 제3 절연 패턴(330), 및 제3 재배선 패턴(335)이 캐핑 패턴(CP), 보호 패턴(160), 및 몰딩 패턴(200)의 하면(200b) 상에 차례로 형성되어, 재배선층(300)을 제조할 수 있다. 재배선층(300)은 앞서 도 3b 내지 3d의 예들에서 설명한 바와 실질적으로 동일한 방법에 의해 형성될 수 있다. 다만, 재배선층(300)은 연결 기판(500)의 하면(500b) 상으로 더 연장될 수 있다. 제1 절연 패턴(310)은 캐핑 패턴(CP), 보호 패턴(160)의 일면(160b), 몰딩 패턴(200)의 하면(200b), 및 연결 기판(500)의 하면(500b)을 덮을 수 있다. 제1 절연 패턴(310)은 캐핑 패턴(CP), 보호 패턴(160), 몰딩 패턴(200), 및 연결 기판(500)과 물리적으로 직접 접촉할 수 있다. 제1 재배선 패턴(315)은 복수의 제1 재배선 패턴들(315)을 포함할 수 있다. 제1 재배선 패턴들(315) 중 어느 하나는 캐핑 패턴(CP)과 전기적으로 연결되고, 다른 하나는 제1 패드(521)와 전기적으로 연결될 수 있다. 캐핑 패턴(CP)은 재배선 패턴들(315, 325, 335)을 통해 제1 패드(521)와 전기적으로 연결될 수 있다. 실시예들에 따르면, 도전 구조체(520)는 재배선 패턴들(315, 325, 335)을 통해 외부 접속 단자(400) 또는 반도체 소자(100)와 전기적으로 연결될 수 있다.
상부 홀(290)이 몰딩 패턴(200) 내에 더 형성되어, 도전 구조체(520)의 제2 패드(522)를 노출시킬 수 있다. 이에 따라, 반도체 패키지(14)가 제조될 수 있다.
도 9d는 실시예들에 따른 반도체 패키지를 도시한 단면도로, 도 8의 Ⅰ-Ⅱ선을 따라 자른 단면들에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 8 및 도 9d를 참조하면, 반도체 패키지(15)는 재배선층(300), 반도체 소자(100), 연결 기판(500), 및 몰딩 패턴(200)에 더하여, 상부 재배선층(600)을 포함할 수 있다. 연결 기판(500)의 배치, 반도체 소자(100)의 제공, 재배선층(300)의 형성, 및 몰딩 패턴(200)의 형성은 앞서 도 9a 내지 도 9c의 예에서 설명한 바와 실질적으로 동일한 방법에 의해 진행될 수 있다. 실시예들에 따르면, 도전부(550)가 상부 홀(290) 내에 형성되어, 상부 홀(290)을 채울 수 있다. 도전부(550)는 예를 들어, 금속을 포함할 수 있다.
상부 재배선층(600)은 몰딩 패턴(200)의 상면 상에 제공될 수 있다. 상부 재배선층(600)은 제1 상부 절연 패턴(610), 제2 상부 절연 패턴(620), 제1 상부 재배선 패턴(615), 및 제2 상부 재배선 패턴(625)을 포함할 수 있다. 제1 상부 절연 패턴(610)은 몰딩 패턴(200) 상에 제공될 수 있다. 제1 상부 절연 패턴(610)은 감광성 폴리머를 포함할 수 있다. 제1 상부 재배선 패턴(615)은 제1 상부 절연 패턴(610) 상에 제공되며, 제1 상부 절연 패턴(610) 내로 연장될 수 있다. 제1 상부 재배선 패턴(615)은 도전부(550)와 접속할 수 있다. 제2 상부 절연 패턴(620)은 제1 상부 절연 패턴(610) 상에 제공되어, 제1 상부 재배선 패턴(615)을 덮을 수 있다. 제2 상부 절연 패턴(620)은 감광성 폴리머를 포함할 수 있다. 제2 상부 재배선 패턴(625)이 제1 상부 절연 패턴(610) 내에 제공될 수 있다. 제2 상부 재배선 패턴(625)은 도시된 바와 달리, 제2 상부 절연 패턴(620)의 상면 상으로 더 연장될 수 있다. 제1 및 제2 상부 재배선 패턴들(615, 625)은 구리와 같은 금속을 포함할 수 있다. 상부 재배선층(600)은 앞서 도 3b 내지 3d의 재배선층(300)이 형성 예들에서 설명한 바와 실질적으로 동일한 방법에 의해 형성될 수 있다. 상부 절연 패턴들(610, 620)의 개수 및 상부 재배선 패턴들(615, 625)의 개수는 다양하게 변형될 수 있다. 제2 도전 패드(650)가 상부 재배선층(600) 상에 형성되어, 제2 상부 재배선 패턴(625)과 접속할 수 있다. 제2 도전 패드(650)는 상부 재배선 패턴들(615, 625) 및 도전 구조체(520)를 통해 반도체 소자(100) 또는 외부 접속 단자(400)와 전기적으로 연결될 수 있다. 제2 도전 패드(650)는 금속을 포함할 수 있다. 제2 도전 패드(650)는 제2 패드(522)와 제1 방향으로 정렬되지 않을 수 있다. 예를 들어, 제2 도전 패드(650)는 평면적 관점에서 반도체 소자(100)와 중첩될 수 있다. 제2 도전 패드(650)의 배치는 제2 패드(522)의 배치에 제약되지 않을 수 있다.
도 9e 및 도 9f는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들로, 도 8의 Ⅰ-Ⅱ선을 따라 자른 단면들에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 9e를 참조하면, 재배선층(300)이 형성된 캐리어 기판(900)이 준비될 수 있다. 캐리어 접착층(910)이 캐리어 기판(900) 및 재배선층(300) 사이에 개재될 수 있다. 재배선층(300)은 도 6a 및 도 6b와 같이 제조될 수 있다. 제1 도전 패드(345)는 재배선층(300) 상에 복수로 제공될 수 있다. 캐핑 패턴(CP)이 재배선층(300)을 향하도록, 반도체 소자(100)가 재배선층(300) 상에 제공될 수 있다. 반도체 소자(100)는 평면적 관점에서 재배선층(300)의 센터 영역에 배치될 수 있다. 제1 연결부(351)가 제1 도전 패드들(345) 중 어느 하나 및 캐핑 패턴(CP) 사이에 형성되어, 반도체 소자(100)가 재배선 패턴들(315, 325, 335)과 전기적으로 연결될 수 있다. 제1 언더필 패턴(210)이 재배선층(300) 및 반도체 소자(100) 사이의 갭에 형성되어, 제1 연결부(351)를 밀봉할 수 있다.
연결 기판(500)이 재배선층(300) 상에 제공될 수 있다. 연결 기판(500)은 도 8 및 도 9a에서 설명한 바와 동일할 수 있다 제2 연결부(352)가 제1 도전 패드들(345) 중 다른 하나 및 제1 패드(521) 사이에 형성되어, 상기 제1 도전 패드(345) 및 제1 패드(521)와 접속할 수 있다. 도전 구조체(520)는 제2 연결부(352)에 의해 재배선 패턴들(315, 325, 335)과 전기적으로 연결될 수 있다. 제2 연결부(352)는 도전성 물질을 포함할 수 있다. 제2 연결부(352)는 솔더볼, 범프, 및 필라 중에서 적어도 하나를 포함할 수 있다. 제2 언더필 패턴(220)이 재배선층(300) 및 연결 기판(500) 사이의 갭에 형성되어, 제2 연결부(352)를 밀봉할 수 있다.
몰딩 패턴(200)이 반도체 소자(100) 및 캐핑 패턴(CP) 상에 형성될 수 있다. 몰딩 패턴(200)은 반도체 소자(100) 및 연결 기판(500) 사이의 갭을 채울 수 있다. 다른 예로, 제1 언더필 패턴(210)이 생략되고, 몰딩 패턴(200)이 재배선층(300) 및 반도체 소자(100) 사이의 갭으로 더 연장될 수 있다. 또 다른 예로, 제2 언더필 패턴(220)이 생략되고, 몰딩 패턴(200)이 재배선층(300) 및 연결 기판(500) 사이의 갭으로 더 연장될 수 있다. 이후, 캐리어 접착층(910) 및 캐리어 기판(900)이 제거되어, 재배선층(300)의 하면이 노출될 수 있다. 도 9f를 참조하면, 단자 패드(410) 및 외부 접속 단자(400)가 재배선층(300)의 하면 상에 형성될 수 있다. 단자 패드(410)는 제1 재배선 패턴(315)에 의해 노출된 제1 재배선 패턴(315) 상에 형성될 수 있다. 외부 접속 단자(400)는 재배선 패턴들(315, 325, 335)을 통해 반도체 소자(100) 또는 도전 구조체(520) 중에서 어느 하나와 전기적으로 연결될 수 있다. 상부 홀(290)이 몰딩 패턴(200) 내에 더 형성되어, 도전 구조체(520)의 제2 패드(522)를 노출시킬 수 있다. 이에 따라, 반도체 패키지(16)의 제조가 완성될 수 있다.
도시되지 않았으나, 도 9d에서 설명한 바와 같은 상부 재배선층(600)이 몰딩 패턴(200) 상에 더 형성될 수 있다.
도 9g는 실시예들에 따른 반도체 패키지를 도시한 단면도로, 도 8의 Ⅰ-Ⅱ선을 따라 자른 단면에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 9g를 참조하면, 반도체 패키지(17)는 제1 반도체 패키지(14') 및 제2 반도체 패키지(30)를 포함할 수 있다. 제1 반도체 패키지(14')는 도 9a 내지 도 9c의 예들에서 설명한 바와 같이 제조될 수 있다. 예를 들어, 제1 반도체 패키지(14')는 재배선층(300), 반도체 소자(100), 연결 기판(500), 및 몰딩 패턴(200)을 포함할 수 있다.
제2 반도체 패키지(30)는 제1 반도체 패키지(14') 상에 배치될 수 있다. 제2 반도체 패키지(30)는 패키지 기판(710), 상부 반도체칩(720), 및 상부 몰딩 패턴(730)을 포함할 수 있다. 패키지 기판(710)은 인쇄회로기판일 수 있다. 다른 예로, 앞서 도 3b 내지 도 3d의 예 또는 도 6a의 예와 같이 제조된 재배선층(300)이 패키지 기판(710)으로 사용될 수 있다. 금속 패드(705)가 패키지 기판(710)의 하면 상에 배치될 수 있다. 상부 반도체칩(720)이 패키지 기판(710) 상에 배치될 수 있다. 상부 반도체칩(720)은 메모리 회로, 로직 회로, 또는 이들의 조합을 포함할 수 있다. 점선으로 도시된 바와 같이, 상부 반도체칩(720)은 패키지 기판(710)을 통해 금속 패드(705)와 전기적으로 연결될 수 있다. 도 9g에서 패키지 기판(710) 내의 점선은 패키지 기판(710) 내의 배선을 모식적으로 나타낸 것이다. 상부 몰딩 패턴(730)이 패키지 기판(710) 상에서 상부 반도체칩(720)을 덮을 수 있다. 상부 몰딩 패턴(730)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다.
연결 단자(750)가 제2 패드(522) 및 금속 패드(705) 사이에 개재되어, 제2 패드(522) 및 금속 패드(705)와 전기적으로 연결될 수 있다. 이에 따라, 제2 반도체 패키지(30)가 연결 단자(750)를 통해 반도체 소자(100) 및 외부 접속 단자(400)와 전기적으로 연결될 수 있다. 실시예들에 따르면, 연결 기판(500)이 제공됨에 따라, 연결 단자(750)가 보다 자유롭게 배치될 수 있다. 예를 들어, 연결 단자(750)의 개수 및 배치는 제1 패드(521)의 개수 및 배치에 제약되지 않을 수 있다. 이에 따라, 패키지 기판(710) 내의 집적 회로들이 보다 자유롭게 배치될 수 있다.
다른 예로, 도 9d에서 설명한 반도체 패키지(15)가 제1 반도체 패키지로 사용될 수 있다. 이 경우, 연결 단자(750)는 제2 도전 패드(도 9d에서 650) 및 금속 패드(705) 사이에 제공될 수 있다. 상부 재배선층(600)이 제공됨에 따라, 연결 단자(750)가 더욱 자유롭게 배치될 수 있다. 예를 들어, 연결 단자(750)는 복수로 제공되고, 연결 단자들(750) 중 적어도 하나는 평면적 관점에서 반도체 소자(100)와 중첩될 수 있다. 또 다른 예로, 도 9e 및 도 9f와 같이 제조된 반도체 패키지(16)가 제1 반도체 패키지로 사용될 수 있다.
도 10a 및 도 10b는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 10a를 참조하면, 반도체 소자(100)가 캐리어 기판(900) 상에 배치될 수 있다. 이 때, 캐핑 패턴(CP)은 캐리어 기판(900)을 향할 수 있다. 캐리어 접착층(910)이 캐리어 기판(900) 및 반도체 소자(100) 사이에 더 제공될 수 있다. 도 2a의 연결 기판(500)은 제공되지 않을 수 있다. 연결 기판(500)의 제공 대신, 금속 기둥이 캐리어 기판(900) 상에 배치되어, 도전 구조체(520')를 형성할 수 있다. 즉, 도전 구조체(520')는 금속 기둥을 포함할 수 있다. 도전 구조체(520')는 반도체 소자(100)와 이격될 수 있다. 몰딩 패턴(200)이 캐리어 기판(900) 상에 형성되어, 반도체 소자(100)를 덮을 수 있다. 몰딩 패턴(200)은 도전 구조체(520')의 측벽을 밀봉하고, 도전 구조체(520')와 반도체 소자(100) 사이의 갭을 채울 수 있다. 몰딩 패턴(200)은 도전 구조체(520’)의 상면(520a)을 노출시킬 수 있다.
이후, 캐리어 접착층(910) 및 캐리어 기판(900)이 제거되어, 캐핑 패턴(CP), 보호 패턴(160), 몰딩 패턴(200)의 하면(200b), 및 도전 구조체(520')의 하면을 노출시킬 수 있다.
도 10b를 참조하면, 제1 절연 패턴(310), 제1 재배선 패턴(315), 제2 절연 패턴(320), 제2 재배선 패턴(325), 제3 절연 패턴(330), 및 제3 재배선 패턴(335)이 캐핑 패턴(CP), 보호 패턴(160), 몰딩 패턴(200)의 하면(200b), 및 도전 구조체(520')의 하면 상에 형성되어, 재배선층(300)을 제조할 수 있다. 재배선층(300)은 앞서 도 3b 내지 3d의 예들에서 설명한 바와 실질적으로 동일한 방법에 의해 형성될 수 있다. 제1 절연 패턴(310)은 캐핑 패턴(CP), 보호 패턴(160), 몰딩 패턴(200)의 하면(200b), 및 도전 구조체(520')의 하면과 직접 접촉할 수 있다. 제1 재배선 패턴(315)은 복수의 제1 재배선 패턴들(315)을 포함할 수 있다. 제1 재배선 패턴들(315) 중 어느 하나는 캐핑 패턴(CP)과 접속하고, 제1 재배선 패턴들(315) 중 다른 하나는 도전 구조체(520')와 접속할 수 있다. 반도체 소자(100)는 재배선 패턴들(315, 325, 335)을 통해 도전 구조체(520')와 전기적으로 연결될 수 있다.
단자 패드들(410) 및 외부 접속 단자들(400)이 재배선층(300)의 하면 상에 제공되어, 재배선 패턴들(315, 325, 335)과 전기적으로 연결될 수 있다. 예를 들어, 외부 접속 단자들(400) 중 어느 하나는 재배선 패턴들(315, 325, 335)을 통해 반도체 소자(100)와 전기적으로 연결되고, 외부 접속 단자들(400) 중 다른 하나는 재배선 패턴들(315, 325, 335)을 통해 도전 구조체(520')와 전기적으로 연결될 수 있다. 이에 따라, 반도체 패키지(18)의 제조가 완료될 수 있다.
도 10c는 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다
도 10c를 참조하면, 반도체 패키지(19)는 재배선층(300), 반도체 소자(100), 몰딩 패턴(200), 및 도전 구조체(520')에 더하여, 상부 재배선층(600)을 포함할 수 있다. 재배선층(300), 반도체 소자(100), 몰딩 패턴(200), 및 도전 구조체(520')는 앞서 도 10a 및 도 10b의 예에서 설명한 방법에 의해 제조될 수 있다.
제1 상부 절연 패턴(610), 제2 상부 절연 패턴(620), 제1 상부 재배선 패턴(615), 및 제2 상부 재배선 패턴(625)이 몰딩 패턴(200) 상에 형성되어, 상부 재배선층(600)을 형성할 수 있다. 제1 상부 절연 패턴(610), 제2 상부 절연 패턴(620), 제1 상부 재배선 패턴(615), 및 제2 상부 재배선 패턴(625)의 형성 방법은 도 9d에서 설명한 바와 실질적으로 동일할 수 있다. 상부 재배선 패턴들(615, 625)은 도전 구조체(520')와 접속할 수 있다. 제2 도전 패드(650)가 상부 재배선층(600) 상에 배치될 수 있다. 제2 도전 패드(650)는 상부 재배선 패턴들(615, 625)을 통해 도전 구조체(520') 접속할 수 있다.
도 10d 및 도 10e는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 10d를 참조하면, 재배선층(300)이 형성된 캐리어 기판(900)이 준비될 수 있다. 재배선층(300)은 도 6a와 같이 제조될 수 있다. 캐리어 접착층(910)이 캐리어 기판(900) 및 반도체 소자(100) 사이에 더 제공될 수 있다.
캐핑 패턴(CP)이 재배선층(300)을 향하도록, 반도체 소자(100)가 재배선층(300) 상에 제공될 수 있다. 제1 연결부(351)가 캐핑 패턴(CP) 및 어느 하나의 제1 도전 패드(345) 사이에 형성되어, 반도체 소자(100)가 재배선 패턴들(315, 325, 335)과 전기적으로 연결될 수 있다. 제1 언더필 패턴(미도시)이 재배선층(300)과 반도체 소자(100)의 사이의 갭에 더 형성될 수 있다.
금속 기둥이 재배선층(300) 상에 제공되어, 도전 구조체(520')를 형성할 수 있다. 도전 구조체(520')는 재배선 패턴들(315, 325, 335)과 전기적으로 연결될 수 있다.
몰딩 패턴(200)이 재배선층(300) 상에 형성되어, 반도체 소자(100)를 덮을 수 있다. 몰딩 패턴(200)은 도전 구조체(520')의 측벽을 덮을 수 있다. 몰딩 패턴(200)은 도전 구조체(520’)의 상면(520a)을 노출시킬 수 있다. 이후, 캐리어 접착층(910) 및 캐리어 기판(900)이 제거되어, 재배선층(300)의 하면이 노출될 수 있다.
도 10e를 참조하면, 단자 패드들(410) 및 외부 접속 단자들(400)이 재배선층(300)의 하면 상에 제공되어, 재배선 패턴들(315, 325, 335)과 전기적으로 연결될 수 있다. 예를 들어, 외부 접속 단자들(400)은 재배선 패턴들(315, 325, 335)을 통해 반도체 소자(100) 또는 도전 구조체(520')와 전기적으로 연결될 수 있다. 이에 따라, 반도체 패키지(20)의 제조가 완료될 수 있다.
도 10f는 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 10f를 참조하면, 반도체 패키지(21)는 제1 반도체 패키지(18') 및 제2 반도체 패키지(30)를 포함할 수 있다. 제1 반도체 패키지(18')는 도 10a 및 도 10b의 예들에서 설명한 바와 같이 제조될 수 있다. 예를 들어, 제1 반도체 패키지(18')는 재배선층(300), 반도체 소자(100), 몰딩 패턴(200), 및 도전 구조체(520')를 포함할 수 있다.
제2 반도체 패키지(30)가 제1 반도체 패키지(18') 상에 배치될 수 있다. 제2 반도체 패키지(30)는 도 9g의 제2 반도체 패키지(30)의 예에서 설명한 바와 실질적으로 동일할 수 있다. 예를 들어, 제2 반도체 패키지(30)는 패키지 기판(710), 상부 반도체칩(720), 및 상부 몰딩 패턴(730)을 포함할 수 있다.
연결 단자(750)가 도전 구조체(520')와 금속 패드(705) 사이에 개재되어, 도전 구조체(520') 및 금속 패드(705)와 전기적으로 연결될 수 있다. 이 때, 제3 도전 패드(560)가 도전 구조체(520') 및 연결 단자(750) 사이에 더 개재될 수 있다. 상부 반도체칩(720)은 연결 단자(750)를 통해 재배선 패턴들(315, 325, 335)과 전기적으로 연결될 수 있다.
다른 예로, 도 10c에서 설명한 반도체 패키지(19)가 제1 반도체 패키지로 사용될 수 있다. 연결 단자(750)는 상부 재배선층(600) 및 패키지 기판(710) 사이에 형성되어, 제2 도전 패드(도 10c에서 650) 및 금속 패드(705)와 접속할 수 있다. 상부 재배선층(600)이 제공됨에 따라, 연결 단자(750)가 더욱 자유롭게 배치될 수 있다. 또 다른 예로, 도 10d 및 도 10e와 같이 제조된 반도체 패키지(20)가 제1 반도체 패키지로 사용될 수 있다.
도 11a는 실시예들에 따른 반도체 모듈을 도시한 단면도이다. 도 11b는 도 11a의 A''영역을 확대 도시하였다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 11a 및 도 11b를 참조하면, 반도체 모듈(1)은 모듈 기판(1000), 언더필막(1200), 및 반도체 패키지(10)를 포함할 수 있다. 모듈 기판(1000)은 인쇄회로기판을 포함할 수 있다. 모듈 패드(1004)가 모듈 기판(1000)의 상면 상에 제공될 수 있다. 반도체 패키지(10)는 도 3a 내지 도 3g의 예와 같이 제조된 반도체 패키지(10)일 수 있다. 도시된 바와 달리, 도 5의 제조된 반도체 패키지(11), 도 6a 내지 도 6c와 같이 제조된 반도체 패키지(12), 도 7의 반도체 패키지(13), 도 9a 내지 도 9c와 같이 제조된 반도체 패키지(14), 도 9d의 반도체 패키지(15), 도 9e 및 도 9f와 같이 제조된 반도체 패키지(16), 도 9g의 반도체 패키지(17), 도 10a 및 도 10b와 같이 제조된 반도체 패키지(18), 도 10c의 반도체 패키지(19), 도 10d 및 도 10e와 같이 제조된 반도체 패키지(20), 또는 도 10f의 반도체 패키지(21)가 모듈 기판(1000) 상에 실장될 수 있다. 외부 접속 단자(400)가 모듈 패드(1004)와 접속할 수 있다. 반도체 패키지(10)는 외부 접속 단자(400)를 통해 모듈 기판(1000)과 전기적으로 연결될 수 있다. 언더필막(1200)이 모듈 기판(1000) 및 반도체 패키지(10) 사이에 개재되어, 외부 접속 단자(400)를 밀봉할 수 있다. 언더필막(1200)은 재배선층(300)과 물리적으로 접촉할 수 있다.
언더필막(1200)은 도 11b에 도시된 바와 같이 절연 폴리머(1201) 및 반응성 물질들(1205)을 포함할 수 있다. 절연 폴리머(1201)는 예를 들어, 에폭시계 폴리머를 포함할 수 있다. 반응성 물질(1205)은 절연 폴리머(1201) 내에 제공될 수 있다. 상기 반응성 물질들(1205)은 염소 이온을 포함할 수 있다. 다른 예로, 응성 물질들(1205)은 화학 물질들 또는 공기를 포함할 수 있다. 반도체 모듈(1)에 전압 또는 전류가 인가되면, 언더필막(1200) 내의 반응성 물질들(1205)이 재배선층(300) 내로 유입될 수 있다. 반응성 물질들(1205)이 칩 패드(150)와 접촉하면, 칩 패드(150)가 손상(예를 들어, 부식)될 수 있다. 실시예들에 따르면, 캐핑 패턴(CP)은 패드 오프닝(169)에 노출된 칩 패드(150)를 덮을 수 있다. 반응성 물질들(1205)은 캐핑 패턴(CP)을 통과하기 어려울 수 있다. 이에 따라, 칩 패드(150)의 손상이 방지/감소될 수 있다. 캐핑 패턴(CP)은 반응성 물질들(1205)과 반응하지 않거나 반응성 물질들(1205)에 대해 매우 낮은 반응성을 가질 수 있다. 예를 들어, 캐핑 패턴(CP)과 반응성 물질들(1205) 사이의 반응성은 칩 패드(150)와 반응성 물질들(1205) 사이의 반응성보다 낮을 수 있다. 캐핑 패턴(CP)은 반응성 물질들(1205)에 의해 손상되지 않을 수 있다. 이에 따라, 반도체 모듈(1)의 신뢰성 및 내구성이 향상될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 칩 패드 및 상기 칩 패드를 노출시키는 보호 패턴을 포함하는 반도체 소자를 준비하는 것;
    상기 칩 패드 상에 캐핑 패턴을 형성하여, 상기 칩 패드를 덮는 것; 및
    상기 캐핑 패턴 상에 재배선층을 형성하는 것을 포함하되,
    상기 재배선층을 형성하는 것은:
    상기 캐핑 패턴 및 보호 패턴 상에 제1 절연 패턴을 형성하는 것;
    상기 제1 절연 패턴 상에 노광 및 현상 공정을 수행하여, 상기 제1 절연 패턴 내에 상기 캐핑 패턴을 노출시키는 제1 오프닝를 형성하는 것; 및
    상기 제1 오프닝 내에 재배선 패턴을 형성하는 것을 포함하고,
    상기 보호 패턴은 실리콘 함유 절연 물질을 포함하고,
    상기 제1 절연 패턴은 감광성 폴리머를 포함하고,
    상기 캐핑 패턴은 마주하는 제1 면과 제2 면을 포함하고,
    상기 제1 면은 상기 칩 패드 및 상기 보호 패턴과 접촉하고,
    상기 제2 면은 상기 절연 패턴 및 상기 재배선 패턴과 접촉하고,
    상기 캐핑 패턴의 두께는 상기 재배선 패턴의 비아 부분의 두께보다 작고,
    상기 캐핑 패턴은 상기 칩 패드와 다른 금속을 포함하는 반도체 패키지 제조 방법.
  2. 제 1항에 있어서,
    상기 반도체 소자를 캐리어 기판 상에 배치하는 것, 상기 캐핑 패턴은 상기 캐리어 기판을 향하고;
    상기 캐리어 기판 상에 몰딩 패턴을 형성하여, 상기 반도체 소자를 덮는 것; 및
    상기 캐리어 기판을 제거하여, 상기 캐핑 패턴 및 상기 몰딩 패턴의 하면을 노출시키는 것을 더 포함하되,
    상기 재배선층은 노출된 상기 캐핑 패턴 및 상기 몰딩 패턴의 상기 하면 상에 형성되는 반도체 패키지 제조 방법.
  3. 삭제
  4. 제 2항에 있어서,
    상기 캐리어 기판 상에 도전 구조체를 형성하는 것을 더 포함하되,
    상기 재배선층은 상기 도전 구조체의 하면 상으로 연장되어, 상기 도전 구조체와 접속하는 반도체 패키지 제조 방법.
  5. 제 2항에 있어서,
    상기 몰딩 패턴의 상면 상에 상부 재배선 패턴을 형성하는 것을 더 포함하는 반도체 패키지 제조 방법.
  6. 제 1항에 있어서,
    홀을 갖는 연결 기판을 제공하는 것을 더 포함하되, 상기 홀은 상기 연결 기판을 관통하고,
    상기 반도체 소자는 상기 연결 기판의 상기 홀 내에 제공되고,
    상기 재배선층은 상기 연결 기판 상으로 더 연장되는 반도체 패키지 제조 방법.
  7. 제 1항에 있어서,
    상기 캐핑 패턴을 형성하는 것은:
    상기 보호 패턴 및 상기 칩 패드 상에 씨드층을 형성하는 것;
    상기 씨드층 상에 레지스트층을 형성하는 것; 및
    상기 씨드층 상에 전기 도금 공정을 수행하여, 상기 레지스트층에 노출된 상기 씨드층 상에 도전 패턴을 형성하는 것을 포함하는 반도체 패키지 제조 방법.
  8. 제 1항에 있어서,
    상기 반도체 소자를 준비하는 것은:
    상기 반도체 소자 상에 상기 칩 패드를 덮는 상기 보호 패턴을 형성하는 것;
    상기 보호 패턴을 식각하여, 상기 칩 패드를 노출시키는 것; 및
    상기 노출된 칩 패드 상에 열처리 공정을 수행하여, 불순물들을 제거하는 것을 더 포함하는 반도체 패키지 제조 방법.
  9. 재배선층;
    상기 재배선층 상에 배치되는 반도체 소자, 상기 반도체 소자는 칩 패드 및 보호 패턴을 포함하고, 상기 보호 패턴은 상기 칩 패드의 일부를 노출시키는 패드 개구부를 포함하고;
    상기 패드 개구부에 배치되어 상기 칩 패드를 덮는 캐핑 패턴, 상기 캐핑 패턴은 마주하는 제1 면 및 제2 면을 포함하되, 상기 제1 면은 상기 칩 패드 및 상기 보호 패턴과 접촉하고;
    솔더 볼 및 범프 중 적어도 하나를 포함하고 상기 캐핑 패턴과 상기 재배선층 사이에 배치되며 상기 캐핑 패턴의 상기 제2 면과 접촉하고 상기 칩 패드와 이격하는 연결 단자; 및
    상기 재배선층 상에 배치되며 상기 반도체 소자를 덮는 몰딩 패턴을 포함하고,
    상기 재배선층은:
    감광성 고분자를 포함하고 상기 몰딩 패턴의 저면으로 연장되는 절연 패턴; 및
    상기 절연 패턴 내에 배치되며 상기 연결 단자와 전기적으로 연결되는 재배선 패턴을 포함하고,
    상기 캐핑 패턴은 상기 절연 패턴 및 상기 재배선 패턴과 이격되고,
    상기 캐핑 패턴은:
    도전 패턴; 및
    상기 도전 패턴과 상기 칩 패드 사이 및 상기 도전 패턴과 보호 패턴 사이에 제공되고, 상기 도전 패턴과 다른 물질을 포함하는 시드 패턴을 포함하고,
    상기 보호 패턴은 실리콘 함유 절연 물질을 포함하고,
    상기 캐핑 패턴의 두께는 상기 재배선 패턴의 비아 부분의 두께보다 작은 반도체 패키지.
  10. 제 9항에 있어서,
    상기 시드 패턴은:
    상기 칩 패드와 다른 물질을 포함하는 제1시드층, 및
    상기 도전 패턴과 상기 제1시드층 사이에 제공되는 제2층을 포함하는 반도체 패키지.
  11. 제 9항에 있어서,
    상기 칩 패드는 노출된 부분의 표면에 리세스를 갖고,
    상기 캐핑 패턴은 상기 칩 패드의 리세스 내로 연장되는 것을 특징으로 하는 반도체 패키지.
  12. 제 9항에 있어서,
    상기 재배선층 상의 홀을 갖는 연결 기판을 더 포함하고,
    상기 반도체 소자는 상기 연결 기판의 상기 홀 내에 제공되는 반도체 패키지.
  13. 제 9항에 있어서,
    상기 재배선층 상에 금속 기둥을 제공하여, 도전 구조체를 형성하는 것을 더 포함하되,
    상기 도전 구조체는 상기 재배선층과 전기적으로 연결되는 반도체 패키지.
  14. 제 13항에 있어서,
    상기 몰딩 패턴의 상면 및 상기 도전 구조체의 상면에 배치되는 상부 재배선층을 더 포함하고,
    상기 상부 재배선층은 상기 도전 구조체와 전기적으로 연결되는 반도체 패키지.
  15. 삭제
  16. 재배선층;
    상기 재배선층 상에 제공되고, 칩 패드 및 보호 패턴을 포함하는 반도체 소자, 상기 보호 패턴은 상기 칩 패드를 노출시키는 패드 오프닝을 갖고,
    상기 패드 오프닝 내에 제공되어, 상기 칩 패드를 덮는 캐핑 패턴; 및
    상기 재배선층 상에 제공되며, 상기 반도체 소자를 덮는 몰딩 패턴을 포함하고,
    상기 재배선층은:
    상기 보호 패턴과 직접 접촉하며, 상기 몰딩 패턴의 하면 상으로 연장되는 제1 절연 패턴; 및
    상기 제1 절연 패턴 상에 제공되고, 상기 캐핑 패턴과 전기적으로 연결되는 재배선 패턴을 포함하고,
    상기 보호 패턴은 실리콘 함유 절연 물질을 포함하고,
    상기 제1 절연 패턴은 감광성 폴리머를 포함하고,
    상기 캐핑 패턴은 마주하는 제1 면과 제2 면을 포함하고,
    상기 제1 면은 상기 칩 패드 및 상기 보호 패턴과 접촉하고,
    상기 제2 면은 상기 절연 패턴 및 상기 재배선 패턴과 접촉하고,
    상기 캐핑 패턴의 두께는 상기 재배선 패턴의 비아 부분의 두께보다 작고,
    상기 캐핑 패턴은 상기 칩 패드와 다른 금속을 포함하는 반도체 패키지.
  17. 제 16항에 있어서,
    상기 제1 절연 패턴은 감광성 폴리머를 포함하는 반도체 패키지.
  18. 제 16항에 있어서,
    상기 재배선층 상에 제공되고, 그 내부를 관통하는 홀을 갖는 연결 기판을 더 포함하되,
    상기 반도체 소자는 상기 연결 기판의 상기 홀 내에 제공되는 반도체 패키지.
  19. 제 16항에 있어서,
    상기 몰딩 패턴의 상면 상에 제공된 상부 재배선층을 더 포함하는 반도체 패키지.
  20. 삭제
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