KR102628861B1 - 반도체 패키지 및 재배선 패턴 형성 방법 - Google Patents

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Abstract

본 발명의 실시예에 따른 반도체 패키지는 재배선 기판 및 상기 재배선 기판 상에 실장되고, 일면에 도전 패드를 갖는 반도체 칩을 포함하되, 상기 재배선 기판은 상기 도전 패드 상에 배치되고, 상기 도전 패드의 일부를 노출하는 제 1 패시배이션 패턴 및 상기 도전 패드의 노출된 일부를 덮고 상기 제 1 패시배이션 패턴을 둘러싸는 재배선 패턴을 포함한다.

Description

반도체 패키지 및 재배선 패턴 형성 방법{Semiconductor package and Fabricating method of redistribution pattern}
본 발명은 반도체 패키지 및 이에 포함된 재배선 패턴 형성 방법에 관한 것이다.
전자 산업의 발전에 따라, 반도체 장치가 경량화, 소형화, 고속화 및 고성능화되고 있다. 이에 따라, 반도체 패키지 내부 구성들 및 패키지들간의 양호한 전기적 연결을 위해, 반도체 패키지의 신뢰성 향상이 요구된다.
본 발명은 신뢰성이 향상된 반도체 패키지를 제공한다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예에 따른 반도체 패키지는 재배선 기판 및 상기 재배선 기판 상에 실장되고, 일면에 도전 패드를 갖는 반도체 칩을 포함하되, 상기 재배선 기판은 상기 도전 패드 상에 배치되고, 상기 도전 패드의 일부를 노출하는 제 1 패시배이션 패턴 및 상기 도전 패드의 노출된 일부를 덮고 상기 제 1 패시배이션 패턴을 둘러싸는 재배선 패턴을 포함한다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예에 따른 반도체 패키지는 기판 및 상기 기판 상에 배치되는 반도체 칩을 포함하되, 상기 기판은 상기 반도체 칩의 도전 패드와 상기 기판의 도전 패드를 전기적으로 연결하는 재배선 패턴들 및 상기 도전 패드 상에 서로 수평적으로 이격되는 제 1 및 제 2 패시배이션 패턴들을 포함하되, 상기 재배선 패턴들 중 적어도 일부는 상기 제 1 패시배이션 패턴을 덮는다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예에 따른 재배선 패턴 형성 방법은, 본딩 패드를 갖는 반도체 칩의 일면 상에 패시배이션 막을 형성하는 것, 상기 본딩 패드 상의 상기 패시배이션 막의 제 1 영역을 제거하여 상기 본딩 패드를 노출하는 것, 상기 제 1 영역의 외측에 상기 제 1 영역을 둘러싸는 상기 패시배이션 막의 제 2 영역을 제거하여, 상기 패시배이션 막을 수평적으로 이격된 제 1 및 제 2 패시배이션 패턴들로 분리하는 것을 포함하되, 상기 노출된 본딩 패드 및 상기 제 1 및 제 2 패시배이션 패턴들 상에 상기 제 1 및 제 2 영역들을 채우는 재배선 패턴을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 개념에 따르면, 도전 패드 상의 패시배이션 막을 수평적으로 이격된 제 1 및 제 2 패시배이션 패턴들로 분리하여, 도전 패드 상에 도전 패드와 직접 접촉하는 제 1 패시배이션 패턴은 고립될 수 있다. 따라서, 패키지 내부 및 외부에 존재하는 불순물 이온들 등이 패시배이션 패턴을 통해 도전 패드로 전달되는 것을 방지할 수 있다. 예를 들어, 염화 이온 등이 도전 패드 내로 확산되는 것을 방지되어, 도전 패드의 부식(corrosion)을 방지할 수 있다. 이에 따라, 별도의 추가 공정없이 반도체 칩의 신뢰성이 향상될 수 있다.
본 발명의 효과는 상술한 효과들로 제한되지 않는다. 언급되지 않은 효과들은 본 명세서 및 첨부된 도면으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확히 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 보여주는 도면이다.
도 2는 본 발명의 일 실시예에 따른 도 1의 A의 확대도이다.
도 3a 내지 도 3c는 도 2의 패드 연결 구조체를 형성하는 것을 도시한다.
도 4는 본 발명의 일 실시예에 따른 도 1의 A의 확대도이다.
도 5는 본 발명의 일 실시예에 따른 도 1의 A의 확대도이다.
도 6은 본 발명의 일 실시예에 따른 도 1의 A의 확대도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 패키지를 보여주는 도면이다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지를 보여주는 도면이다.
도 9는 본 발명의 일 실시예에 따른 반도체 패키지를 보여주는 도면이다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지(1)를 보여주는 도면이다. 반도체 패키지(1)는 기판(20), 반도체 칩(40), 그리고 몰딩막(60)을 포함할 수 있다. 반도체 패키지(1)는 예를 들어, 팬 아웃(fan-out) 반도체 패키지일 수 있다.
기판(20)은 재배선 기판일 수 있다. 재배선 기판은 인쇄 회로 기판(PCB: Printed circuit board)보다 얇은 두께를 가질 수 있어, 반도체 패키지(1)의 전체 사이즈가 감소될 수 있다. 기판(20)은 서로 대향되는 제 1 면(20a) 및 제 2 면(20b)을 가질 수 있다. 제 1 면(20a)은 기판(20)의 하면이고, 제 2 면(20b)은 기판(20)의 상면일 수 있다. 기판(20)의 하면(20a)에는 제 1 도전 패드들(22)이 제공되고, 제 1 도전 패드들(22)에는 외부 솔더볼들(24)이 각각 연결될 수 있다. 외부 솔더볼들(24)은 외부 장치(미도시)로부터 입출력/테스트 신호 및 입출력/테스트 전압 등을 전달받을 수 있다.
제 1 도전 패드들(22)은 연결 패드들 및 테스트 패드들을 포함할 수 있다. 연결 패드들은 전원 공급용 연결 패드, 졉지용 연결 패드, 및 신호 전달용 연결 패드들을 포함할 수 있다. 테스트 패드들은 반도체 패키지의 특성 및/또는 신뢰성을 평가하기 위해, 테스트 전압이 인가되는 패드일 수 있다.
기판(20)은 절연막(10), 절연막(10) 내에 배치된 재배선 패턴들(26)을 포함한다. 도시하지 않았으나, 절연막(10)은 다층으로 적층된 복수 개의 막들로 제공될 수 있다. 일 예로, 절연막(10)은 절연막들 및 패시배이션 막들을 포함할 수 있다. 도 2를 참조하여 후술하는 바와 같이, 절연막(10)은 절연 패턴(16) 및 패시배이션 패턴들(12,14)을 포함할 수 있다.
재배선 패턴들(26)은 기판(20)의 제 1 도전 패드들(22)과 반도체 칩(40)의 제 2 도전 패드들(42)을 각각 전기적으로 연결할 수 있다. 또한, 도시하지 않았으나, 기판(20)의 내부에는 집적 회로들이 배치되고, 재배선 패턴들(26)은 집적 회로들과 전기적으로 연결될 수 있다. 재배선 패턴들(26)은 절연막(10) 사이의 도전층 및 절연막(10)을 수직적으로 관통하는 비아로 나뉘어질 수 있으나, 본 명세서에는 설명의 간이화를 위해 이들을 구분하지 않는다.
도 2는 본 발명의 일 실시예에 따른 도 1의 A의 확대도이다. 도 2는 반도체 칩(40)의 제 2 도전 패드(42)와 직접 접촉되는 패드 연결 구조체를 도시한다. 도 2에 도시된 제 2 도전 패드(42)는, 예를 들어, 테스트 패드일 수 있다. 여기에서, 패드 연결 구조체는 제 2 도전 패드(42)와 직접 접촉하여 연결되는 재배선 패턴들(26)의 일부, 제 1 및 제 2 패시배이션 패턴들(12,14), 그리고 절연 패턴(16)을 포함할 수 있다. 이하, 설명의 편의를 위해, 제 2 도전 패드(42)와 직접 접촉하여 연결되는 일부의 재배선 패턴들만을 재배선 패턴으로 지칭하여 설명한다.
도 1 및 도 2를 참조하면, 제 1 패시배이션 패턴(12)은 제 2 도전 패드(42) 상에 배치될 수 있다. 다시 말해서, 제 1 패시배이션 패턴(12)은 제 2 도전 패드(42)의 하면 아래에 배치되어, 제 2 도전 패드(42)와 수직적으로 중첩될 수 있다. 제 1 패시배이션 패턴(12)의 외측면은 제 2 도전 패드(42)의 외측면보다 내측에 배치될 수 있다. 제 1 패시배이션 패턴(12)은 제 2 도전 패드(42)의 일부를 노출할 수 있다. 일 예로, 제 1 패시배이션 패턴(12)은 제 2 도전 패드(42)의 센터 영역을 노출할 수 있다.
제 1 패시배이션 패턴(12)의 외측에, 제 1 패시배이션 패턴(12)과 수평적으로 이격되는 제 2 패시배이션 패턴(14)이 배치된다. 제 2 패시배이션 패턴(14)의 일부는 제 2 도전 패드(42)와 수직적으로 중첩될 수 있고, 제 2 패시배이션 패턴(14)의 다른 일부는 제 2 도전 패드(42)와 수직적으로 중첩되지 않을 수 있다. 일 예로, 제 2 패시배이션 패턴(14)의 내측의 일부는 제 2 도전 패드(42)와 수직적으로 중첩되나, 나머지는 제 2 반도체 칩(40)의 하면(40a) 상으로 배치될 수 있다. 다시 말해서, 제 2 패시배이션 패턴(14)의 내측의 일부는 제 2 도전 패드(42)의 하면 아래에 배치되고, 나머지는 반도체 칩(40)의 하면(40a) 아래에 배치될 수 있다.
제 1 및 제 2 패시배이션 패턴들(12,14)은 서로 동일한 레벨을 가질 수 있다. 여기에서, 레벨은 기판(20) 또는 반도체 칩(40)의 일 면으로부터의 수직적인 거리를 의미할 수 있다. 제 1 및 제 2 패시배이션 패턴들(12,14)은 서로 동일한 물질을 포함할 수 있다. 제 1 및 제 2 패시배이션 패턴들(12,14)은, 일 예로, 절연성 폴리머를 포함할 수 있다.
재배선 패턴(26)은 제 1 패시배이션 패턴(12)에 의해 노출된 제 2 도전 패드(42)의 일부 및 제 1 및 제 2 패시배이션 패턴들(12,14) 사이를 채울 수 있다. 재배선 패턴(26)은 제 2 도전 패드(42)의 센터 영역을 덮어 제 2 도전 패드(42)와 직접 접촉할 수 있다. 재배선 패턴(26)은 제 1 및 제 2 패시배이션 패턴들(12,14) 사이를 채우는 분리 영역(26i)을 포함할 수 있다. 재배선 패턴(26)은 재배선 패턴(26)은 일 예로, 구리(Cu)를 포함할 수 있다.
절연 패턴(16)은 제 2 패시배이션 패턴(14)과 제 2 도전 패드(42) 사이에 개재될 수 있다. 절연 패턴(16)의 일부는, 예를 들어, 내측 단부는 제 2 도전 패드(42)와 분리 영역(26i) 사이에 배치될 수 있다. 절연 패턴(16)은 예를 들어, 실리콘 나이트라이드를 포함할 수 있으나, 이에 제한되지 않는다.
분리 영역(26i)이 제 1 및 제 2 패시배이션 패턴들(12,14)을 분리시켜, 제 2 도전 패드(42)와 직접 접촉하는 제 1 패시배이션 패턴(12)은 제 2 도전 패드(42) 상에서 고립될 수 있다. 다시 말해서, 재배선 패턴(26)이 제 1 패시배이션 패턴(12)을 둘러싸므로, 제 1 패시배이션 패턴(12)이 차폐될 수 있다.
다시 도 1을 참조하면, 반도체 칩(40)은 기판(20) 상에 실장될 수 있다. 반도체 칩(40)은 일 예로, 메모리 칩일 수 있으나, 이에 제한되지 않는다. 반도체 칩(40)은 서로 대향되는 제 1 면(40a) 및 제 2 면(40b)을 가질 수 있다. 제 1 면(40a)은 반도체 칩(40)의 하면이고, 제 2 면(40b)은 반도체 칩(40)의 상면일 수 있다. 반도체 칩(40)의 하면(40a)에는 제 2 도전 패드들(42)이 형성될 수 있다. 도시하지 않았으나, 반도체 칩(40)의 내부에는 집적 회로들이 배치되고, 제 2 도전 패드들(42)은 집적 회로들과 전기적으로 연결될 수 있다.
제 2 도전 패드들(42)은 연결 패드들 및 테스트 패드들을 포함할 수 있다. 연결 패드들은 전원 공급용 연결 패드, 접지용 연결 패드, 및 신호 전달용 연결 패드들을 포함할 수 있다. 테스트 패드들은 반도체 패키지의 특성 및/또는 신뢰성을 평가하기 위해, 테스트 전압이 인가되는 패드일 수 있다.
몰딩막(60)은 기판(20) 상에서 반도체 칩(40)을 덮을 수 있다. 몰딩막(60)은 일 예로, 에폭시계 몰딩 컴파운드(EMC)와 같은 절연성 폴리머를 포함할 수 있다. 몰딩막(60)은 반도체 칩(40)을 물리적 충격이나 습기 등의 외부 환경으로부터 보호할 수 있다. 도 1에는 몰딩막(60)이 기판(20) 상에서 반도체 칩(40)을 덮는 것을 예로 들어 설명하였으나, 이와 달리, 몰딩막(60)의 상면이 반도체 칩(40)의 상면(40b)과 공면을 이루어, 반도체 칩(40)의 상면(40b)을 노출할 수 있다.
상술한 구조의 패드 연결 구조체는, 반도체 칩(40)의 제 2 도전 패드(42)와 재배선 패턴(26)이 직접 연결되는 부분을 예로 들어 설명하였으나, 이에 제한되지 않는다. 일 예로, 상술한 구조의 패드 연결 구조체는 기판(20)의 제 1 도전 패드(22)와 연결되는 재배선 패턴의 다른 일부에도 적용될 수 있다. 또한, 상술한 실시예에서는 기판(20) 및 반도체 칩(40)의 일면들 상으로부터 도전 패드들이 돌출된 구조를 예로 들어 도시하였으나, 이에 제한되지 않는다.
도 3a 내지 도 3c는 도 2의 패드 연결 구조체를 형성하는 것을 도시한다. 이 때, 도 3a 내지 도 3c는 도 1 및 도 2의 패드 연결 구조체의 상하 방향이 전환된 것으로 예를 들어 설명한다. 도 3a를 참조하면, 반도체 칩(40)의 하면(40a) 및 제 2 도전 패드(42) 상에 절연 패턴(16) 및 패시배이션 막(11)을 형성한다.
보다 구체적으로, 반도체 칩(40)의 하면(40a) 및 제 2 도전 패드(42) 상에 절연막을 형성하고, 절연막의 일부를 패터닝하여 제 2 도전 패드(42)의 일부를 노출하는 절연 패턴(16)을 형성할 수 있다. 절연 패턴(16)은 제 2 도전 패드(42)의 센터 영역을 노출할 수 있다. 절연막은 실리콘 나이트라이드를 포함할 수 있으나, 이에 제한되지 않는다. 제 2 도전 패드(42)의 에지 영역 상에는 절연 패턴(16)의 일 단부가 남을 수 있다. 이어서, 절연 패턴(16) 및 제 2 도전 패드(42) 상에 패시배이션 막(11)을 형성하고, 패시배이션 막(11)의 상면이 평평하도록 평탄화 공정을 진행할 수 있다. 패시배이션 막(11)은 일 예로, 절연성 폴리머를 포함할 수 있다.
도 3b를 참조하면, 패시배이션 막(11)을 패터닝하여 제 1 및 제 2 패시배이션 패턴들(12,14)을 형성할 수 있다. 보다 구체적으로, 패시배이션 막(11)의 제 1 영역을 제거하여 제 1 개구(O1)를 형성하고, 제 1 영역의 외측의 제 2 영역을 제거하여 제 2 개구(O2)를 형성할 수 있다. 제 1 영역은 제 2 본딩 패드(42)의 센터 영역과 수직적으로 중첩되는 영역으로, 제 1 개구(O1)는 제 2 본딩 패드(42)의 센터 영역을 노출할 수 있다. 제 2 영역은 제 2 본딩 패드(42)의 에지 영역과 수직적으로 중첩되는 영역으로, 제 2 개구(O2)는 에지 영역 상의 절연 패턴(16)을 노출할 수 있다.
제 1 및 제 2 개구들(O1,O2)에 의해, 패시배이션 막(11)은 제 1 및 제 2 패시배이션 패턴들(12,14)로 분리될 수 있다. 이에 따라, 제 1 패시배이션 패턴(12)은 제 2 도전 패드(42) 상에서 고립될 수 있다. 제 1 및 제 2 개구들(O1,O2)을 형성하는 것은 동시에 수행될 수 있으나, 이에 제한되지 않고, 순차적으로, 예를 들어, 제 1 개구(O1)를 형성한 이후에 제 2 개구(O2)를 형성할 수 있다.
도 3c를 참조하면, 제 1 및 제 2 개구들(O1,O2)을 채우는 재배선 패턴(26)을 형성할 수 있다. 다시 말해서, 재배선 패턴(26)은 제 2 도전 패드(42)의 노출된 일부 및 제 1 패시배이션 패턴(12)을 덮을 수 있다. 재배선 패턴(26)은 제 1 패시배이션 패턴(12)을 둘러쌀 수 있다. 일 예로, 재배선 패턴(26)은 금속막을 증착하고 이를 패터닝하여 형성할 수 있다. 제 2 개구(O2)를 채워 제 1 및 제 2 패시배이션 패턴들(12,14) 사이를 채우는 재배선 패턴(26)의 일부는 분리 영역(26i)으로 정의될 수 있다. 재배선 패턴(26)은 일 예로, 구리(Cu)를 포함할 수 있다.
이후에, 패드 연결 구조체 상에 추가적인 절연막들 및/또는 패시배이션 막들, 그리고 추가적인 재배선 패턴들이 형성되어, 절연막(10) 및 재배선 패턴들(26)을 포함하는 기판(20)이 완성될 수 있다.
상술한 개념에 따르면, 제 2 도전 패드(42) 상의 패시배이션 막을 제 1 및 제 2 패시배이션 패턴들(12,14)로 분리하여, 제 2 도전 패드(42)와 직접 접촉하는 제 1 패시배이션 패턴(12)이 고립될 수 있다. 따라서, 패키지 내부 및 외부에 존재하는 불순물 이온들 등이 패시배이션 패턴을 통해 제 2 도전 패드(42)로 전달되는 것을 방지할 수 있다. 예를 들어, 염화 이온 등이 제 2 도전 패드(42) 내로 확산되는 것을 방지할 수 있다. 또한, 제 1 및 제 2 개구들(O1,O2)을 동시에 제거하고 재배선 패턴(26)을 형성함으로써, 별도의 추가 공정이 필요치 않을 수 있다. 이에 따라, 반도체 칩의 신뢰성이 향상될 수 있다.
이와 달리, 일반적인 반도체 패키지의 경우, 반도체 패키지의 동작이 지속되면, 반도체 패키지 내부 및/또는 외부에 포함된 이온들이 활성화되어 높은 전압이 인가된 곳을 향하여 이동할 수 있다. 예를 들어, 기판(20), 몰딩막(60) 및 언더필막(미도시) 중에서 적어도 하나는 염소 이온과 같은 음이온을 포함할 수 있다. 따라서, 본 발명과 달리 제 2 도전 패드(42)와 직접 접촉하는 패시배이션 패턴이 고립되어 있지 않은 경우, 패시배이션 패턴을 통해 불순물 이온들이 제 2 도전 패드(42)로 전달되어 제 2 도전 패드(42)가 부식(corrosion)될 수 있다. 특히, 반도체 패키지의 신뢰성 테스트, 예를 들어, THB(Temperature, Humidity, Bias) 테스트 등의 고온다습한 환경 하에서 수행되는 테스트의 경우, 불순물 이온 전달이 촉진되어 제 2 도전 패드(42)의 부식이 촉진될 수 있다.
도 4는 본 발명의 일 실시예에 따른 도 1의 A의 확대도이다. 도 4의 패드 연결 구조체 또한, 도 3a 내지 도 3c과 같이 상하 방향이 전환된 것으로 예를 들어 설명한다. 도 4의 패드 연결 구조체는, 도 1 내지 도 3c를 참조하여 설명한 패드 연결 구조체와 실질적으로 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위하여 중복되는 설명은 생략될 수 있다.
도 4를 참조하면, 제 1 패시배이션 패턴(12a)의 일부가 절연 패턴(16) 상에 형성될 수 있다. 다시 말해서, 절연 패턴(12a)의 일부가 분리 영역(26ia)보다 내측에 배치될 수 있다. 일 예로, 제 1 패시배이션 패턴(12a)의 내측 부분은 제 2 도전 패드(42)와 직접 접촉하나, 제 1 패시배이션 패턴(12a)의 외측 부분은 절연 패턴(16) 상에 배치될 수 있다. 절연 패턴(16)의 일부가 제 2 도전 패드(42)와 제 1 패시배이션 패턴(12a) 사이에 개재될 수 있다. 예를 들어, 절연 패턴(16)의 내측 단부가 제 2 도전 패드(42)와 제 1 패시배이션 패턴(12a) 사이에 개재될 수 있다.
도 5는 본 발명의 일 실시예에 따른 도 1의 A의 확대도이다. 도 5의 패드 연결 구조체 또한, 도 4과 같이 상하 방향이 전환된 것으로 예를 들어 설명한다. 도 5의 패드 연결 구조체는, 도 4를 참조하여 설명한 패드 연결 구조체와 실질적으로 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위하여 중복되는 설명은 생략될 수 있다.
도 5를 참조하면, 제 1 패시배이션 패턴(12b)의 외측면이 제 2 도전 패드(42)의 외측면을 둘러쌀 수 있다. 이에 따라, 분리 영역(26ib)이 제 2 도전 패드(42)와 수평적으로 이격되어, 제 2 도전 패드(42)의 외측에 배치될 수 있다.
도 6은 본 발명의 일 실시예에 따른 도 1의 A의 확대도이다. 도 6의 패드 연결 구조체 또한, 도 5와 같이 상하 방향이 전환된 것으로 예를 들어 설명한다. 도 6의 패드 연결 구조체는, 도 2를 참조하여 설명한 패드 연결 구조체와 실질적으로 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위하여 중복되는 설명은 생략될 수 있다.
도 6을 참조하면, 제 1 및 제 2 패시배이션 패턴들(12,14) 사이를 채우는 차폐부(18)를 더 포함할 수 있다. 다시 말해서, 상술한 실시예들과 달리, 재배선 패턴(26)의 분리 영역이 제공되지 않을 수 있다. 차폐부(18)는 재배선 패턴(26)보다 흡습성이 낮거나 이온 전달을 효과적으로 막을 수 있는 물질을 포함할 수 있다. 차폐부(18)의 레벨은 제 1 및 제 2 패시배이션 패턴들(12,14)의 레벨들과 서로 동일할 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 패키지(2)를 보여주는 도면이다. 반도체 패키지(2)는, 도 1을 참조하여 설명한 반도체 패키지(1)와 실질적으로 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위하여 중복되는 설명은 생략될 수 있다.
반도체 패키지(2)의 재배선 패턴들(26) 및 절연막(10) 각각은 다층으로 적층된 구조를 가질 수 있다. 다시 말해서, 재배선 패턴들(26) 및 절연막(10)의 구조 및 형상에 관계없이, 제 2 도전 패드(42)와 재배선 패턴(26)이 직접 접촉하여 연결되는 구조에는 본 발명이 적용될 수 있다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지(3)를 보여주는 도면이다. 반도체 패키지(3)는 PoP(Package on package)일 수 있다. 반도체 패키지(3)는 하부 패키지(100) 및 하부 패키지(100)에 실장된 상부 패키지(200)를 포함할 수 있다. 도 8의 하부 패키지(100)는, 도 1 및 도 6을 이용하여 설명한 반도체 패키지(1,2) 중 어느 하나일 수 있다. 따라서, 설명의 간소화를 위해, 중복되는 설명은 생략한다.
상부 패키지(200)와 하부 패키지(100)는, 솔더부(250)를 통해 서로 연결될 수 있다. 일 예로, 상부 패키지(200)는 메모리 칩을 포함하고, 하부 패키지(200)는 로직 칩을 포함할 수 있다. 본 발명의 실시예들에 따른 패드 연결 구조체는, 기판(20)의 상면(20a) 상의 제 3 도전 패드(28)와 연결되는 재배선 패턴들의 일부 및/또는 상부 패키지(200)의 제 4 도전 패드(210)와 연결되는 연결부 등의 구성에도 적용될 수 있다.
도 9는 본 발명의 일 실시예에 따른 반도체 패키지(4)를 보여주는 도면이다. 도 9의 반도체 패키지(4)는 도 8을 이용하여 설명한 반도체 패키지와 실질적으로 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위하여 중복되는 설명은 생략될 수 있다.
하부 패키지(100)는 반도체 칩(40)의 외측에 배치된 연결부들(80)을 더 포함할 수 있다. 또한, 도시되지 않았으나, 하부 패키지(100)는 연결부들(80)을 포함하는 인터포저 기판 또는 인쇄 회로 기판을 더 포함할 수 있다. 본 발명의 실시예들에 따른 패드 연결 구조체는, 연결부들(80)과 연결되는 재배선 패턴들의 일부에도 적용될 수 있다.
이상의 실시 예들은 본 발명의 이해를 돕기 위하여 제시된 것으로, 본 발명의 범위를 제한하지 않으며, 이로부터 다양한 변형 가능한 실시 예들도 본 발명의 범위에 속하는 것임을 이해하여야 한다. 본 발명의 기술적 보호범위는 특허청구범위의 기술적 사상에 의해 정해져야 할 것이며, 본 발명의 기술적 보호범위는 특허청구범위의 문언적 기재 그 자체로 한정되는 것이 아니라 실질적으로는 기술적 가치가 균등한 범주의 발명에 대하여까지 미치는 것임을 이해하여야 한다.

Claims (20)

  1. 재배선 기판; 및
    상기 재배선 기판 상에 실장되고, 일면에 도전 패드를 갖는 반도체 칩을 포함하되,
    상기 재배선 기판은:
    상기 도전 패드의 하면 아래에 배치되어 상기 도전 패드와 수직적으로 중첩되고, 상기 도전 패드의 센터 영역을 노출하는 제 1 패시배이션 패턴; 및
    상기 도전 패드의 노출된 상기 센터 영역을 덮고 상기 제 1 패시배이션 패턴을 둘러싸는 재배선 패턴을 포함하되,
    상기 제 1 패시배이션 패턴의 외측면은 상기 도전 패드의 외측면보다 내측에 배치되는 반도체 패키지.

  2. 제 1 항에 있어서,
    상기 일면 상에 상기 제 1 패시배이션 패턴의 외측에 상기 제 1 패시배이션 패턴과 이격되도록 배치된 제 2 패시배이션 패턴을 더 포함하는 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 재배선 패턴은 상기 도전 패드의 상기 하면 아래에 위치하고, 상기 제 1 및 제 2 패시배이션 패턴들 사이를 채우는 분리 영역을 갖는 반도체 패키지.
  4. 제 2 항에 있어서,
    상기 재배선 기판은, 상기 도전 패드와 상기 제 2 패시배이션 패턴 사이에 배치되는 절연 패턴을 더 포함하는 반도체 패키지.
  5. 제 4 항에 있어서,
    상기 재배선 패턴은 상기 제 1 및 제 2 패시배이션 패턴들 사이를 채우는 분리 영역을 갖고,
    상기 절연 패턴의 일부는 상기 도전 패드와 상기 분리 영역 사이에 배치되는 반도체 패키지.
  6. 제 4 항에 있어서,
    상기 재배선 패턴은 상기 제 1 및 제 2 패시배이션 패턴들 사이를 채우고,
    상기 절연 패턴의 일부는 상기 도전 패드와 상기 제 1 패시배이션 패턴 사이에 배치되는 반도체 패키지.
  7. 제 2 항에 있어서,
    상기 제 1 패시배이션 패턴의 레벨과 상기 제 2 패시배이션 패턴의 레벨은 서로 동일한 반도체 패키지.
  8. 제 2 항에 있어서,
    상기 제 2 패시배이션 패턴의 일부는 상기 도전 패드 상에 배치되는 반도체 패키지.
  9. 제 1 항에 있어서,
    평면적 관점에서, 상기 제 1 패시배이션 패턴의 외측면은 상기 도전 패드의 외측면보다 내측에 위치하는 반도체 패키지.
  10. 제 1 항에 있어서,
    평면적 관점에서, 상기 제 1 패시배이션 패턴의 외측면은 상기 도전 패드의 외측면보다 외측에 위치하는 반도체 패키지.
  11. 제 1 항에 있어서,
    상기 도전 패드는 테스트 패드인 반도체 패키지.
  12. 기판; 및
    상기 기판 상에 배치되는 반도체 칩을 포함하되,
    상기 기판은:
    상기 반도체 칩의 도전 패드와 상기 기판의 도전 패드를 전기적으로 연결하는 재배선 패턴들; 및
    상기 반도체 칩의 상기 도전 패드의 하면 아래에 배치되어 서로 수평적으로 이격되는 제 1 및 제 2 패시배이션 패턴들을 포함하되,
    상기 제 1 패시배이션 패턴은 상기 반도체 칩의 상기 도전 패드의 외측면 내측에 배치되고, 상기 재배선 패턴들 중 적어도 일부는 상기 반도체 칩의 상기 도전 패드의 상기 하면 아래에서 상기 제 1 패시배이션 패턴을 덮는 반도체 패키지.

  13. 제 12 항에 있어서,
    상기 일부의 재배선 패턴은 상기 반도체 칩의 상기 도전 패드 상에서 상기 반도체 칩의 상기 도전 패드를 덮는 재배선 패턴인 반도체 패키지.
  14. 제 12 항에 있어서,
    상기 일부의 재배선 패턴은 상기 반도체 칩의 상기 도전 패드의 상기 하면 아래에서 상기 제 1 및 제 2 패시배이션 패턴들 사이를 채우는 분리 영역을 포함하는 반도체 패키지.
  15. 제 14 항에 있어서,
    상기 반도체 칩의 상기 도전 패드와 상기 분리 영역 사이에 개재되는 절연 패턴을 더 포함하는 반도체 패키지.
  16. 제 12 항에 있어서,
    상기 제 1 패시배이션 패턴의 레벨과 상기 제 2 패시배이션 패턴의 레벨은 서로 동일한 반도체 패키지.
  17. 제 12 항에 있어서,
    상기 제 1 및 제 2 패시배이션 패턴들 사이를 채우는 차폐부를 더 포함하는 반도체 패키지.
  18. 제 17 항에 있어서,
    상기 반도체 칩의 상기 도전 패드와 상기 차폐부 사이에 개재되는 절연 패턴을 더 포함하는 반도체 패키지.
  19. 제 17 항에 있어서,
    상기 차폐부의 레벨과 상기 제 1 및 제 2 패시배이션 패턴들의 레벨들은 서로 동일한 반도체 패키지.
  20. 본딩 패드를 갖는 반도체 칩의 일면 상에 패시배이션 막을 형성하는 것;
    상기 본딩 패드의 상면 상에서, 상기 패시배이션 막의 제 1 영역을 제거하여 상기 본딩 패드를 노출하는 것;
    상기 본딩 패드의 상면 상에서, 상기 제 1 영역의 외측에 상기 제 1 영역을 둘러싸는 상기 패시배이션 막의 제 2 영역을 제거하여, 상기 패시배이션 막을 수평적으로 이격된 제 1 및 제 2 패시배이션 패턴들로 분리하는 것을 포함하되;
    상기 노출된 본딩 패드 및 상기 제 1 및 제 2 패시배이션 패턴들 상에 상기 제 1 및 제 2 영역들을 채우는 재배선 패턴을 형성하는 것을 포함하고,
    상기 제 1 패시배이션 패턴은 상기 반도체 칩의 상기 본딩 패드의 외측면 내측에 배치되는 재배선 패턴 형성 방법.

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