KR20220009193A - 반도체 패키지 장치 - Google Patents

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KR20220009193A
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redistribution
diameter
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최주일
강규호
김희원
박준영
배성훈
안진호
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삼성전자주식회사
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Abstract

본 발명에 따른 반도체 패키지 장치는 재배선 기판, 및 상기 재배선 기판의 상면 상에 제공되는 반도체 칩을 포함한다. 상기 재배선 기판은 바디부 및 상기 바디부로부터 일체로 연장되는 돌출부를 포함하는 언더 범프 패턴, 상기 바디부의 측벽을 덮는 절연층, 및 상기 돌출부 상에 배치되는 외부 접속단자를 포함한다. 상기 바디부는 상기 재배선 기판의 상면에 평행한 제1 방향에 따른 제1 직경을 가진다. 상기 돌출부는 상기 제1 방향에 따른 제2 직경을 가진다. 상기 제2 직경은 상기 제1 직경보다 작다. 상기 돌출부의 상면은 상기 제1 방향과 평행하다. 상기 돌출부의 측면은 상기 바디부의 상면과 경사를 이룬다.

Description

반도체 패키지 장치{SEMICONDUCTOR PACAKGE DEVICE}
본 발명은 반도체 패키지 장치에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판 상에 반도체 칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체 패키지의 신뢰성 향상 및 소형화를 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 패키지 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 패키지 장치를 제공하는데 있다.
본 발명의 개념에 따른 반도체 패키지 장치는 재배선 기판, 및 상기 재배선 기판의 상면 상에 제공되는 반도체 칩을 포함하고, 상기 재배선 기판은 바디부 및 상기 바디부로부터 일체로 연장되는 돌출부를 포함하는 언더 범프 패턴, 상기 바디부의 측벽을 덮는 절연층, 및 상기 돌출부 상에 배치되는 외부 접속단자를 포함하되, 상기 바디부는 상기 재배선 기판의 상면에 평행한 제1 방향에 따른 제1 직경을 가지고, 상기 돌출부는 상기 제1 방향에 따른 제2 직경을 가지고, 상기 제2 직경은 상기 제1 직경보다 작고, 상기 돌출부의 상면은 상기 제1 방향과 평행하고, 상기 돌출부의 측면은 상기 바디부의 상면과 경사를 이룰 수 있다.
일부 실시예들에 따른 반도체 패키지 장치는 재배선 기판, 상기 재배선 기판의 상면 상에 제공되는 반도체 칩을 포함하고, 상기 재배선 기판은 절연층, 상기 절연층 내에 개재되고, 그 일부가 노출된 언더 범프 패턴, 및 상기 언더 범프 패턴 상의 외부 접속단자를 포함하되, 상기 언더 범프 패턴은 바디부 및 상기 바디부로부터 연장되는 돌출부를 포함하고, 상기 돌출부는 상기 바디부와 이격하는 상면 및 상기 돌출부의 상면과 상기 바디부의 상면을 연결하는 측면을 가지고, 평면적 관점에서, 상기 돌출부의 측면은 상기 돌출부의 상면을 링 현상으로 둘러쌀 수 있다.
일부 실시예들에 따른 반도체 패키지 장치는 제1 반도체 패키지, 및 상기 제1 반도체 패키지 상의 제2 반도체 패키지를 포함하고, 상기 제1 반도체 패키지는 하부 재배선 기판, 상기 하부 재배선 기판 상의 제1 반도체 칩, 상기 제1 반도체 칩을 사이에 두고 상기 제1 반도체 칩과 이격하는 상부 재배선 기판, 상기 하부 재배선 기판 및 상기 제1 반도체 칩 사이의 연결단자, 및 상기 하부 재배선 기판 및 상기 상부 재배선 기판 사이의 도전기둥을 포함하고, 상기 하부 재배선 기판은 절연층, 상기 절연층 내에 개재되고, 그 일부가 노출된 언더 범프 패턴, 및 상기 언더 범프 패턴 상의 외부 접속단자를 포함하되, 상기 언더 범프 패턴은 바디부 및 상기 바디부로부터 연장되는 돌출부를 포함하고, 상기 바디부의 두께는 4-7μm 이고, 상기 돌출부의 두께는 1-3μm이고, 상기 절연층의 최하면의 레벨은 상기 바디부의 최하면의 레벨보다 낮고, 상기 돌출부의 최하면의 레벨보다 높을 수 있다.
도 1은 본 발명의 개념에 따른 실시예들에 따른 반도체 패키지 장치를 도시한 단면도이다.
도 2는 도 1의 하부 평면도이다.
도 3a, 도 3b, 도 4a, 및 도 4b는 본 발명의 실시예들에 따른 도 1의 aa의 확대도들이다.
도 5, 도 6, 도 8, 도 10, 및 도 12 내지 도 15는 도 1의 반도체 패키지 장치의 제조 과정들을 도시한 도면들이다.
도 7은 도 6의 bb의 확대도이다.
도 9은 도 8의 cc의 확대도이다.
도 11은 도 10의 dd의 확대도이다.
도 17은 일부 실시예들에 따른 반도체 패키지 장치를 도시한 평면도이다.
도 18는 도 17의 도 I-I'의 단면도이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 개념에 따른 실시예들에 따른 반도체 패키지 장치(1)를 도시한 단면도이다.
도 1을 참조하면, 본 발명에 따른 반도체 패키지 장치(1)는 제1 반도체 패키지(PK1) 및 제1 반도체 패키지(PK1) 상의 제2 반도체 패키지(PK2)를 포함할 수 있다. 상기 반도체 패키지 장치(1)는 패키지 온 패키지(Package on package) 구조를 가질 수 있다.
제1 반도체 패키지(PK1)는 하부 재배선 기판(1000), 제1 반도체 칩(700), 상부 재배선 기판(2000), 도전 기둥(930), 제1 몰딩 부재(950) 및 외부 접속단자(908)를 포함할 수 있다.
하부 재배선 기판(1000)은 차례로 적층된 하부 절연층(20), 제1 재배선 층(100), 제2 재배선 층(200) 및 제3 재배선 층(300)을 포함할 수 있다. 도 1에서는 하부 재배선 기판(1000)이 3개의 재배선 층을 포함하는 것으로 도시하였으나, 이에 제한되지 않고 재배선 층은 더 추가되거나 생략될 수 있다.
하부 재배선 기판(1000)은 마주하는 제1 면(1000a) 및 제2 면(1000b)을 가질 수 있다. 하부 재배선 기판(1000)의 제1 면(1000a)에 평행한 방향은 제1 방향(D1)으로 정의한다. 하부 재배선 기판(1000)의 제1 면(1000a)에 수직한 방향은 제2 방향(D2)로 정의한다. 하부 재배선 기판(1000)의 제1 면(1000a)에 평행하고, 상기 제1 방향(D1)과 수직한 방향은 제3 방향(D3)으로 정의한다.
하부 절연층(20) 내에는 언더 범프 패턴들(10)이 내재될 수 있다. 하부 절연층(20)은 감광성 절연물질을 포함할 수 있다. 삼기 감광설 절연물질은 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다. 언더 범프 패턴(10)에 관한 상세한 설명은 후술하기로 한다.
제1 재배선 층(100)은 제1 재배선 패턴들(110) 및 제1 절연층(120)을 포함할 수 있다. 제2 재배선 층(200)은 제2 재배선 패턴들(210) 및 제2 절연층(220)을 포함할 수 있다. 제3 재배선 층(300)은 제3 재배선 패턴들(310) 및 제3 절연층(320)을 포함할 수 있다.
제1 절연층(120), 제2 절연층(220) 및 제3 절연층(320)은 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다.
일부 실시예에 따르면, 하부 절연층(20), 및 제1 내지 제3 절연층(120, 220, 320)은 동일한 물질을 포함할 수 있고, 이들 사이에는 경계면이 관찰되지 않을 수 있다. 즉, 하부 절연층(20), 내지 제1 내지 제3 절연층(120, 220, 320)은 하나의 절연층으로 관찰될 수 있다.
제1 내지 제3 재배선 패턴들(110, 210, 310)의 각각은 시드/배리어 패턴(BP) 및 도전 패턴(CP)을 포함할 수 있다. 일 예로 시드/배리어 패턴(BP)은 구리/티타늄을 포함할 수 있다. 도전 패턴들(CP)은 구리를 포함할 수 있다.
시드/배리어 패턴(BP) 및 도전 패턴들(BP) 사이에는 경계면이 관찰될 수 있다. 시드/배리어 패턴(BP)은 도전 패턴(CP)의 하면에 국부적으로 제공될 수 있다. 즉, 시드/배리어 패턴(BP)은 도전 패턴(CP)의 측면 상에는 제공되지 않을 수 있다. 따라서, 도전 패턴들(CP)의 각각의 하면은 시드/배리어 패턴(BP)과 접촉하고, 도전 패턴들(CP)의 각각의 측면은 절연층(120, 220, 320)과 접촉할 수 있다.
제1 재배선 패턴들(110)의 각각은 일체형으로 연결되는 제1 비아 부분(V1) 및 제1 배선 부분(L1)을 포함할 수 있다. 제1 비아 부분(V1)은 하부 절연층(20)을 관통하고, 언더 범프 패턴(10)의 상면과 접촉하는 부분일 수 있다. 제1 배선 부분(L1)은 하부 절연층(20)의 상면 및 제1 비아 부분(V1)의 상에 제공되고 제1 비아 부분(V1)과 연결될 수 있다.
제2 재배선 패턴들(210)의 각각은 일체형으로 연결되는 제2 비아 부분(V2) 및 제2 배선 부분(L2)을 포함할 수 있다. 제2 비아 부분(V2)은 제1 절연층(120)을 관통하고, 제1 재배선 패턴(110)의 제1 배선 부분(L1)의 상면과 접촉하는 부분일 수 있다. 제2 배선 부분(L2)은 제1 절연층(120)의 상면 및 제2 비아 부분(V2)의 상에 제공되고 제2 비아 부분(V2)과 연결될 수 있다.
제3 재배선 패턴들(310)의 각각은 일체형으로 연결되는 제3 비아 부분(V3) 및 제3 배선 부분(L3)을 포함할 수 있다. 제3 비아 부분(V3)은 제2 절연층(220)을 관통하고, 제2 재배선 패턴(210)의 제2 배선 부분(L2)의 상면과 접촉하는 부분일 수 있다. 제3 배선 부분(L3)은 제2 절연층(220)의 상면 및 제3 비아 부분(V3)의 상에 제공되고 제3 비아 부분(V3)과 연결될 수 있다.
제3 재배선 패턴들(310)은 재배선 패턴들(110, 210, 310) 중 최상부에 위치한 재배선 패턴들일 수 있다. 제1 재배선 패턴들(110)은 재배선 패턴들(110, 210, 310) 중 최하부에 위치한 재배선 패턴들일 수 있다.
제1 하부 본딩 패드들(30a) 및 제2 하부 본딩 패드들(30b)이 제3 재배선 패턴들(310) 상에 제공될 수 있다. 제1 하부 본딩 패드들(30a)은 후술할 연결단자들(708)과 접촉할 수 있고, 제2 하부 본딩 패드들(30b)은 도전 기둥(930)과 접촉할 수 있다.
제1 반도체 칩(700)이 하부 재배선 기판(1000) 상에 제공될 수 있다. 제1 반도체 칩(700)은 일 예로 로직 칩(logic chip)일 수 있다. 제1 반도체 칩(700)의 제1 칩 패드(705)가 하부 재배선 기판(1000)을 향하도록 제1 반도체 칩(700)이 하부 재배선 기판(1000) 상에 배치될 수 있다.
연결단자(708)가 제1 하부 본딩 패드(30a) 및 제1 칩 패드(705)와 접촉하여, 제1 칩 패드(705) 및 제1 하부 본딩 패드(30a)와 전기적으로 연결될 수 있다. 제1 반도체 칩(700)은 연결단자(708)를 통하여 하부 재배선 기판(1000)과 전기적으로 연결될 수 있다. 연결단자(708)는 솔더볼, 필라, 및 범프 중에서 적어도 하나를 포함할 수 있다. 연결단자(708)는 주석(Sn), 은(Ag) 등과 같은 도전 물질을 포함할 수 있다.
도전 기둥(930)이 하부 재배선 기판(1000) 상에 제공될 수 있다. 도전 기둥(930)은 제1 몰딩 부재(950) 내에 제공될 수 있다. 도전 기둥(930)은 반도체 칩(700)과 옆으로 이격 배치될 수 있다. 도전 기둥(930)은 재배선 패턴들(110, 120, 130)을 통해 외부 접속단자(908) 또는 제1 반도체 칩(700)과 전기적으로 연결될 수 있다. 도전 기둥(930)은 일 예로 구리를 포함할 수 있다.
제1 몰딩 부재(950)가 하부 재배선 기판(1000) 상에 형성되어 하부 재배선 기판(1000)을 덮을 수 있다. 제1 몰딩 부재(950)는 제3 절연층(320) 및 언더필(710)의 측면을 덮을 수 있다. 제1 몰딩 부재(950)는 도전 기둥(930)의 측벽을 덮되, 도전 기둥(930)의 상면을 노출시킬 수 있다. 제1 몰딩 부재(950)는 제1 반도체 칩(700)의 상면 및 양 측면을 덮을 수 있다.
하부 절연층(20) 상에는 외부 접속단자들(908)이 배치될 수 있다. 외부 접속단자들(908)의 각각은 일 예로 솔더 볼(Solder ball)일 수 있다. 외부 접속단자들(908)은 볼 그리드 어레이(Ball Grid Array: BGA) 형태로 배열될 수 있다. 외부 접속단자들(908)은 주석(Sn), 은(Ag) 등과 같은 도전 물질을 포함할 수 있다.
외부 접속단자들(908)의 각각은 언더 범프 패턴들(10)의 각각과 수직으로 중첩할 수 있다. 외부 접속단자들(908)은 언더 범프 패턴(10)과 접촉할 수 있다. 외부 접속단자(908)는 언더 범프 패턴(10) 및 재배선 패턴들(110, 210, 310)을 통하여 제1 칩 패드(705)와 전기적으로 연결될 수 있다. 이에 따라, 외부 접속단자(908)는 제1 칩 패드(705)와 수직 방향으로 정렬되지 않을 수 있다. 외부 접속단자들(908)은 복수로 제공되고, 외부 접속단자(908) 중 적어도 하나는 제1 반도체 칩(700)과 수직적으로 중첩되지 않을 수 있다. 이에 따라, 외부 접속단자들(908)의 배치 자유도가 증가될 수 있다. 제1 반도체 패키지(PK1)는 칩 라스트 공정으로 형성된 팬 아웃 반도체 패키지일 수 있다.
상부 재배선 기판(2000)이 제1 몰딩 부재(950)의 상면 및 도전 기둥(930)의 상면 상에 배치될 수 있다.
상부 재배선 기판(2000)은 상부 절연층(40), 제4 재배선 층(400) 및 제5 재배선 층(500)을 포함할 수 있다. 상부 재배선 기판(2000)이 두 개의 재배선 층(400, 500)을 포함하는 것으로 도시하였으나, 상부 재배선 기판(2000)은 추가적으로 재배선 층을 더 포함하거나 재배선 층 하나가 생략될 수 있다.
제4 재배선 층(400)은 제4 재배선 패턴들(410) 및 제4 절연층(420)을 포함할 수 있다. 제5 재배선 층(500)은 제5 재배선 패턴들(510) 및 제5 절연층(520)을 포함할 수 있다. 제 5 재배선 층(500)은 최상부의 재배선 층일 수 있다.
제4 재배선 패턴들(410)의 각각은 일체형으로 연결되는 제4 비아 부분(V4) 및 제4 배선 부분(L4)을 포함할 수 있다. 제4 비아 부분(V4)은 상부 절연층(40)을 관통하고, 도전 기둥(930)의 상면과 접촉하는 부분일 수 있다. 제4 배선 부분(L4)은 상부 절연층(40)의 상면 및 제4 비아 부분(V4)의 상에 제공되고 제4 비아 부분(V4)과 연결될 수 있다.
제5 재배선 패턴들(510)의 각각은 일체형으로 연결되는 제5 비아 부분(V5) 및 제5 배선 부분(L5)을 포함할 수 있다. 제5 비아 부분(V5)은 제4 절연층(420)을 관통하고, 제4 재배선 패턴(410)의 제4 배선 부분(L4)의 상면과 접촉하는 부분일 수 있다. 제5 배선 부분(L5)은 제4 절연층(420)의 상면 및 제5 비아 부분(V5)의 상에 제공되고 제5 비아 부분(V5)과 연결될 수 있다.
상부 절연층(40), 및 제4 및 제5 절연층들(420, 520)은 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다. 일부 실시예에 따르면, 상부 절연층(40), 제4 및 제5 절연층(420, 520)은 동일한 물질을 포함하고, 이들 사이에는 경계면이 관찰되지 않을 수 있다. 즉, 상부 절연층(40), 제4 절연층(420), 및 제5 절연층(520)은 하나의 절연층으로 관찰될 수 있다.
상부 본딩 패드(32)가 제5 재배선 층(500) 상에 제공될 수 있다. 상부 본딩 패드(32)는 제5 재배선 패턴(510)의 제5 배선 부분(L5)과 접촉하고, 후술할 패키지 접속단자(808)와 접촉할 수 있다.
제2 반도체 패키지(PK2)는 상부 재배선 기판(2000) 상에 제공될 수 있다. 제2 반도체 패키지(PK2)는 패키지 기판(810), 제2 반도체 칩(800) 및 제2 몰딩 부재(850)를 포함할 수 있다. 패키지 기판(810)은 인쇄 회로 기판 또는 재배선 기판일 수 있다. 금속 패드(815, 817)가 패키지 기판(810)의 양 면 상에 제공될 수 있다.
제2 반도체 칩(800)은 일 예로 DRAM 또는 낸드 플래시와 같은 메모리 칩일 수 있다. 제2 반도체 칩(800)은 제1 반도체 칩(700)과 다른 종류의 반도체 칩일 수 있다. 제2 반도체 칩(800)의 일면에 배치된 제2 칩 패드(805)는 와이어 본딩 방식으로 패키지 기판(810)의 금속 패드(815)와 연결될 수 있다.
패키지 접속단자(808)가 제1 반도체 패키지(PK1) 및 제2 반도체 패키지(PK2) 사이에 배치될 수 있다. 패키지 접속단자(808)는 상부 본딩 패드(32) 및 금속 패드(817)와 접촉할 수 있다. 패키지 접속단자(808)는 상부 본딩 패드(32) 및 금속 패드(817)와 전기적으로 연결될 수 있다. 이에 따라, 제2 반도체 패키지(PK2)가 상부 재배선 기판(2000), 패키지 접속단자(808), 및 도전 기둥(930)을 통해 제1 반도체 칩(700) 및 외부 접속단자(908)와 전기적으로 연결될 수 있다.
도 2는 도 1의 하부 평면도이다. 구성요소를 보다 명확하게 나타내기 위해, 도 1의 외부 접속단자(908)는 생략되었다. 도 3a, 도 3b, 도 4a, 및 도 4b는 본 발명의 실시예들에 따른 도 1의 aa의 확대도들이다.
이하 언더 범프 패턴(10) 및 그 주변 구성에 대해서 상세히 설명하기로 한다.
도 2 및 도 3a를 참조하면, 복수개의 언더 범프 패턴들(10)은 제1 방향(D1)과 제3 방향(D3)을 따라서 이차원적으로 배치될 수 있다. 언더 범프 패턴(10)은 일 예로 구리를 포함할 수 있다.
언더 범프 패턴(10)은 바디부(10a) 및 상기 바디부(10a)로부터 일체로 연장되는 돌출부(10b)를 포함할 수 있다. 바디부(10a) 및 돌출부(10b) 사이에는 경계면이 관찰되지 않을 수 있다.
바디부(10a)는 원통 또는 원통형에 가까운 형태일 수 있다. 바디부(10a)는 단면적 관점에서, 직사각형 또는 직사각형에 가까운 형태일 수 있다.
바디부(10a)는 마주하는 제1 면(U1) 및 제2 면(U2)을 포함할 수 있다. 바디부(10a)의 제1 면(U1)의 적어도 일부는 제1 재배선 패턴(110)과 접촉할 수 있고, 나머지는 하부 절연층(20)에 의해 덮일 수 있다. 구체적으로, 바디부(10a)의 제1 면(U1)은 제1 재배선 패턴(110)의 시드/배리어 패턴(BP)과 접촉할 수 있다. 바디부의 제2 면(U2)은 하부 절연층(20)으로부터 노출될 수 있다. 바디부(10a)의 제1 면(U1) 및 제2 면(U2)을 잇는 측면은 하부 절연층(20)에 의해 덮일 수 있다.
바디부(10a)의 제1 면(U1) 및 제2 면(U2)은 실질적으로 그 형상 및 면적이 동일할 수 있다. 바디부(10a)의 제1 면(U1) 및 제2 면(U2)은 평면적 관점에서, 원 또는 원에 가까운 형상을 가질 수 있다.
바디부(10a)의 제2 면(U2) 상에 돌출부(10b)가 제공될 수 있다. 돌출부(10b)는 바디부(10a)의 제2 면(U2)의 중심부 상에 배치될 수 있다. 돌출부(10b)는 바디부(10a)와 수직으로 중첩될 수 있다. 돌출부(10b)에 의해서 바디부(10a)의 제2 면(U2)은 일부만 노출될 수 있다. 바디부(10a)의 노출된 제2 면(U2)은 외부 접속단자(908)와 접촉할 수 있다.
돌출부(10b)는 원통 또는 원통형에 가까운 형태일 수 있다. 단면적 관점에서 돌출부(10b)는 사다리꼴 또는 사다리꼴에 가까운 형태일 수 있다. 돌출부(10b)는 상면(P1) 및 측면(P2)을 가질 수 있다. 돌출부(10b)의 상면(P1)은 바디부(10a)의 제2 면(U2)과 제2 방향(D2)을 따라서 이격할 수 있다. 평면적 관점에서, 돌출부(10b)의 상면(P1)은 원 또는 원에 가까운 형상을 가질 수 있다.
돌출부(10b)의 측면(P2)은 돌출부(10b)의 상면(P1) 및 바디부(10a)의 제2 면(U2)을 연결할 수 있다. 평면적 관점에서, 돌출부(10b)의 측면(P2)은 링 또는 링에 가까운 형상을 가질 수 있고, 돌출부(10b)의 상면(P1)을 둘러쌀 수 있다. 상기 측면(P2)은 제1 방향(D1) 및 제2 방향(D2)과 경사를 이룰 수 있다. 본 명세서에서, 경사를 이룬다는 것은 직각, 즉 90°의 각도를 이루는 것은 제외한다.
일 예로 상기 측면(P2)은 상기 바디부(10a)의 제2 면(U2)과 120° 내지 150°의 경사 각도(Θ)를 이룰 수 있다. 일 예로 상기 경사 각도(Θ)는 135°일 수 있다. 돌출부(10b)의 상면(P1) 및 측면(P2)은 외부 접속단자(908)와 접촉할 수 있다.
바디부(10a)는 제1 방향(D1)에 따른 제1 직경(W1)을 가질 수 있다. 제1 직경(W1)은 제2 방향(D2)을 따라서, 실질적으로 동일할 수 있다.
돌출부(10b)는 제1 방향(D1)에 따른 제2 직경(W2)을 가질 수 있다. 제2 직경(W2)은 제2 방향(D2)을 따라서 증가할 수 있다. 즉, 외부 접속단자(908)와 접하는 상면(P1)의 제2 직경(W2)이 가장 작고, 바디부(10a)와 접하는 돌출부(10b)의 면의 제2 직경(W2)이 가장 클 수 있다.
제1 직경(W1)은 제2 직경(W2)보다 클 수 있다. 제2 직경(W2)은 제1 직경(W1)의 1/2 이상일 수 있다. 제1 직경(W1)은 40μm 내지 60μm일 수 있다. 일 예로 제1 직경(W1)은 50 μm일 수 있다 제2 직경(W2)은 20μm 내지 50μm 미만일 수 있다.
도 2를 참조하여 평면적 관점에서, 돌출부(10b)의 상면(P1)은 제1 방향(D1)에 따른 제3 직경(C1)을 가질 수 있고, 돌출부(10b)의 측면(P2)은 제1 방향(D1)에 따른 폭(C2)을 가질 수 있다. 상기 폭(C2)은 제3 직경(C1)보다 작을 수 있다. 일 예로 제3 직경(C1)은 25μm일 수 있다.
바디부(10a) 및 돌출부(10b)는 각각 제2 방향(D2)에 따른 두께(T1, T2)를 가질 수 있다. 바디부(10a)의 두께(T1)는 돌출부(10b)의 두께(T2)보다 클 수 있다. 바디부(10a)의 두께(T1)는 4μm 내지 7μm이고, 돌출부(10b)의 두께(T2)는 1μm 내지 3μm일 수 있다. 일 예로 바디부(10a)의 두께는 5μm이고 돌출부(10b)의 두께는 2μm일 수 있다.
하부 절연층(20)의 최하면(20b)의 레벨은 바디부(10a)의 제2 면(U2)의 레벨보다는 낮고, 돌출부(10b)의 상면(P1)의 레벨보다는 높을 수 있다. 즉, 하부 절연층(20)의 최하면(20b)의 레벨은 바디부(10a)의 제2 면(U2)의 레벨 및 돌출부(10b)의 상면(P1) 사이에 위치할 수 있다. 하부 절연층(20)의 최하면(20b)의 레벨 및 바디부(10a)의 제2 면(U2) 사이의 이격 거리(ΔD)는 0.15μm내지 0.35μm(1500Å 내지 3500Å)일 수 있다.
추가적으로, 외부 접속단자(908) 및 언더 범프 패턴(10) 사이에 제1 금속간 화합물 층(intermetallic compound layer)(미도시)이 제공될 수 있다. 제1 금속간 화합물 층에 관한 것은 도 3b에서 후술하도록 한다.
다른 예에 있어서, 도 3b를 참조하면, 제1 금속간 화합물 층(12)이 언더 범프 패턴(10) 및 외부 접속 단자(908) 사이에 개재될 수 있다. 제1 금속간 화합물 층(12)은 외부 접속단자(908)를 이루는 물질의 확산 및/또는 언더 범프 패턴(10)을 이루는 물질의 확산에 의해서 생긴 층일 수 있다. 특히 제1 금속간 화합물 층(12)은 도 16과 같이 외부 접속단자(908)가 언더 범프 패턴(10)에 열처리 공정을 통해서 부착되는 경우에 형성될 수 있다. 제1 금속간 화합물 층(12)은 Cu3Sn 및 Cu6Sn5 등의 구리-주석 화합물을 포함할 수 있다. 구리-주석 화합물은 구리에 비해서 상대적으로 연성(Ductility)은 작고 경도(hardness)는 클 수 있다. 제1 금속간 화합물 층(12) 및 언더 범프 패턴(10) 사이의 제1 경계면(12a), 제1 금속간 화합물 층(12) 및 외부 접속 단자(908) 사이의 제2 경계면(12b)은 굴곡질 수 있다. 이는 제1 금속간 화합물 층(12)이 확산에 의해서 형성되기 때문이다. 구리의 확산 속도가 주석의 확산 속도보다 빠르기 때문에, 상기 제2 경계면(12b)은 상기 제1 경계면(12a)보다 더 굴곡의 폭이 클 수 있다.
후술할 쏘잉(Sawing) 공정 또는 그 이후 공정에서 압력이 가해지는 경우 제1 방향(D1)에 따른 응력(ST)(stress)이 외부 접속단자(908) 및 언더 범프 패턴(10)에 가해질 수 있다. 이 경우 제1 방향(D1)을 따라서, 제1 금속간 화합물 층(12) 주변으로 크랙(crack)이 발생할 수 있다. 크랙은 제1 방향(D1)에 따른 크랙 전파 경로(crack propagation path)를 가질 수 있다. 크랙 전파 경로를 따라, 일정 수준 이상 크랙이 전파되는 경우, 제1 금속간 화합물 층(12) 및 외부 접속단자(908)가 언더 범프 패턴(10)으로부터 분리되거나, 외부 접속단자(908)가 제1 금속간 화합물 층(12)으로부터 분리될 수 있다.
본 발명의 개념에 따르면, 언더 범프 패턴(10)은 돌출부(10b)를 포함함으로써, 언더 범프 패턴(10)이 바디부(10a)만 가질 때보다, 제1 금속간 화합물 층(12)의 길이가 길어질 수 있다. 그 결과, 외부 접속단자(908) 주위의 크랙 전파 경로가 길어짐으로써, 외부 접속단자(908)의 분리 위험이 감소할 수 있다. 또한, 제1 방향(D1)에 따른 크랙 전파 과정에서 상대적으로 연성이 좋은 구리를 지나가게 됨으로써, 크랙 전파가 방지될 수 있는 효과가 있다.
언더 범프 패턴(10)은 돌출부(10b)를 포함함으로써, 후술할 도 16의 외부 접속단자(908)의 부착과정에서, 언더 범프 패턴(10)이 바디부(10a)만 포함하는 것에 비하여 언더 범프 패턴(10) 및 외부 접속단자(908)의 접촉면적이 증가할 수 있다. 이러한 접촉면적의 증가는 외부 접속단자(908)가 언더 범프 패턴(10)에 더 잘 부착될 수 있게 할 수 있다. 외부 접속단자(908)를 언더 범프 패턴(10)에 부착시에, 언더 범프 패턴(10)의 돌출부(10b)의 경사진 측면(P2)은, 수직으로 연장된 측면을 가지는 경우에 비하여, 바디부(10a) 및 돌출부(10b) 사이의 급격한 단차를 완화시킴으로서, 외부 접속단자들(908)이 언더 범프 패턴(10)과 잘 정렬(align)되게 부착될 수 있고 보이드(Void)가 감소할 수 있다.
즉, 본 발명의 개념에 따르면, 언더 범프 패턴(10)은 돌출부(10b)를 포함하고, 상기 돌출부(10b)는 경사진 측면(P2)을 가짐으로써, 외부 접속단자들(908) 부착 공정 및 그 이후의 공정에서 신뢰성이 증가하는 효과가 있다.
도 4a를 참조하면, 언더 범프 패턴(10) 및 외부 접속단자(908) 사이에 확산 방지 패턴(11)이 개재될 수 있다. 확산 방지 패턴(11)은 언더 범프 패턴(10) 및 외부 접속단자(908)와 접촉할 수 있다. 확산 방지 패턴(11)은 언더 범프 패턴(10)과 다른 금속 물질을 포함할 수 있다. 확산 방지 패턴(11)은 일 예로 니켈을 포함할 수 있다. 확산 방지 패턴(11)은 외부 접속단자(908)의 물질이 언더 범프 패턴(10)으로 확산하는 것을 방지하는 확산 방지막의 역할을 할 수 있다.
확산 방지 패턴(11)의 두께(T3)는 도 3a의 언더 범프 패턴(10)의 바디부(10a)의 두께(T1) 및 돌출부(10b)의 두께(T2)보다 작을 수 있다. 확산 방지 패턴(11)의 두께(T3)는 0μm 초과 3μm일 수 있다. 일 예로 확산 방지 패턴(11)의 두께(T3)는 2μm일 수 있다. 확산 방지 패턴(11)이 제공되는 경우, 언더 범프 패턴은 외부 접속단자(908)와 접촉하지 않을 수 있다.
확산 방지 패턴(11)은 차례로 연결된 제1 부분(11a), 제2 부분(11b), 제3 부분(11c)을 포함할 수 있다. 제1 부분(11a) 및 제3 부분(11c)은 제2 부분(11b)에 의해 연결될 수 있다. 제1 부분(11a)은 언더 범프 패턴(10)의 돌출부(10b)의 상면(P1)을 덮는 확산 방지 패턴(11)의 일 부분일 수 있다. 제2 부분(11b)은 언더 범프 패턴(10)의 돌출부(10b)의 측면(P2)을 덮는 확산 방지 패턴(11)의 일 부분일 수 있다. 제3 부분(11c)은 돌출부(10b)로부터 노출된 바디부(10a)의 제2 면(U2)을 덮는 확산 방지 패턴(11)의 일 부분일 수 있다.
확산 방지 패턴(11)의 제1 부분(11a) 및 제3 부분(11c)은 제1 방향(D1)을 따라서 연장될 수 있다. 확산 방지 패턴(11)의 제2 부분(11b)은 제1 방향(D1) 및 제2 방향(D2)과 경사를 가지도록 연장될 수 있다.
다른 예에 있어서, 도 4b를 참조하면, 제2 금속간 화합물 층(14)이 확산 방지 패턴(11) 및 외부 접속 단자(908) 사이에 개재될 수 있다. 제2 금속간 화합물 층(14)은 외부 접속단자(908)를 이루는 물질의 확산 및/또는 확산 방지 패턴(11)을 이루는 물질의 확산에 의해서 생긴 층일 수 있다. 제2 금속간 화합물 층(14)은 Ni3Sn4 등의 니켈-주석 화합물을 포함할 수 있다. 니켈-주석 화합물은 구리에 비해서 상대적으로 연성(Ductility)은 작고 경도(hardness)는 클 수 있다.
도 5 도 6, 도 8, 및 도 12 내지 도 16은 도 1의 반도체 패키지 장치의 제조 과정들을 도시한 도면들이다. 도 1과 중복되는 설명은 생략한다.
도 5를 참조하면, 캐리어 기판(900)이 제공될 수 있다. 캐리어 기판(900)은 유리(glass) 기판일 수 있다. 캐리어 기판(900)은 투명할 수 있다.
캐리어 기판(900) 상에 식각 마스크(EM)가 형성될 수 있다. 식각 마스크(EM)는 복수개의 제1 개구들(opening)(OP1)을 포함할 수 있다. 제1 개구들(OP1)에 의해서 캐리어 기판(900)의 상면의 일부가 노출될 수 있다. 식각 마스크(EM)는 포토 레지스트 층의 형성, 노광, 현상 공정을 거쳐서 형성될 수 있다.
도 6을 참조하면, 식각 공정을 통하여 복수개의 홀들(H1)이 형성될 수 있다. 식각 공정은 건식 식각 공정 또는 습식 식각 공정 중 어느 하나의 공정으로 이루어질 수 있다. 에천트(etchant)들이 도 5의 식각 마스크(EM)의 제1 개구들(OP1)을 통하여, 노출된 캐리어 기판(900)의 상면 부분을 식각할 수 있다. 식각 공정 후에 식각 마스크(EM)가 제거될 수 있다. 이어서 캐리어 기판(900)의 상면을 덮는 접착층(910)이 형성될 수 있다. 접착층(910)은 일 예로 접착 테이프의 고온 조건에서의 부착 공정을 포함할 수 있다.
도 7은 도 6의 bb의 확대도이다. 도 6 및 도 7을 참조하면, 홀(H1)을 정의하는 캐리어 기판(900)의 바닥면(900a) 과 내측벽들(900b)은 직각 또는 직각에 가까울 수 있다. 상기 단면은 그 식각 공정의 조건에 따라서, 경사지거나 라운드질(rounded) 수 있다. 제1 방향(D1)에 따른 홀(H1)의 직경(S1)은 20μm 미터 이상 40 μm 이하일 수 있다. 제2 방향(D2)에 따른 홀(H1)의 깊이(S2)는 2μm 미터 이상 5μm 이하일 수 있다. 홀(H1)의 직경(S1) 대비 홀(H1)의 깊이(S2)의 비는 5:1 내지 15:1 일 수 있다.
접착 테이프는 시트(sheet) 형태로 제공될 수 있다. 접착 테이프는 고온에서 점착성을 가지는 폴리머를 포함할 수 있다. 접착 테이프는 캐리어 기판(900)의 바닥면(900a), 내측벽(900b) 및 최상면(900c)과 부착될 수 있다. 캐리어 기판(900)의 내측벽(900b)에 부착되는 접착 테이프는, 캐리어 기판(900)의 최상면(900c) 및 바닥면(900a)을 이을 수 있고 이들 사이에서 경사를 가질 수 있다. 이는 접착 테이프가 시트로 제공되기 때문에, 단차가 있는 캐리어 기판(900)의 최상면(900c) 및 바닥면(900a)을 연결할 때 그 사이에서 휘어지기 때문이다.
접착층(910)은 유동성 및 접착성을 가질 수 있다. 형성된 접착층(910)은 서로 연결되는 제1 부분(R1), 제2 부분(R2), 및 제3 부분(R3)을 포함한다. 제1 부분(R1)은 캐리어 기판의 바닥면(900a)을 덮고, 제2 부분은 내측벽(900b)을 덮을 수 있다. 제3 부분(R3)은 홀(H1) 외부의 캐리어 기판(900)의 최상면(900c)을 덮을 수 있다. 제1 부분(R1), 제3 부분(R3)은 제1 방향(D1)을 따라 연장될 수 있다. 제2 부분(R2)은 제1 부분(R1) 및 제3 부분(R3)을 연결할 수 있다. 제1 부분(R1) 및 제3 부분(R3)의 두께(T4)는 0 초과 2 μm 이하일 수 있다.
도 9는 도 8의 cc를 확대한 도면이다. 도 8 및 도 9를 참조하면 시드/배리어 층(BL)이 접착층(910) 상에 형성되어 접착층(910)의 상면을 덮을 수 있다. 시드/배리어 층(BL)은 접착층(910)의 표면(SF)이 전사된(transferred) 형태를 가질 수 있다. 시드/배리어 층(BL)은 일 예로 구리/티타늄을 포함할 수 있다. 시드/배리어 층(BL)의 두께(T5)는 0.15μm내지 0.35μm(1500Å 내지 3500Å)일 수 있다. 시드/배리어 층(BL)은 화학기상증착공정, 물리기상증착공정과 같은 증착 공정에 의해 형성될 수 있다. 접착층(910)은 시드/배리어 층(BL)을 캐리어 기판(900)에 부착시킬 수 있다.
제1 포토 마스크 패턴(PM1)이 시드/배리어 층(BL)의 상면 상에 형성될 수 있다. 제1 포토 마스크 패턴(PM1) 은 포토 레지스트 층의 형성, 노광, 현상 공정을 거쳐서 형성될 수 있다 제1 포토 마스크 패턴(PM1)은 언더 범프 패턴(10)의 형성 공간을 정의하는 제2 개구(OP2)를 포함할 수 있다. 제2 개구(OP2)에 의해서 시드/배리어 층(BL)이 노출될 수 있다. 제2 개구(OP2)는 홀(H1)과 수직으로 중첩할 수 있다.
제2 개구(OP2)는 제1 방향(D1)에 따른 직경(S3)을 가질 수 있다. 제2 개구(OP2)의 직경(S3)은 도 3a의 바디부(10a)의 직경(W1)과 대응될 수 있다. 제2 개구(OP2)의 직경(S3)은 홀(H1)의 직경(S1)보다 클 수 있다.
도 11은 도 10의 dd의 확대도이다. 도 10 및 도 11을 참조하면, 언더 범프 패턴(10)이 도 9의 제2 개구(OP2) 홀(H1) 내에 시드/배리어 층(BL)을 전극으로 사용하는 전기 도금 공정을 실시하여 형성될 수 있다. 언더 범프 패턴(10)의 돌출부(10b)는 홀(H1)을 채울 수 있고, 바디부(10a)는 제2 개구(OP2)를 채울 수 있다. 언더 범프 패턴(10)의 돌출부(10b)의 측면(P2)은 접착층(910)의 제2 부분(R2)과 같이 경사면을 가질 수 있다.
일부 실시예에 따르면, 언더 범프 패턴(10)이 형성되기 전에 도 4a의 확산 방지 패턴(11)이 전기 도금 공정에 의해서 형성될 수 있다.
도 12를 참조하면, 제1 포토 마스크 패턴(PM1)이 제거될 수 있다. 이어서 시드/배리어 층(BL)이 습식 식각 공정을 거침으로써, 시드/배리어 패턴(BP)이 형성될 수 있다. 언더 범프 패턴(10)에 의해서 노출되는 시드/배리어 층(BL)이 제거되고, 언더 범프 패턴(10)에 의해 보호되는 시드/배리어 층(BL)은 제거되지 않을 수 있다.
도 13을 참조하면, 언더 범프 패턴(10)을 덮는 하부 절연층(20) 이 형성될 수 있다. 하부 절연층(20)은 스핀 코팅 또는 슬릿 코팅과 같은 코팅 공정에 의해 진행될 수 있다. 하부 절연층(20)은 노광 및 현상 공정에 의해서, 제1 재배선 패턴(110)의 비아 부분(V1)을 정의하는 비아홀(VH)을 가지게끔 패터닝될 수 있다. 비아홀(VH)은 언더 범프 패턴(10)의 상면을 노출시킬 수 있다. 하부 절연층(20)의 경화 공정이 이루어질 수 있다. 이어서 제1 재배선 층(100), 제2 재배선 층(200), 및 제3 재배선 층(300)이 형성될 수 있다.
도 14를 참조하면, 제3 재배선 층(300) 상에 상부 절연층(40) 및 제1, 제2 하부 본딩패드들(30a, 30b) 및 도전 기둥(930)이 형성될 수 있다. 도전 기둥(930)은 도전 기둥(930)이 형성될 영역을 정의하는 포토 레지스트 패턴(미도시)의 형성, 도전 물질의 충진, 포토 레지스트 패턴의 제거과정을 포함할 수 있다.
이어서 제1 반도체 칩(700)의 제1 칩 패드(705)가 하부 재배선 기판(1000)을 향하도록 제1 반도체 칩(700)이 하부 재배선 기판(1000) 상에 배치될 수 있다. 제1 반도체 칩(700)이 하부 재배선 기판(1000) 상에 배치되는 과정을 열 압착 공정일 수 있다.
제1 반도체 칩(700) 및 하부 재배선 기판(1000) 사이를 채우는 언더필(710)이 형성될 수 있다. 일부 실시예에 따르면, 언더필(710)의 형성공정은 생략될 수 있다.
하부 재배선 기판(1000)의 상면, 제1 반도체 칩(700), 도전 기둥(930)울 덮는 제1 몰딩 부재(950)가 형성될 수 있다. 제1 몰딩 부재(950) 상에 상부 재배선 기판(2000)이 형성될 수 있다.
도 15를 참조하면, 제2 방향(D2)을 따라서, 고 에너지 광(LG)이 조사될 수 있다. 고 에너지 광(LG)은 일 예로 레이저 또는 자외선 광일 수 있다. 고 에너지 광(LG)은 투명한 유리 기판인 캐리어 기판(900)을 통과하여 접착층(910)과 광 반응할 수 있다. 접착층(910) 내에 화학 반응이 일어나, 접착력이 약화될 수 있다. 이어서 물리적 힘에 의해서 캐리어 기판(900)이 하부 재배선 기판(1000)으로부터 탈착(Debonding)될 수 있다. 탈착된 캐리어 기판(900)은 추후 재활용될 수 있다. 캐리어 기판(900)의 탈착 과정에서, 하부 재배선 기판(1000)에 부착된 접착층(910)의 대부분이 함께 떨어져 나갈 수 있다. 하부 재배선 기판(1000)에 상에 잔여한 접착층(910)의 제거 공정은 일 예로 디스컴(Descμm) 공정과 같은 건식 식각 공정을 포함할 수 있다. 접착층(910)이 제거됨으로써 하부 절연층(20) 및 시드/배리어 패턴(BP)이 노출될 수 있다.
도 16을 참조하면, 습식 식각 공정에 의해서 시드/배리어 패턴(BP)이 제거되고, 언더 범프 패턴들(10)이 노출될 수 있다. 시드/배리어 패턴(BP)이 제거됨으로써, 도 3a과 같이 하부 절연층(20)의 최하면(20b)의 레벨은 바디부(10a)의 제2 면(U2)의 레벨보다 낮을 수 있다.
노출된 언더 범프 패턴들(10) 상에 외부 접속단자(908)가 부착될 수 있다. 이어서 일점 쇄선을 따라서 쏘잉(Sawing) 공정이 진행될 수 있다. 쏘잉 공정에 의해서 제1 반도체 패키지(PK1)가 형성될 수 있다. 앞서 도 3b에서 설명한 바와 같이, 외부 접속단자(908)의 부착 과정 및 쏘잉 공정에서 제1 반도체 패키지(PK1)의 신뢰성이 증가할 수 있다.
다시 도 1을 참조하면, 제2 반도체 패키지(PK2)가 제1 반도체 패키지(PK1) 상에 실장됨으로서, 본 발명에 따른 반도체 패키지 장치(1)가 형성될 수 있다.
도 17은 일부 실시예들에 따른 반도체 패키지 장치(2)를 나타내는 평면도이다. 도 18은 도 17의 I-I'선에 따른 단면도이다. 구성을 보다 명확하게 나타내기 위하여, 도 17의 일부 구성요소들은 생략되었다. 도 1과 중복되는 설명은 생략될 수 있다.
도 17 및 도 18을 참조하면, 일부 실시예들에 따른 반도체 패키지 장치(2)는 연결 기판(901)을 포함하는 제1 반도체 패키지(PK1)를 포함할 수 있다. 연결 기판(901)은 하부 재배선 기판(1000)의 제1 면(1000a) 상에 배치될 수 있다.
하부 재배선 기판(1000)은 도 1에서 설명한 바와 같은 언더 범프 패턴(10)을 포함할 수 있다.
연결 기판(901)은 그 내부를 관통하는 홀(990)을 가질 수 있다. 평면적 관점에서 홀(990)은 하부 재배선 기판(1000)의 중심부에 위치할 수 있다. 제1 반도체 칩(700)은 홀(990)의 내에 제공될 수 있다. 연결 기판(901)이 하부 재배선 기판(1000) 상에 제공될 수 있다. 일 예로, 연결 기판(901)은 인쇄 회로 기판 내에 홀(990)을 형성하여 제조될 수 있다. 연결 기판(901)은 베이스 층(905) 및 도전 구조체(920)를 포함할 수 있다.
베이스 층(905)은 절연물질을 포함할 수 있다. 예를 들어, 베이스 층들(905)은 탄소계 물질, 세라믹, 또는 폴리머를 포함할 수 있다. 베이스 층(905)은 하부 재배선 기판(1000)의 하부 절연층(20), 제1 절연층(120), 제2 절연층(220) 및 제3 절연층(320)과 다른 절연물질을 포함할 수 있다.
홀(990)은 베이스 층들(905)을 관통할 수 있다. 도전 구조체(920)는 제1 패드(921), 도전 배선(923), 비아들(924), 및 제2 패드(922)를 포함할 수 있다.
제1 패드(921)는 연결 기판(901)의 하면 상에 제공될 수 있다. 도전 배선(923)은 베이스 층들(905) 사이에 개재될 수 있다. 비아들(924)은 베이스 층들 (905)을 관통하여 도전 배선(923)과 접속할 수 있다. 제2 패드(922)는 연결 기판(901)의 상면 상에 배치되며, 비아들(924) 중에서 어느 하나와 접속할 수 있다. 제2 패드(922)는 비아들(924) 및 도전 배선(923)을 통해 제1 패드(921)와 전기적으로 연결될 수 있다.
제2 패드(922)는 제1 패드(921)와 수직 방향으로 정렬되지 않을 수 있다. 제2 패드(922)의 개수 또는 배치는 제1 패드(921)의 개수 또는 배치와 다를 수 있다. 도전 구조체(920)는 금속을 포함할 수 있다. 도전 구조체(920)는 예를 들어 구리, 알루미늄, 금, 납, 스테인레스 스틸, 철, 및 이들의 합금 중에서 선택된 적어도 하나를 포함할 수 있다.
제1 연결단자(708)는 도 1의 연결단자(708)와 동일할 수 있다. 제2 연결단자(709)는 제1 패드(921) 및 제2 하부 본딩 패드(30b) 사이에 개재될 수 있다. 제2 연결단자(709)는 제1 패드(921) 및 제2 하부 본딩 패드(30b)와 접촉할 수 있다. 도전 구조체(920)는 제2 연결단자(709)에 의해 하부 재배선 기판(1000)과 전기적으로 연결될 수 있다. 제2 연결단자(709)는 도전물질을 포함할 수 있고, 솔더볼, 범프 및 필라 중에서 적어도 하나를 포함할 수 있다. 언더필(710) 이 하부 재배선 기판(1000) 및 연결 기판(901) 사이의 갭에 제공되어 제2 연결단자(709)를 밀봉할 수 있다.
제1 몰딩 부재(950)가 제1 반도체 칩(700) 및 연결 기판(901) 사이의 갭을 채울 수 있다. 상부 홀(970)이 제1 몰딩 부재(950) 상에 제공되어 도전 구조체(920)의 제2 패드(922)를 노출 시킬 수 있다.
실시예들에 따르면, 도전부(980)가 상부 홀(970) 내에 제공되어 상부 홀(970)을 채울 수 있다. 도전부(980)는 예를 들어 금속을 포함할 수 있다.
상부 재배선 기판(2000)은 제1 몰딩 부재(950)의 상면 상에 제공될 수 있다. 제4 재배선 패턴(410)은 도전부(980)와 전기적으로 연결될 수 있고, 제4 비아 부분(V4)은 도전부(980)와 접촉할 수 있다.
제2 반도체 패키지(PK2)는 도 1에서 설명한 제2 반도체 패키지(PK2)와 실질적으로 동일할 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
10: 언더 범프 패턴
10a: 바디부
10b: 돌출부
1000: 하부 재배선 기판
908: 외부 접속단자

Claims (10)

  1. 재배선 기판; 및
    상기 재배선 기판의 상면 상에 제공되는 반도체 칩을 포함하고,
    상기 재배선 기판은:
    바디부 및 상기 바디부로부터 일체로 연장되는 돌출부를 포함하는 언더 범프 패턴;
    상기 바디부의 측벽을 덮는 절연층; 및
    상기 돌출부 상에 배치되는 외부 접속단자를 포함하되,
    상기 바디부는 상기 재배선 기판의 상면에 평행한 제1 방향에 따른 제1 직경을 가지고,
    상기 돌출부는 상기 제1 방향에 따른 제2 직경을 가지고,
    상기 제2 직경은 상기 제1 직경보다 작고,
    상기 돌출부의 상면은 상기 제1 방향과 평행하고,
    상기 돌출부의 측면은 상기 바디부의 상면과 경사를 이루는 반도체 패키지 장치.
  2. 제1항에 있어서,
    상기 돌출부의 측면 및 상기 바디부의 상면이 이루는 각도는 120° 내지 150°인 반도체 패키지 장치.
  3. 제1항에 있어서,
    상기 제2 직경은 상기 외부 접속단자로부터 상기 바디부를 향해서 증가하는 반도체 패키지 장치.
  4. 제1항에 있어서,
    상기 절연층의 최하면의 레벨은:
    상기 바디부의 최하면의 레벨보다 낮고,
    상기 돌출부의 최하면의 레벨보다 높은 반도체 패키지 장치.
  5. 제1항에 있어서,
    언더 범프 패턴 및 외부 연결 단자 사이에 확산 방지 패턴을 더 포함하고,
    상기 확산 방지 패턴은 상기 언더 범프 패턴과 다른 금속물질을 포함하고,
    상기 확산 방지 패턴의 두께는 상기 언더 범프 패턴의 두께보다 작은 반도체 패키지 장치.
  6. 제5항에 있어서,
    상기 확산 방지 패턴은:
    상기 돌출부의 상면을 덮는 제1 부분;
    상기 돌출부의 측면을 덮는 제2 부분;
    상기 돌출부로부터 노출된 상기 바디부의 상면을 덮는 제3 부분을 포함하고,
    상기 제2 부분은 상기 제1 부분 및 상기 제3 부분을 연결하고,
    상기 제3 부분의 하면의 레벨은 상기 제1 부분의 하면의 레벨보다 낮은 반도체 패키지 장치.
  7. 제6항에 있어서,
    상기 제1 부분의 상면 및 상기 제3 부분의 상면은 상기 제1 방향에 평행하고,
    상기 제2 부분의 상면은 상기 제1 부분의 상면 및 상기 제3 부분의 상면과 경사를 이루는 반도체 패키지 장치.

  8. 재배선 기판;
    상기 재배선 기판의 상면 상에 제공되는 반도체 칩을 포함하고,
    상기 재배선 기판은:
    절연층;
    상기 절연층 내에 개재되고, 그 일부가 노출된 언더 범프 패턴; 및
    상기 언더 범프 패턴 상의 외부 접속단자를 포함하되,
    상기 언더 범프 패턴은 바디부 및 상기 바디부로부터 연장되는 돌출부를 포함하고,
    상기 돌출부는 상기 바디부와 이격하는 상면 및 상기 돌출부의 상면과 상기 바디부의 상면을 연결하는 측면을 가지고,
    평면적 관점에서, 상기 돌출부의 측면은 상기 돌출부의 상면을 링 현상으로 둘러싸는 반도체 패키지 장치.
  9. 제8항에 있어서,
    평면적 관점에서 상기 바디부 및 상기 돌출부는 원 또는 원에 가까운 형상을 가지고,
    상기 바디부는 상기 재배선 기판의 상면에 평행한 제1 방향에 따른 제1 직경을 가지고,
    상기 돌출부의 상면은 상기 제1 방향에 따른 제2 직경을 가지고,
    상기 제2 직경은 상기 제1 직경보다 작고,
    평면적 관점에서 상기 돌출부의 측면은 상기 제1 방향에 따른 폭을 가지고,
    상기 폭은 상기 제2 직경보다 작은 반도체 패키지 장치.
  10. 제1 반도체 패키지; 및
    상기 제1 반도체 패키지 상의 제2 반도체 패키지를 포함하고,
    상기 제1 반도체 패키지는:
    하부 재배선 기판;
    상기 하부 재배선 기판 상의 제1 반도체 칩;
    상기 제1 반도체 칩을 사이에 두고 상기 제1 반도체 칩과 이격하는 상부 재배선 기판;
    상기 하부 재배선 기판 및 상기 제1 반도체 칩 사이의 연결단자; 및
    상기 하부 재배선 기판 및 상기 상부 재배선 기판 사이의 도전기둥을 포함하고,
    상기 하부 재배선 기판은:
    절연층;
    상기 절연층 내에 개재되고, 그 일부가 노출된 언더 범프 패턴; 및
    상기 언더 범프 패턴 상의 외부 접속단자를 포함하되,
    상기 언더 범프 패턴은 바디부 및 상기 바디부로부터 연장되는 돌출부를 포함하고,
    상기 바디부의 두께는 4-7μm 이고, 상기 돌출부의 두께는 1-3μm이고,
    상기 절연층의 최하면의 레벨은
    상기 바디부의 최하면의 레벨보다 낮고,
    상기 돌출부의 최하면의 레벨보다 높은 반도체 패키지 장치.


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