KR101572600B1 - 다층 배선 요소와 마이크로전자 요소가 실장된 어셈블리 - Google Patents

다층 배선 요소와 마이크로전자 요소가 실장된 어셈블리 Download PDF

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Abstract

상호연결 요소(130)는 상부면(116b)과 상부면으로부터 멀리 떨어진 바닥면(116a)을 갖는 유전성 층, 바닥면을 따라 연장하는 평면을 형성하는 제1 금속층, 및 상부면을 따라 연장하는 제2 금속층을 포함한다. 제1 금속층 또는 제2 금속층 중 하나 또는 이들 2개의 층 모두는 다수의 전도성 트레이스(132, 134)를 포함할 수 있다. 다수의 전도성 돌출부(112)는 제1 금속층(102)에 의해 형성되는 평면으로부터 위쪽 방향으로 유전성 층(116)을 통해 연장한다. 전도성 돌출부(112)는, 제1 금속층(132)의 위로, 유전성 층의 높이의 50%를 넘는 제1 높이(115)를 갖는 상면(126)을 포함할 수 있다. 다수의 전도성 비아(128)는 돌출부(112)의 상면(126)으로부터 연장해서, 전도성 돌출부(112)를 제2 금속층과 전도가능하게 연결할 수 있다.

Description

다층 배선 요소와 마이크로전자 요소가 실장된 어셈블리{ROBUST MULTI-LAYER WIRING ELEMENTS AND ASSEMBLIES WITH EMBEDDED MICROELECTRONIC ELEMENTS}
본 발명은 마이크로전자 요소, 특히 반도체 집적 회로의 패키지화 또는 반도체 집적 회로에의 접속에 사용되는 다층 배선 요소 및 그 제조 방법에 관한 것이다.
관련출원
본 출원은 2007년 10월 10일 "Robust Multi-Layer Wiring Elements and Assemblies with Embedded Microelectronic Elements"란 명칭의 미국 가 특허 출원 60/998,564호의 우선권을 주장하며, 상기 문헌의 전체 내용을 본 명세서에서 참조에 의해 원용한다.
마이크로전자 요소, 예를 들어 반도체 집적 회로의 패키지화는 여전히 발전할 사항이 많은 기술분야이다. 프로세서 칩의 경우에 특히 개선 사항이 많은데, 왜냐하면 반도체 칩이 확장되는 면적이 넓어지고, 프로세서 칩의 외부 신호 인터페이스에서 핀아웃(pinout)에 해당하는 외부 콘택(contact)의 수가 많아지며, 프로세서 칩의 높은 동작 온도에 의한 온도 변화가 심하기 때문이다. 또한, 프로세서 칩의 콘택의 피치와 사이즈는 프로세서 칩의 외부 콘택의 수가 증가함에 따라 더 작아지고 있다.
플립칩(flip-chip) 상호연결 기술을 포함한 표면 실장 기술이 이러한 칩의 상호연결에 자주 사용되어 왔다. 플립칩 상호연결은 반도체 칩이 갖는 솔더 범프(solder bump)를 칩 캐리어의 대응하는 랜드(land)에 접촉시키고, 솔더 범프가 녹는 온도까지, 반도체 칩을 칩 캐리어와 함께 가열한 후, 칩 캐리어의 랜드와의 접합부를 형성하는 것에 의해, 신속하고 신뢰성 있게 형성될 수 있다. 납 함유량이 높은 솔더(high lead content solder)를 포함하는 솔더 범프가 자주 사용된다. 납 함유량이 높은 솔더를 사용하는 장점 중 하나는 패키지 내에 열적 및 기계적 변형력(stress)을 제공할 수 있다는 점이다. 그러나 최근, 본 기술분야에서는 납 함유량이 높은 솔더의 사용을 줄이고, 납을 함유하지 않은(lead-free) 솔더의 사용이 늘어나고 있다. 향후, 납을 함유하는 솔더를 사용할 것인지에 대해 현재 논의가 되고 있다.
납을 함유하지 않은 솔더를 사용하는 추세와도 별도로, 마이크로전자 칩의 패키지화는 중요한 과제가 되고 있으며, 특히 콘택의 피치와 사이즈의 감축, 높은 전력 밀도, 및 프로세서 칩 등의 칩 면적 증가에 중요한 과제가 있다.
상호연결 소자는 상부면과 상부면으로부터 이격된 바닥면을 갖는 유전성 층을 포함할 수 있다. 제1 금속층은 바닥면을 따라 연장하는 평면을 형성할 수 있으며, 제2 금속층은 상부면을 따라 연장할 수 있다. 제1 금속층 또는 제2 금속층 중 하나 또는 이들 2개의 층 모두는 다수의 전도성 트레이스를 포함할 수 있다. 다수의 전도성 돌출부는 제1 금속층에 의해 형성되는 평면으로부터 위쪽 방향으로 유전성 층을 통해 연장한다. 전도성 돌출부는, 제1 금속층 위의 제1 높이를 갖는 상면을 포함할 수 있다. 제1 높이는 제1 금속층 위의 유전성 층의 높이의 50%를 넘을 수 있다. 다수의 전도성 비아는 상면으로부터 유전성 층의 개구(opening)를 통해 연장해서, 전도성 돌출부를 제2 금속층과 전도가능하게 연결할 수 있다. 다수의 전도성 비아 중의 하나 이상은, 전도성 돌출부의 상면과 접하며 상면의 폭(width)보다 작은 값을 갖는 제1 폭을 가질 수 있다.
상호연결 요소는 상부면과 상부면으로부터 이격된 바닥면을 갖는 유전성 층을 포함할 수 있다. 제1 금속층은 바닥면을 따라 연장하는 평면을 형성할 수 있으며, 제2 금속층은 상부면을 따라 연장할 수 있다. 제1 금속층 또는 제2 금속층 중 하나 또는 이들 2개의 층 모두는 다수의 전도성 트레이스를 포함할 수 있다. 다수의 전도성 돌출부는 제1 금속층에 의해 형성되는 평면으로부터 위쪽 방향으로 유전성 층을 통해 연장할 수 있으며, 다수의 도금 처리된(plated) 형상부는 유전성 층에 있는 개구(opening)를 통해 연장해서, 전도성 돌출부를 제2 금속층과 전도가능하게 연결할 수 있다.
패키지형 마이크로전자 요소는 상부면과 상부면으로부터 멀리 떨어진 바닥면을 갖는 유전성 층을 포함할 수 있다. 제1 금속층은 바닥면을 따라 연장하는 평면을 형성할 수 있으며, 제2 금속층은 상부면을 따라 연장할 수 있다. 제1 금속층 또는 제2 금속층 중 하나 또는 이들 2개의 층 모두는 다수의 전도성 트레이스를 포함할 수 있다. 다수의 전도성 돌출부는 제1 금속층에 의해 형성되는 평면으로부터 위쪽 방향으로, 제1 배선층 및 제2 배선층 사이에 위치하는 마이크로전자 요소와 유전성 층을 통해 연장할 수 있다. 마이크로전자 요소는 제2 금속층으로부터 유전성 층에 의해 분리된, 콘택을 포함하는 면(contact-bearing face)을 가질 수 있다. 다수의 도금 처리된(plated) 형상부는 유전성 층에 있는 개구(opening)를 통해 연장해서, 전도성 돌출부와 마이크로전자 요소의 콘택을 제2 금속층과 전도가능하게 연결할 수 있다.
능동 소자 또는 수동 소자 중의 하나 이상을 실장한 다수의 배선층 상호연결 요소는 상부면과 상부면으로부터 멀리 떨어진 바닥면을 갖는 유전성 층을 포함할 수 있다. 제1 금속층은 바닥면을 따라 연장하는 평면을 형성할 수 있으며, 제2 금속층은 상부면을 따라 연장할 수 있다. 제1 금속층 또는 제2 금속층 중 하나 이상은 다수의 전도성 트레이스를 포함할 수 있다. 다수의 도전성 돌출부는 평면으로부터 유전성 층을 통해 위쪽 방향으로 연장할 수 있다. 능동 소자 또는 수동 소자 중의 하나 이상은, 제1 금속층과 제2 금속층 사이에서, 제2 금속층과 접하고, 제2 금속층으로부터 유전성 층에 의해 분리되어 있는 다수의 단자(terminal)를 가질 수 있다. 다수의 도금 처리된 형상부는, 전도성 돌출부와 능동 소자 또는 수동 소자의 단자를 제2 금속층에 전도가능하게 연결할 수 있다.
하나 이상의 유전성 층에 의해 서로 분리된 다수의 배선층을 갖는 상호연결 요소를 제조하는 방법은, 유전성 층과 유전성 층의 위에 있는 제1 금속층을 기저 요소(base element)에 적층하는 단계를 포함할 수 있다. 기저 요소는 평면을 형성하는 부분을 갖는 제2 금속층 및 평면으로부터 위쪽 방향으로 연장하는 다수의 전도성 돌출부를 구비할 수 있다. 유전성 층의 일부는 전도성 돌출부 중의 서로 이웃하는 돌출부를 분리시킬 수 있다. 본 방법은, 유전성 층에, 전도성 돌출부의 적어도 상면으로부터 노출되는 개구를 형성하는 단계를 포함할 수 있다. 개구 내에 전도성 돌출부의 노출된 표면에 금속을 도금하여, 전도성 돌출부를 제1 금속층과 연결시키는 도금 처리된 형상부를 형성할 수 있다.
하나 이상의 유전성 층에 의해 서로 분리된 다수의 배선층을 갖는 상호연결 요소의 배선층 사이에 마이크로전자 요소를 패키지화하는 방법은, 유전성 층과 유전성 층의 위에 있는 제1 금속층을 제1 요소에 적층하는 단계를 포함할 수 있다. 제1 요소는, 평면을 형성하는 부분을 갖는 제2 금속층, 평면으로부터 위쪽 방향으로 연장하는 다수의 전도성 돌출부, 및 평면에 인접하는 제1 면을 갖는 마이크로전자 요소를 포함할 수 있다. 이러한 적층 단계는 유전성 층의 일부가 전도성 돌출부 중의 서로 이웃하는 돌출부를 분리시키고, 마이크로전자 요소를 전도성 돌출부로부터 분리시킴으로써 행해질 수 있다. 본 방법은 유전성 층에, 마이크로전자 요소의 제2 면에 있는 콘택과 전도성 돌출부의 적어도 상면으로부터 노출되는 개구를 형성하는 단계를 포함할 수 있다. 본 방법은 또한 개구 내에 전도성 돌출부의 노출된 표면과 노출된 콘택에 금속을 도금하여, 전도성 돌출부와 콘택을 제1 금속층과 연결시키는 도금 처리된 형상부를 형성하는 단계를 포함할 수 있다.
하나 이상의 유전성 층에 의해 서로 분리된 다수의 배선층을 가지며, 배선층 사이에 능동 소자 또는 수동 소자 중의 하나 이상을 포함하는 상호연결 요소를 형성하는 방법을 제공한다. 유전성 층과 유전성 층의 위에 있는 제1 금속층이 제1 요소에 적층될 수 있다. 제1 요소는 평면을 형성하는 부분을 갖는 제2 금속층, 평면으로부터 위쪽 방향으로 연장하는 다수의 전도성 돌출부, 및 평면의 위에 위치하는 표면을 갖는 능동 소자 또는 수동 소자 중의 하나 이상을 구비할 수 있다. 적층하는 단계는, 유전성 층의 일부가 전도성 돌출부 중의 서로 이웃하는 돌출부를 분리시키고, 능동 소자 또는 수동 소자와 같은 전자 소자를 서로 분리시킴으로써 행해질 수 있다. 유전성 층에, 전자 소자의 콘택과 전도성 돌출부의 적어도 상면으로부터 노출되는 개구를 형성할 수 있다. 개구 내에 전도성 돌출부의 노출된 표면과 노출된 콘택에 금속을 도금하여, 전도성 돌출부와 콘택을 제2 금속층과 연결시키는 도금 처리된 형상부를 형성할 수 있다.
또한, 본 발명의 실시예에 의하면, 도금 처리된 형상부를 형성한 후에, 제1 및 제2 금속층을 패턴화하여, 배선 패턴을 형성하는 단계를 포함하는 방법을 제공할 수 있다. 또한, 제3 금속층은 고형의 전도성 돌출부를 형성하기 위해 함몰부(recesse)를 채울 수 있다. 또한, 제3 금속층은 중공의 전도성 돌출부를 형성하기 위해 함몰부의 안쪽 벽부를 코팅할 수 있다. 전도성 돌출부는 고형의 전도성 돌출부를 포함할 수 있다. 중공의 전도성 돌출부는 평면으로부터 멀어지는 방향으로 연장하는 연속하는 금속 표면을 가질 수 있다.
본 발명의 실시예에 의하면, 제1 금속층은 평면형의 부분을 포함할 수 있으며, 중공의 전도성 돌출부는 평면형의 부분으로부터 멀어지는 방향으로 연속해서 연장할 수 있다. 중공의 전도성 돌출부는 원뿔대 형태를 가질 수 있다. 본 명세서에 개시한 방법은, 도금 처리된 형상부를 형성한 후에, 제4 금속층을 패턴화하는 공정과, 배선 패턴을 형성하고, 도금 처리된 제2 형상부를 형성한 후에, 제1 및 제4 금속층을 패턴화하여, 배선 패턴을 형성하는 공정을 포함할 수 있다.
도 1의 (a)~(g)는 본 발명의 실시예에 따른, 배선 패턴의 다층을 가진 회로 패널과 같은 다층 배선 요소를 제조하는 방법에서의 각 단계를 나타내는 단면도이다.
도 2는 도 1의 (a)~(f)에 나타낸 방법에 따라 제조되는 다층의 배선 요소의 일면에 노출된 배선 패턴을 나타내는 평면도이다.
도 3의 (a)는 도 1의 (a)~(g)에 나타낸 실시예에 따라 제조되는 다층의 배선 요소의 구체적인 예를 나타내는 단면도이다.
도 3의 (b)는 도 3의 (a)에 나타낸 다층의 배선 요소의 일면의 평면도이다.
도 4a의 (a)~(g)는 도 1의 (a)~(g)에 나타낸 실시예의 변형예에 따른, 다층의 배선 요소를 제조하는 방법에서의 각각의 공정 단계를 나타내는 단면도이다.
도 4b의 (f') 및 (g')는 도 4a의 (a)~(g)에 나타낸 다층의 배선 요소를 제조하는 방법의 변형예에서의 각 공정 단계를 나타내는 단면도이다.
도 5의 (a)~(f)는 도 4a의 (a)~(g)에 나타낸 변형예에 따른, 다층의 배선 요소를 제조하는 방법에서의 각 공정 단계를 나타내는 단면도이다.
도 6의 (a)~(f)는 도 1의 (a)~(g)에 나타낸 실시예의 변형예에 따른, 다층의 배선 요소를 제조하는 방법에서의 각각의 공정 단계를 나타내는 단면도이다.
도 7은 본 발명의 실시예에 따라, 마이크로전자 요소와 소자가 실장된 다층의 배선 요소를 포함하는 마이크로전자 어셈블리를 나타내는 단면도이다.
도 8은 본 발명의 실시예에 따라, 마이크로전자 요소와 능동 소자 또는 수동 소자 중의 하나 이상이 실장되고, 열적 전도체를 구비하는 다층의 배선 요소를 포함하는 마이크로전자 어셈블리를 나타내는 단면도이다.
도 9의 (a)~(h)는 본 발명의 실시예에 따라, 도 7에 나타낸 것과 같은 마이크로전자 어셈블리를 제조하는 방법에서의 각 공정 단계를 나타내는 단면도이다.
도 10은 본 발명의 실시예에 따라, 능동 또는 수동 소자와 마이크로전자 소자가 실장된 마이크로전자 어셈블리를 나타내는 단면도이다.
도 11은 본 발명의 실시예에 따라, 마이크로전자 소자가 내장되고 능동 또는 수동 소자가 실장된 마이크로전자 어셈블리를 나타내는 단면도이다.
도 12는 본 발명의 실시예에 따라, 마이크로전자 소자와 능동 및 수동 소자가 내장된 마이크로전자 어셈블리를 나타내는 단면도이다.
도 13은 도 10에 나타낸 것과 같은 다수의 마이크로전자 어셈블리를 포함하는 적층형의 구조를 나타내는 단면도이다.
도 14는 도 12에 나타낸 것과 같은 다수의 마이크로전자 어셈블리를 포함하는 적층형 구조를 나타내는 단면도이다.
본 명세서에서 사용되는 바와 같이, 유전성 요소의 표면에 "노출"된 단자, 콘택 또는 패드와 같은 형상부는, 이러한 상부가, 유전성 요소의 외부로부터 유전성 요소의 표면을 향해 직각 방향으로 이동하는 이론적 지점을 가진 콘택에 대해 접근가능한 것을 전제로, 유전성 요소의 표면과 동일한 높이의 수평을 이루거나, 유전성 요소의 표면에 대해 함몰되어 있거나, 유전성 요소의 표면으로부터 돌출되거나, 유전성 구조체 내의 홀이나 함몰부를 통해 노출되어 있는 것을 의미한다.
도 1의 (a)~(g)는 본 발명의 실시에에 따른 다층 배선 요소와 같은 상호연결 요소를 제조하는 방법의 각 단계를 나타낸다. 도 1의 (a)에 나타낸 바와 같이, 계층화된 금속 구조체(110)는 대략 3 마이크로미터 내지 25 마이크로미터(㎛ 또는 "미크론")의 상대적으로 얇은 두께를 갖는 금속층(102)과, 대략 30 미크론 내지 200 미크론의 상대적으로 두꺼운 두께를 갖는 금속층(104)을 포함한다. 통상적으로, 금속층(102, 104)은 각각 평면(plane)을 형성하는 노출된 표면(102a, 104a)을 갖는다. 일례로, 얇은 두께의 금속층(102)은 대략 10 미크론보다 작은 두께를 가지며, 두꺼운 두께의 금속층(104)은 대략 25 미크론 내지 50 미크론의 두께를 갖는다. 일례로, 금속층(102)은 연속하는 평면을 형성하는 노출된 표면(102a)을 갖는다.
2개의 층(102, 104)과 다른 조성을 갖는 중간층(106)이 2개의 금속층(102, 104) 사이에 형성된다. 이 중간층(106)은 금속층(102, 104) 중 하나 또는 2개의 금속층 모두를 식각하는 하나 이상의 에칭제에 의해 에칭되지 않는 조성으로 될 수 있다. 일례로, 2개의 금속층(102, 104)의 각각은 구리를 포함하여 이루어지며, 중간층(106)은 니켈을 포함하여 이루어질 수 있다. 이렇게 함으로써, 구리를 식각하는 에칭제가 금속층(102, 104)의 노출된 표면(102a, 104a) 중 하나에 도포되면, 중간층(106)은 에칭제가 중간층(106)을 넘어 침투되는 것을 막고 금속층(102, 104)의 노출된 표면으로부터 멀리 있는 표면을 에칭할 수 있도록 하기 위한 에칭 중단층으로서 작용한다.
도 1의 (b)에 나타낸 바와 같이, 금속층(104)은, 금속층(102)의 위로 연장하는 고형(solid)의 금속 포스트를 형성하도록 리소그래피법에 의해 패턴화된다. 통상적으로, 고형의 금속 포스트는 중간층(106) 위의 금속층(104)의 원래의 두께와 대략 같은 높이(115)를 갖는다. 고형의 금속 포스트는 각 포스트의 직경(117) 또는 폭의 적어도 대략 절반에 해당하는 높이(115)를 가짐으로써, 폭에 대한 높이의 가로세로 비율이 대략 1/2 또는 그 이상이 되도록 한다. 그러나 다른 예로서, 포스트가 최소의 가로세로 비율을 가져야 할 필요는 없다. 다른 예로서, 금속 포스트는 원뿔대 또는 피라미드 형태를 갖는다. 다른 예로서, 금속 포스트는 원통형의 모양을 가질 수 있다.
금속 포스트를 형성하는 예로서, 금속층(104)의 위에 포토레지스트 층(도시 안 됨)을 증착해서 현상함으로써 마스터 패턴을 만들 수 있다. 이 계층화된 금속 구조체(110)는 중간층(106)에 대하여 선택적으로 에칭되어, 도전성 포스트(112)를 형성할 수 있다. 이러한 공정은 원뿔대 모양을 갖는 금속 포스트를 형성하기 위한 것으로서, 금속 포스트의 벽부(127)는 상면(126)으로부터 넓게 퍼지면서 경사져 있다. 이어서, 도전성 포스트 사이에 노출된 중간층을, 금속 포스트와 금속층(102)에 대해서 상이한 에칭 공정을 선택적으로 수행하여 제거할 수 있다. 금속층(102)과 이 금속층으로부터 위쪽으로 연장하는 도전성 포스트는 기저 요소(114)를 형성할 수 있으며, 이 기저 요소에 대해 후속의 단계가 행해진다.
도 1의 (c)에 나타낸 바와 같이, 유전성 층(116)과 이 유전성 층의 상단의 상대적으로 얇은 두께의 다른 금속층(118)이 기저 요소(114)에 적층된다. 금속층(118)은 앞서 설명한 금속층(102)과 동일 또는 유사할 수 있으며, 연속하는 평면을 형성하는 노출된 표면(118a)을 가질 수 있다. 적층 구조체를 형성하기 위해 많은 다양한 타입의 유전성 물질과 공정을 사용할 수 있다. 적층(lamination) 공정은 달라질 수 있다. 예를 들어, 유전성 층(116)과 금속층(118)은, 프레스의 가압 판 사이에, 금속층(118), 유전성 층(116) 및 기저 요소(114)를 위치시킨 다음 열과 압력을 가하여, 기저 요소와 하나의 동시 공정으로 적층함으로써, 적층된 구조체(120)를 형성할 수 있다[도 1의 (d) 참조]. 다른 예로서, 유전성 층(116)을 기저 요소에 맨 먼저 적층한 다음, 금속층(118)을 유전성 층(116)의 노출된 표면에 적층해서 구조체(120)를 만든다. 일례로서, 유전성 층의 재료 및 특징과 적층 공정의 유형은, 대략 200℃ 미만의 상대적으로 낮은 온도와 평방 센티미터당 20 킬로그램(20 kg/cm2)의 힘과 같은 상대적으로 낮은 압력으로 적층이 행해질 수 있도록 선택될 수 있다.
이러한 실시예에서, 유전성 층은 에폭시 등과 같은 경화가능한 유전체와 내포된 유리 섬유 직물(glass cloth)을 함유하는, 일반적으로 "프리 프레그"(pre-preg)라고도 하는 경화 처리하지 않은 유전성 요소를 포함할 수 있다. 이러한 유전성 요소의 경화(curing)는, 유전성 층을 기저 요소(114)와 그 위의 금속층(118)과 접합시키는 경우의 동시 적층 공정 중에 또는 후속하는 처리 과정 중에 가해지는 열과 압력의 결과로서 이루어질 수 있다. 이러한 경화되지 않은 유전성 층은 상대적으로 낮은 열팽창 계수("CTE")와 상대적으로 경도가 높은, 즉 그다지 낮지 않은 영률(탄성 계수) 등과 같은 추가의 특성을 갖도록 선택될 수 있다. 유전성 층의 박리 강도(peel strength)는 너무 낮지 않도록 하는 것이 바람직하다.
유전성 층(116)을 기저 요소에 적층한 후에 금속층(118)을 적층하는 실시예에서, 유전성 층(116)은 금속층(118)을 적층하기 전에, 거친 표면 또는 평탄한 표면을 가질 수 있다. 특정 유전성 재료의 표면 거칠기(roughness)는 매우 다양하게 할 수 있다. 프리 프레그 타입의 층과 같은 소정의 유전성 재료는 금속층을 적층하기 전에, 대략 500nm 내지 700nm의 표면 거칠기를 가질 수 있다. 순차적인 적층 공정의 예로서, 대략 50 미크론의 두께와 이하에 설명하는 것과 같은 특징을 갖는 유전성 층(116)은, 대략 100℃의 온도와 7kg/cm2의 압력을 30초 동안 가한 후, 100℃의 온도와 5.5kg/cm2의 압력을 60초 동안 가해서, 기저 요소에 적층시킬 수 있다. 적층 후의 처리는 "PET"로 알려져 있으며, 화학적인 레이저 또는 플라즈마 처리를 포함할 수 있으며, 유전성 층의 경화에 도움을 줄 때 또는 유전성 층의 표면 특성을 변경시킬 때에 유전성 층의 노출된 표면(116a)에 도포될 수 있다. 유전성 층(116)의 노출된 표면(116a)으로부터 스미어(smear)를 제거하고 접착 강도를 높이기 위해, 디스미어(desmear) 공정을 수행할 수 있다. 이어서, 앞서 설명한 것과 같은 특징을 갖는 금속층(118)을 기저 요소와 유전성 층(116)을 포함하는 구조체에, 대략 120℃로 유지된 온도에서 30초 내지 60초 정도의 적절한 시간 동안 7kg/cm2의 압력을 가해서 적층시키고, 대략 120℃의 온도에서 90초 동안 5.5kg/cm2의 압력을 유전성 층에 가하는 처리를 행할 수 있다.
도 1의 (d)는 유전성 층(116)과 금속층(118)을 적층한 후의 구조체(120)를 나타낸다. 적층 중에 가해진 온도와 압력에 의해, 유전성 층(116)의 일부분(122)이 금속층(118)으로부터 금속 포스트(112)를 분리시킨다. 금속 포스트(112)의 상면(126)은 최대 몇십 미크론의 거리만큼 금속층(118)으로부터 분리될 수 있다. 일례로, 유전성 층의 두께(119)는 대략 50 미크론이고, 분리 간격은 25 미크론보다 작은 값까지의 범위를 가질 수 있기 때문에, 금속 포스트(112)의 높이(115)[도 1의 (b) 참조]가 유전성 층(116)의 두께(119)의 50%를 넘게 된다. 더 일반적으로 말하면, 금속 포스트(112)의 상면(126)과 금속층(118) 간의 분리 간격은 20 미크론보다 작은 값으로 하거나, 15 미크론보다 작은 값으로도 할 수 있다.
이어서, 도 1의 (e)~(f)에 나타낸 바와 같이, 금속 포스트(112)를 금속층(118)에 연결시키는 처리를 수행한다. 일례로, 금속층(118)과 유전성 층의 개재(intervene) 부분을 통해 연장하는 홀(124)을 형성해서 금속 포스트의 상면(126)이 노출되도록 하기 위해 레이저 드릴링(laser drilling)과 같은 레이저 어블레이션(laser ablation) 처리를 수행할 수 있다[도 1의 (e) 참조]. 예를 들어, YAG 레이저 또는 CO2 레이저로부터의 집광 빔을 사용해서 홀을 형성할 수 있다. 다른 예로서, 홀(124)은 금속층(118)의 위에 배치되는 콘택 마스크 또는 포토레지스트 마스크(도시 안 됨)에 있는 개구에 따라 리소그래피 방법으로 형성할 수 있다. 이어서, 도 1의 (f)에 도시된 바와 같이, 전도성 커넥터(128)를 적어도 금속 포스트(112)의 상면(126)과 금속층(118) 사이로 연장하는 홀(124) 내에 형성한다. 전도성 커넥터(128)를 마이크로 비아(micro-vias)라고 부를 수도 있다. 일례로, 전도성 커넥터(128)는 금속 포스트(112)와 금속층(118) 사이의 분리를 이어줄 도체를 형성하는 개구 내에 금속을 도금(plate)함으로써 형성된다. 예를 들어, 이 공정은 금속 포스트(112)의 상면(126)과 금속층(118)에 접하는 개구 내에 구리(copper)를 도금함으로써 행해질 수 있다. 이러한 공정 중에, 금속층(102)과 금속 포스트(112) 또는 금속층(118) 또는 이들 모두는 도금 전극(plating electrode)으로서 작용할 수 있다. 이 공정은 금속 포스트의 노출된 상면(126)에 직접 전기도금을 행함으로써, 또는 이와 달리 시드 레이저(seed laser)를 무전해 도금(electroless plating)함으로써 행해질 수 있다.
이와 달리, 전도성 커넥터(128)는, 나중에 후처리(post-treatment)에 의해 경화될, 금속으로 채워진 에폭시, 솔더 페이스트 등의 전도성 페이스트(conductive paste)와 같은 전도성 매트릭스 물질을 스크리닝(screening) 또는 스텐실링(stenciling)하는 것 등과 같은 다른 방법에 의해 형성될 수 있다. 다른 예로서, 전도성 커넥터(128)는 후속하는 도금 공정을 행할 수도 있고 행하지 않을 수도 있는, 물리적 기상 증착(스퍼터링)과 같은 기상 증착에 의해 형성할 수 있다. 또 다른 예로서, 전도성 커넥터(128)는 금속 포스트(112)의 상면(126)을 습식(wet)하기 위해, 솔더, 주석(tin) 또는 공융(eutectic) 혼합물과 같은 가융 금속(fusible metal)을 홀(124) 내에 도입함으로써 형성될 수 있다.
도 1의 (f)에 도시된 바와 같이, 마이크로 비아의 폭(150)은 상면(126)에서의 금속 포스트(112)의 전체 폭(152)보다 작은 것이 일반적이다. 상면과 접하는 마이크로 비아의 면적은 실제로 상면(126)의 면적보다 작게 해도 된다. 일례로, 유전성 층에서, 마이크로 비아가 형성되는 홀의 최대 면적은, 금속층 위의 금속 포스트(112)의 높이(115)에서 금속 포스트(112)가 차지하는 최대 면적보다 작게 해도 된다.
마이크로 비아의 폭(150)이 금속 포스트(112)의 상면(126)의 폭(152)보다 작은 경우, 구체적으로는 유전성 층에서의 홀(124)의 최대 면적이 상면에서의 금속 포스트(112)의 면적보다 작은 경우에, 공정과 관련된 또는 구조적인 장점이 실현될 수 있다. 예를 들어, 마이크로 비아를 형성하기 위해 도금을 사용하는 경우, 이러한 조건하에서 행하는 데에 요구되는 시간이 감축될 수 있다. 이와 달리, 마이크로 비아에 솔더 또는 전도성 매트릭스가 포함된 경우에는, 금속 포스트(112)의 상면과 금속층(118) 간의 분리 간격을 이어주는 데에 필요한 재료의 양을 조절하는 것이 양호하게 될 수 있다.
이어서, 도 1의 (f)에 나타낸 구조체의 금속층(102, 118)은 개별의 배선 패턴을 형성하기 위해 리소그래피법으로 패턴화될 수 있다. 도 1의 (d)에 나타낸, 완성된 상호연결 소자(130)는, 유전성 층(116)의 상면(116b)과 바닥면(116a)에 노출된 전도성 트레이스(132, 134)를 포함한다. 전도성 트레이스(132) 중의 바닥면(116a)에 노출된 일부의 트레이스는 금속 포스트(112) 중의 몇몇과 전도가능하게 연결된다. 이에 따라, 금속 포스트 중의 일부가 배선 패턴(134) 중의 일부, 예컨대 커넥터(128)를 통해 상면(116b)에 노출된 전도성 트레이스에 전도가능하게 연결된다.
도 2에 평면도로서 나타낸 바와 같이, 배선 패턴(134)은 전도성 커넥터(128)를 통해 다수의 금속 포스트들 사이에 연결체를 형성할 수 있다. 배선 패턴은 능동 소자, 수동 소자, 또는 마이크로전자 소자 등의 다른 요소의 부착에 이용할 수 있는 전도성 설치 패드(mounting pad: 136)를 포함할 수 있다. 배선 패턴은 접지 또는 전력 전달 평면, 접지 또는 전원 공급을 유지하거나 신호를 전송하기 위한 다양한 도체 또는 전송선 요소를 포함할 수 있다. 일례로, 배선 패턴(132, 134)의 특정의 도체는 유전성 층의 두께(119)[도 1의 (d) 참조]에 의해 분리된 마이크로스트립 전송선을 형성할 수 있다.
앞서 설명한 실시예에서와 같이 각각의 금속 포스트의 직경과 높이를 동일하게 할 수 있지만, 배선층 위의 금속 포스트의 높이(H1, H2)[도 3의 (a) 참조]는 구조체의 위치에 따라 달라질 수 있다. 도 3의 (a)에 나타낸 바와 같이, 금속 포스트(222)의 높이(H1)는 수 미크론 내지 수십 미크론 정도로 상당히 크며, 금속 포스트(224)의 높이(H2)보다 크다. 또한, 금속 포스트의 폭(W1, W2)은 상당한 정도로 변경이 가능하다. 도 3의 (a)에 나타낸, 도금 처리되거나 그외 다른 방법으로 형성한 전도성 커넥터(228a, 228b)는 금속 포스트(222, 224)의 높이와 폭의 차이를 해소하고 각각의 금속 포스트를 이에 대응하는 배선 패턴(234a, 234b)에 연결한다. 또한, 금속 포스트의 수평 치수(폭 및 길이)를 반드시 일치시키지 않아도 되며, 금속 포스트의 폭이나 길이를 다른 금속 포스트의 폭이나 길이와 일치시키지 않아도 된다. 예를 들어, 도 3의 (b)에 평면도로서 나타낸 바와 같이, 금속 포스트는 폭(W1)보다 길이(L1)가 큰 장방형이나 직사각형의 형태를 가질 수 있다.
앞서 설명한 본 발명의 실시예에 따라, 몇 가지 장점을 실현할 수 있다. 상기 설명한 전도성 커넥터(128)를 필요로 하지 않는 다른 유사한 다층의 배선 요소를 제조하는 데에 요구되는 시간에 비해, 도 1의 (g)에 도시된 것과 같은 다층의 배선 요소를 제조하기 위해 요구되는 시간을 감소시킬 수 있다. 재료 비용 또는 생산 비용이나 이들 모두를 감소시킬 수 있다. 본 발명의 방법에 의하면, 금속 포스트의 사이즈(수평 치수 및 높이)를 실질적으로 변경할 수 있는 배선 요소를 제조할 수 있다. 배선 요소는, 몇몇 경우에, 상이한(작거나 또는 크거나) 피치를 가진 금속 포스트를 수용할 수 있다. 또한, 금속 포스트는 고형이기 때문에, 커패시턴스와 인덕턴스를, 제1 및 제2 금속층을 연결하기 위한 도금된 쓰루홀과 같은, 중공(hollow)의 또는 원통형의 도금된 금속 형상부를 갖는 배선 요소에 비해 감소시킬 수 있다. 또한, 고형의 금속 포스트를 사용한 경우, 전력 소비, 전류 밀도, 일렉트로마이그레이션(electromigration)을 감소시키고, 배선 요소의 내구성을 향상시킬 수 있다,
다층의 배선 요소를 형성하는 상기 공정의 몇 가지 변형예에 대해서 설명한다. 일 변형예로서, 금속층(102)은, 금속층(104)을 패턴화해서 금속 포스트(112)를 형성[도 1의 (b)]하기 전에 패턴화되어 배선 패턴을 형성할 수 있다. 예를 들어, 금속층(102)은 에칭 중단층으로서 사용된 중간층(106)에 대해 금속층(102)을 선택적으로 에칭함으로써 행해지는 리소그래피법에 의해 패턴화될 수 있다. 이어서, 금속 포스트를 에칭하기 전에, 형성된 배선 패턴을 가진 구조체(110)를 캐리어에 임시로 부착해서, 전도성 커넥터(128)가 형성될 때까지 그 위치에 유지한다. 적층 공정 중에, 유전성 층(116)은 이웃하는 배선 패턴들 사이의 공간을 채우는데, 배선 패턴이 이웃하는 배선 패턴들 사이의 유전성 층의 노출된 표면과 동일한 높이를 가진 노출된 표면을 갖는 상감된 배선 패턴과 더 유사하게 될 수 있도록 하기 위해서이다.
다른 변형예로서, 금속층(118)은 사전 펀칭(pre-punch), 사전 드릴링(pre-drill), 또는 사전 에칭(pre-etch) 등과 같이 사전 형성된(pre-formed) 쓰루홀을 가질 수 있다. 적층 공정[도 1의 (c)] 중에, 금속층(118)의 사전 형성된 쓰루홀은, 하부의 금속 포스트(112)와 정렬되어, 구조체(120)[도 1의 (d)]를 형성할 때에, 유전성 층의 금속 포스트(112) 위에 있는 부분(122)이 이러한 홀 내에 노출되도록 된다. 일례로, 도 1의 (c)에 나타낸 적층 단계 이전에, 금속층(118)은 도 1의 (g)에 나타낸 패턴(134)과 유사한 배선 패턴으로 미리 패턴화되거나, 적층 공정[도 1의 (c)]이 수행될 때에 유전성 층(116)과 미리 접합되어 있을 수 있다.
다른 변형예로서, 유전성 층(116)은 유전성 층이 기저 요소(114)에 적층될 때에 미리 형성된 홀을 가질 수 있다. 유전성 층(116)과 그 위의 금속층(118)이 모두 미리 형성된 홀을 갖는 경우에는, 후속하는 홀(124)[도 1의 (e)] 형성 단계를 생략할 수 있다.
다른 변형예로서, 중간층(106)에 대하여, 계층화된 금속 구조체(110)[도 1의 (a)]를 선택적으로 에칭해서 금속 포스트(112)와 배선 패턴을 형성하는 대신에, 금속 포스트를, 단일의 상대적으로 두꺼운, 예를 들어 25 미크론 내지 50 미크론 두께의 금속층의 두꺼운 금속층을 미리 형성한 마스크 패턴에 따라, 적절한 시간 동안 에칭함으로써, 형성할 수 있다. 이어서, 마찬가지의 상대적으로 두꺼운 금속층의 바닥면으로부터 에칭의 공정에 의해 배선 패턴을 형성할 수 있다.
또 다른 변형예로서, 금속 포스트(112)는 전도성 페이스트 등과 같은 전도성 매트릭스 물질을 포함할 수 있다. 이러한 경우, 금속층(102)에 스크리닝 또는 스텐실링 등에 의해 금속 포스트(112)를 형성할 수 있다. 일례로서, 희생층(sacrificial layer)이나 맨드렐(mandrel) 내의 개구에 스크리닝 또는 스텐실링을 행하고, 이러한 희생층이나 맨드렐을 제거해서 금속 포스트를 노출시킴으로써 금속 포스트(112)를 형성할 수 있다.
도 4a의 (a)~(g)를 참조하면, 상기 언급한 도 1의 (a)~(g)와 유사한 본 발명의 다른 실시예에 따라 상호연결 요소를 제조하기 위한 방법을 제공한다. 도 4a의 (a) 및 (b)는, 도 1의 (a) 및 (b) 또는 앞서 설명한 변형예와 동일한 공정의 단계를 나타낸다. 도 1의 (c)에 나타낸 바와 같이, 계층화된 제2 금속 구조체(310)는 제1 금속층(302), 제2 금속층(304), 및 이들 금속층 사이의 중간층(306)을 포함한다. 선택적으로, 제2 금속층(304)은 제1 금속층(302)보다 두껍게 할 수 있다. 일례로서, 계층화된 금속 구조체(310)는 앞서 설명한 계층화된 금속 구조체(110)[도 1의 (a)]와 유사한 치수 및 특성을 갖는다. 그러나, 적층 단계 이전에, 계층화된 구조체(310)의 금속층(302)을 패턴화하여 홀(308)을 형성할 수 있는데, 계층화된 구조체의 중간층(306)에 대하여 마스크 에칭을 선택적으로 행함으로써 형성할 수 있다. 홀을 포함하는 것에 더하여, 금속층(302)은 개별의 배선 패턴(334)을 형성하기 위해 미리 패턴화되어 있을 수 있다.
계층화된 제2 금속 구조체(310)는 앞서 설명한 유전성 층(116)[도 1의 (c)]과 유사한 특성을 갖는 유전성 층(316)의 맨 위에 위치하고, 유전성 요소(316)와 기저 요소(314)와 함께 적층되어, 도 4a의 (d)에 나타낸 구조체(320)를 형성하게 되며, 이 기저 요소(314)로부터 포스트(312)가 돌출된다.
이어서, 도 4a의 (e)에 나타낸 바와 같이, 금속층(304)은 리소그래피법으로 패턴화되어 제2 금속 포스트(322)를 형성하는데, 이 제2 금속 포스트(322)는 유전성 층(316)의 상부면(316a) 위에 놓이는 배선 패턴(334) 위로 돌출된다. 제2 금속 포스트(322)를 형성한 후에, 중간층(306)[도 4a의 (c)]을 제거하여, 배선층(302)이 유전성 층의 상부면(316a) 위로 노출되도록 한다. 도 4a의 (f) 및 (g)를 참조하면, 도 1의 (f) 및 (g)와 관련해서 설명한 것과 같은 방식의 처리를 행함으로써, 도 4a의 (g)에 나타낸 것과 같이, 배선 패턴(334) 위로 돌출된 제2 포스트(322)를 포함하는 구조체가 형성된다. 그러나, 도 4a의 (c)와 관련해서 앞서 설명한 공정에 따라 패턴을 미리 형성해 놓았다면, 이 시점에서는 금속층(334)에 대해 패턴화 공정을 하지 않아도 된다.
도 4b의 (f') 및 (g')에 나타낸 실시예의 변형예로서, 도 4a의 (f)에 나타낸 구조체는 금속 배선층(302)의 바닥면(302a) 아래에 추가적인 2개의 금속층(306', 304')을 포함할 수 있다. 이들 층은 도시된 3개가 아니라 5개의 층을 포함하는 처음의 계층화된 구조체[도 4a의 (a)]로부터 남은 것일 수 있다. 층(306')은 중간층이며, 층(304')은 층(306')이 실질적으로 포함하는 것과는 다른 금속으로 된 상대적으로 두꺼운 층이다. 층(306)[도 4a의 (c)]과 유사하게, 층(306')은 금속 배선 패턴(332)의 바닥면(302a)으로부터 아래쪽으로 돌출하는 제3 금속 포스트(342)를 형성하기 위해, 마스크 패턴(도시 안 됨)에 따라 층(304')을 선택적으로 에칭하는 경우의 에칭 중단층으로서 작용한다. 제3 금속 포스트를 형성한 후에, 층(306')의 노출된 부분을 제거하고, 금속층(302')[도 4b의 (f')]을 리소그래피법에 의해 패턴화하여 배선 패턴(332)[도 4b의 (g')]을 형성한다.
도 4b의 (f') 및 (g')에 나타낸 공정과 달리, 금속층(302) 위의 포토레지스트 층과 같은 희생 마스크층의 개구 내에 금속층(도시 안 됨)을 도금함으로써, 제3 금속 포스트(342)[도 4b의 (g')]와 유사한 제3 금속 포스트를 형성할 수 있다. 도금된 금속층은, 도 4b의 (g')에 나타낸 금속 포스트(342)와 유사하게, 고형인 제3 금속 포스트를 형성하기 위해 개구를 채우도록 될 수 있다.
도 5의 (a)~(f)는 3개의 배선층(402, 418, 440)을 구비하는 다층의 배선 요소(450)를 형성하는, 상기 설명한 실시예의 변형예를 나타내며, 이 배선층들은 금속 포스트(412, 422)와 전도성 커넥터(428, 438)에 의해 상호연결된다. 제조의 예비 단계로서, 제2 금속층(418) 위에 노출된 제2 금속 포스트(422)를 갖는 기저 요소(414)[도 5의 (a)]는 도 4a의 (f)와 관련해서 앞서 나타내고 설명한 것과 같은 구조를 갖는다. 도 5의 (b)에 나타낸 바와 같이, 도 1의 (c)와 (d)를 참조하여 앞서 설명한 공정에서와 같이, 기저 요소(414)에 제2 유전성 층(426)과 제3 금속층(440)을 적층한다. 이러한 결과로 만들어진 적층된 구조체(420)[도 5의 (c)]의 제3 금속층을 패턴화하여, 제2 금속 포스트(422)의 상면(425)을 노출시키는 홀(424)을 형성한다. 이어서, 도 1의 (f)와 관련해서 앞서 설명한 것과 같은 공정에 의해, 제2 금속 포스트(422)를 제3 배선층(440)[도 5의 (e)]에 연결하는 제2 전도성 커넥터(438)를 형성하고, 제1 및 제3 배선층을 패턴화하여, 개별의 배선 패턴(432, 442), 예를 들어 제1 및 제3 배선층(402, 440)의 개별의 전도성 트레이스 또는 다른 배선 형상부를 형성할 수 있다.
도 6의 (a)~(f)는 도 1의 (a)~(f)를 참조하여 앞서 설명한 실시예의 또 다른 변형예에 따라, 상호연결 요소를 제조하는 방법을 나타낸다. 본 실시예에서, 기저 요소(514)는 평면을 형성하는 평면형의 부분(504)과, 이 평면형의 부분(504)으로부터 위쪽으로 돌출하는 다수의 중공의 금속 돌출부(512)를 갖는 금속층(502)을 포함한다는 점에서, 기저 요소(114)[도 1의 (c)]와 다르다. 중공의 금속 돌출부는, 평면형의 부분(504)이 형성된 금속층과 일체형으로 된 금속층으로서 제공될 수 있으며, 맨드렐의 표면에 금속층을 스템핑(stamping)하거나 도금한 후에 맨드렐을 제거함으로써 형성될 수 있다. 이와 달리, 기저 요소(514)는 다수의 금속층을 포함할 수 있다. 이 다수의 금속층은 다른 금속층과 동일한 두께를 갖거나 상이한 두께를 가질 수 있다.
도 6의 (a) 및 (b)에 나타낸 것과 같은 공정 중에, 기저 요소(514)는 부식이나 화학적 식각으로부터 기저 요소를 보호하거나 지지하기 위한 캐리어와 같은 임시의 요소에 부착될 수 있다. 일례로서, 기저 요소는 구리를 포함하여 이루어질 수 있다. 다른 예로서, 기저 요소는 다수의 금속층을 포함할 수 있으며, 금속 돌출부(512)는 평면형의 돌출부와는 다른 하나 이상의 금속층으로 이루어질 수 있다. 이어서, 앞서 언급한 것[도 1의 (a)~(g)]에서와 같은 공정을 갖는 도 6의 (b)~(g)와 관련해서 나타낸 단계에서는, 도 6의 (f)에 나타낸 것과 같은 다층의 배선 요소(550)를 생성할 수 있다.
도 6의 (a)~(f)에 나타낸 실시예의 변형예로서, 금속층(502)의 돌출부(512)는 도금된 금속층, 전도성 페이스트, 솔더 또는 그외의 다른 금속성 재료 등의 전도성 재료로 채워져서, 최종적인 구조체가 도 6의 (f)에 나타낸 것과 같이 속이 비어 있는 것이 아니라 전도성 돌출부로 채워질 수 있다.
도 7은 본 발명의 실시예에 따른, 패키지형의 마이크로전자 어셈블리(700)를 나타내는 단면도이다. 도시한 바와 같이, 개별의 마이크로전자 요소(710), 예를 들어 집적 회로, 반도체 칩 또는 마이크로전자기계(microelectromechanical) 요소("MEMS") 소자 등이, 마이크로전자 어셈블리의 패턴화된 배선층(702, 704, 706)들 사이에 삽입된다. 구체적인 예로서, 어셈블리에 설치된 마이크로전자 요소(710, 720)는 하나 이상의 코프로세서(co-processor) 칩 또는 관련 칩과 함께, 하나 이상의 프로세서 칩을 포함할 수 있다. 이러한 칩은 25 밀리미터(mm) × 25 mm의 면적에 걸쳐 연장하는 비교적 대형의 크기를 가질 수 있으며, 높은 전력 밀도 및 상호접속 밀도를 갖는 것이 일반적이다. 예를 들어, 단일의 프로세서 칩은 수십 와트에서 수백 와트의 전력을 소비할 수 있으며, 칩의 일면에 상호연결될 콘택을 수백 개 내지 수천 개 필요로 할 수 있다.
마이크로전자 요소는 어셈블리의 유전성 층(726, 736, 746) 내에 캡슐화되고, 어셈블리(700)는 유전성 층(716, 756)을 포함할 수 있다. 구체적인 예로서, 유전성 층의 열팽창 계수("CTE")는 마이크로전자 요소를 구성하는 실리콘 등의 반도체 재료와 부합될 수 있거나 이에 가깝도록 선택된다. 저항기, 커패시터, 인덕터 또는 이들의 조합과 같은 수동 소자나 능동 소자 등의 다른 전자적 소자(740, 742, 744, 746, 748, 750)는 배선층(702, 704)의 사이에, 또는 이러한 배선층과 다른 배선층(701, 708)의 사이에 삽입된다. 구체적인 예로서, 전자 소자는 개별적인 커패시터, 저항기 또는 인덕터를 포함할 수 있다. 다른 예로서, 집적 수동 소자("IPOC": integrated passives on chip)와 같이, 개별 기판상에 다수의 전자 소자를 제공해도 된다. 도 7에 나타낸 바와 같이, 금속 포스트(712)와 이 금속 포스트로부터 위쪽으로 연장하는 전도성 커넥터(728)는, 이웃하는 배선층, 예를 들어 배선층(708, 706) 사이에 전도성 상호연결 구조를 제공한다. 마찬가지로, 다른 금속 포스트(722) 및 이에 접하는 전도성 커넥터(738)는 배선층(706)을 배선층(708)에 전도가능하게 상호연결한다.
도 7에 나타낸 바와 같이, 모든 유전성 층(716, 726, 736, 746, 756)이 동일한 두께를 가질 필요는 없다. 예를 들어, 유전성 층(716)의 두께(714)는 유전성 층(726)의 두께(724)보다 작다. 두께는 상이한 두께를 갖는 소자 또는 마이크로전자 요소를 수용하도록 각각 다르게 해도 된다. 마이크로전자 요소(710)를 어셈블리(700)에 설치하기 전에 얇게 할 수는 있지만, 각 마이크로전자 요소의 두께를 몇십 미크론, 예를 들어 50 미크론보다 작은 두께로까지 감소시키는 것은, 부서지기 쉬워지기 때문에, 바람직하지 않을 것이다. 도 7에 더 나타낸 바와 같이, 어셈블리 내부의 금속 포스트(712, 722)는 동일한 높이를 가질 수 있으며, 이들 포스트는 도 1의 (a), (b)~(e)와 관련해서 앞서 설명한 것과 같이, 균일한 두께를 갖는 금속층을 선택적으로 에칭함으로써 형성된다. 이 경우, 두꺼운 두께의 유전성 층(724)의 전도성 커넥터(738)는 이보다 얇은 두께의 유전성 층(714) 내의 전도성 커넥터(728)보다 더 높은 높이를 가질 필요가 있다. 도 1의 (f)와 관련해서 앞서 설명한 커넥터(128)와 같은 구조를 갖는 전도성 커넥터(728')는, 전자 소자의 콘택을 배선층(706)의 패턴과 전도가능하게 상호연결한다. 마찬가지로, 이러한 구성을 갖는 커넥터(738')는 마이크로전자 요소의 일면에 있는 콘택(739)을 배선층(702)의 패턴에 전도가능하게 상호연결한다. 구체적인 예로서, 커넥터(738')는 마이크로전자 요소 상의 콘택(739)의 노출된 표면과 이들이 연결되는 배선층(702)의 패턴 사이에서 대략 5 미크론 내지 20 미크론의 높이를 갖는다.
다수의 외부의 금속 포스트(762)는 어셈블리(700)의 상면(771)의 위쪽 방향으로 돌출한다. 이 금속 포스트(762)는 외주에 열을 지어 배치되거나 그리드 패턴으로 정렬될 수 있다. 통상적으로, 외부의 금속 포스트(762)는 보다 완화된 피치로, 즉 마이크로전자 요소(720)의 일면에 노출된 콘택(739)보다 큰 값으로 정렬된다. 외부 요소, 예를 들어, 외부의 금속 포스트(762)를 통한 회로 패널 또는 마더보드에, 전도성의 상호연결이 제공될 수 있다. 외부의 금속 포스트(762)의 상면은 동일 평면을 이룰 수 있으며, 금속 포스트는 유전성 층(756)의 상부면(702a)으로부터 균일한 높이(766)를 갖는다. 외부의 금속 포스트(762)는 균일한 폭(776)을 갖거나, 다양한 폭을 가질 수 있다. 일례로서, 외부의 금속 포스트(762)는, 어셈블리 내부의 금속 포스트(722)의 높이(768)보다 큰 높이(766)를 가질 수 있다. 외부의 금속 포스트(762)의 폭(776)은 내부의 금속 포스트(722)의 폭(778)보다 큰 값을 가질 수 있다. 또한, 외부의 금속 포스트(762)의 폭에 대한 높이의 비율은 내부의 금속 포스트(722)의 값과 다를 수 있다.
도 7에 나타낸 바와 같이, 외부의 금속 포스트(762)는 표면이 노출된 습식가능한(wettable) 전도성 층(763)을 포함할 수 있다. 예를 들어, 외부의 금속 포스트(762)는 구리를 포함하여 이루어질 수 있으며, 도금, 스퍼터링 등의 방법에 의해, 접합된 니켈 및 금을 포함하여 이루어진 외부의 습식가능한 층(이들을 도면부호 '763'으로 나타냄)을 가질 수 있다. 금속 포스트의 상면(765)은 다른 요소(도시 안 됨)와의 외부에서의 상호연결을 용이하게 하기 위해 동일 평면상에 있을 수 있다. 솔더, 주석(tin) 또는 공융(eutectic) 혼합물과 같은 가융 금속(fusible metal)의 덮개층 또는 코팅(도시 안 됨)은, 금속 포스트(762)의 노출된 표면 또는 습식가능한 층(763)의 표면 위에 위치할 수 있다. 전도성의 습식가능한 패드가, 어셈블리의 상면 및 바닥면(770, 771) 중의 하나 이상에 노출될 수 있다. 도시된 바와 같이, 솔더, 주석 또는 공융 혼합물과 같은 가융 금속에 의해 습식가능한 전도성 패드(764)는 어셈블리의 바닥면(770)에 노출되어 있다. 회로 패널, 마더보드, 개별의 전자 소자 등과 같은 하나 이상의 외부의 요소에 어셈블리(700)를 전도가능하게 상호연결시키는 것은, 전도성 패드(764)로부터 상기 요소의 대응하는 콘택까지 연장하는 솔더 조인트(solder joint)에 의해 달성될 수 있다. 이와 달리, 전도성 패드(764)가 확산 접착, 전도성 접착제, 전도성 페이스트 또는 그외 다른 적절한 방법에 의해, 다른 전도성 요소에 전도가능하게 접합될 수 있다. 솔더 마스크 층(772, 773)은, 금속 포스트(762, 764)가 솔더 마스크 층에 의해 덮이지 않도록 하면서, 배선층(708, 701)의 위에 위치할 수 있다.
도 8은 상기 실시예(도 7)의 변형예로서, 마이크로전자 요소(810)의 아래에 구리나 알루미늄과 같은 고형의 금속층 등의 열적 전도체(880)를 위치시킨 예이다. 마이크로전자 요소(810)는 열 전도성을 갖는 접착제(814)에 의해 열적 전도체에 부착될 수 있다. 이와 달리, 열적 전도체가 구리로 된 고형의 층을 포함하는 경우에서와 같이, 마이크로전자 요소를, 솔더, 주석 또는 공융 혼합물과 같은 가융 금속을 통해 열적 전도체에 부착시킬 수 있다. 구리는 알루미늄보다 열적 전도율이 높기 때문에, 프로세서 칩과 같이 높은 전력 밀도를 가진 칩으로부터 열을 더 많이 방출시켜야 하는 경우에는 구리를 선택하는 것이 바람직하다.
도 9의 (a)~(h)는 도 7에 나타낸 것과 같은, 마이크로전자 어셈블리(700)를 제조하는 방법을 간단하게 나타낸 것이다. 도 9의 (a)는 전도성 포스트(912)를 금속층(902) 위에 형성하는 것으로, 도 1의 (a) 및 (b)을 참조하여 앞서 설명한 것과 유사한 제조 단계를 나타낸다. 도 9의 (b)에 나타낸 바와 같이, 능동 소자나 수동 소자(946) 또는 마이크로전자 요소(720) 등의 마이크로전자 요소는, 이러한 소자의, 예컨대 비활성(inactive) 면을 배선층(902)에 연결하는 다이 부착 접착제 또는 다른 접착제를 통해 배선층(902)에 실장된다.
이후, 도 9의 (c)에 나타낸 바와 같이, 유전성 층(916)과 금속층(918)은 도 1의 (c)를 참조하여 설명한 것과 같은 공정을 통해 적층된다. 이후, 금속층은 유전성 층(916)의 표면(916a)에 노출된 재료에 대하여 선택적으로 행해질 수 있는 에칭 공정에 의해 리소그래피법으로 패턴화된다. 이에 의해 형성된, 도 1의 (d)에 나타낸 구조체에서, 제2 금속 포스트(922)는 유전성 층(916)의 노출된 표면(916a)으로부터 위쪽 방향으로 돌출된다.
다음으로, 도 9의 (e)에 나타내 바와 같이, 유전성 층(916) 내에, 금속 포스트(912)의 상면 및 전자 소자(946)의 콘택(914)과 정렬되도록 홀(915)이 패턴화된다. 도 1의 (e)와 관련해서 앞서 설명했던 것과 같이, 홀(915)을 형성하기 위해 다양한 공정이 사용될 수 있다.
도 9의 (f)에 나타낸 바와 같이, 홀의 안쪽 벽(927)을 적어도 코팅하고, 유전성 층(916)의 상부면(916a)과 금속 포스트(922)의 위에 연속하는 금속층을 형성하는 전기도금에 의해 금속층을 형성한다. 일례로, 금속층은 구리를 실질적으로 포함하여 이루어질 수 있다.
이어서, 도 9의 (g)에 나타낸 바와 같이, 금속층(902)[도 9의 (a)]과 금속층(926)[도 1의 (g)]을 리소그래피법으로 패턴화하여, 예를 들어, 전도성 트레이스, 패드, 그외 다른 요소나 이들의 조합과 같은 개별의 전도성 패턴을 포함하는 배선층(902', 926')을 형성할 수 있다.
도 9의 (h)에 나타낸 바와 같이, 배선층(902', 926')을 부분적으로 덮으면서, 전도성 패드(964)와 전도성 포스트(922)는 노출된 상태로 유지되는 솔더 마스크층(972, 973)을 형성한다. 이러한 노출된 금속 형상부에 대해서는, 니켈 및 금과 같은 습식가능한 전도성 층(963)과, 계속해서 패드(964)와 전도성 포스트(922) 상에 도금을 행하는 단계와 같은 추가의 공정을 행할 수 있다.
본 발명의 실시예에 의한 원리에 따라, 다양한 유닛 레벨의 어셈블리와 높은 레벨의 어셈블리를 실현할 수 있다. 예를 들어, 도 10의 단면도로서 나타낸 바와 같이, 다층의 배선 어셈블리(1000)에는, 앞서 설명한(도 7 참조) 전자 소자(746)와 마찬가지로, 다수의 수동 소자(1046)가 실장될 수 있다. 마이크로전자 요소(1020)는, 어셈블리(1000)의 노출된 면(1071)에 노출된 콘택(도시 안 됨)에, 와이어 본딩 또는 플립칩 실장에 의해, 외부적으로 연결될 수 있다. 회로 패널과 같은 배선 보드(1080)에 전도가능하게 상호연결시키는 것은, 외부의 금속 포스트(1062)와 이에 접합된 솔더 메스(solder masses)(1066)를 통해 구현할 수 있다.
다른 예로서, 마이크로전자 요소(1120: 도 11)가 다층의 배선 어셈블리(1100) 내에 실장될 수 있으며, 수동 소자(1146) 등의 전자 소자가 어셈블리의 일면(1171)에 있는 콘택에 실장될 수 있다.
또 다른 예로서, 마이크로전자 요소(1220)와 전자 소자(1246)는 다층이 배선 어셈블리(1200)에 실장될 수 있다. 도시한 예에서, 전자 소자(1246)는 외부의 금속 포스트(1262)에 의해 제공된 외부의 전도성 인터페이스와 마이크로전자 요소(1220) 사이에 위치한다. 이와 달리, 마이크로전자 요소(1220)는 외부의 금속 포스트(1262)와 전자 소자(1246)의 사이에 배치될 수 있다. 또 다른 예로서, 전자 소자는 마이크로전자 요소의 에지(1224)에 인접해서 배치될 수 있다.
도 13은, 도 10의 어셈블리(1000)와 유사한, 다수의 다층의 배선 어셈블리(1300, 1300a, 1300b)를 가진 높은 레벨의 어셈블리를 나타낸다. 여기서, 마이크로전자 요소(1320)가 다층의 배선 어셈블리의 외부 표면에 접합되어 있으며, 다층의 배선 어셈블리는 적층식으로 서로 연결되어 있다. 이러한 구성에서, 외부의 전도성 포스트(1362a, 1362b)는 주변 영역에만 한정되어 있는데, 마이크로전자 요소(1320, 1320a, 1320b)가 각 포스트들 사이에 끼워 맞춰지도록 하기 위해서이다. 전도성 포스트(1362a, 1362b)는 이웃하는 어셈블리(1300a, 1300)의 표면(1370)에 노출된 전도성 패드(도시 안 됨)에, 솔더 매스(1366)를 통해 접합될 수 있다.
도 14는 전도가능하게 적층식으로 연결된 다수의 다층 배선 어셈블리(1400, 1400a, 1400b)를 포함하는 구성을 나타낸다. 이들 다층의 배선 어셈블리에는, 도 12에 나타낸 어셈블리(1200)와 유사하게, 각각 마이크로전자 요소와 전자 소자가 실장되어 있다. 이 경우, 외부의 금속 포스트(1462)는 어셈블리(1400)의 표면(1470)에 노출된 대응하는 전도성 패드(도시 안 됨)에, 솔더 매스(1466)를 통해 연결하도록, 그리드 배열 형태로 정렬될 수 있다.
본 발명에 대하여 특정의 실시예를 들어 설명하였지만, 이들 실시예는 본 발명의 원리와 응용을 설명하기 위한 것에 불과하다. 따라서, 청구의 범위에서 정의하는 본 발명의 정신과 범위를 벗어남이 없이, 예시한 실시예로부터 많은 변형예를 이끌어 낼 수 있을 뿐만 아니라, 다른 구성도 도출해 낼 수 있다는 것을 알 수 있을 것이다.

Claims (43)

  1. 상부면(top face)과, 상기 상부면으로부터 멀리 떨어진 바닥면(bottom face)을 갖는 유전성(dielectric) 층;
    상기 바닥면을 따라 연장하는 평면을 형성하는 제1 금속층(metal layer);
    상기 상부면을 따라 연장하는 제2 금속층;
    상기 제1 금속층에 의해 형성되는 평면으로부터 위쪽 방향으로 상기 유전성 층을 통해 연장하며, 상기 제1 금속층의 위로, 상기 제1 금속층 위의 상기 유전성 층의 높이의 50%를 넘는 제1 높이를 갖는 상면(top surface)을 구비하는 다수의 고형의(solid) 제1 금속 포스트(metal post);
    상기 상면으로부터 상기 유전성 층의 개구(opening)를 통해 연장해서, 상기 고형의 제1 금속 포스트를 상기 제2 금속층과 전도가능하게 연결하는 다수의 전도성 비아(via); 및
    상기 제2 금속층으로부터 위쪽 방향으로 연장하며 상기 고형의 제1 금속 포스트와 전기적으로 연결된 다수의 고형의 제2 금속 포스트
    를 포함하고,
    상기 제1 금속층과 상기 제2 금속층 중 적어도 하나는, 다수의 전도성 트레이스(trace)를 포함하며,
    상기 고형의 제1 금속 포스트는, 제3 금속층 및 상기 제3 금속층과 상기 제1 금속층 사이에 위치하는 중간층을 포함하고,
    상기 중간층은, 에칭제가 상기 중간층을 넘어 침투되는 것을 막기 위한 에칭 중단층(etch stop layer)으로서 작용하도록, 상기 제1 금속층을 에칭하는 에칭제에 의해 에칭되지 않는 조성을 가지며,
    상기 다수의 전도성 비아 중의 하나 이상은, 상기 고형의 제1 금속 포스트의 적어도 하나의 상면과 접하며 상기 상면의 폭(width)보다 작은 값을 갖는 제1 폭을 가지며,
    상기 고형의 제2 금속 포스트는 상기 다수의 전도성 비아로부터 횡방향으로 오프셋되어 있는 것을 특징으로 하는, 상호연결(interconnect) 요소.
  2. 제1항에 있어서,
    하나 이상의 상기 고형의 제1 금속 포스트는 상기 상면으로부터 아래쪽으로 멀어지는 방향으로 연장하는 벽부(wall)를 가지며, 하나 이상의 상기 전도성 비아는 상기 상면에서만 상기 고형의 제1 금속 포스트와 접하게 되는, 상호연결 요소.
  3. 상부면과, 상기 상부면으로부터 멀리 떨어진 바닥면을 갖는 유전성 층;
    상기 바닥면을 따라 연장하는 평면을 형성하는 제1 금속층;
    상기 상부면을 따라 연장하는 제2 금속층;
    상기 제1 금속층에 의해 형성되는 평면으로부터 위쪽 방향으로 상기 유전성 층을 통해 연장하는 다수의 고형의 제1 금속 포스트;
    상기 유전성 층에 있는 개구 및 상기 제2 금속층에 있는 개구를 통해 연장해서, 상기 고형의 제1 금속 포스트를 상기 제2 금속층과 전도가능하게 연결하는 다수의 도금 처리된(plated) 형상부; 및
    상기 제2 금속층으로부터 위쪽 방향으로 연장하며 상기 고형의 제1 금속 포스트와 전기적으로 연결된 다수의 고형의 제2 금속 포스트
    를 포함하고,
    상기 제1 금속층과 상기 제2 금속층 중 적어도 하나는, 다수의 전도성 트레이스를 포함하며,
    상기 고형의 제1 금속 포스트는, 제3 금속층 및 상기 제3 금속층과 상기 제1 금속층 사이에 위치하는 중간층을 포함하고,
    상기 중간층은, 에칭제가 상기 중간층을 넘어 침투되는 것을 막기 위한 에칭 중단층으로서 작용하도록, 상기 제1 금속층을 에칭하는 에칭제에 의해 에칭되지 않는 조성을 가지며,
    상기 고형의 제2 금속 포스트는 상기 제2 금속층에 인접한 베이스부와 상기 제1 금속층에 인접한 팁부를 포함하며, 상기 팁부는 상기 다수의 도금 처리된 형상부로부터 횡방향으로 오프셋되어 있는 것을 특징으로 하는, 상호연결(interconnect) 요소.
  4. 삭제
  5. 제3항에 있어서,
    상기 고형의 제1 금속 포스트는 에칭 처리된 금속 포스트를 포함하는, 상호연결 요소.
  6. 제3항에 있어서,
    상기 고형의 제1 금속 포스트는 도금 처리된 금속층을 포함하는, 상호연결 요소.
  7. 삭제
  8. 제3항에 있어서,
    상기 제1 금속층은 상기 평면과 정렬된 평면형(planar)의 부분 및 상기 평면으로부터 멀어지도록 연장하는 돌출(protruding) 부분을 포함하고, 상기 돌출 부분은 상기 고형의 제1 금속 포스트를 형성하는, 상호연결 요소.
  9. 제3항에 있어서,
    상기 고형의 제1 금속 포스트는 원뿔대(frusto-conical)의 형태를 갖는 것인, 상호연결 요소.
  10. 제3항에 있어서,
    상기 제2 금속층은 다수의 전도성 트레이스를 포함하며,
    상기 상호연결 요소는,
    상기 제2 금속층의 위에 위치하는 제2 유전성 층,
    상기 제2 유전성 층을 통해 연장하는 상기 고형의 제2 금속 포스트; 및
    상기 제2 유전성 층에 있는 개구를 통해 연장해서 상기 고형의 제2 금속 포스트를 상기 제3 금속층에 전도가능하게 연결하는 다수의 도금 처리된 제2 형상부를 더 포함하는 상호연결 요소.
  11. 삭제
  12. 제10항에 있어서,
    상기 제3 금속층으로부터 위쪽 방향으로 연장하는 다수의 고형의 제3 금속 포스트를 더 포함하는 상호연결 요소.
  13. 상부면과, 상기 상부면으로부터 멀리 떨어진 바닥면을 갖는 유전성 층;
    상기 바닥면을 따라 연장하는 평면을 형성하는 제1 금속층;
    상기 상부면을 따라 연장하는 제2 금속층;
    상기 제1 금속층에 의해 형성되는 평면으로부터 위쪽 방향으로 상기 유전성 층을 통해 연장하는 다수의 고형의 제1 금속 포스트; 및
    상기 제1 금속층과 제2 금속층 사이에 위치하며, 상기 제2 금속층으로부터 상기 유전성 층에 의해 분리된, 콘택을 포함하는 면(contact-bearing face)을 갖는 마이크로전자(microelectronic) 요소;
    상기 유전성 층에 있는 개구를 통해 연장해서, 상기 고형의 제1 금속 포스트와 상기 마이크로전자 요소의 콘택을 상기 제2 금속층과 전도가능하게 연결하는 다수의 도금 처리된 형상부; 및
    상기 제2 금속층으로부터 위쪽 방향으로 연장하며 상기 고형의 제1 금속 포스트와 전기적으로 연결된 다수의 고형의 제2 금속 포스트
    를 포함하고,
    상기 제1 금속층과 상기 제2 금속층 중 적어도 하나는, 다수의 전도성 트레이스를 포함하며,
    상기 고형의 제1 금속 포스트는, 제3 금속층 및 상기 제3 금속층과 상기 제1 금속층 사이에 위치하는 중간층을 포함하고,
    상기 중간층은, 에칭제가 상기 중간층을 넘어 침투되는 것을 막기 위한 에칭 중단층으로서 작용하도록, 상기 제1 금속층을 에칭하는 에칭제에 의해 에칭되지 않는 조성을 가지며,
    상기 다수의 고형의 제2 금속 포스트는 상기 다수의 도금 처리된 형상부로부터 횡방향으로 오프셋되어 있는 것을 특징으로 하는, 패키지형(packaged)의 마이크로전자 요소.
  14. 삭제
  15. 제13항에 있어서,
    상기 고형의 제1 금속 포스트는 에칭 처리된 금속 포스트를 포함하는, 패키지형의 마이크로전자 요소.
  16. 제13항에 있어서,
    상기 고형의 제1 금속 포스트는 도금 처리된 금속층을 포함하는, 패키지형의 마이크로전자 요소.
  17. 삭제
  18. 삭제
  19. 삭제
  20. 능동 소자 또는 수동 소자 중의 하나 이상을 실장한 다수의 배선층 상호연결 요소로서,
    상부면과, 상기 상부면으로부터 멀리 떨어진 바닥면을 갖는 유전성 층;
    상기 바닥면을 따라 연장하는 평면을 형성하는 제1 금속층;
    상기 상부면을 따라 연장하는 제2 금속층;
    상기 평면으로부터 위쪽 방향으로 상기 유전성 층을 통해 연장하는 다수의 고형의 제1 금속 포스트;
    상기 유전성 층의 개구를 통해 연장하는 다수의 도금 처리된 형상부; 및
    상기 제2 금속층으로부터 위쪽 방향으로 연장하며 상기 고형의 제1 금속 포스트와 전기적으로 연결된 다수의 고형의 제2 금속 포스트
    를 포함하고,
    상기 제1 금속층과 상기 제2 금속층 중 적어도 하나는, 다수의 전도성 트레이스를 포함하며,
    상기 고형의 제1 금속 포스트는, 제3 금속층 및 상기 제3 금속층과 상기 제1 금속층 사이에 위치하는 중간층을 포함하고,
    상기 중간층은, 에칭제가 상기 중간층을 넘어 침투되는 것을 막기 위한 에칭 중단층으로서 작용하도록, 상기 제1 금속층을 에칭하는 에칭제에 의해 에칭되지 않는 조성을 가지며,
    상기 능동 소자 또는 수동 소자 중 적어도 하나는, 상기 제1 금속층과 상기 제2 금속층 사이에서, 상기 제2 금속층과 접하고, 상기 제2 금속층으로부터 상기 유전성 층에 의해 분리되어 있는 다수의 단자(terminal)를 가지고,
    상기 다수의 도금 처리된 형상부는, 상기 고형의 제1 금속 포스트와 상기 능동 소자 또는 상기 수동 소자의 단자를 상기 제2 금속층에 전도가능하게 상호연결시키고,
    상기 고형의 제2 금속 포스트는 상기 다수의 도금 처리된 형상부로부터 횡방향으로 오프셋되어 있는 것을 특징으로 하는, 배선층 상호연결 요소.
  21. 하나 이상의 유전성 층에 의해 서로 분리된 다수의 배선층을 갖는 상호연결 요소를 제조하는 방법으로서,
    상기 유전성 층과 상기 유전성 층의 위에 있는 제1 금속층을, 평면을 형성하는 부분을 갖는 제2 금속층 및 상기 평면으로부터 위쪽 방향으로 연장하는 다수의 고형의 제1 금속 포스트를 구비하는 기저 요소(base element)에 적층하는 단계;
    상기 유전성 층에, 상기 고형의 제1 금속 포스트의 적어도 상면으로부터 노출되는 개구를 형성하는 단계;
    상기 개구 내에 상기 고형의 제1 금속 포스트의 노출된 표면에 금속을 도금하여, 상기 고형의 제1 금속 포스트를 상기 제1 금속층과 연결시키는 도금 처리된 형상부를 형성하는 단계; 및
    상기 제1 금속층으로부터 위쪽 방향으로 연장하며 상기 고형의 제1 금속 포스트와 전기적으로 연결된 다수의 고형의 제2 금속 포스트를 형성하는 단계
    를 포함하고,
    상기 유전성 층의 일부가 상기 고형의 제1 금속 포스트 중의 서로 이웃하는 금속 포스트를 분리시키도록 되어 있으며,
    상기 고형의 제2 금속 포스트는 상기 도금 처리된 형상부로부터 횡방향으로 오프셋되어 있는 것을 특징으로 하는, 상호연결 요소의 제조 방법.
  22. 제21항에 있어서,
    상기 도금 처리된 형상부를 형성한 후에, 배선 패턴(wiring pattern)을 형성하기 위해 상기 제2 금속층을 패턴화하는 단계를 더 포함하는 상호연결 요소의 제조 방법.
  23. 제21항에 있어서,
    상기 도금 처리된 형상부를 형성한 후에, 배선 패턴을 형성하기 위해 상기 제1 금속층을 패턴화하는 단계를 더 포함하는 상호연결 요소의 제조 방법.
  24. 삭제
  25. 삭제
  26. 제21항에 있어서,
    상기 유전성 층과 상기 유전성 층의 위에 있는 제1 금속층을 상기 기저 요소에 적층하는 단계를 행하는 중에, 상기 제1 금속층과 상기 제2 금속층 중 적어도 하나는, 평면을 형성하는 방향으로 연장하는 별개의 트레이스를 복수 개 포함하는, 상호연결 요소의 제조 방법.
  27. 제21항에 있어서,
    상기 유전성 층과 상기 유전성 층의 위에 있는 제1 금속층을 상기 기저 요소에 적층하는 단계를 행하는 중에, 상기 제1 금속층은 다수의 개구를 포함하며,
    상기 유전성 층과 상기 유전성 층의 위에 있는 제1 금속층을 상기 기저 요소에 적층하는 단계는, 상기 다수의 개구가 상기 고형의 제1 금속 포스트와 정렬되도록, 상기 제1 금속층을 상기 기저 요소에 적층하는 단계를 포함하는, 상호연결 요소의 제조 방법.
  28. 제21항에 있어서,
    상기 유전성 층에 있는 개구는 에칭(etching)에 의해 형성되는, 상호연결 요소의 제조 방법.
  29. 삭제
  30. 제21항에 있어서,
    상기 유전성 층과 상기 유전성 층의 위에 있는 제1 금속층을 상기 기저 요소에 적층하는 단계에서, 상기 제1 금속층이 상기 유전성 층과 함께 상기 기저 요소에 적층될 때에, 상기 제1 금속층은, 상기 기저 요소의 고형의 제1 금속 포스트와 정렬된 개구를 가지며, 이를 통해 상기 제1 금속층의 위에 있는 제3 금속층과 접합되는, 상호연결 요소의 제조 방법.
  31. 삭제
  32. 삭제
  33. 삭제
  34. 삭제
  35. 제30항에 있어서,
    상기 다수의 고형의 제2 금속 포스트를 형성하기 위해 상기 제3 금속층을 패턴화하는 단계;
    제2 유전성 층과 상기 제2 유전성 층의 위에 있는 제4 금속층을, 상기 제1 금속층 및 상기 제1 금속층으로부터 위쪽 방향으로 연장하는 다수의 고형의 제2 금속 포스트에 적층하는 단계로서, 상기 제2 유전성 층의 일부가 상기 고형의 제2 금속 포스트 중의 이웃하는 금속 포스트를 분리시키도록 하는, 상기 단계;
    상기 제2 유전성 층에, 상기 고형의 제2 금속 포스트의 적어도 상면으로부터 노출되는 개구(opening)를 형성하는 단계;
    상기 개구 내에 상기 고형의 제2 금속 포스트의 노출된 표면에 금속을 도금하여, 상기 고형의 제2 금속 포스트를 상기 제4 금속층과 연결시키는 도금 처리된 제2 형상부를 형성하는 단계를 더 포함하는 상호연결 요소의 제조 방법.
  36. 삭제
  37. 삭제
  38. 삭제
  39. 삭제
  40. 하나 이상의 유전성(dielectric) 층에 의해 서로 분리된 다수의 배선층을 갖는 상호연결 요소의 배선층 사이에 마이크로전자 요소를 패키지화하는 방법에 있어서,
    상기 유전성 층과 상기 유전성 층의 위에 있는 제1 금속층을, 평면을 형성하는 부분을 갖는 제2 금속층, 상기 평면으로부터 위쪽 방향으로 연장하는 다수의 고형의 제1 금속 포스트, 및 상기 평면에 인접하는 제1 면을 갖는 마이크로전자 요소를 구비하는 제1 요소에 적층하는 적층 단계;
    상기 유전성 층에, 상기 마이크로전자 요소의 제2 면에 있는 콘택과 상기 고형의 제1 금속 포스트의 적어도 상면으로부터 노출되는 개구(opening)를 형성하는 단계;
    상기 개구 내에 상기 고형의 제1 금속 포스트의 노출된 표면과 노출된 콘택에 금속을 도금하여, 상기 고형의 제1 금속 포스트와 상기 콘택을 상기 제1 금속층과 연결시키는 도금 처리된 형상부를 형성하는 단계; 및
    상기 제1 금속층으로부터 위쪽 방향으로 연장하며 상기 고형의 제1 금속 포스트와 전기적으로 연결된 다수의 고형의 제2 금속 포스트를 패터닝하는 단계
    를 포함하고,
    상기 적층 단계는, 상기 유전성 층의 일부가 상기 고형의 제1 금속 포스트 중의 서로 이웃하는 금속 포스트를 분리시키고, 상기 마이크로전자 요소를 상기 고형의 제1 금속 포스트로부터 분리시킴으로써 행해지고,
    상기 고형의 제2 금속 포스트는 상기 제1 금속층에 인접한 베이스부와 상기 제2 금속층에 인접한 팁부를 포함하며, 상기 팁부는 상기 다수의 도금 처리된 형상부로부터 횡방향으로 오프셋되어 있는 것을 특징으로 하는, 마이크로전자 요소의 패키지화 방법.
  41. 제40항에 있어서,
    상기 제1 금속층은 상기 마이크로전자 요소의 제1 면에 부착된 열적 전도성을 갖는(thermally conductive) 플레이트(plate)를 포함하는, 마이크로전자 요소의 패키지화 방법.
  42. 하나 이상의 유전성(dielectric) 층에 의해 서로 분리된 다수의 배선층을 가지며, 상기 배선층 사이에 능동 소자 또는 수동 소자 중의 하나 이상을 포함하는 상호연결 요소를 형성하는 방법에 있어서,
    상기 유전성 층과 상기 유전성 층의 위에 있는 제1 금속층을, 평면을 형성하는 부분을 갖는 제2 금속층, 상기 평면으로부터 위쪽 방향으로 연장하는 다수의 고형의 제1 금속 포스트, 및 상기 평면의 위에 위치하는 표면을 갖는 하나 이상의 전자 소자를 구비하는 제1 요소에 적층하는 적층 단계;
    상기 유전성 층에, 상기 전자 소자의 콘택과 상기 고형의 제1 금속 포스트의 적어도 상면으로부터 노출되는 개구를 형성하는 단계;
    상기 개구 내에 상기 고형의 제1 금속 포스트의 노출된 표면과 노출된 콘택에 금속을 도금하여, 상기 고형의 제1 금속 포스트와 상기 콘택을 상기 제2 금속층과 연결시키는 도금 처리된 형상부를 형성하는 단계; 및
    상기 제1 금속층으로부터 위쪽 방향으로 연장하며 상기 고형의 제1 금속 포스트와 전기적으로 연결된 다수의 고형의 제2 금속 포스트를 형성하는 단계
    를 포함하며,
    상기 적층 단계는, 상기 유전성 층의 일부가 상기 고형의 제1 금속 포스트 중의 서로 이웃하는 금속 포스트 및 상기 전자 소자를 서로 분리시키도록 행해지고,
    상기 고형의 제2 금속 포스트는 상기 도금 처리된 형상부로부터 횡방향으로 오프셋되어 있는 것을 특징으로 하는 상호연결 요소의 형성 방법.
  43. 제1항에 있어서,
    상기 고형의 제1 및 제2 금속 포스트는, 상기 금속 포스트들의 주위 표면(peripheral surface)에 의해 형성되는 볼륨(volume)을 채우고,
    상기 주위 표면은, 상기 금속 포스트들로부터 외측으로 멀어지는 방향을 향하는, 상호연결 요소.
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