KR20070068445A - 유전체의 표면에 매입된 금속 트레이스들을 갖는 상호접속소자를 제조하는 구조와 방법 - Google Patents

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이네타로 구로사와
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Abstract

금속 상호접속 패턴들(12, 12a 및 13, 13a)가 그 외부 표면(24, 26)에 노출되는 적어도 하나의 유전체 소자(20)를 포함하는 다층 상호접속 소자(22)가 제공되며, 금속 상호접속 패턴들은 유전체 소자의 노출된 외부 표면(24, 26)과 동면인 외부 표면들(21, 21a)을 갖는다. 또한, 동면의 상호접속 패턴들을 갖지 않은 제2 상호접속 소자들(70)이 중간 소자들로서 함께 일체화되는 다층 상호접속 소자들(72)이 제공되고, 결과적인 다층 상호접속 소자는 동면의 상호접속 패턴들(86)을 갖는다.

Description

유전체의 표면에 매입된 금속 트레이스들을 갖는 상호접속 소자를 제조하는 구조와 방법{STRUCTURE AND METHOD OF MAKING INTERCONNECT ELEMENT HAVING METAL TRACES EMBEDDED IN SURFACE OF DIELECTRIC}
본 발명은 2004년 10월 6일에 출원된 일본 특허 출원 제2004-294260호로부터의 우선권의 이익에 기초하고, 이를 주장하며, 그 전체 내용이 여기서 참조용으로 사용되었다.
본 발명은 특히, 예컨대, 집적 회로("ICS" 또는 "칩")와 같은 마이크로전자공학 유닛의 패키징에서의 마이크로전자공학용 상호접속 구조들, 및 예컨대, 인쇄된 또는 다른 형태의 배선 기판을 포함하는 것과 같은 회로 패널과 같은 다른 상호접속 구조에 관한 것이다.
일부 다층 배선 기판에서, 에폭시 수지와 같은 열-경화 가능 수지가 각 배선 레벨 내의 절연체로서 사용된다. 상호접속부는, 경화된 기판이 고정물에 단단히 유지되는 동안 수행된 경화 반응 후 패터닝된다. 이러한 방식으로, 상호접속부는 하나의 다층 기판에서 배선 레벨들과 절연체들을 함께 결합시키는 것의 결과로서 뒤틀려지거나 끊어지지 않는다.
불행히도, 다층 배선 기판의 배선 레벨들이 열가소성 물질에 의하여 절연될 때, 현재 사용 가능한 방법들은 불만족스런 결과를 낳는다. 각 레벨의 열가소성 절연체들은 열가소성 수지의 융점 근처의 온도에서 결합된다. 이것은, 이러한 다층 배선 기판 내의 금속 상호접속부가 뒤틀리고, 인접 상호접속부와 쇼트되고, 끊어지는 등을 초래한다.
이러한 기판에서, 금속 상호접속층이 각 층간 절연층의 표면 위로 돌출하므로, 다층 배선 기판을 형성하는 배선 기판층들의 표면들 상에 요철(indentations and protrusions)을 갖는 경향이 있었다. 다층 배선 기판들이 이들 복수의 배선 기판층들과 함께 결합함으로 인하여 생성될 때, 층수가 많을 수록, 다층 배선 기판의 표면 상의 요철은 더 커진다. 그러면, 배선 기판으로서 상호접속부 패턴들은 뒤틀릴 수 있고, 인접 상호접속부는 서로 쇼트될 수 있고, 상호접속부들이 끊어질 수 있는 등, 치명적인 결함을 유발한다. 또한, 반도체 집적 회로, 대규모 집적 회로 등과 같은 다층 배선 기판에 탑재된 전자 부품은 특히, 많은 수의 소형 단자들을 갖는다. 따라서, 상호접속 소자 또는 다층 배선 기판 상의 금속 상호접속부들의 각 세트의 평탄성(planarity)을 유지하는 것이 상당히 바람직하다. 일부 경우에서, 칩과 같은 전자 소자들이 탑재된 상호접속 소자의 표면의 평탄성으로부터의 큰 편차는 고 신뢰성 탑재에 장해가 된다.
따라서, 다층 배선 기판의 표면 상의 과잉 요철은 무시될 수 없는 문제점을 야기하여, 제거되어야 한다.
두번째로, 상술된 종래 기술에 의하면, 단일 다층 배선 기판의 제조는, 하나의 배선 기판이 다른 배선 기판에 결합되고, 그 후 다른 배선 기판이 이전 결합 프 로세스에 의하여 생성된 적층체(layered unit)에 결합되는 레이어링(layering) 프로세스를 요할 수 있다. 그 후, 이 프로세스는 다수회 반복되어, 다층 배선 기판을 위한 많은 제조 단계들을 초래하여, 제조 비용 삭감을 어렵게 할 것이다.
금속 상호접속 패턴들이 외부 표면에 노출되는 적어도 하나의 유전체 소자를 포함하는 다층 상호접속 소자가 제공되며, 이 금속 상호접속 패턴들은 유전체 소자의 노출된 외부 표면과 동면(co-planar)인 외부 표면들을 갖는다. 또한, 동면의 상호접속 패턴들을 갖지 않는 제2 상호접속 소자가 중간 소자로서 함께 일체화된 다층 상호접속 소자들이 제공되며, 이 결과적인 다층 상호접속 소자는 동면인 상호접속 패턴들을 갖는다.
본 발명의 태양에 따르면, 제1 주표면, 상기 제1 주표면으로부터 떨어진 제2 주표면, 및 상기 제1 주표면으로부터 내부로 연장하는 복수의 제1 리세스(recess)들, 및 제2 주표면으로부터 내부로 연장하는 복수의 제2 리세스들을 포함하는 다층 상호접속 소자가 제공된다. 복수의 제1 금속 상호접속 패턴들이 복수의 제1 리세스들에 매입(embed)되며, 상기 복수의 제1 금속 상호접속 패턴들은 제1 주표면과 실질적으로 동면인 외부 표면들을 갖고, 이 외부 표면들로부터 떨어진 내부 표면들을 갖는다. 복수의 제2 금속 상호접속 패턴들은 복수의 제2 리세스들에 매입된다. 복수의 제2 금속 상호접속 패턴들은 제2 주표면과 실질적으로 동면인 외부 표면들을 갖고, 이 외부 표면들로부터 떨어진 내부 표면들을 갖는다. 복수의 고체 금속 포스트 전도체는, 복수의 제1 금속 상호접속 패턴들의 내부 표면들을, 복수의 제2 금속 상호접속 패턴들의 내부 표면들에 접속시킨다.
본 발명의 다른 태양에 따르면, 정상 주표면과, 이 정상 주표면으로부터 떨어진 바닥 주표면을 갖는 다층 상호접속 소자가 제공된다. 다층 상호접속 소자는 제1 상호접속 소자와, 여기에 결합된 제2 상호접속 소자를 포함한다. 제1 상호접속 소자는, 정상 주표면에 노출된 제1 주표면, 이 제1 주표면으로부터 떨어진 제2 주표면, 및 이 제1 주표면으로부터 내부로 연장하는 복수의 제1 리세스들을 갖는 제1 유전체 소자를 포함한다. 복수의 제1 금속 상호접속 패턴들은 복수의 제1 리세스들에 매입되며, 복수의 제1 금속 상호접속 패턴들은 제1 주표면과 실질적으로 동면인 외부 표면들을 가지며, 복수의 제1 금속 상호접속 패턴들은 이 외부 표면들로부터 떨어진 내부 표면들을 더 갖는다. 제1 상호접속 소자는, 제1 금속 상호접속 패턴들의 내부 표면들과 도전적으로 접촉하고, 여기로부터 제1 유전체 소자의 제2 주표면을 향하여 연장하는 복수의 고체 금속 포스트들을 더 포함한다.
제2 상호접속 소자는, 복수의 제1 금속 상호접속 패턴들과 도통(conductive communication)인 복수의 제2 금속 상호접속 패턴들을 포함한다. 복수의 제2 금속 상호접속 패턴들은 다층 상호접속 소자의 바닥 표면에 노출된 외부 표면들을 가지며, 이 외부 표면들은 바닥 표면에 노출된 유전체 소자와 동면이고, 이 유전체 소자는 제1 유전체 소자 또는 이 제1 유전체 소자 이외의 다른(제2) 유전체 소자이다.
본 발명의 하나 이상의 바람직한 태양에 따르면, 다층 상호접속 소자는 하나 이상의 중간 상호접속 소자들을 더 포함할 수 도 있고, 각 중간 상호접속 소자는 적어도 하나의 중간 유전체 소자, 및 적어도 복수의 중간 금속 상호접속 패턴들을 포함하고, 이 하나 이상의 중간 상호접속 소자들은 제1 및 제2 상호접속 소자들 사이에 위치되어, 제1 및 제2 상호접속 소자들 간의 도전성 상호접속을 제공한다.
본 발명의 하나 이상의 바람직한 태양에 따르면, 하나 이상의 중간 상호접속 소자들 각각은 적어도 하나의 중간 유전체 소자를 통하여 복수의 중간 금속 상호접속 패턴들로부터 연장하는 복수의 금속 포스트들을 포함한다.
본 발명의 하나 이상의 바람직한 태양에 따르면, 하나 이상의 중간 상호접속 소자들의 복수의 금속 상호접속 패턴들은, 적어도 하나의 중간 유전체 소자의 노출된 표면과 동면이지 않은 노출된 표면들을 갖는다.
본 발명의 다른 태양에 따르면, 상호접속 소자를 제조하는 방법이 제공된다. 이러한 방법은 제2 금속층을 덮는 제1 금속층을 포함하는 구조를 제공하는 단계를 포함한다. 복수의 금속 상호접속 패턴들은 제1 금속층으로부터 패터닝된다. 복수의 고체 금속 포스트들은 복수의 금속 상호접속 패턴들의 적어도 일부와 도통하여 제공된다. 이 구조를 덮는 유전체 소자가 제공되며, 이 유전체 소자는 복수의 금속 포스트들 간의 절연을 제공한다. 제2 금속층은 복수의 금속 상호접속 패턴들까지 선택적으로 제거되어, 유전체 소자에 매입된 복수의 금속 상호접속 패턴들을 갖는 상호접속 소자를 제공한다.
본 발명의 하나 이상의 바람직한 태양에 따르면, 복수의 금속 상호접속 패턴들은 외부 표면들을 가지며, 이 외부 표면들은 유전체 소자의 제1 주표면과 동면이다.
본 발명의 하나 이상의 바람직한 태양에 따르면, 유전체 소자를 형성하는 단계는 미경화된 수지를 포함하는 층을 복수의 금속 포스트들 및 복수의 금속 상호접속 패턴들로 가압하는 단계를 포함한다.
본 발명의 하나 이상의 바람직한 태양에 따르면, 유전체 소자의 미경화된 수지는, 유전체 소자를 복수의 금속 포스트들로 가압한 후 경화된다.
본 발명의 하나 이상의 바람직한 태양에 따르면, 복수의 금속 포스트들은 복수의 금속 상호접속 패턴들을 덮는 마스크층을 형성함으로써 형성되며, 복수의 금속 상호접속 패턴들의 적어도 일부는 마스크층에서의 개구부 내에 노출된다. 다음, 금속은 복수의 금속 상호접속 패턴들의 적어도 일부 상에 선택적으로 도금된다.
본 발명의 하나 이상의 바람직한 태양에 따르면, 복수의 금속 상호접속 패턴들은 복수의 제1 금속 상호접속 패턴들을 포함하고, 유전체 소자는 제1 주표면으로부터 떨어진 제2 주표면을 포함한다. 이러한 태양에 따르면, 이러한 방법은 복수의 고체 금속 포스트들과 도통하는 복수의 제2 금속 상호접속 패턴들을 제공하는 단계를 더 포함하고, 이 복수의 제2 금속 상호접속 패턴들은 유전체 소자의 제2 주표면과 실질적으로 동면인 외부 표면들을 갖는다.
본 발명의 또다른 태양에 따르면, 노출된 유전체 소자 및 노출된 금속 상호접속 패턴들을 갖는 다층 상호접속 소자를 제조하는 방법이 제공된다. 이러한 상호접속 소자에서, 금속 상호접속 패턴들은 실질적으로 유전체 소자와 동면인 외부 표면들을 갖는다.
이러한 방법은, 적어도 하나의 유전체층, 상기 유전체층을 덮는 복수의 융기된 금속 상호접속 패턴들을 포함하는 적어도 하나의 상호접속층, 및 상기 적어도 하나의 유전체층을 통하여 복수의 융기된 금속 상호접속 패턴들로부터 연장하는 복수의 층간 도전체들을 포함하는 제1 상호접속 소자를 제공하는 단계를 포함한다.
이러한 방법은, 노출된 유전체 소자, 및 이 노출된 유전체 소자와 실질적으로 동면인 외부 표면을 갖는 복수의 노출된 금속 상호접속 패턴들을 갖는 제2 상호접속 소자를 제공하는 단계를 더 포함하고, 제2 상호접속 소자는 노출된 유전체 소자를 통하여 복수의 금속 상호접속 패턴들의 내부 표면들로부터 연장하는 복수의 금속 포스트들을 포함한다
제1 상호접속 소자는 제2 상호접속 소자와 결합하여, 복수의 금속 포스트들은 노출된 금속 상호접속 패턴들을 융기된 금속 상호접속 패턴들에 도전적으로 상호접속시키고, 노출된 유전체 소자는 제1 상호접속 소자의 유전체층을 덮는다.
도 1(A) 내지 도 1(K)는 본 발명의 제1 실시예에 따른 일련의 프로세스들 (A) 내지 (K)의 단면도이다.
도 2(L) 내지 도 2(M)은 본 발명의 제1 실시예에 따른 일련의 프로세스들 (L) 내지 (M)의 단면도이다.
도 3(A) 내지 도 3(H)는 본 발명의 제2 실시예에 따른 프로세스를 도시하는 단면도이다.
도 4(I) 내지 도 4(M)은 본 발명의 제2 실시예에 따른 프로세스를 더 도시하 는 단면도이다.
도 5(H) 내지 도 5(K)는 본 발명의 제2 실시예에의 변형에 따른 프로세스를 도시하는 단면도이다.
도 6(A) 내지 도 6(D)는 본 발명의 제3 실시예에서의 일련의 프로세스들을 도시하는 단면도이다.
도 7(A) 내지 도 7(H)는 본 발명의 제4 실시예에 따른 최외층용 상호접속 소자를 제조하는 방법에서의 일련의 프로세스들을 도시하는 단면도이다.
도 8(A) 내지 도 8(H)는 이러한 제4 실시예에 따라, 최외층들용 상호접속 소자들과 이 코어 배선 기판을 일체화시키기 위하여, 그리고 최외층들용 상호접속 소자들을 처리함으로써 배선 기판을 마감하기 위하여, 코어 배선 기판을 처리하기 위한 일련의 프로세스들을 도시하는 단면도이다.
도 9(A) 내지 도 9(I)는 본 발명에 따른 제5 실시예에서 일련의 프로세스들을 도시하는 단면도이다.
도 10(A) 내지 도 10(H)는 본 발명에 따른 제6 실시예에서의 일련의 프로세스들을 도시하는 단면도이다.
본 발명의 특정 실시예에 따르면, 상호접속층의 금속 트레이스들이 유전체 소자의 표면에서의 리세스들 내부에 매입되는 것인 다층 상호접속 소자 또는 다층 배선 기판이 제공된다. 또한, 금속 트레이스들은, 이들이 뒤틀리거나, 인접 상호접속부와의 단락을 생성하거나, 함께 결합된 상호접속 소자들의 수가 많아도 끊어 지는 경향이 훨씬 덜하는 방식으로 형성된다. 이러한 실시예들에서, 각 상호접속 소자의 표면은 다른 마이크로전자공학 소자들과의 상호접속을 위하여 위에 도전성 접촉부를 갖는 실질적으로 평면인 주표면을 나타낸다. 이러한 방식으로, 금속 트레이스들은 전자 부품의 탑재에 간섭하는 방식으로 돌출하지 않는다. 또한, 전기 접속의 향상된 신뢰성은, 이러한 매입된 금속 트레이스들이 제공된 3개 이상의 층들을 갖는 다층 배선 기판 또는 다층 상호접속 소자를 형성하는 몇몇 상호접속 소자들 간에서 달성될 수도 있다. 또한, 이러한 상호접속 소자를 제조하기 위하여 요구되는 제조 프로세스들의 감소를 달성할 수도 있다.
도 2(M)에 도시된 본 발명의 실시예에 따른 상호접속 소자(22)에서, 유전체 소자(20)는 바람직하게는 하나 이상의 열가소성 수지를 포함하거나, 본질적으로 하나 이상의 열가소성 수지로 이루어지며, 예컨대, PEEK(polyether ether ketone) 수지, PES 수지, PPS(polyphenylene sulfide) 수지, PEN(polyethylene napthalate) 수지, PEEK-PES 수지 폴리머 블렌드, 및 액정 폴리머들이 바람직한 수지들의 특정 예들이다. 유전체 소자의 두께는 바람직하게는 수십 내지 수백 미크론이다.
제1 금속 배선층으로서 제공된 제1 상호접속 패턴들(12, 12a)과 제2 금속 배선층에 의하여 제공된 제2 상호접속 패턴들(13, 13a)이 유전체 소자(20) 내에 매입된다. 제1 상호접속 패턴들과 제2 상호접속 패턴들 각각은 복수의 금속 트레이스들 및 접촉부들 또는 다른 금속성 상호접속 구조들을 포함한다. 각 금속 배선층의 두께는 바람직하게는 약 10 미크론 내지 수십 미크론이다. 접촉부 및 금속 트레이스들은, 상호접속 소자(22)와 이 외부의 다른 마이크로전자공학 소자들 간, 및/또 는 상이한 외부 마이크로전자공학 소자들 간의 도전성 상호접속을 제공하도록 기능한다. 이러한 마이크로전자공학 소자들은 예컨대, 마이크로전자공학 기판들, 회로 패널들, 집적 회로들("ICs" 또는 "칩들"), 패키징된 칩들, 즉 이러한 칩들이, 다른 것들 중에서, 능동 회로 소자들, "IPOC(integrated passive on chip)"으로 통상적으로 공지된 것과 같은 수동 회로 소자들만을 포함하거나, 칩들이 회로 소자의 능동 및 수동 형태의 조합을 갖는 것에 상관없이, 칩에 본딩된 패키지 소자들을 갖는 칩들 중 임의의 것일 수 있다.
복수의 고체 금속 포스트들(18)이 제1 상호접속 패턴들(12)과 제2 상호접속 패턴들(13) 간의 유전체 소자(20)를 통하여 연장한다. 이 포스트들은 가장 바람직하게는 구리를 포함하거나 본질적으로 구리로 이루어진다. 바람직하게는, 이 포스트들은 고 순도 구리를 포함한다. 유전체 소자(20) 내의 각 포스트의 말단부에서 말단부까지의 길이 또는 "높이"는 바람직하게는, 예컨대 수십 미크론 내지 약 150 미크론이다. 그러나, 이 높이는 언급된 바람직한 범위보다 다소 크거나 작을 수도 있다.
특정 실시예에서, 칩, 회로 패널 또는 패키징된 칩은 상호접속 소자(22)의 제1 주표면(24)에 노출된 트레이스들과 접촉부들을 포함하는 상호접속 패턴들(12, 12a)에 직접적으로 또는 간접적으로 도전적으로 상호접속되거나 본딩된다. 제1 주표면(24)로부터 떨어진 상호접속 소자(22)의 제2 주표면(26) 상에, 상호접속 소자의 접촉부(13, 13a)는 회로 패널, 다른 칩, 또는 다른 패키징된 칩의 패키지 소자에 직접적으로 또는 간접적으로 더 본딩될 수 있다. 다른 실시예에서, 상호접속 소자(22)의 하나 또는 양쪽 주표면들(24, 26) 상의 금속 트레이스들이 패키징된 칩에 의하여 접촉될 수 있고, 유전체 소자(20)의 약간의 굽힘이 상호접속 소자와 패키징된 칩 사이의 압력의 결과로서 발생할 수도 있는 적당한 압력량 하에서 패키징된 칩과의 도통을 유지할 수 있다.
다층 상호접속 소자 또는 배선 기판을 제조하는 실시예에서, 예컨대 150℃ 내지 350℃의 온도까지 가열하는 것이 적합하고, 20 kg/cm2 내지 100 kg/cm2의 압력이 바람직하다. 또한, 특히 전자 부품들이 미세한 피치들을 갖는 많은 수의 단자들을 갖는 집적 회로들(IC들 또는 칩들)과 같은 전자 부품들이 탑재되어야 하는 경우, 제1 및 제2 주표면들(24, 26) 중 하나 또는 모두에 노출된 금속 트레이스들을 본드 금속으로 코팅하는 것이 바람직하다. 본드 금속층(10)으로서 금이 사용을 위하여 잘 적합하다.
본 발명의 상세가 도면에 도시된 실시예에 기초하여 설명될 것이다. 도 1(A) 내지 도 1(K) 및 도 2(L) 내지 도 2(M)은 본 발명에 따른 제1 실시예에서 프로세스들 (A) 내지 (M)의 시퀀스를 도시하는 단면도이다.
우선, 3 금속층 구조로 제조된 패턴가능한 도전성 구조(2)가 도 1(A)에 도시된 바와 같이 준비된다. 패턴가능한 도전성 구조(2)는 3층 구조를 가지며, 예컨대 니켈과 같은 금속을 포함하거나 본질적으로 금속으로 이루어진, 예컨대 에칭 배리어층(중간층)(6)이, 예컨대 구리로 제조된 캐리어층(4)의 표면 상에 제조되며, 예컨대 구리로 제조된 상호접속층을 제조하기 위한 금속층(8)이 이 에칭 배리어층(6) 의 표면 상에 제조된다.
다음, 도 1(B)에 도시된 바와 같이, 예컨대 포토레지스트로 제조된 보호층(10)이 상술된 캐리어층(4)의 표면 상에 제공된다. 층(10)은, 금속층(8)이 상호접속 패턴들(12)을 형성하기 위하여, 예컨대 포토리소그래피 및 선택적 에칭에 의하여 패터닝될 때, 캐리어층(4)을 보호한다. 12a는 도전성 금속 포스트들 또는 이로부터 연장하는 다른 전기적 도전성 필러들이 아닌 상호접속 패턴들을 나타낸다는 것에 주목바란다.
다음, 도 1(C)에 도시된 바와 같이, 포토레지스트층(14)이, 상술된 상호접속 패턴들(12, 12a)이 제조되는 표면 상에 제조된다.
다음, 도 1(D)에 도시된 바와 같이, 상술된 포토레지스트층(14)에 노광 프로세스가 수행된다. 노광 후, 14a은 노광된 부분이고, 14b는 비-노광된 부분이다.
다음, 도 1(E)에 도시된 바와 같이, 현상 프로세스가 수행된다. 16은 현상 프로세스에 의하여 생성된 홀이다.
다음, 도 1(F)에 도시된 바와 같이, 바람직하게는, 노광-후 프로세스가 수행된다. 바람직하게는, 이 프로세스에서의 노광량은 도 1(E)에 관한 이전 노광량보다 크다. 다음, 노광된 포토레지스트는 소프트 에칭 프로세스에 의해서와 같이 제거된 후, 초음파 세정이 바람직하게는 수행된다.
다음, 도 1(G)에 도시된 바와 같이, 상술된 패터닝된 레지스트층(14a)이 마스크로서 사용되어, 상술된 홀들(16) 내의 상호접속 패턴들(12)로부터 위로 연장하는 수직 상승 구조들로서 금속 포스트들(18) 또는 다른 전기적 도전성 필러들을 제 조한다. 바람직하게는, 이 포스트들은 바람직하게는 도금으로 형성된 하나 이상의 금속들, 예컨대 구리를 포함하거나 본질적으로 구리로 이루어진다. 이 프로세스는, 전기적으로 도전성인 필러들(18)이 바람직하게는, 상술된 레지스트층(14a)의 주표면(23) 위로 연장하는 길이 또는 높이를 가지며, 이 필러들(18)의 말단부들 또는 정상부들(19)은 레지스트층(14a) 위로 돌출하도록 수행된다.
다음, 도 1(H)를 참조하여, 상술된 전기적으로 도전성 필러들(18)의 말단부들 또는 정상부들(19a)이 레지스트층(14a)의 표면과 동면(즉, 동일 면 상에 위치)일 때까지 분쇄(ginding) 또는 연마 프로세스가 수행된다. 이러한 방식으로, 프로세싱 후, 정상부(19a)는 평평한 표면들을 나타낸다.
다음, 도 1(I)에 도시된 바와 같이, 상술된 포토레지스트층(14a)은 박리 등에 의하여 제거되고, 동시에 상술된 보호층(10)은 또한 캐리어층(4)의 표면으로부터 제거된다.
다음, 도 1(J)에 도시된 바와 같이, 바람직하게는 수지로 제조된 유전체 소자인 층간 절연층(20)이 압착(pressure adhesion)과 같은 방법에 의하여, 상술된 전기적으로 도전성 필러들(18)이 형성되는 표면 상에 형성된다. 일 실시예에서, 층간 절연층은 미경화된 수지를 포함하고, 이러한 층은, 예컨대 에폭시 프리프레그(prepreg)의 형태로 제공된다. 그 후, 상술된 층간 절연층(20)은, 상술된 전기적으로 도전성 필러들(18)의 말단 표면들이 노출될 때까지 연마되거나 분쇄된다. 도 1(J)는, 분쇄 프로세스 후 부분적으로 형성된 제1 상호접속 구조(2')에서 층간 절연층(20)와 포스트들(18)의 평탄화된 상태를 도시한다.
다음, 절연층(20)을 갖는 이러한 제1 상호접속 구조(2')는 도 1(J)에 도시된 상태에서 형성된다. 또한, 노출된 상호접속 패턴들(12)을 갖는 패턴가능한 도전성 구조(2)가 도 1(B)에 도시된 바와 같이 제공된다. 다음, 2개의 구조들(2, 2')이 함께 정렬되어, 금속 포스트들 또는 전기적으로 도전성인 필러들(18)의 말단 표면들(19a)이 구조(2)의 상호접속 패턴들(12)과 접촉한다. 다음, 금속 포스트(18)를 대향하는 도전성 구조(2)의 상호접속 패턴들과 결합시키고 본딩시키도록 압력과 열이 인가된다.
이 결합 프로세스는, 특히 구리-대-구리 접촉에 의하여, 포스트들(18)의 상호접속 패턴들(13, 13)으로의 금속-대-금속 본딩에 의하여 금속 포트스(18)들을 상호접속 패턴들로 접속시킨다. 이 프로세스는 2개의 구조들(2, 2')을 단일 유닛으로 일체화한다.
다음, 도 2(L)에 도시된 바와 같이, 각 캐리어층들(4, 4)(도 1(A))이, 예컨대 에칭에 의하여 제거된다.
다음, 도 2(M)에 도시된 바와 같이, 니켈로 제조된 상술된 에칭 배리어층들(6, 6)이, 예컨대 에칭에 의하여 제거된다.
제조를 위한 이 형태의 방법에서, 상호접속층과 절연층이 도 2(M)에 도시된 바와 같이 동면이고, 상호접속 패턴들(12, 12a)의 외부 표면들(21)이 제1 주표면(24)과 동면이고, 상호접속 패턴들(13, 13a)의 외부 표면들(21a)이 제2 주표면(26)과 동면이도록 제조되는 것인 상호접속 소자 또는 배선 기판이 제조된다.
도 3(A) 내지 도 3(H) 및 도 4(I) 내지 도 4(M)은 본 발명에 따른 제2 실시 예에서 일련의 프로세스들 (A) 내지 (M)을 도시하는 단면도이다.
도 3(A)에 도시된 바와 같이, 2개의 패턴가능한 도전성 구조들(32, 32) 및 코어(30)가 준비되고, 이 코어는, 예컨대 수지로 제조된다. 예컨대, 프리프레그 등으로 제조된 부착 시트(34)가 이 코어(30)의 양 측들의 일부 상에 형성되고, 이 프리프레그는, 예컨대 에폭시 수지로 제조된다. 코어(30)는 불필요한 영역으로서 이후에 제거될 것이다.
상술된 패턴가능한 도전성 구조들(32) 각각이, 예컨대 구리를 포함하거나 본질적으로 구리로 이루어지는 상호접속층을 제조하기 위한 금속층(40)이 에칭 배리어층(중간층)(34)을 덮고, 이 에칭 배리어층은 제1 금속을 공격하는 에천트에 의하여 공격받지 않을 것인 금속을 포함하거나 본질적으로 금속으로 이루어지는 것인 3-층 구조들을 갖는다는 것에 주목바란다. 예컨대, 제1 금속이 구리를 포함하거나 본질적으로 구리로 이루어지면, 에칭 배리어층은 니켈을 포함하거나 본질적으로 니켈로 이루어질 수 있다. 구리는 실질적으로 니켈을 공격하지 않는 에천트에 의하여 에칭될 수 있다. 차례로, 제1 금속(40)과 에칭 배리어층(34)은, 예컨대 구리로 제조된 캐리어층(36)의 표면 상에 제공되거나 이 표면을 덮는다. 패턴가능한 도전성 구조는 바람직하게는, 다른 방법들이 사용될 수 있지만, 롤링에 의하여 제조된다.
다음, 도 3(B)에 도시된 바와 같이, 패턴가능한 도전성 구조들(32, 32)은, 상술된 부착 시트(34)에 의하여 코어 재료(30)의 양 면들에 부착되어, 캐리어인 금속층(36)이 상기 코어 재료(30)의 표면과 대향한다. 이 부착 시트(34)는 상호접속 패턴들이 형성될 위치(활성 영역)로부터 떨어진 패턴가능한 도전성 구조들의 하나 이상의 위치들에 위치된다. 따라서, 부착 시트(34)는 바람직하게는 불필요한 영역에만 위치된다.
다음, 도 3(C)에 도시된 바와 같이, 상호접속층들(42)은 상술된 패턴가능한 도전성 구조들(32, 32) 각각의 금속층들(40)을 선택적으로 에칭함으로써 형성된다.
다음, 도 3(D)에 도시된 바와 같이, 포토레지스트층들(44)이 상호접속층들(42) 양쪽의 표면들(43) 위에 적층된다. 이들 레지스트층들(44)은, 형성될 전기적으로 도전성 필러들(48)(도 1(F))의 말단 표면의 높이와 본질적으로 동일한 높이인 두께로, 혹은 약간 낮은 표면을 갖도록 형성된다.
다음, 도 3(E)에 도시된 바와 같이, 상술된 레지스트층들(44) 각각이 포토리소그래피에 의해서와 같이 패터닝되어, 홀들(46)을 형성한다.
다음, 도 3(F)에 도시된 바와 같이, 금속 포스트들(48) 또는 다른 전기적으로 도전성 필러들(48)이 레지스트층(44)의 홀들 내에 제조된다. 바람직하게는, 포스트들은, 마스크로서 상술된 레지스트층들(44)을 사용하여, 예컨대 구리와 같은 금속으로 도금함으로써 제조된다. 이들 전기적으로 도전성 필러들(48)의 제조는, 금속 포스트들(48)이 도 1(A) - 1(K) 및 도 2(L) - 2(M)에 도시된 상술된 실시예에서와 같이, 층간 절연층들(44)의 주표면들(45) 위로 연장하는 정도로, 적절할 때에 과도금(overplating)에 의하여 수행될 수도 있다. 그 후, 분쇄 또는 연마가 수행되어, 전기적으로 도전성 필러들(48)의 외부 표면들이 층간 절연층(44)의 주표면들(45)과 동면이게 된다.
다음, 도 3(G)에 도시된 바와 같이, 상술된 레지스트층들(44) 각각이 제거된다.
다음, 도 3(H)에 도시된 바와 같이, 층간 절연층(50)이, 상호접속층들(42)과 전기적으로 도전성 필러들(48)이 제조되는 표면들 각각에 형성된다. 이들 절연층들은, 예컨대 압착법에 의하여 형성되고, 그 후 상술된 전기적으로 도전성 필러들(48)의 말단 표면들이 상술된 층간 절연층들(50)을 분쇄함으로써 노출된다.
그 후, 도 4(I)에 도시된 바와 같이, 상호접속 구조들(52, 52)은 정렬되고, 상술된 층간 절연층들(50, 50) 각각 위를 덮는다.
상술된 상호접속 구조들(52, 52) 각각은 상호접속 패턴들(60)을 포함하는 상호접속층을 포함한다. 상호접속층은, 예컨대 구리를 포함하거나 본질적으로 구리로 이루어질 수도 있다. 다음, 상호접속층은, 예컨대 니켈로 제조된 에칭 배리어층(중간층(56))을 덮는다. 다음, 에칭 배리어층은, 예컨대 구리로 제조된 캐리어층(54)을 덮는다. 또한, 이들 상호접속 구조들(52, 52) 각각은, 상호접속 패턴들(60)이 형성되는 측들이 층간 절연층들(50, 50) 각각과 대면하도록 배향되고, 다양한 전기적으로 도전성 필러들(48)이, 대응하는 상호접속층들(60)과 일렬이 되도록 정렬되게 제공된다.
다음, 도 4(J)에 도시된 바와 같이, 상호접속 구조들(52, 52)이 정렬되어, 열과 압력의 인가에 의하여 상술된 층간 절연층들(50, 50)과 결합된다. 따라서, 다양한 전기적으로 도전성 필러들(48)이, 금속 대 금속 본딩, 예컨대 구리-구리 본딩에 의하여, 대응하는 상호접속층들(60)과 일체화되었다. 또한, 층간 절연층(50) 은 이 구조(52)와 결합되게 된다.
다음, 도 4(K)에 도시된 바와 같이, 도 4(J)에서 일체화되었던 것은 상술된 부착제(34)가 부착된 부분에서 절단되어, 불필요한 코어(30)을 활성 영역으로부터 분리시키고, 이 활성 영역은 2개의 상호접속 소자들(55)이며, 각 상호접속 소자는 제1 상호접속층(42)과, 이 제1 상호접속층(42)으로부터 떨어진 상호접속 소자(55)의 측 상의 제2 상호접속층(60)을 갖는다.
다음, 상술된 캐리어층들(54(도 4(I)) 및 36(도 4(I))이 상호접속 소자(55)로부터 제거된다. 도 4(L)은, 이들 캐리어층들(54, 36)이 제거된 후의 상태를 도시한다.
다음, 도 4(L)의 상술된 에칭 배리어층들(58, 38) 각각은 도 4(M)에 도시된 바와 같이 제거된다.
이러한 형태의 제조 방법은 도 4(M)에 도시된 바와 같이 상호접속 소자(55) 또는 배선 기판을 제조하며, 여기서 상호접속 패턴들(60, 42)은 층간 절연층(50)의 제1 및 제2 주표면들 각각에서의 리세스들에 매입된 금속 패턴들로서 제공되어, 상호접속 패턴들의 외부 표면들과 이들 주표면들은 동면이다.
또한, 2개의 상호접속 소자들 또는 배선 기판들에 대한 제조 프로세스들이 상호접속 소자들이 코어 재료(30)로부터 분리될 때까지 양 측들에 대하여 동시에 진행하므로, 이것은 제조 효율성을 향상시킬 수있고, 생산성을 증가시킬 수 있다.
도 5(H) 내지 도 5(K)는 도 3(A) 내지 3(H) 및 도 4(I) 내지 도 4(M)에 도시된 실시예의 변형에서 2개의 상호접속 소자들을 동시에 제조하기 위한 일련의 프로 세스들을 도시하는 단면도이다.
본 실시예에서, 도 3(A) 내지 도 3(H)에 관련하여 상기 설명된 프로세싱에 따라, 도 3(H)에 도시된 것과 동일한 구조가 준비된다. 그 후, 프로세스들은 도 4(I) 내지 도 4(M)에 관련하여 상술된 실시예와 상이하다. 도 5(H)는 도 3(H)에 도시된 것과 동일한 구조를 도시한다.
그 후, 도 5(I)에 도시된 바와 같이, 금속층들(59, 59)이 코어 재료(30)의 반대 측들 상에 제공된다. 예컨대, 구리를 포함하거나 본질적으로 구리로 이루어지는 금속층들이 열과 압력의 인가에 의하여 층간 절연층들(50, 50)에 결합되고, 본딩되거나 부착된다. 이렇게 하는 것은, 도전성 접속이 금속 대 금속 접촉, 예컨대 구리-구리 본딩에 의하여 행해지는 것이기 때문에, 금속층들(59, 59)의 부분들이 금속 포스트들 또는 전기적으로 도전성 필러들(48, 48)로의 훌륭한 도전성을 갖는 견고한 접속성을 형성할 수 있도록 한다. 또한, 금속층들(59, 59)의 다른 부분들은 층간 절연층들(50, 50)의 외부 표면들에 잘 부착한다.
다음, 도 5(J)에 도시된 바와 같이, 상호접속 패턴들(61, 61)은 덮고 있는 마스크층을 패터닝, 예컨대 포토리소그래피적으로 패터닝하고, 이 마스크층에서의 개구부들 내로부터 상술된 금속층들(59, 59)을 선택적으로 에칭함으로써 제조된다.
다음, 도 4(K)에 관련하여 상술되고 도시된 동일한 방식으로, 부착 시트(34)에 의하여 부착된 불필요한 영역부에 절단이 수행되고, 그 후 이전의 캐리어층들(36, 36)(도 4(I))이 제거된다. 이러한 프로세스 동안, 상호접속층들(61, 61)이 형성되는 에칭 배리어층들(38)(도 4(I))이 마스크로서 사용된다. 마지막으로, 에 칭 배리어층들(38)이 제거되어 부착층들(36)과 코어(30)에 의하여 함께 결합된 한 쌍의 상호접속 소자들(65)을 제공할 수 있다. 다음, 이들 상호접속 소자들(65)은 도 4(M)에 관련된 상술된 바와 같은 코어로부터 분리되어, 부착층들(36) 및 코어(30)에 의하여 함께 결합된 한 쌍의 상호접속 소자들(65)을 제공할 수 있다. 다음, 이들 상호접속 소자들(65)은 도 4(K)와 관련된 상술된 바와 같은 코어로부터 분리될 수 있다.
이것이 행해지면, 층간 절연층(유전체 소자)의 일 주표면(63)을 덮는 제1 상호접속 패턴들(61)이 도 5(J)에 도시된 바와 같이, 층간 절연층(50)의 주표면(63) 위로 돌출한다. 한편, 층간 절연층(50)의 일 주표면(63) 상에 요철이 존재해도, 금속 상호접속 패턴들(42)은 층간 절연층(50)의 타 주표면(67)에 매입되어, 이들 상호접속 패턴들(42)의 외부 표면들(69)이 이 주표면(67)과 동면이다. 따라서, 양면 상호접속 형태의 상호접속 소자 또는 배선 기판이 제공된다.
이 제조 단계 다음, 도 5(K)에 도시된 바와 같이, 상호접속 소자들(65)은 상이한 배열을 갖는 다층 상호접속 소자에서, 예컨대 상술된 코어(30)가 아닌 중앙 접속 소자에 의하여 함께 결합될 수 있다. 일 예에서, 상호접속 소자들(65)는 열과 압력에 의하여 유전체 접속 소자(75) 또는 "코어 접속자(core connector)"의 대향 측들에 함께 결합된다. 이러한 코어 접속자(75)는 금속성 또는 도전성 포스트들 상의 도전성 패턴들, 비아들 또는 수직으로 관통하여 연장하는 금속성 접속자들을 가질 수도 있고 가지지 않을 수도 있다. 특정 예에서, 돌출하는 상호접속 패턴들(61)은 내부로 대면하고, 즉 유전체 접속 소자를 향하고, 상호접속 패턴들(42)은 외부로 대면한다. 이러한 방식으로, 유전체 소자들(50)의 노출된 주표면들과 동면인 상호접속 패턴들(42)은 외부로 대면한다. 이러한 경우에서, 상술된 상호접속 소자 또는 배선 기판은, 그 최외 표면들(69) 상에서 평평하도록, 매입된 상호접속 패턴들(42)을 갖는 다층 상호접속 소자(65) 또는 배선 기판을 제조하는데 아주 적합하다.
도 6(A) 내지 도 6(D)는 본 발명에 따른 제3 실시예에서 일련의 프로세스들을 도시하는 단면도이다.
도 6(A)에 도시된 바와 같이, 코어 기판(70), 및 이 코어 기판(70)의 대향(전 및 후) 표면들과 대면하는 2개의 외부 상호접속 소자들(72, 72)이 제공된다. 본 예에서, 코어 기판(70)은 4개의 상호접속층들을 가지며, 여기서 74는 층간 절연층이며, 76은 내부 상호접속 패턴들이며, 78은 외부 상호접속 패턴들이고, 80은 층간 접속용 범프이며, 이 외부 상호접속 패턴들(78)은 외부 주표면들(79) 위로 돌출한다. 따라서, 외부(주) 표면들(79)는 요철을 갖는다.
상술된 외부 상호접속 소자들(72, 72) 각각은 상호접속 패턴들(86)을 포함하며, 이 상호접속 패턴들은 에칭 배리어층(84)을 덮는 구리와 같은 금속을 포함하거나 본질적으로 이러한 금속으로 이루어진다. 에칭 배리어는, 상호접속 패턴들(86)이 제조되는 금속을 공격하는 에천트에 의하여 공격받지 않은 재료, 예컨대 니켈과 같은 재료를 포함하거나, 본질적으로 이러한 재료로 이루어진다. 다음, 에칭 배리어층(84)은, 바람직하게는 구리를 포함하거나 본질적으로 구리로 이루어진 캐리어층(82)을 덮는다. 바람직하게는 구리와 같은 금속을 포함하거나 본질적으로 이러 한 금속으로 이루어진 복수의 금속 포스트들 또는 전기적으로 도전성 필러들(88)은 상호접속 패턴들(86)로부터 연장한다. 층간 절연층(90)은 상호접속 패턴들(86)의 내부 표면을 덮고, 전기적 도전성 필러들(88) 간의 공간을 채운다. 전기적 도전성 필러들(88)의 말단 표면들(89)은 층간 절연층(90)의 외부 표면(91)에서 노출된다.
또한, 코어 기판(70)의 양 표면들 상에, 상호접속 소자들(72, 72)은, 전기적 도전성 필러들(88, 88)의 말단 표면들(89)과 층간 절연층(90)의 외부 표면(91)이 코어 기판(70)을 대면하고 있도록 위치되고 배향된다. 상호접속 소자들 및 코어 기판은, 전기적 도선성 필러들(88, 88) 각각이 코어 기판(70)의 외부 상호접속 패턴들(78, 78) 각각의 위치와 일렬을 이루도록 정렬된다.
다음, 열 및 압력이 인가되어, 상술된 상호접속 소자들(72, 72)을 유전체층들의 노출된 표면들 및 상술된 코어 기판(70)의 상호접속 패턴들(78)로 결합, 예컨대 본딩, 부착 또는 융해(fuse)시킨다. 도 6(B)는 이 결합 프로세스 후의 상태를 도시한다.
이 결합 프로세스는 구리-구리 본딩에 의하여 전기적 도전성 필러들(88)의 각각의 말단 표면들을 코어 기판(70)의 외부 상호접속 패턴들(78)에 강하게 접속시킬 뿐만 아니라, 층간 절연층들(74, 90)을 서로 일체화시키고, 부착시키고, 본딩시키거나, 바람직하게는 융해시킨다.
다음, 도 6(C)에 도시된 바와 같이, 상술된 캐리어층들(82, 82)(도 6(B))은, 바람직하게는 니켈인 에칭 배리어층(84)의 재료를 공격하지 않고, 캐리어층의 재료, 예컨대 구리를 에칭하는, 예컨대 에천트를 사용하여, 에칭 등에 의하여 제거된 다.
다음, 상술된 에칭 배리어층들(84)은 도 6(D)에 도시된 바와 같이, 예컨대 에칭에 의하여 제거된다. 이것이 행해지면, 이것은, 각 상호접속층의 상호접속 패턴들이 각 절연층의 외부 표면들과 동면인 것인 6층들의 상호접속층들을 갖는 다층 상호접속 소자 또는 배선 기판을 제공할 수 있다.
이러한 형태의 제조 방법은, 최외 표면들이 평평하고 상호접속 패턴들이 이들 최외 표면들에 매입되고, 이들 최외 표면들과 동면인 다층 상호접속 소자 또는 배선 기판을 제공할 수 있다. 이러한 방법은, 상호접속층들(78)로 인하여, 그 표면들 상에 요철을 갖는, 베이스로서 코어 기판(70)을 사용한다. 그 후, 상술된 상호접속 소자들(72, 72)은, 전기적 도전성 필러들(88)과 층간 절연층들(90)의 노출된 표면들(91)이 코어 기판(70)을 향하여 내부로 대면하고, 상호접속 패턴들(86, 86)이 외부로 대면하도록 정렬되고 결합된다.
상술된 실시예에서, 코어 기판(70)용 층들 수는 4개이고, 다층 상호접속 소자 또는 이로부터 생성된 배선 기판에서의 층들 수가 6개이어도, 이것은 단지 하나의 예일 뿐이다는 것에 주목바란다. 코어 기판(70)에서의 층들 수는 4개로 제한되지 않고, 오히려 상이한 수들의 층들일 수도 있어서, 코어 기판(70)에서의 층들 수보다 2개층 많은 다수의 층들을 갖는 다층 배선 기판의 제공을 가능하게 한다.
도 7(A) 내지 도 7(H) 및 도 8(A) 내지 도 8(H)는 본 발명에 따른 제4 실시예를 도시하는 단면도이다. 도 7(A) 내지 도 7(H)는 다층 상호접속 소자 또는 배선 기판의 최외층들에서 사용될 상호접속 소자(111)(도 7(H))를 제조하는 방법에 대한 일련의 프로세스들을 도시한다. 도 8(A) 내지 도 8(H)는 상술된 상호접속 소자들(111)과 코어 배선 기판을 일체화시키기 위하여, 그리고 상호접속 소자들(111)을 더 처리함으로써 다층 배선 기판을 마감하기 위하여, 코어 상호접속 소자 또는 배선 기판을 프로세스하기 위한 일련의 프로세스들을 도시한다.
먼저, 상호접속 소자들(111)을 제조하기 위한 방법을 도 7(A) 내지 도 7(H)를 참조하여 설명할 것이다.
도 7(A)에 도시된 바와 같이, 3층 금속 구조(100)는 도 1(A)에 도시된 구조(2)에 관하여 상술된 바와 같은 방식으로 준비된다. 이 3층 금속 구조는, 예컨데 구리로 제조된 상호접속 패턴들로 제조될 금속층(106)을 포함한다. 이러한 층(106)은, 예컨대 구리로 제조된 캐리어층(102)의 일 표면 상에, 예컨대 니켈로 제조된 에칭 배리어층(104)을 덮는다. 이 구조(100)는, 예컨대 롤링에 의하여 제조될 수도 있다.
다음, 도 7(B)에 도시된 바와 같이, 예컨대 트레이스들, 접촉부들 등을 포함하는 상호접속 패턴들(108)이 상술된 금속층(106)을 선택적으로 에칭함으로써 제조된다(도 7(A)).
다음, 도 7(C)에 도시된 바와 같이, 상술된 상호접속 패턴들(108)의 노출된 표면들 상에서, 레지스트층(110)은 포토리소그래피에 의하여와 같이 적층되고 패터닝된다. 112는 상술된 레지스트층(110)에 형성된 홀이고, 후술된 금속 포스트 또는 전기적 도전성 필러(114)(도 7(D))는 이 홀(112) 내에 형성될 것이다.
다음, 도 7(D)에 도시된 바와 같이, 바람직하게는 전기적 도전성 필러(114)r 가, 마스크로서 상술된 레지스트층(110)을 사용하여, 예컨대 구리와 같은 금속을 도금함으로써 제조된다. 이 경우에서, 전기적 도전성 필러(114)가 레지스트층(110)의 표면으로부터 약간 돌출하도록 제조된다. 이것은, 후속 분쇄 프로세스에서, 도금 프로세스에서의 변화성(variability)에도 불구하고, 전기적 도전성 필러들(114)의 정상부를 특정 높이로 정렬하는 것을 가능하게 한다.
다음, 도 7(E)에 도시된 바와 같이, 상술된 전기적 도전성 필러들(114)의 돌출부는, 그 말단 표면들이 레지스트층(110)의 외부(주) 표면(105)과 동면이도록(즉, 동일한 평면 상에 있도록) 분쇄된다.
다음, 도 7(F)에 도시된 바와 같이, 상술된 레지스트층이 제거된다.
다음, 도 7(G)에 도시된 바와 같이, 층간 절연층(116)이 제공되어, 상술된 상호접속 패턴들(108)을 덮고, 상술된 전기적 도전성 필러들(114)의 각각을 절연시킨다. 이 프로세싱 단계 후, 전기적 도전성 필러들(114)의 정상부 또는 말단부(115)가 노출된다.
다음, 상술된 전기적 도전성 필러들(114)의 말단부가 연마되거나 분쇄되어, 그 높이를 조정하고, 이들을 층간 절연층(116)의 표면까지 평탄화하여, 도 7(H)에 도시된 바와 같이, 상호접속 소자(118)를 완성시킨다.
이들 2개의 상호접속 소자들(118) 중 2개가 준비되고, 도 8(A) 내지 도 8(H)에 도시된 프로세스들에 따라 제공된다.
본 실시예에 따른 다층 상호접속 소자 또는 배선 기판을 제조하기 위한 제조 방법을 도 8(A) 내지 도 8(H)를 참조하여 다음에 설명한다.
우선, 도 8(A)에 도시된 바와 같이, 코어 상호접속 소자 또는 코어 배선 기판(120)이 제공된다.
이 코어 상호접속 소자(120)에서, 4개의 상호접속층들(112)이 그 내부 상에 제공되고, 각각이 층간 절연층들(124)에 의하여 다른 층들(122)로부터 분리되어 절연된다. 금속층들(126, 126)은 최외 표면들 상에 제공된다.
다음, 도 8(B)에 도시된 바와 같이, 스루 홀들(128)이 상술된 코어 상호접속 소자(120)를 통하여 최외 표면들로부터 연장하여 형성된다.
다음, 도 8(C)에 도시된 바와 같이, 스루 홀 상호접속층(130)은, 무전해 도금 또는 전해 도금을 사용하여, 예컨대 구리와 같은 금속을 도금함으로써 제조된다. 상호접속층(130)은, 상술된 스루 홀(128)의 표면을 포함하여, 코어 상호접속 소자(120)의 표면 상에 형성된다.
다음, 도 8(D)에 도시된 바와 같이, 상술된 스루 홀 상호접속층(130)의 내부 상의 홀들은 전기적 도전성 페이스트 또는 절연 페이스트(132)로 채워지며, 그 후 정상부 및 바닥부에서 돌출하는 이 전기적 도전성 페이스트 또는 절연 페이스트(132)의 일부가 연마되거나 분쇄되어 요철을 제거한다.
다음, 예컨대 구리와 같은 금속을 포함하거나 본질적으로 이러한 재료로 이루어진 금속층(134)이 무전해 도금 및/또는 전해 도금에 의하여, 도 8(E)에 도시된 바와 같이, 표면 상에 제조된다.
다음, 도 8(F)에 도시된 바와 같이, 상호접속층(136)이, 상술된 금속층(134)(도 8(E)), 스루 홀 상호접속층(130), 및 금속층(126)을 선택적으로 에칭함 으로써 제조된다.
다음, 도 8(G)에 도시된 바와 같이, 도 7(A) 내지 도 7(H)에 도시된 방법을 사용하여 제조된 상술된 상호접속 소자들(118, 118)은 상술된 코어 기판(120)의 노출된 표면과 정렬되어 결합된다.
상호접속 소자들(118, 118)은, 전기적 도전성 필러들(114)과 층간 절연층들(116)의 말단부들이 코어 상호접속 소자(120)의 상호접속층(136)의 노출된 표면들과 대면하도록 배열된다. 상호접속 소자들은, 전기적 도전성 필러들(114) 각각이 여기에 대응하는 상호접속층들(136)과 일렬이 되도록 정렬된다. 그 후, 압력 및 열이 인가되어, 상호접속 소자들(118)을 코어 상호접속 소자(120)에 본딩시키고, 부착시키거나 융해시킨다.
다음, 상술된 상호접속 소자들(118, 118)의 캐리어층들(102, 102)(도 7(A))이 제공되어, 이어 에칭 배리어층들(104, 104)(도 7(A))가 제거된다. 도 8(H)는 이들 에칭 배리어층들이 제거된 후의 상태를 도시한다.
이 제조 방법은, 그 층들 간의 전기적 접속을 위한 스루 홀들을 갖고, 평평한 외부 표면들을 갖는 다층 상호접속 소자 또는 배선 기판을 생성한다.
도 9(A) 내지 도 9(I)는 본 발명의 제5 실시예에서의 프로세스들의 시퀀스를 도시하는 단면도이다.
먼저, 도 9(A) 내지 도 9(B)를 참조하여, 배선 기판의 최외층들용으로 사용되는 2개의 상호접속 소자들이 준비된다. 도 9(C) 내지 도 9(D)를 참조하여, 중간층들용으로 사용되는 하나 이상의 상호접속 소자들이 준비된다.
먼저, 최외층들용 상호접속 소자들(182)(도 9(B))이 준비된다. 참조의 편이를 위하여, 단지 단일의 상호접속 소자(182)가 도시된다.
이 상호접속 소자(182)는, 예컨대 구리와 같은 금속을 포함하거나 본질적으로 이러한 금속으로 이루어진 금속층(188)이 제공되어, 제1 금속, 예컨대 구리를 공격하는 에천트에 의하여 공격받지 않은, 금속을 포함하거나 본질적으로 금속으로 이루어진 에칭 배리어층(186)을 덮는 것인 3-층 금속 구조(180)(도 9(A))를 준비함으로써 제조될 수 있다. 에칭 배리어층이 형성된 금속은, 예컨대 니켈일 수도 있다. 이러한 층(186)은, 예컨대 구리와 같은 금속을 포함하거나 이러한 금속으로 본질적으로 이루어지는 캐리어층(184)의 일 표면을 덮는다. 금속층(188)은, 예컨대 포토리소그래피 프로세스에 의하여 패터닝되어, 트레이스들, 접촉부들 등과 같은 상호접속 패턴들을 포함하는 상호접속층(190)을 생성한다.
도 9(C) 내지 도 9(D)를 참조하여, 중간층용 상호접속 소자(194)가 준비된다. 도 9(D)에서 중간층용으로 단지 하나의 상호접속 소자(194)가 도시되었으나, 그 복수개도 제공될 수도 있다. 도시하기에는, 본 실시예에서, 3개가 제공된다. 중간층용 각 상호접속 소자(194)는, 금속층들(198)이 층간 절연층(196)(도 9(C))의 양 측들 상에 제조되고, 다음 양 측들 상의 이들 금속층들(198)이 포토리소그래피 프로세스에 의해서와 같이 패터닝되는 것인 3-층 구조(192)를 준비함으로써 생성될 수 있다.
다음, 복수의, 또는 특히 도시된 바와 같이 예에서, 3개의 상호접속 소자들(194)이 그 사이에 층간 절연층(202)이 개재되어 스택되며, 그 후 최외층들(182) 용 상술된 상호접속 소자들이 이 스택의 양 외측 표면들 상의 특정 위치들에 스택된다. 그 후, 열 및 압력이 인가되어, 최외층들로서 상호접속 소자들(182)을, 이들 사이에 위치된 상호접속 소자들(194)과 결합시켜, 구성 요소들(202, 194, 194, 194 및 202)을 결합시킨다. 도 9(E)는 이들 구성 요소들이 결합된 후의 상태를 도시한다.
다음, 캐리어층들(184)(도 9(A))이 상술된 바와 같이 일체화되었던 적층체의 최외 표면들로부터 제거되고, 그 후 에칭 배리어층들(186)이 제거되고, 그 후 스루 홀들(204)이 특정 위치들에 제공된다. 도 9(F)는, 스루 홀들(204)이 형성된 후의 상태를 도시한다.
다음, 예컨대 구리와 같은 금속을 포함하거나, 이러한 금속으로 본질적으로 이루어진 도금된 하층(underlayer)(206)은, 상술된 스루 홀들(204)의 내부 주변 표면을 포함하여, 상술된 적층체의 표면 상의 무전해 도금에 의하여 제조되며, 그 후 스루 홀 제조를 위한 마스크층으로서 기능할 것인 레지스트층(208)이, 예컨대 포토리소그래피에 의하여 적층되고 패터닝된다. 도 9(G)는 이 레지스트층(208)의 제조 후의 상태를 도시한다.
다음, 도 9(H)에 도시된 바와 같이, 상술된 레지스트층(208)은 상술된 도금된 하층(206)의 정상부 상에, 예컨대 구리와 같은 금속을 포함하는 또는 이러한 금속으로 본질적으로 구성되는 스루 홀 상호접속층(210)을 제조하기 위하여 마스크로서 사용된다. 상술된 스루 홀 상호접속층(210)의 내부 주변 표면이 전기적 도전성 페이스트 또는 절연 페이스트(132)로 채워질 수도 있다는 사실은, 도 8(D)에 도시 된 실시예의 경우와 동일하다는 사실에 주목바란다.
다음, 상술된 레지스트층(208)(도 9(G)이 제거되고, 상술된 도금된 하층(206)이 또한 제거되어 상호접속층(190)을 노출시킨다. 이것은, 각각이 하나의 다층 상호접속 소자에서 함께 결합되고 전기적으로 접속될 상호접속층을 갖는 것인 많은 수의 중간 상호접속 소자들을 허용함으로써 보다 높은 레벨의 집적화를 가능하게 하기 위하여 층간 접속 수단으로서 스루 홀 상호접속층(210)을 사용하는 다층 배선 기판을 제공할 수 있다.
도 10(A) 내지 도 10(H)는 본 발명의 제6 실시예에 따른 일련의 프로세스들의 단면도이다.
도 10(A)에 도시된 바와 같이, 3-층 금속 구조(140)가 준비된다. 이 3-층 금속 구조(140)는, 예컨대 니켈과 같은 금속을 포함하거나 본질적으로 이러한 금속으로 이루어지는 에칭 배리어층(144)의 정상부 상에 레이어링(layered)된, 예컨대 구리와 같은 금속을 포함하거나 본질적으로 이러한 금속으로 이루어진 금속 하층(146)을 갖는다. 다음, 에칭 배리어층은, 예컨대 구리와 같은 금속을 포함하거나 본질적으로 이러한 금속으로 이루어진 캐리어층(142)의 표면을 덮는다. 이 금속 구조(140)는, 예컨대 롤링에 의하여 제조될 수도 있다.
다음, 도 10(B)에 도시된 바와 같이, 제1 포토-레지스트층(148)이 상술된 금속 구조(140) 위에 적층되고 패터닝된다. 다음, 도 10(C)에 도시된 바와 같이, 금속 상호접속 패턴들, 예컨대 트레이스들 및/또는 접촉부들을 포함하는 상호접속층(150)이, 상술된 레지스트층(148)을 마스크로서 사용하여, 금속, 예컨대 구리를 도금함으로써 제조되고, 그 후 표면 러프닝(roughening) 프로세스가 이 상호접속층(150)의 표면을 러프닝하기 위하여 수행된다.
다음, 도 10(D)에 도시된 바와 같이, 제2 레지스트층(152)이 제1 포토레지스트층(148)을 덮기 위하여 적층되고 패터닝된다. 154는, 후술되는 전기적 도전성 필러(156)(도 10(E))가 내부에 형성될 것인 레지스트층(152) 내에 형성되는 홀이다.
다음, 도 10(E)에 도시된 바와 같이, 금속 포스트 또는 다른 전기적 도전성 필러(156)는, 마스크로서 상술된 제2 레지스트층(152)을 사용하여, 금속, 예컨대 구리를 도금함으로써 제조된다. 이들 전기적 도전성 필러들(156)이 상호접속층(150)의 러프닝된 표면 상에 제조되어, 상호접속층(150)과 전기적 도전성 필러(156) 사이의 훌륭한 부착성을 가능하게 하고, 훌륭한 접촉 특성을 가능하게 한다.
다음, 도 10(F)에 도시된 바와 같이, 상술된 제2 레지스트층(152)이 제거된다. 158은 이러한 층(152)을 제거한 후의 상호접속 소자이다.
다음, 상호접속 소자(158)로부터 전기적 도전성 필러들(156)이 제거된(또는, 보다 자세하게는 전기적 도전성 필러들(156)이 제조되지 않았던 구조) 상술된 상호접속 소자(158)로부터 구성된 제2 상호접속 소자(158a)가 제공된다.
이 때, 전기적 도전성 필러들(156)과 상호접속층(150)이 그로부터 연장하는 상호접속 소자(158)의 표면(155), 및 상호접속 소자(158a)의 상호접속층(150)이 그로부터 연장하는 표면(155)이 서로 대면하여 위치되고, 상호접속 소자(158)의 전기 적 도전성 필러들(156) 각각이 상호접속 소자(158a)의 대응하는 상호접속층(150)에 접촉하도록 정렬된다. 층간 절연층(160)이 상호접속 소자(158a)와 상호접속 소자(158) 사이에 개재된다. 이 상태에서, 열 및 압력이 인가되어, 상호접속 소자들(158a, 158)을 함께 결합시키고, 예컨대 본딩, 부착 또는 융해시킨다. 도 10(G)는 이 결합 프로세스 이후의 상태를 도시한다.
다음, 상호접속 소자들(158, 158a)의 캐리어층들(142, 142)이 제거되고, 그 후 에칭 배리어층들(144, 144)이 또한 제거된다. 그 후, 상술된 금속 하층들(146, 146) 또한 제거된다.
이것은, 상호접속층들(150)이 층간 절연층(160)의 양 표면들 상에 제조되어, 이들과 동면인 것인 다층 상호접속 소자 또는 배선 기판을 제공한다. 도 10(H)는, 금속 하층들(146, 146)의 제거에 의하여 생성된 배선 기판을 도시한다.
본 실시예에서 도시되고 설명된 다층 상호접속 소자들 또는 배선 기판들은, 상술된 것과 유사하고, 유전체 소자들의 최외 표면들이 평평하고, 이들 표면들 상에 노출된 상호접속 패턴들이 이들 표면들과 동면인 것인 구조를 갖는다.
한편, 도 10(A) 내지 도 10(H)를 참조하여, 상호접속 소자들이, 전기적 도전성 필러들(156)의 말단부의 표면들이 대응하는 상호접속층(150)과 접촉하는 상태에서 함께 정렬되고, 결합되고 일체화된다. 상술된 상호접속 소자들(158, 158a)의 각각의 상술된 캐리어층들(142, 142), 상술된 에칭 배리어층들(144, 144), 및 상술된 금속 하층들(146, 146)이 순차적으로 제거된다.
도 10(H)를 참조하여, 전기적 도전성 필러들(156)이 제조되는 상호접속 소 자(158), 및 이들 전기적 도전성 필러들없이 구성된 상호접속 소자(158a)가, 이들 사이에 층간 절연층(160)이 개재되어 레이어링된다. 이러한 실시예의 변형에서, 그로부터 연장하는 전기적 도전성 필러들(156)을 갖는 상호접속 소자들(158, 158)은, 전기적 도전성 필러들(156, 156)이, 2개의 상호접속 소자들(158) 사이에 개재된 층간 절연층(160) 내에 일체화되는 것과 같이, 서로 접촉하도록 결합될 수 있다.
상기에 나타낸 특징의 이들 및 다른 변형 및 조합이 사용될 수 있으므로, 바람직한 실시예의 상기 설명은 본 발명의 제한에 의해서라기 보다 예시의 목적으로 취해져야 한다.
본 발명은 다른 것들 중에서 상호접속 소자, 예컨대 배선 기판 등에서 사용될 수 있으며, 상호접속층의 복수의 금속 트레이스들이 유전체 소자, 예컨데 열가소성 물질과 같은 수지로 제조된 층간 절연층의 표면들 중 하나에 노출된다. 예컨대, 구리와 같은 금속으로 제조된 포스트들 또는 층간 접촉 필러들은 이러한 유전체 소자를 통하여 연장한다. 이러한 포스트들 또는 필러들은 다층 배선 기판들의 각 층들의 상호접속층들의 적어도 일부에 대응하는 층간 접속부들을 제공할 수 있다. 또한, 본 발명은 상호접속 소자들의 형성 방법에서 그리고 다층 배선 기판들의 제조 방법에서 사용된다.

Claims (12)

  1. 제1 주표면, 상기 제1 주표면으로부터 떨어진 제2 주표면, 상기 제1 주표면으로부터 내부로 연장하는 복수의 제1 리세스(recess)들, 및 상기 제2 주표면으로부터 내부로 연장하는 복수의 제2 리세스들을 갖는 유전체 소자;
    상기 복수의 제1 리세스들에 매입되며, 상기 제1 주표면과 실질적으로 동면인 외부 표면들과 상기 외부 표면들로부터 떨어진 내부 표면들을 갖는 복수의 제1 금속 상호접속 패턴들;
    상기 복수의 제2 리세스들에 매입되며, 상기 제2 주표면과 실질적으로 동면인 외부 표면들과 상기 외부 표면들로부터 떨어진 내부 표면들을 갖는 복수의 제2 금속 상호접속 패턴들; 및
    상기 복수의 제1 금속 상호접속 패턴들의 상기 내부 표면들을, 상기 복수의 제2 금속 상호접속 패턴들의 상기 내부 표면들에 도전적으로 접속시키는 복수의 고체 금속 포스트들
    을 포함하는 다층 상호접속 소자.
  2. 정상 주표면과, 상기 정상 주표면으로부터 떨어진 바닥 주표면을 갖는 다층 상호접속 소자로서,
    (a) 상기 정상 주표면에 노출된 제1 주표면, 상기 제1 주표면으로부터 떨어진 제2 주표면, 및 상기 제1 주표면으로부터 내부로 연장하는 복수의 제1 리세스들 을 갖는 제1 유전체 소자,
    (b) 상기 복수의 제1 리세스들에 매입되며, 상기 제1 주표면과 실질적으로 동면인 외부 표면들을 가지며, 상기 외부 표면들로부터 떨어진 내부 표면들을 갖는 복수의 제1 금속 상호접속 패턴들, 및
    (c) 상기 제1 금속 상호접속 패턴들의 상기 내부 표면들과 도전적으로 접촉하고, 상기 내부 표면들로부터 상기 제1 유전체 소자의 상기 제2 주표면을 향하여 연장하는 복수의 고체 금속 포스트들
    을 포함하는 제1 상호접속 소자; 및
    상기 제1 상호접속 소자와 결합되며, 상기 복수의 제1 금속 상호접속 패턴들과 도통(conductive communication)인 복수의 제2 금속 상호접속 패턴들을 포함하는 제2 상호접속 소자로서, 상기 복수의 제2 금속 상호접속 패턴들은 상기 다층 상호접속 소자의 상기 바닥 표면에 노출되고 상기 바닥 표면에서 노출된 유전체 소자와 동면인 외부 표면들을 가지며, 상기 노출된 유전체 소자는 상기 제1 유전체 소자 또는 제2 유전체 소자 중 적어도 하나를 포함하는 것인 상기 제2 상호접속 소자
    를 포함하는, 정상 주표면과, 상기 정상 주표면으로부터 떨어진 바닥 주표면을 갖는 다층 상호접속 소자.
  3. 제 2 항에 있어서, 각각이 적어도 하나의 중간 유전체 소자를 포함하는 하나 이상의 중간 상호접속 소자들, 및 적어도 복수의 중간 금속 상호접속 패턴들을 더 포함하고, 상기 하나 이상의 중간 상호접속 소자들은 상기 제1 및 제2 상호접속 소 자들 사이에 위치되며, 상기 제1 및 제2 상호접속 소자들 간의 도전성 상호접속을 제공하는 것인 다층 상호접속 소자.
  4. 제 3 항에 있어서, 상기 하나 이상의 중간 상호접속 소자들 각각은 상기 적어도 하나의 중간 유전체 소자를 통하여 상기 복수의 중간 금속 상호접속 패턴들로부터 연장하는 복수의 금속 포스트들을 포함하는 것인 다층 상호접속 소자.
  5. 제 4 항에 있어서, 상기 하나 이상의 중간 상호접속 소자들의 상기 복수의 금속 상호접속 패턴들은, 상기 적어도 하나의 중간 유전체 소자의 노출된 표면들과 동면이지 않은 노출된 표면들을 갖는 것인 다층 상호접속 소자.
  6. 상호접속 소자를 제조하는 방법으로서,
    제2 금속층을 덮는 제1 금속층을 포함하는 구조를 제공하는 단계;
    상기 제1 금속층으로부터 복수의 금속 상호접속 패턴들을 패터닝하는 단계;
    상기 복수의 금속 상호접속 패턴들의 적어도 일부와 도통하는 복수의 고체 금속 포스트들을 형성하는 단계;
    상기 구조를 덮으며, 상기 복수의 금속 포스트들 간의 절연을 제공하는 유전체 소자를 형성하는 단계; 및
    상기 유전체 소자에 매입된 상기 복수의 금속 상호접속 패턴들을 갖는 상기 상호접속 소자를 제공하기 위하여, 상기 제2 금속층을 상기 복수의 금속 상호접속 패턴들까지 선택적으로 제거하는 단계
    를 포함하는 상호접속 소자의 제조 방법.
  7. 제 6 항에 있어서, 상기 복수의 금속 상호접속 패턴들은 외부 표면들을 가지며, 상기 외부 표면들은 상기 유전체 소자의 제1 주표면과 동면인 것인 상호접속 소자의 제조 방법.
  8. 제 6 항에 있어서, 상기 유전체 소자를 형성하는 단계는, 미경화된 수지를 포함하는 층을, 상기 복수의 금속 포스트들 및 상기 복수의 금속 상호접속 패턴들에 가압하는 단계를 포함하는 것인 상호접속 소자의 제조 방법.
  9. 제 8 항에 있어서, 상기 층을 상기 복수의 금속 포스트들에 가압한 후, 상기 유전체 소자의 상기 미경화된 수지를 경화하는 단계를 더 포함하는 상호접속 소자의 제조 방법.
  10. 제 6 항에 있어서, 상기 복수의 금속 포스트들은 상기 복수의 금속 상호접속 패턴들을 덮는 마스크층을 형성하여, 상기 복수의 금속 상호접속 패턴들의 적어도 일부 상에 금속을 선택적으로 도금함으로써 형성되며, 상기 복수의 금속 상호접속 패턴들의 적어도 일부는 상기 마스크층에서의 개구부들 내에 노출되는 것인 상호접속 소자의 제조 방법.
  11. 제 6 항에 있어서, 상기 복수의 금속 상호접속 패턴들은 복수의 제1 금속 상호접속 패턴들을 포함하고, 상기 유전체 소자는 상기 제1 주표면으로부터 떨어진 제2 주표면을 포함하고, 상기 방법은, 상기 복수의 고체 금속 포스트들과 도통하는 복수의 제2 금속 상호접속 패턴들을 제공하는 단계를 더 포함하고, 상기 복수의 제2 금속 상호접속 패턴들은 상기 유전체 소자의 상기 제2 주표면과 실질적으로 동면인 외부 표면들을 갖는 것인 상호접속 소자의 제조 방법.
  12. 노출된 유전체 소자 및 상기 유전체 소자와 실질적으로 동면인 외부 표면들을 갖는 노출된 금속 상호접속 패턴들을 갖는 다층 상호접속 소자를 제조하는 방법으로서,
    적어도 하나의 유전체층, 상기 유전체층을 덮는 복수의 융기된 금속 상호접속 패턴들을 포함하는 적어도 하나의 상호접속층, 및 상기 적어도 하나의 유전체층을 통하여 상기 복수의 융기된 금속 상호접속 패턴들로부터 연장하는 복수의 층간 도전체들을 포함하는 제1 상호접속 소자를 제공하는 단계;
    노출된 유전체 소자, 및 상기 노출된 유전체 소자와 실질적으로 동면인 외부 표면들을 갖는 복수의 노출된 금속 상호접속 패턴들을 갖는 제2 상호접속 소자를 제공하는 단계로서, 상기 제2 상호접속 소자는 상기 노출된 유전체 소자를 통하여 상기 복수의 금속 상호접속 패턴들의 내부 표면들로부터 연장하는 복수의 금속 포스트들을 포함하는 것인 상기 복수의 노출된 금속 상호접속 패턴들을 제공하는 단 계; 및
    상기 복수의 금속 포스트들이 상기 노출된 금속 상호접속 패턴들을 상기 융기된 금속 상호접속 패턴들에 도전적으로 상호접속시키고, 상기 노출된 유전체 소자가 상기 제1 상호접속 소자의 상기 유전체층을 덮도록, 상기 제1 상호접속 소자를 상기 제2 상호접속 소자와 결합시키는 단계
    를 포함하는, 노출된 유전체 소자 및 상기 유전체 소자와 실질적으로 동면인 외부 표면들을 갖는 노출된 금속 상호접속 패턴들을 갖는 다층 상호접속 소자를 제조하는 방법.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7354862B2 (en) * 2005-04-18 2008-04-08 Intel Corporation Thin passivation layer on 3D devices
TWI340002B (en) * 2008-04-07 2011-04-01 Unimicron Technology Corp Circuit board and manufacturing method thereof
JP5408655B2 (ja) * 2009-08-10 2014-02-05 米沢ダイヤエレクトロニクス株式会社 プリント配線板及びその製造方法
US9406658B2 (en) * 2010-12-17 2016-08-02 Advanced Semiconductor Engineering, Inc. Embedded component device and manufacturing methods thereof
US8628636B2 (en) * 2012-01-13 2014-01-14 Advance Materials Corporation Method of manufacturing a package substrate
TWI578472B (zh) * 2014-11-27 2017-04-11 矽品精密工業股份有限公司 封裝基板、半導體封裝件及其製法
US10651160B2 (en) * 2017-03-20 2020-05-12 Qualcomm Incorporated Low profile integrated package
CN107105578A (zh) * 2017-04-17 2017-08-29 复旦大学 一种制备双面和多层电路的电镀剥离工艺
CN116581091B (zh) * 2023-07-13 2024-01-12 芯爱科技(南京)有限公司 电子封装件及其制法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3606677A (en) * 1967-12-26 1971-09-21 Rca Corp Multilayer circuit board techniques
US4631100A (en) * 1983-01-10 1986-12-23 Pellegrino Peter P Method and apparatus for mass producing printed circuit boards
US5011580A (en) * 1989-10-24 1991-04-30 Microelectronics And Computer Technology Corporation Method of reworking an electrical multilayer interconnect
US5046238A (en) * 1990-03-15 1991-09-10 Rogers Corporation Method of manufacturing a multilayer circuit board
US5219787A (en) * 1990-07-23 1993-06-15 Microelectronics And Computer Technology Corporation Trenching techniques for forming channels, vias and components in substrates
KR100274764B1 (ko) * 1991-11-29 2001-01-15 이사오 우치가사키 배선판의 제조법
US5440805A (en) * 1992-03-09 1995-08-15 Rogers Corporation Method of manufacturing a multilayer circuit
US5199163A (en) * 1992-06-01 1993-04-06 International Business Machines Corporation Metal transfer layers for parallel processing
US5329695A (en) * 1992-09-01 1994-07-19 Rogers Corporation Method of manufacturing a multilayer circuit board
US6703565B1 (en) * 1996-09-06 2004-03-09 Matsushita Electric Industrial Co., Ltd. Printed wiring board
US5878487A (en) * 1996-09-19 1999-03-09 Ford Motor Company Method of supporting an electrical circuit on an electrically insulative base substrate
US6262478B1 (en) * 1997-04-08 2001-07-17 Amitec-Advanced Multilayer Interconnect Technologies Ltd. Electronic interconnect structure and method for manufacturing it
JP2000101245A (ja) * 1998-09-24 2000-04-07 Ngk Spark Plug Co Ltd 積層樹脂配線基板及びその製造方法
IL128200A (en) * 1999-01-24 2003-11-23 Amitec Advanced Multilayer Int Chip carrier substrate
WO2000070670A1 (en) * 1999-05-12 2000-11-23 Hitachi, Ltd. Semiconductor device and method for manufacturing the same, and electronic device

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