KR20080055762A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20080055762A
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semiconductor chip
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semiconductor substrate
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아끼라 스즈끼
에이이찌 미사까
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산요덴키가부시키가이샤
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Abstract

높은 수율을 확보함과 함께, 신뢰성이 높은 반도체 장치를 제공한다. 반도체 기판(1)의 표면에 오목부(5)를 형성하고, 이 오목부(5)에 대응하는 볼록부(7)를 절연성 기판(6)(글래스 등) 상에 형성한다. 그 후, 오목부(5)와 볼록부(7)를 끼워 맞추고, 접착층(8)을 개재하여, 반도체 기판(1)과 절연성 기판(7)을 접합한다. 반도체 기판(1)의 이면을 백 그라인드하여, 볼록부(7)를 노출시키고, 그 후, 비어 홀(10)을 형성하고, 관통 전극(14)을 형성하고, 도전 단자(18)를 형성하고, 다이싱 등의 공정을 행한다. 이 때 반도체 기판(1)의 표면 및 측면은 절연성 기판(6)에 의해 피복(보호)되어 있다. 또한, 볼록부(7)는 소정의 폭을 갖고 있으며, 다이싱은 볼록부(7)의 중점 부근에서 행하도록 한다.
도전 단자, 볼록부, 오목부, 접착층, 절연성 기판

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING MATHOD THEREOF}
[특허 문헌1] 일본 특허 공표2002-512436호 공보
[특허 문헌2] 일본 특개2003-309221호 공보
본 발명은 가공성이 우수하고, 신뢰성이 높은 반도체 장치 및 그 제조 방법 에 관한 것이다.
최근, 삼차원 실장 기술로서, CSP(Chip Size Package)가 주목받고 있다. CSP란, 반도체 칩의 외형 크기와 대략 동일한 사이즈의 외형 크기를 갖는 소형 패키지를 의미한다.
종래부터, CSP의 일종으로서, BGA(Ball Grid Array)형의 반도체 장치가 알려져 있다. 이 BGA형의 반도체 장치는, 땜납 등의 금속 부재로 이루어지는 볼 형상의 도전 단자를 패키지의 일주면 상에 격자 형상으로 복수 배열하고, 패키지의 다른 면 상에 탑재되는 반도체 칩과 전기적으로 접속한 것이다.
그리고, 이 BGA형의 반도체 장치를 전자 기기에 내장할 때에는, 각 도전 단자를 프린트 기판 상의 배선 패턴으로 실장함으로써, 반도체 칩과 프린트 기판 상 에 탑재되는 외부 회로를 전기적으로 접속하고 있다.
이러한 BGA형의 전자 장치는, 측부에 돌출된 리드 핀을 갖는 SOP(Small 0utline Package)나 QFP(Quad Flat Package) 등의 다른 CSP형의 반도체 장치에 비교하여, 다수의 도전 단자를 형성할 수 있고, 게다가 소형화할 수 있다고 하는 장점을 갖기 때문에, 예를 들면 휴대 전화기에 탑재되는 디지탈 카메라의 이미지 센서 칩 등으로서 폭 넓게 이용되고 있다.
도 10은, 종래의 BGA형의 반도체 장치의 개략 구성을 이루는 것이며, 도 10의 (A)는, 이 BGA형의 반도체 장치의 표면측의 사시도이다. 또한, 도 10의 (B)는 이 BGA형의 이면측의 사시도이다.
이 BGA형의 반도체 장치(101)는, 제1 및 제2 글래스 기판(102, 103)의 사이에 반도체 칩(104)이 에폭시 수지층(105a, 105b)을 개재하여 밀봉되어 있다. 제2 글래스 기판(103)의 일주면 상, 즉 BGA형의 반도체 장치(101)의 이면 상에는, 도전 단자(106)가 격자 형상으로 복수 배치되어 있다. 이 도전 단자(106)는, 제2 배선(110)을 통하여 반도체 칩(104)에 접속된다. 복수의 제2 배선(109)에는, 각각 반도체 칩(104)의 내부로부터 인출된 알루미늄 배선이 접속되어 있고, 각 도전 단자(106)와 반도체 칩(104)과의 전기적 접속이 이루어져 있다.
이 BGA형의 반도체 장치(101)의 단면 구조에 대해서 도 11을 참조하여 더욱 자세하게 설명한다. 도 11은 다이싱 라인 DL을 따라, 개개의 칩으로 분할된 BGA형의 반도체 장치(101)의 단면도를 도시하고 있다.
반도체 칩(104)의 표면에 형성된 절연층(108) 상에 제1 배선(107)이 형성되 어 있다. 이 반도체 칩(104)의 표면은, 에폭시 수지 등의 수지층(105a)에 의해 제1 글래스 기판(102)과 접착되어 있다. 또한, 이 반도체 칩(104)의 이면은, 에폭시 수지 등의 수지층(105b)에 의해 제2 글래스 기판(103)과 접착되어 있다.
또한, 제1 배선(107)의 일단은 제2 배선(109)과 접속되어 있다. 이 제2 배선(109)은, 제1 배선(107)의 일단으로부터 제2 글래스 기판(103)의 표면에 연장되어 있다． 그리고, 제2 글래스 기판(103) 위로 연장된 제2 배선(109) 상에는, 볼 형상의 도전 단자(106)가 형성되어 있다. 또한, 제2 배선(109)의 표면에는 솔더 레지스트 등으로 이루어지는 보호막(110)이 형성되어 있다.
전술한 기술은, 상기한 특허 문헌 1에 기재되어 있다.
그러나, 전술한 종래의 BGA형의 반도체 장치에서는, 특히 그 칩 단(112)에서의 가공의 곤란성 때문에, 반도체 장치의 신뢰성이 열화된다고 하는 문제가 있었다． 구체적으로는 예를 들면, 칩 단(112)에서 보호막(110)이 충분히 피복되어 있지 않은 경우에는, 물·약액 등의 부식 물질이 배선(제1 배선(107), 제2 배선(109))에 침입하는 문제가 있다.
또한, 다이싱 공정에서의 다이싱 라인의 약간의 흔들림이나, 그 때에 발생하는 충격에 의해, 이와 동시에 보호막(110)이 박리되어, 배선(제2 배선(109))이 노출되거나, 내부에 형성된 배선(제1 배선(107)), 패드 전극 등의 소자가 손상되는 문제가 있다. 또한, 이 문제를 방지하기 위해 다이싱 라인과 칩 단과의 거리를 넓게 취한 경우에는, 웨이퍼 1매당에 대한 칩 수가 감소하여, 코스트가 높아지는 문제도 있다.
또한, 온도 변화에 의해 반도체 칩(104)과 지지 기판(예를 들면, 제1 글래스 기판(102))의 접점에서 온도 사이클(팽창 계수의 상위)에 의해 왜곡이 발생하여, 그 부분으로부터 기계적 손상이 발생하거나, 부식 물질의 침입에 이른다는 문제가 있다.
이와 같이, 종래의 구성에서는, 반도체 장치에 발생하는 다양한 응력, 충격, 온도 변화에 의해, 파손이나 변형 등의 손상이 발생하여, 신뢰성이 열화하는 문제가 있었다． 또한, 이러한 문제는 소위 관통형의 반도체 장치(특허 문헌2 참조)에 대해서도 마찬가지로 발생한다.
따라서, 본 발명은, 칩 사이즈 패키지형의 반도체 장치 및 그 제조 방법에서, 신뢰성의 비약적 향상을 도모한다.
본 발명은 상기 과제를 감안하여 이루어진 것으로, 그 주된 특징은 이하와 같다. 즉, 본 발명에 따른 반도체 장치는, 반도체 기판과, 상기 반도체 기판의 표면에 형성된 패드 전극과, 상기 반도체 기판의 이면으로부터 관통하여, 상기 패드 전극에 도달하는 비어 홀과, 상기 비어 홀 내에 형성되고, 상기 패드 전극과 전기적으로 접속된 관통 전극과, 상기 반도체 기판의 이면에 형성되고, 상기 관통 전극과 전기적으로 접속된 도전 단자를 구비하고, 상기 반도체 기판의 표면 및 측면을 절연성 기판에 의해 피복한 것을 특징으로 하는 것이다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은, 이하의 특징을 갖는다. 즉, 본 발명에 따른 반도체 장치의 제조 방법은, 반도체 기판의 표면에 패드 전극이 형성된 반도체 기판을 준비하고, 상기 반도체 기판의 표면으로부터 이면의 방향으로 소정의 오목부를 형성하는 공정과, 절연성 기판에 상기 오목부에 대응하는 볼록부를 형성하는 공정과, 그 후, 상기 반도체 기판과 상기 절연성 기판을 접착층을 개재하여 접합하는 공정과, 상기 반도체 기판의 이면으로부터 상기 패드 전극에 도달하는 비어 홀을 형성하는 공정과, 상기 비어 홀 내에 상기 패드 전극과 전기적으로 접속된 관통 전극을 형성하는 공정과, 상기 반도체 기판의 이면에 상기 관통 전극과 전기적으로 접속된 도전 단자를 형성하는 공정을 구비하는 것을 특징으로 한 다.
또한, 반도체 기판과 절연성 기판을 접합하는 공정은, 양극 접합법을 이용 하여도 된다． 이것에 따르면, 오목부 및 볼록부를 정밀도 높게 접합할 수 있어, 결과적으로 반도체 장치의 신뢰성이 향상된다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은, 반도체 기판의 표면으로부터 이면의 방향으로 소정의 오목부를 형성하는 공정과, 절연성 기판에 상기 오목부에 대응하는 볼록부를 형성하는 공정과, 그 후, 상기 오목부를 포함하는 상기 반도체 기판 상, 혹은 상기 볼록부를 포함하는 상기 절연성 기판 상에 접착층을 형성시키는 공정과, 상기 반도체 기판과 상기 절연성 기판을, 상기 오목부 및 볼록부를 끼워 맞춰 접합하는 공정과, 상기 볼록부에 형성한 다이싱 라인을 따라 다이싱하고, 상기 반도체 기판을 복수의 반도체 칩으로 절단 분리하는 공정을 구비하는 것을 특징으로 한다. 관통 전극을 형성하는 반도체 장치에 한정되지 않고, 다양한 반도체 장치에서, 제조 공정 시 및 사용 상태에서의 외부 환경의 변화(부식 물질의 침입·응력·충격 등)에 대한 내구성, 신뢰성이 향상된 반도체 장치를 제조할 수 있다．
본 발명에 따른 반도체 장치 및 그 제조 방법에서는, 제조 공정의 도중의 단계로부터 반도체 기판의 표면 및 측면을 강도가 높은 절연성 기판(글래스 등)에 의해 피복(보호)하고 있다． 이것에 따르면, 열 처리, 에칭, 다이싱 등의 제조 공정이나, 사용 상태에서의 외부 환경의 변화(부식 물질의 침입·응력·충격 등)에 대 한 내구성·안정성이 향상된다. 또한, 본 발명에 따르면, 반도체 기판과 절연성 기판을 접합한 후의 가공이 용이하게 되기 때문에, 높은 수율을 확보하는 것이 가능하게 된다．
또한, 절연성 기판의 볼록부에서 다이싱을 했을 경우에는, 주로 절연성 기판(글래스 등)을 다이싱하는 것뿐이어도 되어, 종래의 다이싱 공정과 같이 반도체층을 다이싱하는 것은 아니므로 그 제어가 용이하게 된다. 또한, 다이싱 라인이 다소 흔들렸다고 해도 절연성 기판이 보호하기 때문에, 수율에 영향이 적다.
결과적으로, 높은 수율을 확보함과 함께, 신뢰성이 높은 칩 사이즈 패키지형의 반도체 장치를 얻을 수 있다.
다음으로, 본 발명의 실시 형태에 대해서 도면을 참조하면서 상세하게 설명한다. 도 1∼도 8은 각각, 제조 공정순으로 도시한 단면도이다. 또한, 도 9는 본 발명에 따른 반도체 장치를 이면 방향으로부터 본 평면도이며, 도 8은 도 9의 X-X선을 따라 자른 단면도이다. 또한, 반도체 기판 상에는 M0S 트랜지스터, 복수의 배선, 배선간을 접속하는 플러그 등의 소자나, 실리콘 산화막으로 이루어지는 소자 분리가 적당히 형성되어 있지만 그 도시는 생략하고 있다. 또한，이하의 공정은 웨이퍼 공정에 의해 행해지기 때문에, 다수의 반도체 장치(20)이 동시에 형성되게 되지만 편의상 3개의 반도체 장치가 형성되는 공정을 설명한다.
우선, 도 1에 도시한 바와 같이 실리콘(Si) 등으로 이루어지는 반도체 기판(1)의 표면에 제1 절연막(2)(예를 들면, 열산화법이나 CVD법 등에 의한 실리콘 산화막)을 예를 들면, 2㎛의 막 두께로 형성한다. 다음으로, 스퍼터링법이나 도금법, 그 밖의 성막 방법에 의해 패드 전극(3)으로 이루어지는 알루미늄(Al)이나 구리(Cu) 등의 금속층을 형성하고, 그 후 도시되지 않은 마스크를 이용하여 상기 금속층을 에칭하고, 절연막(2) 상에 패드 전극(3)을 예를 들면, 1㎛의 막 두께로 형성한다. 패드 전극(3)은 반도체 기판(1) 상의 도시되지 않은 전자 디바이스와 접속된 외부접속용 전극이다.
그리고, 패드 전극(3)을 피복하도록 하고, 패시베이션막(4)(예를 들면, 플라즈마 CVD법에 의한 실리콘 질화막(SiN막))을, 예를 들면 2㎛의 막 두께로 형성한다. 그 후, 반도체 기판(1)의 표면으로부터 이면의 방향으로 소정의 오목부(5)를 형성한다. 오목부(5)는 후술하는 절연성 기판(6)과 접합할 때에 필요한 접합 부위이다. 이 오목부(5)는, 에칭이나 레이저 빔 조사 등의 방법에 의해 형성한다. 여기에서, 오목부(5)의 높이는 예를 들면 200㎛ 정도, 폭은 40㎛ 정도이지만, 이것에는 한정되지 않는다. 이상의 공정에 의해, 소정의 오목부(5)가 형성된 반도체 기판(1)이 형성된다.
한편, 도 1에 도시한 바와 같이 글래스, 플라스틱, 세라믹, 석영 등으로 이루어지는 절연성 기판(6)을 준비하고, 반도체 기판(1)에 형성된 오목부(5)에 대응하는 볼록부(7)를 형성한다. 볼록부(7)는, 전술한 바와 같이 패터닝된 반도체 기판(1)과 접합할 때에 필요한 접합 부위이다. 이 볼록부(7)는, 오목부(5)와 마찬가지로, 에칭이나 레이저 빔 조사 등의 방법에 의해 형성한다. 이상의 공정에 의해, 소정의 볼록부(7)가 형성된 절연성 기판(6)이 형성된다.
또한, 도면 상에서 오목부(5) 및 볼록부(7)는 스트레이트 형상이지만 테이퍼 형상이어도 된다．
다음으로, 볼록부(7)의 측벽을 포함시킨 절연성 기판(6)의 표면(혹은 오목부(5)의 내벽을 포함시킨 반도체 기판(1)의 표면)에, 예를 들면 에폭시 수지로 이루어지는 접착제를 스프레이 도포법을 이용하여 도포한다. 그리고, 도 2에 도시한 바와 같이 이 접착제(접착층(8))를 개재하여 반도체 기판(1)의 표면과 절연성 기판(6)이 접합된다. 이 때, 오목부(5)과 대응하는 볼록부(7)가 끼워맞추어져 있다．
또한, 반도체 기판(1)과 절연성 기판(6)을 접합하는 방법으로서, 양극 접합법(Anodic bonding)을 이용해도 된다． 이 경우, 반도체 기판(1)과 절연성 기판(6) 사이에 큰 정전 인력(접착층(8))이 발생하고, 계면에서 화학 결합함으로써 양자가 접합된다. 상기 방법에 따르면, 접합이 고상에서 행해지므로 고정밀도의 접합이 가능한 것, 필요 부분에만 가열을 행하므로, 왜곡이 적게 접합할 수 있는 것 등의 장점이 있다. 또한, 접착제와 양극 접합법을 병용하는 것이어도 된다.
다음으로, 이 절연성 기판(6)이 접착된 상태에서, 도 3에 도시한 바와 같이 반도체 기판(1)의 이면 에칭, 소위 백 그라인드(BG)를 행한다. 이 백 그라인드는, 적어도 절연성 기판(6)의 볼록부(7)가 반도체 기판(1)의 이면으로부터 노출되어질 때까지 행하는 것이 이후의 공정을 쉽게 하여, 신뢰성이 높은 반도체 장치를 제조하는 데에 있어서 바람직하다. 본 실시 형태에서는, 절연성 기판(6)의 볼록부(7) 상에 반도체 기판(1)을 남길 필요성이 없기 때문이다. 또한, 반도체 기판(1)이 얇 아짐과 함께, 절연성 기판(6)만을 다이싱하면 각각을 분리할 수 있어, 다이싱도 용이해지기 때문이다. 따라서, 본 실시 형태에서는, 이 백 그라인드에 의해 오목부(5)가 소실된다.
또한, 이후의 공정에서는, 절연성 기판(6)이 반도체 기판(1)의 강력한 지지체로서의 역할을 갖기 때문에, 공정 작업 시의 강도 대책·오염 대책이 도모되고 있다．
다음으로, 반도체 기판(1)의 이면 상에, 선택적으로 레지스트층(9)을 형성한다. 선택적으로란, 반도체 기판(1)의 이면 상 내에, 패드 전극(3)에 대응하는 위치에 개구부를 갖도록 형성하는 것이다． 그리고, 이 레지스트층(9)을 마스크로 하여, 바람직하게는 드라이 에칭법에 의해, 반도체 기판(1) 및 제1 절연막(2)을 선택적으로 에칭한다. 드라이 에칭의 에칭 가스로서는 공지의 CHF3 등을 이용할 수 있다. 이 에칭에 의해, 도 4의 (A)에 도시한 바와 같이 패드 전극(3)이 노출되어, 상기 패드 전극(3)에 대응하는 위치의 반도체 기판(1)을 상기 이면으로부터 패드 전극(3)의 표면에 이르도록 관통하는 비어 홀(10)이 형성된다.
다음으로, 레지스트층(9)을 제거한 후, 도 4의 (B)에 도시한 바와 같이 비어 홀(10) 내를 포함하는 반도체 기판(1)의 이면의 전체면에, 제2 절연막(11)(예를 들면, 플라즈마 CVD법에 의한 실리콘 질화막이나 실리콘 산화막)을, 예를 들면 1㎛의 막 두께로 형성한다.
다음으로, 도 5의 (A)에 도시한 바와 같이 비어 홀(10)을 제외한 제2 절연 막(11) 상에, 선택적으로 레지스트층(12)을 형성한다. 다음으로, 상기 레지스트층(12)을 마스크로 하여, 비어 홀(10)의 바닥부의 제2 절연막(11)(제1 절연막(2)이 잔존하고 있는 경우에는 이것도 포함함)을 에칭하여 제거한다. 이 에칭은, 예를 들면 이방성 이온 에칭인 것이 바람직하지만, 그 밖의 에칭이어도 된다． 이 에칭에 의해, 도 5의 (B)에 도시한 바와 같이 반도체 기판(1)의 이면 상 및 비어 홀(10)의 측벽에 형성된 제2 절연막(11)을 잔존시키면서, 상기 바닥부의 제2 절연막(11)을 제거하여 패드 전극(3)을 노출시킬 수 있다. 다음으로, 레지스트층(12)을 제거한다. 또한, 도 4의 (A)의 공정에서의 제1 절연막(2)의 에칭 제거 공정을 생략하고, 본 공정에서의 제2 절연막(11)의 에칭 제거 공정에서, 제1 절연막(2) 및 제2 절연막(11)을 함께 에칭 제거하는 것이어도 된다.
다음으로, 도 6의 (A)에 도시한 바와 같이 비어 홀(10)을 포함하는 반도체 기판(1)의 이면의 제2 절연막(11) 상 및 패드 전극(3) 상에, 배리어 메탈층(13)을 형성한다. 또한, 배리어 메탈층(13) 상에 도시되지 않은 시드층을 형성한다. 여기에서, 상기 배리어 메탈층(13)은, 예를 들면 티탄 텅스텐(TiW)층, 티탄 나이트라이드(TiN)층, 혹은 탄탈 나이트라이드(TaN)층 등의 금속으로 이루어진다. 상기 도시되지 않은 시드층은, 후술하는 관통 전극(14) 및 배선층(15)을 도금 형성하기 위한 전극으로 되는 것으로, 예를 들면, 구리(Cu) 등의 금속으로 이루어진다. 배리어 메탈층(13)은, 예를 들면, 스퍼터법, CVD법, PVD법, 무전해 도금법, 기타의 성막 방법에 의해 형성된다.
다음으로, 비어 홀(10) 내를 포함하는 배리어 메탈층(13) 및 도시되지 않은 시드층 상에, 예를 들면 무전해 도금법에 의해, 구리(Cu)로 이루어지는 관통 전극(14), 및 이 관통 전극(14)과 연속하여 접속된 배선층(15)을 형성한다. 관통 전극(14) 및 배선층(15)은, 배리어 메탈층(13) 및 도시되지 않은 시드층을 개재하여, 비어 홀(10)의 바닥부에서 노출되는 패드 전극(3)과 전기적으로 접속된다. 또한, 상기 관통 전극(14) 및 배선층(15)은, 스퍼터법 등으로 이루어지는 알루미늄(Al)을 형성하는 것이어도 된다.
다음으로, 도 6의 (B)에 도시한 바와 같이 반도체 기판(1)의 이면의 배선층(15) 상에, 배선층(15)을 소정의 패턴으로 패터닝하기 위한 레지스트층(16)을 선택적으로 형성한다. 이 레지스트층(16)은, 잔존시키는 배선층(15)(배선)의 패턴에 대응하여 형성시킨다.
다음으로, 레지스트층(16)을 마스크로 하여, 불필요한 배선층(15)의 부분 및 도시되지 않은 시드층을 에칭하여 제거한다. 계속해서, 배선층(15)을 마스크로 하여, 배리어 메탈층(13)을 에칭하여 제거한다. 이 에칭에 의해, 반도체 기판(1)의 이면의 배선층(15)이 소정의 배선 패턴으로 패터닝된다. 다음으로, 레지스트층(16)을 제거한다.
다음으로, 도 7에 도시한 바와 같이 반도체 기판(1)의 이면 상에, 이것을 피복하고, 예를 들면 솔더 레지스트와 같은 레지스트 재료로 이루어지는 보호막(17)을 형성한다. 보호막(17) 중 배선층(15)의 소정의 위치(도전 단자 형성 영역)에는 개구부가 형성된다. 그리고, 상기 개구부에서 노출되는 배선층(15) 상에, 예를 들면 땜납 등의 금속으로 이루어지는 볼 형상의 도전 단자(18)를 스크린 인쇄법을 이 용해서 형성시킨다.
이상의 공정에 의해, 적층된 각 층으로부터 이루어지는 BGA형의 반도체 장치(20)가 각각 완성된다. 그리고, 이상의 공정은 웨이퍼 공정에 의해 행해지기 때문에, 1매의 웨이퍼에는 다수의 반도체 장치(20)가 동시에 형성되게 된다. 따라서, 다수의 반도체 장치(20)의 경계인 다이싱 라인 DL을 따라 다이싱을 행함으로써, 도 8에 도시한 바와 같이 개개의 반도체 장치(20)에 절단 분리한다. 여기에서, 다이싱 라인 DL은 반도체 장치(20)의 경계, 즉 절연성 기판(6)의 볼록부(7)에 설정한다. 이 때 절연성 기판(6)은 반도체 장치(20)에의 충격을 완화하여, 보호하고 있다． 따라서, 종래 문제되고 있었던 다이싱 공정에 기인하는 기계적 손상(반도체 장치(20)의 각 층의 박리나 크랙 등)은 경감된다.
또한, 다이싱 라인 DL을 볼록부(7)의 중점 부근으로 하는 것이, 다이싱 공정에 기인하는 기계적 손상으로부터 반도체 장치(20)를 보호함과 함께, 수율을 향상시키는 데에 있어서 바람직하다.
또한, 본 실시 형태에서의 다이싱에서는 주로 절연성 기판(6)(예를 들면, 글래스)을 다이싱하면 되고, 반도체층(반도체 기판(1))을 다이싱하지 않으므로, 그 제어가 용이하다.
도 9는 본 실시 형태에 따른 다이싱 후의 반도체 장치(20)를 이면 방향으로부터 본 평면도이며, 도 8은 도 9의 X-X선을 따라 자른 단면도이다. 또한, 도 9에서는 편의상 보호막(17)의 도시를 생략하고 있다．
이와 같이 본 실시 형태에 따른 반도체 장치(20)에서는, 그 표면 및 측면이 절연성 기판(6)에 의해 피복되고, 이면이 보호막(17)에 의해 피복되어 있다. 그 때문에, 제조 공정 시 및 사용 상태에서의 외부 환경의 변화(부식 물질의 침입·응력·충격 등)에 대한 내구성, 신뢰성이 종래의 반도체 장치에 비하여 비약적으로 향상되어 있다．
또한, 본 실시 형태에서는, 볼 형상의 도전 단자를 갖는 BGA형의 반도체 장치에의 적용예에 대해서 설명했지만, 본 발명은 LGA(Land Grid Array)형의 반도체 장치에 적용하는 것이어도 된다.
도 1은 본 발명의 반도체 장치 및 그 제조 방법을 설명하는 단면도.
도 2는 본 발명의 반도체 장치 및 그 제조 방법을 설명하는 단면도.
도 3은 본 발명의 반도체 장치 및 그 제조 방법을 설명하는 단면도.
도 4는 본 발명의 반도체 장치 및 그 제조 방법을 설명하는 단면도.
도 5는 본 발명의 반도체 장치 및 그 제조 방법을 설명하는 단면도.
도 6은 본 발명의 반도체 장치 및 그 제조 방법을 설명하는 단면도.
도 7은 본 발명의 반도체 장치 및 그 제조 방법을 설명하는 평면도.
도 8은 본 발명의 반도체 장치 및 그 제조 방법을 설명하는 평면도.
도 9는 본 발명의 반도체 장치 및 그 제조 방법을 설명하는 평면도.
도 10은 종래의 반도체 장치를 설명하는 사시도.
도 11은 종래의 반도체 장치를 설명하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판
2 : 제1 절연막
3 : 패드 전극
4 : 패시베이션막
5 : (반도체 기판의) 오목부
6 : 절연성 기판
7 : (절연성 기판의) 볼록부
8 : 접착층
9, 12, 16 : 레지스트층
10 : 비어 홀
11 : 제2 절연막
13 : 배리어 메탈층
14 : 관통 전극
15: 배선층
17, 110 : 보호막
18, 106 : 도전 단자
20, 101 : 반도체 장치
102 : 제1 글래스 기판
103 : 제2 글래스 기판
104 : 반도체 칩
105a, 105b : 수지층
107 : 제1 배선
108 : 절연층
109 : 제2 배선
DL : 다이싱 라인

Claims (10)

  1. 반도체 칩과,
    상기 반도체 칩의 표면측에 형성된 패드 전극과,
    상기 반도체 칩의 이면측으로부터 관통하여, 상기 패드 전극에 도달하는 비어 홀과,
    상기 비어 홀 내에 형성되고, 상기 패드 전극과 전기적으로 접속된 관통 전극과,
    상기 반도체 칩의 이면측에 형성된 보호막을 통해, 상기 관통 전극과 전기적으로 접속된 도전 단자
    를 구비하며,
    상기 반도체 칩을 매몰하기 위한 오목부를 가지는 절연성 기판에, 해당 반도체 칩의 표면 및 측면을 피복하는 것을 특징으로 하는 반도체 장치.
  2. 반도체 칩과,
    상기 반도체 칩의 표면측에 형성된 패드 전극과,
    상기 패드 전극에 접속되고, 상기 반도체 칩의 이면측으로부터 연장된 배선층과,
    상기 반도체 칩의 이면측에 형성된 보호막을 개재하여, 상기 배선층과 전기적으로 접속된 도전 단자를 구비하며,
    상기 반도체 칩을 매몰하기 위한 오목부를 가지는 절연성 기판에, 해당 반도체 칩의 표면 및 측면을 피복하는 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 절연성 기판과 상기 반도체 기판 사이에 접착층을 갖는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 접착층은 접착제로 이루어지는 것을 특징으로 하는 반도체 장치.
  5. 제1항 또는 제2항에 있어서,
    상기 절연성 기판은, 글래스, 플라스틱, 세라믹 또는 석영 중 어느 하나인 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 관통 전극과 연속해서 형성된 배선층을 가지는 것을 특징으로 하는 반도체 장치.
  7. 반도체 기판의 표면측에 패드 전극이 형성된 반도체 기판을 준비하고,
    상기 반도체 기판의 표면으로부터 이면의 방향으로 소정의 오목부를 형성하 는 공정과,
    절연성 기판에 상기 오목부에 대응하는 볼록부를 형성하는 공정과,
    그 후, 상기 반도체 기판과 상기 절연성 기판을 접착층을 개재하여 접합하는 공정과,
    상기 반도체 기판의 이면으로부터 상기 패드 전극에 도달하는 개구를 형성하는 공정과,
    상기 개구를 개재하여 상기 패드 전극과 전기적으로 접속된 배선층을 형성하는 공정과,
    상기 반도체 기판의 이면측에 상기 배선층과 전기적으로 접속된 도전 단자를 형성하는 공정
    을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 반도체 기판과 상기 절연성 기판을 접착층을 개재하여 접합하는 공정은, 양극 접합법을 이용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제7항 또는 제8항에 있어서,
    상기 도전 단자를 형성하는 공정 후에,
    상기 볼록부에 형성한 다이싱 라인을 따라 다이싱 공정을 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제7항 또는 제8항에 있어서,
    상기 반도체 기판과 상기 절연성 기판을 접착층을 개재하여 접합하는 공정 후에,
    상기 반도체 기판의 이면을, 적어도 상기 절연성 기판의 볼록부가 노출될 때 까지 평탄화하는 공정을 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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