JP3792954B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体チップを貫通する電極を有する半導体装置の製造方法に関し、例えば大きな記憶容量を得るために複数のメモリチップを積層して実装する技術に関する。
【０００２】
【従来の技術】
半導体装置、例えば半導体記憶装置にあっては、素子の微細化による高集積化、記憶容量の大容量化、高機能化、動作速度の高速化等の様々な要求がなされている。これらの要求の中でも、特に記憶容量の増大に対する要求が高いが、必ずしも素子の微細化に製造技術が対応できていない。
【０００３】
このような問題を解決する一つの技術として、複数のメモリチップを積層して実装することにより、見かけ上の記憶容量を増大させる技術が提案されている。
【０００４】
上記複数のメモリチップを積層する際には、例えばメモリチップに貫通孔を形成し、この貫通孔の側壁に絶縁膜を形成した後、貫通孔内に導電性電極材料を埋め込んで電極を形成している。そして、上記電極上にメッキなどでバンプを形成し、このバンプを介在して複数のメモリチップの電極間を接続することにより、見かけ上の記憶容量を増大させている。
【０００５】
上記バンプの形成に際しては、まず、図４（ａ）に示すように、半導体基板（シリコン基板）３１の貫通孔３０内に、絶縁膜３２を介在して導電性電極材料を埋め込んで電極３３を形成し、この電極３３上にアルミニウム等からなるパッド３４を形成した後、全面をパッシベーション膜３５で覆う。次に、上記パッド３４上のパッシベーション膜３５をエッチングなどで選択的に除去して、パッド３４の表面を露出させる。引き続き、図４（ｂ）に示すように全面にバリアメタル層３６を形成した後、図４（ｃ）に示すようにパッド３４上以外の部分をフォトレジスト３７でマスクする。その後、図４（ｄ）に示すように露出されているバリアメタル層３６上にメッキを行い、メッキ層（バンプ）３８を形成する。次に、図４（ｅ）に示すようにレジスト３７を除去する。そして、図４（ｆ）に示すようにウェットエッチングを行って、パッシベーション膜３５上に残存されているバリアメタル層３６を除去する。
【０００６】
しかしながら、上記のような構成並びに製造方法では、図４（ｆ）に示したバリアメタル層３６の除去工程において、バンプ３８の端部下の領域３９Ａ，３９Ｂがオーバーエッチングされる。このため、充分な信頼性を確保するためにはバンプサイズを小さくできず、隣接する各バンプ３８間にも一定の距離が必要となり、ピッチは２０μｍ程度までしか詰められない。この結果、サイズの小さなチップでは、高機能化されて多数の入出力信号が必要となっている半導体記憶装置等に適用するのが難しくなっている。
【０００７】
また、パッケージを薄型化するために、チップの裏面を研削及び研磨してチップ厚を薄くする場合、ウェーハを薄くしてからバンプ３８の形成を行う必要があるため、搬送中やバンプ形成のためのメッキ時に、ウェーハにクラックが入ったり割れたりする恐れがある。経験値では、ウェーハ厚の最小値をｔｍｉｎ、ウェーハ径をｄとすると、ｔｍｉｎ＝ｄ／１０００程度までが限界である。
【０００８】
【発明が解決しようとする課題】
上記のように従来の半導体装置の製造方法では、バンプサイズを充分小さくできず、バンプ間のピッチも詰められないという問題があった。
【０００９】
また、メモリチップの裏面を研削及び研磨してチップ厚を薄くする場合、搬送中やバンプ形成のためのメッキ時にウェーハにクラックが入ったり割れたりするという問題があった。
【００１０】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、複数の半導体チップを積み重ねて実装するための電極のサイズ小さくできると共に、電極間のピッチを狭くでき、多数の信号入出力が要求される場合にも充分に対応できる半導体装置の製造方法を提供することにある。
【００１１】
また、この発明の他の目的は、搬送中やメッキ時にウェーハにクラックが入ったり割れたりするのを防止できる半導体装置の製造方法を提供することにある。
【００１２】
更に、この発明の他の目的は、ウェーハの分割工程と貫通孔への導電性電極材料の埋め込みによる電極の形成工程とを同時にでき、製造工程の簡単化が図れる半導体装置の製造方法を提供することにある。
【００１８】
【課題を解決するための手段】
この発明の一態様に係る半導体装置の製造方法は、半導体基板の主表面に所定の深さの開孔を形成する工程と、前記開孔の内壁に絶縁膜を形成する工程と、前記開孔内を導電性電極材料で埋め込む工程と、前記半導体基板の主表面側から最終的なチップ厚よりも深いダイシング溝を形成する工程と、前記半導体基板の裏面を前記開孔の底部及び前記ダイシング溝の底部に達しない深さまで機械的に研削する工程と、前記半導体基板の裏面を前記開孔の底部より浅い位置までエッチングして、前記導電性電極材料を前記半導体基板の裏面から突出させ、前記半導体基板を貫通し、且つ裏面側に突起部を有する電極を形成すると共に、前記ダイシング溝に沿って前記半導体基板を分割する工程とを具備する。
【００１９】
そして、上記製造方法において、次のような特徴を備えている。
【００２０】
前記開孔内を導電性電極材料で埋め込む工程の後に、前記半導体基板の主表面側の前記導電性電極材料上に、接合材料層を形成する工程を更に具備する。
【００２２】
上記のような製造方法によれば、半導体基板の裏面側に突出した導電性電極材料をバンプとして利用することができるので、バンプ間のピッチを狭くして、多数の信号入出力が要求される場合にも対応できる。
【００２３】
また、上記のような製造方法によれば、機械的な研削及び研磨によって効率よくウェーハを薄くでき、エッチングによって電極を突出させることができる。
【００２４】
更に、接合材料層はウェーハを薄くする前に形成するので、搬送中や接合材料層の形成のためのメッキ時にウェーハにクラックが入ったり割れたりするのを防止できる。
【００２５】
しかも、機械的な研削及び研磨の前にダイシング溝を形成しておくので、ウェーハの分割工程と貫通孔への電極材料の埋め込みによる電極の形成工程とを同時にでき、製造工程の簡単化が図れる。
【００２６】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
図１（ａ），（ｂ）は、この発明の第１の実施の形態に係る半導体装置について説明するためのもので、（ａ）図はチップの平面図、（ｂ）図は（ａ）図のＸ−Ｘ’線に沿った断面図である。また、図２（ａ），（ｂ）は上記図１（ａ），（ｂ）に示した半導体装置を実装した状態を示すもので、（ａ）図は斜視図、（ｂ）図は断面図である。
【００２７】
図１（ａ），（ｂ）に示す如く、半導体基板（例えば半導体メモリチップ）１１には、四辺に沿って貫通孔１２，１２，…が形成されている。これらの貫通孔１２，１２，…内の半導体基板１１表面には酸化シリコン等の絶縁膜１３が形成されており、この絶縁膜１３は半導体基板１１の裏面側に突出している。また、上記貫通孔１２内には、上記絶縁膜１３が介在されることにより、上記半導体基板１１と絶縁された状態で銅（Ｃｕ）やタングステン（Ｗ）等の導電性の材料からなる電極１４が設けられている。この電極１４は、基板１１の裏面側で且つ上記絶縁膜１３よりも突出した突起部１４Ａを有する。そして、上記電極１４における基板１１の主表面側には、接合材料層１８が形成されている。
【００２８】
上記構造の半導体基板１１は、図２（ａ），（ｂ）に示すように、複数個が積み重ねられてインターポーザ１５上に搭載される。この際、半導体メモリチップ１１−１における電極１４の突起部１４Ａは、インターポーザ１５上に実装され、電気的に接続される。上記半導体メモリチップ１１−２における電極１４の突起部１４Ａは、上記半導体メモリチップ１１−１における電極１４上の接合材料層１８上に実装され、電気的に接続される。上記半導体メモリチップ１１−３，１１−４も同様に、半導体メモリチップ１１−２，１１−３上にそれぞれ実装され、電気的に接続される。
【００２９】
また、上記インターポーザ１５上には、上記半導体メモリチップ１１−１〜１１−４に隣接して、ロジックチップ１６が実装されている。上記各半導体メモリチップ１１−１〜１１−４とロジックチップ１６は、上記インターポーザ１５の裏面側に形成された半田ボール１７，１７，…と電気的に接続されている。
【００３０】
このような構成によれば、半導体基板１１の裏面側に突出した電極１４の突起部１４Ａを、従来のバンプと同様に用いることができるので、電極１４のサイズを小さくし、且つ電極１４間のピッチを狭くして、多数の信号入出力が要求される場合にも充分に対応できる。
【００３１】
なお、上記電極１４の材料としては、上述したＣｕやＷ以外にも、これらを含む合金や、Ａｌ、Ｍｏ、ポリシリコン、Ａｕ、あるいはこれらを含む合金等を用いることができる。また、上記接合材料層１８としては、Ａｕ、Ｐｂ／Ｓｎ、Ｓｎ、Ａｕ／Ｓｎ、Ｓｎ／Ｉｎ、Ｓｎ／Ｂｉ等を用いることができる。
【００３２】
次に、上述した半導体装置の製造方法について説明する。図３（ａ）乃至（ｃ）はそれぞれ、上記半導体装置における電極１４とその近傍を拡大して製造工程順に示している。
【００３３】
まず、図３（ａ）に示すように、半導体基板１１の主表面に所定の深さの開孔２１を形成し、この開孔２１の内壁に熱酸化やＣＶＤ法により、酸化シリコン等の絶縁膜１３を形成する。その後、ＣＶＤ法により全面に導電性電極材料１４を形成し、開孔２１内をこの電極材料１４で埋め込む。次に、基板１１上の絶縁膜１３と導電性電極材料１４を除去する。引き続き、基板１１の主表面側の上記電極材料１４上に、接合材料層１８を形成する。
【００３４】
次に、図３（ｂ）に示すように、上記基板１１の主表面側から、この基板（チップ）１１の最終的な厚さよりも深いダイシング溝２２を形成した後、上記基板１１の裏面を上記開孔２１の底部及び上記ダイシング溝２２の底部に達しない深さまで機械的に研削する。
【００３５】
そして、図３（ｃ）に示すように、上記基板１１の裏面を開孔２１の底部より浅い位置までエッチングして、電極材料１４を半導体基板１１の裏面から突出させる。これによって、基板１１を貫通し、裏面側に突起部１４Ａを有する電極１４を形成する。この際、絶縁膜１３が基板１１の裏面側に突出される。また、このエッチング工程によって、上記ダイシング溝２２に沿ってチップが分割される。
【００３６】
このような製造方法によれば、機械的な研削及び研磨によって効率よくウェーハを薄くでき、エッチングによって電極１４を突出させることができる。
【００３７】
また、接合材料層１８はウェーハを薄くする前に形成するので、搬送中や接合材料層の形成のためのメッキ時にウェーハにクラックが入ったり割れたりするのを防止できる。
【００３８】
しかも、機械的な研削及び研磨の前にダイシング溝２２を形成しておくので、ウェーハの分割工程と貫通孔への電極材料の埋め込み工程とを同時にでき、製造工程の簡単化が図れる。
【００３９】
更に、バリアメタルを用いないので、１０μｍ以下までバンプ間のピッチを詰めることができ、バンプ間のピッチを狭くして、多数の信号入出力が要求される場合にも容易に対応できる。
【００４０】
【発明の効果】
以上説明したように、この発明によれば、複数の半導体チップを積み重ねて実装するための電極のサイズ小さくできると共に、電極間のピッチを狭くでき、多数の信号入出力が要求される場合にも充分に対応できる半導体装置の製造方法が得られる。
【００４１】
また、搬送中やメッキ時にウェーハにクラックが入ったり割れたりするのを防止できる半導体装置の製造方法が得られる。
【００４２】
更に、ウェーハの分割工程と貫通孔への導電性電極材料の埋め込みによる電極の形成工程とを同時にでき、製造工程の簡単化が図れる半導体装置の製造方法が得られる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態に係る半導体装置について説明するための平面図及び断面図。
【図２】図１に示した半導体装置を実装した状態を示す斜視図及び断面図。
【図３】この発明の第１の実施の形態に係る半導体装置の製造方法について説明するためのもので、半導体装置における電極とその近傍を拡大して製造工程順に示す断面図。
【図４】従来の半導体装置及びその製造方法について説明するためのもので、バンプの形成工程を順次示す断面図。
【符号の説明】
１１，１１−１〜１１−４…半導体基板（半導体メモリチップ）、
１２…貫通孔、
１３…絶縁膜、
１４…電極、
１４Ａ…突起部、
１５…インターポーザ、
１６…ロジックチップ、
１７…半田ボール、
１８…接合材料層、
２１…開孔、
２２…ダイシング溝。
【発明の属する技術分野】
この発明は、半導体チップを貫通する電極を有する半導体装置の製造方法に関し、例えば大きな記憶容量を得るために複数のメモリチップを積層して実装する技術に関する。
【０００２】
【従来の技術】
半導体装置、例えば半導体記憶装置にあっては、素子の微細化による高集積化、記憶容量の大容量化、高機能化、動作速度の高速化等の様々な要求がなされている。これらの要求の中でも、特に記憶容量の増大に対する要求が高いが、必ずしも素子の微細化に製造技術が対応できていない。
【０００３】
このような問題を解決する一つの技術として、複数のメモリチップを積層して実装することにより、見かけ上の記憶容量を増大させる技術が提案されている。
【０００４】
上記複数のメモリチップを積層する際には、例えばメモリチップに貫通孔を形成し、この貫通孔の側壁に絶縁膜を形成した後、貫通孔内に導電性電極材料を埋め込んで電極を形成している。そして、上記電極上にメッキなどでバンプを形成し、このバンプを介在して複数のメモリチップの電極間を接続することにより、見かけ上の記憶容量を増大させている。
【０００５】
上記バンプの形成に際しては、まず、図４（ａ）に示すように、半導体基板（シリコン基板）３１の貫通孔３０内に、絶縁膜３２を介在して導電性電極材料を埋め込んで電極３３を形成し、この電極３３上にアルミニウム等からなるパッド３４を形成した後、全面をパッシベーション膜３５で覆う。次に、上記パッド３４上のパッシベーション膜３５をエッチングなどで選択的に除去して、パッド３４の表面を露出させる。引き続き、図４（ｂ）に示すように全面にバリアメタル層３６を形成した後、図４（ｃ）に示すようにパッド３４上以外の部分をフォトレジスト３７でマスクする。その後、図４（ｄ）に示すように露出されているバリアメタル層３６上にメッキを行い、メッキ層（バンプ）３８を形成する。次に、図４（ｅ）に示すようにレジスト３７を除去する。そして、図４（ｆ）に示すようにウェットエッチングを行って、パッシベーション膜３５上に残存されているバリアメタル層３６を除去する。
【０００６】
しかしながら、上記のような構成並びに製造方法では、図４（ｆ）に示したバリアメタル層３６の除去工程において、バンプ３８の端部下の領域３９Ａ，３９Ｂがオーバーエッチングされる。このため、充分な信頼性を確保するためにはバンプサイズを小さくできず、隣接する各バンプ３８間にも一定の距離が必要となり、ピッチは２０μｍ程度までしか詰められない。この結果、サイズの小さなチップでは、高機能化されて多数の入出力信号が必要となっている半導体記憶装置等に適用するのが難しくなっている。
【０００７】
また、パッケージを薄型化するために、チップの裏面を研削及び研磨してチップ厚を薄くする場合、ウェーハを薄くしてからバンプ３８の形成を行う必要があるため、搬送中やバンプ形成のためのメッキ時に、ウェーハにクラックが入ったり割れたりする恐れがある。経験値では、ウェーハ厚の最小値をｔｍｉｎ、ウェーハ径をｄとすると、ｔｍｉｎ＝ｄ／１０００程度までが限界である。
【０００８】
【発明が解決しようとする課題】
上記のように従来の半導体装置の製造方法では、バンプサイズを充分小さくできず、バンプ間のピッチも詰められないという問題があった。
【０００９】
また、メモリチップの裏面を研削及び研磨してチップ厚を薄くする場合、搬送中やバンプ形成のためのメッキ時にウェーハにクラックが入ったり割れたりするという問題があった。
【００１０】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、複数の半導体チップを積み重ねて実装するための電極のサイズ小さくできると共に、電極間のピッチを狭くでき、多数の信号入出力が要求される場合にも充分に対応できる半導体装置の製造方法を提供することにある。
【００１１】
また、この発明の他の目的は、搬送中やメッキ時にウェーハにクラックが入ったり割れたりするのを防止できる半導体装置の製造方法を提供することにある。
【００１２】
更に、この発明の他の目的は、ウェーハの分割工程と貫通孔への導電性電極材料の埋め込みによる電極の形成工程とを同時にでき、製造工程の簡単化が図れる半導体装置の製造方法を提供することにある。
【００１８】
【課題を解決するための手段】
この発明の一態様に係る半導体装置の製造方法は、半導体基板の主表面に所定の深さの開孔を形成する工程と、前記開孔の内壁に絶縁膜を形成する工程と、前記開孔内を導電性電極材料で埋め込む工程と、前記半導体基板の主表面側から最終的なチップ厚よりも深いダイシング溝を形成する工程と、前記半導体基板の裏面を前記開孔の底部及び前記ダイシング溝の底部に達しない深さまで機械的に研削する工程と、前記半導体基板の裏面を前記開孔の底部より浅い位置までエッチングして、前記導電性電極材料を前記半導体基板の裏面から突出させ、前記半導体基板を貫通し、且つ裏面側に突起部を有する電極を形成すると共に、前記ダイシング溝に沿って前記半導体基板を分割する工程とを具備する。
【００１９】
そして、上記製造方法において、次のような特徴を備えている。
【００２０】
前記開孔内を導電性電極材料で埋め込む工程の後に、前記半導体基板の主表面側の前記導電性電極材料上に、接合材料層を形成する工程を更に具備する。
【００２２】
上記のような製造方法によれば、半導体基板の裏面側に突出した導電性電極材料をバンプとして利用することができるので、バンプ間のピッチを狭くして、多数の信号入出力が要求される場合にも対応できる。
【００２３】
また、上記のような製造方法によれば、機械的な研削及び研磨によって効率よくウェーハを薄くでき、エッチングによって電極を突出させることができる。
【００２４】
更に、接合材料層はウェーハを薄くする前に形成するので、搬送中や接合材料層の形成のためのメッキ時にウェーハにクラックが入ったり割れたりするのを防止できる。
【００２５】
しかも、機械的な研削及び研磨の前にダイシング溝を形成しておくので、ウェーハの分割工程と貫通孔への電極材料の埋め込みによる電極の形成工程とを同時にでき、製造工程の簡単化が図れる。
【００２６】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
図１（ａ），（ｂ）は、この発明の第１の実施の形態に係る半導体装置について説明するためのもので、（ａ）図はチップの平面図、（ｂ）図は（ａ）図のＸ−Ｘ’線に沿った断面図である。また、図２（ａ），（ｂ）は上記図１（ａ），（ｂ）に示した半導体装置を実装した状態を示すもので、（ａ）図は斜視図、（ｂ）図は断面図である。
【００２７】
図１（ａ），（ｂ）に示す如く、半導体基板（例えば半導体メモリチップ）１１には、四辺に沿って貫通孔１２，１２，…が形成されている。これらの貫通孔１２，１２，…内の半導体基板１１表面には酸化シリコン等の絶縁膜１３が形成されており、この絶縁膜１３は半導体基板１１の裏面側に突出している。また、上記貫通孔１２内には、上記絶縁膜１３が介在されることにより、上記半導体基板１１と絶縁された状態で銅（Ｃｕ）やタングステン（Ｗ）等の導電性の材料からなる電極１４が設けられている。この電極１４は、基板１１の裏面側で且つ上記絶縁膜１３よりも突出した突起部１４Ａを有する。そして、上記電極１４における基板１１の主表面側には、接合材料層１８が形成されている。
【００２８】
上記構造の半導体基板１１は、図２（ａ），（ｂ）に示すように、複数個が積み重ねられてインターポーザ１５上に搭載される。この際、半導体メモリチップ１１−１における電極１４の突起部１４Ａは、インターポーザ１５上に実装され、電気的に接続される。上記半導体メモリチップ１１−２における電極１４の突起部１４Ａは、上記半導体メモリチップ１１−１における電極１４上の接合材料層１８上に実装され、電気的に接続される。上記半導体メモリチップ１１−３，１１−４も同様に、半導体メモリチップ１１−２，１１−３上にそれぞれ実装され、電気的に接続される。
【００２９】
また、上記インターポーザ１５上には、上記半導体メモリチップ１１−１〜１１−４に隣接して、ロジックチップ１６が実装されている。上記各半導体メモリチップ１１−１〜１１−４とロジックチップ１６は、上記インターポーザ１５の裏面側に形成された半田ボール１７，１７，…と電気的に接続されている。
【００３０】
このような構成によれば、半導体基板１１の裏面側に突出した電極１４の突起部１４Ａを、従来のバンプと同様に用いることができるので、電極１４のサイズを小さくし、且つ電極１４間のピッチを狭くして、多数の信号入出力が要求される場合にも充分に対応できる。
【００３１】
なお、上記電極１４の材料としては、上述したＣｕやＷ以外にも、これらを含む合金や、Ａｌ、Ｍｏ、ポリシリコン、Ａｕ、あるいはこれらを含む合金等を用いることができる。また、上記接合材料層１８としては、Ａｕ、Ｐｂ／Ｓｎ、Ｓｎ、Ａｕ／Ｓｎ、Ｓｎ／Ｉｎ、Ｓｎ／Ｂｉ等を用いることができる。
【００３２】
次に、上述した半導体装置の製造方法について説明する。図３（ａ）乃至（ｃ）はそれぞれ、上記半導体装置における電極１４とその近傍を拡大して製造工程順に示している。
【００３３】
まず、図３（ａ）に示すように、半導体基板１１の主表面に所定の深さの開孔２１を形成し、この開孔２１の内壁に熱酸化やＣＶＤ法により、酸化シリコン等の絶縁膜１３を形成する。その後、ＣＶＤ法により全面に導電性電極材料１４を形成し、開孔２１内をこの電極材料１４で埋め込む。次に、基板１１上の絶縁膜１３と導電性電極材料１４を除去する。引き続き、基板１１の主表面側の上記電極材料１４上に、接合材料層１８を形成する。
【００３４】
次に、図３（ｂ）に示すように、上記基板１１の主表面側から、この基板（チップ）１１の最終的な厚さよりも深いダイシング溝２２を形成した後、上記基板１１の裏面を上記開孔２１の底部及び上記ダイシング溝２２の底部に達しない深さまで機械的に研削する。
【００３５】
そして、図３（ｃ）に示すように、上記基板１１の裏面を開孔２１の底部より浅い位置までエッチングして、電極材料１４を半導体基板１１の裏面から突出させる。これによって、基板１１を貫通し、裏面側に突起部１４Ａを有する電極１４を形成する。この際、絶縁膜１３が基板１１の裏面側に突出される。また、このエッチング工程によって、上記ダイシング溝２２に沿ってチップが分割される。
【００３６】
このような製造方法によれば、機械的な研削及び研磨によって効率よくウェーハを薄くでき、エッチングによって電極１４を突出させることができる。
【００３７】
また、接合材料層１８はウェーハを薄くする前に形成するので、搬送中や接合材料層の形成のためのメッキ時にウェーハにクラックが入ったり割れたりするのを防止できる。
【００３８】
しかも、機械的な研削及び研磨の前にダイシング溝２２を形成しておくので、ウェーハの分割工程と貫通孔への電極材料の埋め込み工程とを同時にでき、製造工程の簡単化が図れる。
【００３９】
更に、バリアメタルを用いないので、１０μｍ以下までバンプ間のピッチを詰めることができ、バンプ間のピッチを狭くして、多数の信号入出力が要求される場合にも容易に対応できる。
【００４０】
【発明の効果】
以上説明したように、この発明によれば、複数の半導体チップを積み重ねて実装するための電極のサイズ小さくできると共に、電極間のピッチを狭くでき、多数の信号入出力が要求される場合にも充分に対応できる半導体装置の製造方法が得られる。
【００４１】
また、搬送中やメッキ時にウェーハにクラックが入ったり割れたりするのを防止できる半導体装置の製造方法が得られる。
【００４２】
更に、ウェーハの分割工程と貫通孔への導電性電極材料の埋め込みによる電極の形成工程とを同時にでき、製造工程の簡単化が図れる半導体装置の製造方法が得られる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態に係る半導体装置について説明するための平面図及び断面図。
【図２】図１に示した半導体装置を実装した状態を示す斜視図及び断面図。
【図３】この発明の第１の実施の形態に係る半導体装置の製造方法について説明するためのもので、半導体装置における電極とその近傍を拡大して製造工程順に示す断面図。
【図４】従来の半導体装置及びその製造方法について説明するためのもので、バンプの形成工程を順次示す断面図。
【符号の説明】
１１，１１−１〜１１−４…半導体基板（半導体メモリチップ）、
１２…貫通孔、
１３…絶縁膜、
１４…電極、
１４Ａ…突起部、
１５…インターポーザ、
１６…ロジックチップ、
１７…半田ボール、
１８…接合材料層、
２１…開孔、
２２…ダイシング溝。
Claims (2)
- 半導体基板の主表面に所定の深さの開孔を形成する工程と、
前記開孔の内壁に絶縁膜を形成する工程と、
前記開孔内を導電性電極材料で埋め込む工程と、
前記半導体基板の主表面側から最終的なチップ厚よりも深いダイシング溝を形成する工程と、
前記半導体基板の裏面を前記開孔の底部及び前記ダイシング溝の底部に達しない深さまで機械的に研削する工程と、
前記半導体基板の裏面を前記開孔の底部より浅い位置までエッチングして、前記導電性電極材料を前記半導体基板の裏面から突出させ、前記半導体基板を貫通し、且つ裏面側に突起部を有する電極を形成すると共に、前記ダイシング溝に沿って前記半導体基板を分割する工程と
を具備することを特徴とする半導体装置の製造方法。 - 前記開孔内を導電性電極材料で埋め込む工程の後に、前記半導体基板の主表面側の前記導電性電極材料上に、接合材料層を形成する工程を更に具備することを特徴とする請求項１に記載の半導体装置の製造方法。
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