CN214672598U - 三维半导体装置结构和三维半导体装置 - Google Patents

三维半导体装置结构和三维半导体装置 Download PDF

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Abstract

本申请涉及三维半导体装置结构和三维半导体装置，该三维半导体装置结构包括第一器件裸片，该第一器件裸片包括具有正面和背面的衬底，以及设置在衬底的正面的器件层，该器件层包括金属垫。该结构包括从衬底的背面朝向正面延伸的衬底通孔(TSV)，以及设置在TSV的侧壁上的衬垫，该衬垫由难熔金属或聚合物之一制成。该结构包括从TSV的底部延伸到金属垫的接触开口，以及设置在TSV和接触开口中的导电材料层，使得从衬底的背面到金属垫形成垂直互连。

Description

三维半导体装置结构和三维半导体装置
技术领域
本公开涉及三维半导体装置结构和三维半导体装置。
背景技术
三维(3D)集成技术用于减小小形状因子(SFF)微系统的尺寸或占用空间。3D集成技术可以包括半导体或集成电路(IC)裸片、晶圆和封装的3D堆叠。例如，可以通过使用堆叠结构来减小IC封装的占用空间，在该堆叠结构中，第一半导体裸片或芯片堆叠在第二半导体裸片或芯片上，并与第二半导体裸片或芯片结合。第一半导体裸片与第二半导体裸片的结合可涉及晶圆-晶圆或裸片-晶圆或晶圆级封装(WLP)。堆叠半导体裸片或器件的多层之间的垂直互连能够使用衬底通孔(TSV)实现，以实现具有更短的信号通路长度、更小的封装和更低的寄生电容的电路。
实用新型内容
本申请解决的技术问题是解决TSV的侧壁上的绝缘衬垫的退化问题。
在第一方面，一种三维半导体装置结构包括第一器件裸片，该第一器件裸片包括具有正面和背面的衬底，以及设置在衬底的正面的器件层，该器件层包括金属垫。该结构包括从衬底的背面朝向正面延伸的衬底通孔(TSV)，以及设置在TSV的侧壁上的衬垫，该衬垫由难熔金属或聚合物之一制成。该结构包括从TSV的底部延伸到金属垫的接触开口，以及设置在TSV和接触开口中的导电材料层，使得从衬底的背面到金属垫形成垂直互连。
在第二方面，一种三维半导体装置，包括：从衬底的背面在衬底中形成的衬底通孔(TSV)，衬底在正面具有器件层；沉积在衬底的背面、以及TSV的侧壁和底部上的保形间隔层；间隔层用于形成自对准掩模，以在TSV的底部蚀刻到达器件层中的金属垫的接触开口，自对准掩模由沉积在TSV的侧壁上的间隔层形成；以及在TSV的底部形成到达器件层中的金属垫的接触开口。
本申请实现的有益效果为通过自对准结构来保护TSV的侧壁上的绝缘衬垫。
一个或多个实施方式的细节在以下附图和描述中阐述。其他特征将从描述和附图中、以及从权利要求中显而易见。
附图说明
图1A示出了根据本公开的原理，用于从衬底通孔(TSV)形成接触开口以访问衬底上的器件层中的金属垫的自对准掩模。
图1B示出了根据本公开的原理，用于通过半导体器件的堆叠层形成垂直互连的示例性方法。
图2A至图2F示出了根据本公开的原理，当根据图1B的方法通过半导体器件制造工艺的多个步骤对衬底进行加工时的衬底的横截面视图。
图3示出了根据本公开的原理，用于通过半导体器件的堆叠层形成垂直互连的示例性方法。
图4A至图4E示出了根据本公开的原理，当根据图3的方法通过半导体器件制造工艺的多个步骤对衬底进行加工时的衬底的横截面视图。
图5示出了根据本公开的原理，用于通过半导体器件的堆叠层形成垂直互连的示例性方法。
图6A至图6E示出了根据本公开的原理，当根据图5的方法通过半导体器件制造工艺的多个步骤对衬底进行加工时的衬底的横截面视图。
图7和图8示出了根据本公开的原理的堆叠半导体裸片或器件，其中TSV 在堆叠半导体裸片或器件的多层上形成垂直互连。
具体实施方式
蚀刻到半导体衬底中的衬底通孔(TSV，也可称为芯片通孔，或者如果使用硅衬底的话，也可称为硅通孔)可提供垂直互连通道以便设置在半导体衬底上的器件层(例如，绝缘材料层)中所嵌入的组件进行电连接。
TSV是高性能互连技术，用作线接合和倒装芯片的替代方案，以创建3D 封装和3D集成电路。TSV互连可以允许电子器件垂直堆叠，广泛应用和提高性能，例如增加带宽、减少信号延迟、改进功率管理、以及更小的形状因子。例如，可以使用TSV从半导体衬底的背面访问在半导体衬底的正面形成的器件。在一些情况下(例如，在系统级集成架构中)，使用硅通孔将平面器件的多个地层(层)堆叠以及互连。
形成TSV(例如，背面TSV)涉及光刻图案以在硅衬底的背面定义开口(例如，背表面开口)，并使用第一蚀刻(例如，硅蚀刻)在硅衬底中挖出一个从背表面到硅衬底的正面的孔(通孔)。绝缘衬垫(例如，电介质诸如二氧化硅(SiO2) 或氮化硅(SiNx))可以沉积在通孔的侧壁(和底部)上，以使通孔与周围的硅电绝缘。可以执行第二介电蚀刻(例如接触蚀刻)来清除通孔底部的绝缘衬垫，并使接触开口穿过通孔底部，例如，以使设置在硅衬底正面的绝缘层中所嵌入的金属线或垫(接合垫)暴露。接触开口可以从硅衬底穿过可设置在金属垫周围的任何中间绝缘材料而延伸至金属垫。然后，可以将导电材料(例如，铜、铝等)放置在通孔中，以形成从硅衬底的背面到嵌入在硅衬底的正面上的器件中的金属垫的电连接。
用于形成接触开口的接触蚀刻可以使用通孔的TSV的侧壁上的绝缘衬垫作为电介质间隔件或掩模来在TSV的底部界定接触开口。然而，TSV的侧壁上的绝缘衬垫(例如，SiO2或SiNx)本身可能通过接触蚀刻而退化(例如，变薄或被蚀刻)。在许多情况下，对于小直径TSV(例如，直径小于约10μm的TSV)， TSV的侧壁上的绝缘衬垫的退化(例如，厚度减少，边缘有倒角等)可导致光刻控制的损失、绝缘失效、以及器件的不可接受的电气行为和可靠性。
根据本公开的原理，可以使用材料的额外保护层来屏蔽TSV的侧壁上的绝缘衬垫(例如，SiO2或SiNx)。设置在侧壁上的额外保护层还可用作自对准掩模，以形成穿过通孔底部的接触开口，例如，以使嵌入到例如设置在衬底上的器件层中的金属垫的金属线或垫(接合垫)暴露。
本文公开了用于制造背面TSV的示例性装置和方法。例如，该方法可涉及使用自对准结构来打开背面TSV的底部的接触开口，以使嵌入在衬底的前面的绝缘材料层中的金属垫暴露。在示例性实施方式中，自对准结构可以使用间隔材料，该间隔材料是与用作TSV中的侧壁衬垫的电介质或绝缘材料(例如SiO2、 SiNx)不同的材料。这种不同的间隔材料可以形成自对准掩模，以在背面TSV 的底部限定接触开口，并还在接触蚀刻期间保护侧壁衬垫。在示例性实施方式中，自对准结构可涉及一次性间隔结构、永久性间隔结构、环形或环状间隔结构。永久性间隔结构可以使用导体或绝缘材料作为间隔材料。
图1A示出了器件裸片25的一部分，其示出了用于从衬底通孔(TSV)40 形成接触开口60以访问衬底10上的器件层20中的金属垫21的自对准掩模24。自对准掩模24可配置为在接触开口60的蚀刻过程中保护给TSV的侧壁加衬的电介质或绝缘材料22(例如，SiO2、SiNx)。
图1B示出了使用一次性间隔结构作为自对准掩模来在背面TSV的底部形成接触开口，以使设置在衬底正面的器件层中的绝缘材料中所嵌入的金属垫暴露的示例性方法100。一次性间隔层可以例如由硅酸盐玻璃(例如，磷硅酸盐玻璃(PSG))制成。
方法100可以包括：使半导体衬底背面变薄，其中衬底在正面具有器件层 (110)；从衬底的背面蚀刻衬底通孔(TSV)(120)；以及在衬底的背面、TSV 的侧壁和底部沉积绝缘层(130)。该绝缘层可以例如由SiO2或SiNx等制成。方法100可以进一步包括在衬底的背面、TSV的侧壁和底部沉积保形间隔层(140)。
方法100可以进一步包括：定向蚀刻间隔层来创建自对准掩模，以在TSV 的底部蚀刻到达器件层中的金属垫的接触开口(150)；以及在蚀刻接触开口之后，将剩余的间隔层从TSV的侧壁去除以形成自对准掩模(160)。方法100可以进一步包括在TSV和接触开口中设置用于与金属垫电连接的导电材料层 (170)。
结合图2A至图2F描述了用于制造用于垂直互连的TSV的示例性半导体器件制造工艺实现方法100。图2A至图2F示出了根据本公开的原理，当通过半导体器件制造工艺的多个步骤对衬底进行加工以在衬底的背面与衬底正面上的器件组件之间制造TSV互连时的衬底的横截面视图。虽然在各个图中使用了类似的参考字符或附图标记来标记类似的元件，但是为了视觉清晰以及描述的简单性，在一些图中有些元件没有被标记。
图2A至图2F中所示的半导体器件制造工艺在下文中可称为一次性间隔 TSV制造工艺。一次性间隔TSV制造工艺的多个步骤可例如涉及逐层地对衬底进行晶圆级处理。这些步骤可以例如包括光刻胶涂布、光刻图案、沉积和去除衬底上的材料(或衬底的材料)。
如图2A所示，一次性间隔TSV制造工艺从选择具有背面200B和正面200F 的薄半导体衬底200(例如，硅(Si)晶圆10)开始。半导体衬底200可以包括在层(例如，逻辑层200L)中制造的电子器件元件(例如，逻辑器件元件)。例如，逻辑层200L可以包括与浅槽隔离(STI)元件13相邻的器件元件例如器件电极14和器件栅极15，浅槽隔离元件13形成在硅晶圆10和设置在正面 200F的绝缘层20之间的界面(例如，界面200I)中或围绕该界面形成。绝缘层20可以包括用于与器件元件电连接的金属化元件(例如，第一级金属化(M1) 元件、金属垫21)。TSV制造工艺的目标是从衬底10的背面200B穿过衬底到达金属垫21的垂直互连TSV(图2F)。
绝缘层20可以例如由二氧化硅(SiO2)、氮化硅(SiN)和/或氧氮化硅(SiON) 材料中的任何一种或其组合制成。薄半导体衬底可以是例如任意直径的硅晶圆 (例如，51毫米直径的衬底、76毫米直径的衬底、125毫米直径的衬底、150 毫米直径的衬底、200毫米直径的衬底、300毫米直径的衬底或450毫米直径的衬底)。薄半导体衬底200可以在器件制造之后(例如，通过背面打磨和抛光) 使背面变薄。在示例性实施方式中，薄半导体衬底200可具有大约几微米(例如，1μm至20μm)的厚度T。
如图2B所示，一次性间隔TSV制造工艺可以进一步包括从背面200B朝向逻辑层200L中的金属垫21蚀刻通孔(例如，TSV 40)，并将绝缘电介质衬垫30沉积在背面200B以及TSV 40的侧壁和底部上。通孔(例如，TSV 40) 可以与绝缘层20中的金属垫21光刻对准。
TSV 40可以从背面200B穿过硅晶圆10延伸，并与绝缘层20在界面200I 处形成底部。在示例性实施方式中，TSV 40的直径D可以为约0.5μm至约10μm， TSV 40的深度(t)可以为约1μm至10μm。
蚀刻TSV 40可涉及使用各向异性硅蚀刻(例如，反应离子蚀刻(RIE)) 来去除硅材料。沉积绝缘电介质衬垫30可包括沉积二氧化硅(SiO2)和/或氮化硅(SiNx)。在示例性实施方式中，绝缘电介质衬垫30可具有约50至200纳米的厚度。
如图2C所示，一次性间隔TSV制造工艺可以进一步包括将间隔层50沉积在背面200B上和TSV 40中。间隔层50可以被沉积在已沉积的绝缘电介质衬垫30上。在示例性实施方式中，间隔层50可由硅酸盐玻璃(例如PSG)制成。沉积间隔层50可以包括将PSG作为一般保形层沉积在背面200B、以及TSV 40 的侧壁和底部上。在示例性实施方式中，间隔层50(PSG)可具有约50至200 纳米的厚度。
如图2D所示，一次性间隔TSV制造工艺可以进一步包括去除沉积在背面 200B和TSV 40底部上的间隔层50，同时通常将沉积在侧壁上的间隔层50的垂直部分留在原地作为间隔件50S。间隔件50S可以与绝缘层20中的金属垫 21自对准。
在示例性实施方式中，去除沉积在背面200B和TSV 40的底部上的间隔层 50，可以通过反应离子蚀刻(例如，CF4、CHF3或基于C4F8的RIE)来实现。 RIE还可以用作接触蚀刻，并穿过TSV 40的底部和绝缘层20打开接触开口60 以暴露金属垫21。间隔件50S可形成用于接触开口60与绝缘层20中的金属垫 21的自对准掩模。
如图2E所示，一次性间隔TSV制造工艺可以进一步包括从TSV 40中去除间隔件50S。在示例性实施方式中，可以使用湿蚀刻(例如，100：1稀释氢氟酸(DHF)蚀刻)来蚀刻沉积在TSV 40侧壁上的间隔件50S。
如图2F所示，一次性间隔TSV制造工艺可以进一步包括在TSV 40和接触开口60中设置导电材料层70，以从背面200B到金属垫21形成垂直电连接。在示例性实施方式中，导电材料层70可以包括任何金属材料(例如，铝(Al)、铜(Cu)、金属合金等)。在示例性实施方式中，导电材料层70可以是沉积在 10nm至50nm(纳米)厚的钛(Ti)、钽(Ta)或氮化钽(TaN)阻挡层上的100 纳米至1000纳米厚的铜层。
图3示出了使用永久性间隔结构作为自对准掩模来在背面TSV的底部形成接触开口，以使设置在衬底正面的绝缘材料中所嵌入的金属垫暴露的示例性方法300。永久性间隔结构可以例如由难熔金属(例如，钨(W)、钛(Ti)、钼(Mo) 或钽(Ta)等)制成。
与方法100类似，方法300可以包括：使半导体衬底背面变薄，其中衬底在正面具有器件层(310)；从衬底的背面蚀刻衬底通孔(TSV)(320)；以及在背面沉积绝缘层(330)。方法300可以进一步包括：将保形间隔层沉积在衬底的背面、TSV的侧壁和底部上(340)；以及定向蚀刻间隔层以创建给TSV的侧壁加衬的自对准掩模，以在TSV的底部蚀刻到达金属垫的接触开口(350)。间隔层可以由难熔金属(例如，钨(W)、钛(Ti)等)制成。在示例性实施方式中，间隔层可以是钨，而定向蚀刻可以通过反应离子蚀刻(RIE)(例如，基于 SF6的RIE或Cl2/O2RIE)来实现。
方法300可以进一步包括在TSV的底部蚀刻接触开口，以暴露器件层中的金属垫(360)。沉积在TSV的侧壁上的间隔层(例如钨(W))可以形成用于蚀刻接触开口的自对准掩模。方法300可以进一步包括在蚀刻接触开口之后，以及沉积在TSV的侧壁上的间隔层所形成的自对准掩模在原地时，在TSV和接触开口中设置导电材料层以形成与金属垫的垂直互连(370)。
结合图4A至图4E描述了用于制造用于垂直互连的TSV的示例性半导体器件制造工艺实施方法300。图4A至图4E示出了根据本公开的原理，当通过半导体器件制造工艺的多个步骤对衬底进行加工以在衬底的背面与衬底正面上的器件组件之间制造TSV互连时的衬底的横截面视图。
图4A至图4E中所示的半导体器件制造工艺在下文中可称为永久性间隔 TSV制造工艺。永久性间隔TSV制造工艺的多个步骤可例如涉及逐层地对衬底进行晶圆级处理。这些步骤可以例如包括光刻胶涂布、光刻图案、沉积和去除衬底上的材料(或衬底的材料)。
如图4A所示，永久性间隔TSV制造工艺(类似于一次性间隔TSV制造工艺，图2A至图2C)可以从选择具有背面200B和正面200F的薄半导体衬底 200(例如，硅(Si)晶圆10)开始。永久性间隔TSV制造工艺的目标是从背面200B穿过衬底到达金属垫21的垂直互连TSV(图4E)。
如图4B所示，永久性间隔TSV制造工艺(类似于一次性间隔TSV制造工艺，图2A至图2C)可以包括从背面200B朝向金属垫21蚀刻通孔(例如，TSV 40)，并将绝缘电介质衬垫30沉积在背面200B和TSV 40的侧壁上。通孔(例如，TSV 40)可以与绝缘层20中的金属垫21光刻对准。
如图4C所示，永久性间隔TSV制造工艺可以进一步包括在TSV 40的侧壁上形成间隔件80S。在示例性实施方式中，间隔件80S可以由钨材料制成。在示例性实施方式中，形成间隔件80S可以包括将钨层沉积在背面200B上和 TSV 40中。钨层可以为约50至200纳米厚，并沉积在约10至20纳米厚的钛/ 氮化钛(Ti/TiN)阻挡层上。形成间隔件80S可以进一步包括去除过量的钨(例如，沉积在背面200B和TSV 40的底部上的钨)，同时通常将沉积在侧壁上的钨的垂直部分留在原地作为间隔件80S。间隔件80S可以与绝缘层20中的金属垫21自对准。
在示例性实施方式中，去除过量的钨以在TSV 40的侧壁上形成间隔件80S，可以通过基于卤素的反应性离子蚀刻(例如，基于SF6的RIE或Cl2/O2 RIE) 来实现。RIE还可以用作接触蚀刻，并穿过TSV 40的底部和绝缘层20打开接触开口60以暴露金属垫21。间隔件80可以形成用于接触开口60与绝缘层20 中的金属垫21的永久性自对准掩模。
如图4E所示，永久性间隔TSV制造工艺可以进一步包括在TSV 40和接触开口60中设置导电材料层70，以从背面200B到金属垫21形成垂直电连接。在示例性实施方式中，导电材料层70可以包括任何金属材料(例如，铝(Al)、铜(Cu)、金属合金等)。在示例性实施方式中，导电材料层70可以是沉积在 10至50纳米厚的钛(Ti)、钽(Ta)或氮化钽(TaN)阻挡层上的100纳米至 1000纳米厚的铜层。沉积在TSV的侧壁上的导电材料层70可以在与金属垫21的垂直电连接时与(没有被移除的)间隔件80S保持接触。
图5示出了使用环形TSV结构来在背面TSV的底部形成接触开口，以使设置在衬底正面的绝缘材料中所嵌入的金属垫暴露的示例性方法500。
与方法100(图1B)和方法300(图3)类似，方法500可以包括使半导体衬底背面变薄，其中衬底在正面具有器件层(510)。方法500可以进一步包括：从衬底的背面蚀刻包围衬底材料的圆柱形支柱的环形衬底通孔(TSV)(520)；以及将聚合物或氧化物填充物沉积在衬底的背面和环形TSV中(530)。方法 500可以进一步包括去除衬底材料的圆柱形支柱以形成圆柱形TSV(540)。当去除衬底材料的圆柱形支柱以形成圆柱形TSV时，沉积在环形TSV中的聚合物或氧化填充物可保留以给圆柱形TSV的侧壁加衬。方法500可以进一步包括：形成穿过圆柱形TSV到达器件层中的金属垫的接触开口(550)；以及在圆柱形 TSV和接触开口中设置导电材料层，以便从背面到金属垫形成电连接(560)。
结合图6A至图6E描述了用于制造用于垂直互连的TSV的示例性半导体器件制造工艺实施方法500。图6A至图6E示出了根据本公开的原理，当通过半导体器件制造工艺的多个步骤对衬底进行加工以在衬底的背面与衬底正面上的器件组件之间制造TSV互连时的衬底的横截面视图。
图6A至图6E中所示的半导体器件制造工艺在下文中可被称为环形间隔 TSV制造工艺。环形间隔TSV制造工艺的多个步骤可例如涉及逐层地对衬底进行晶圆级处理。这些步骤可以例如包括光刻胶涂布、光刻图案、沉积和去除衬底上的材料(或衬底的材料)。
如图6A所示，环形间隔TSV制造工艺(类似于一次性间隔TSV制造工艺，图2A至图2C)可以从选择具有背面200B和正面200F的薄半导体衬底200(例如，硅(Si)晶圆10)开始。环形间隔TSV制造工艺的目标是从背面200B穿过衬底到达金属垫21的垂直互连TSV(图6E)。
如图6B所示，环形间隔TSV制造工艺可以包括从背面200B朝向金属垫 21蚀刻环形通孔(例如，环形TSV 40A)。环形TSV 40可以包围圆柱形硅支柱 10P。通孔(例如，TSV 40)可以与绝缘层20中的金属垫21光刻对准。
如图6C所示，环形间隔TSV制造工艺可以进一步包括将聚合物(或氧化物)填充物90沉积在背面200B以及环形TSV 40A的环形空间中。环形TSV 40A 的环形空间中的聚合物(或氧化物)填充物90可以包围被围住的圆柱形硅支柱 10P并与被围住的圆柱形硅支柱10P接触。
如图6D所示，环形间隔TSV制造工艺进一步包括去除圆柱形硅支柱10P 以形成圆柱形TSV 40。去除圆柱形硅支柱10P可涉及背面200B上的区域的光刻限定和硅蚀刻以去除圆柱形硅支柱10P。
在示例性实施方式中，圆柱形硅支柱10P和圆柱形TSV 40的形成可以通过反应性离子蚀刻(例如，CF4、CHF3或基于C4F8的RIE)来实现。RIE还可以用作接触蚀刻，并穿过圆柱形TSV 40的底部和绝缘层20打开接触开口60 以暴露金属垫21。在蚀刻过程中，沉积在环形TSV 40A的环形空间上的聚合物填充物90可以留在原地作为TSV 40的侧壁上的环形间隔件，以保护并隔离与圆柱形TSV 40相邻的硅。
如图6E所示，环形间隔TSV制造工艺可以进一步包括在TSV 40和接触开口60中设置导电材料层70，以从背面200B到金属垫21形成垂直电连接。在示例性实施方式中，导电材料层70可以包括任何金属材料(例如，铝(Al)、铜(Cu)、金属合金等)。在示例性实施方式中，导电材料层70可以是沉积在 10至50纳米厚的钛(Ti)、钽(Ta)或氮化钽(TaN)阻挡层上的100纳米至 1000纳米厚的铜层。
在上面的描述中，仅为了便于描述，使用具有单一堆叠器件层(例如，衬底200上的逻辑层200L，图2A)的示例性半导体衬底(例如，衬底200)来示出了用于在堆叠半导体裸片或器件的多层之间形成垂直互连的方法(例如，方法100、300、500，图1、图3和图5)。
图7和图8示出了示例性堆叠半导体裸片或器件，其中所描述的方法能够用于制造在堆叠半导体裸片或器件的多层上进行垂直互连的TSV。
例如，图7示出了一种多裸片堆叠结构700(例如，存储器-逻辑结构)。结构700可以包括堆叠并接合在一起的逻辑裸片710、存储器裸片720和热沉晶圆或裸片730。热沉裸片730可以(例如，使用粘合剂732)接合到存储器裸片720。
逻辑裸片710可以包括形成在衬底10上的器件层710m。器件层710m可以包括三个相互连接的金属化层：M1，M2和M3。存储器裸片720可以包括形成在衬底720s上的器件层720m。逻辑裸片710和存储器裸片720可以接合在一起(混合接合)，使得存储器裸片720的金属化垫M2接合到逻辑裸片710 的金属化垫M3。
可以使用本文所述的方法(例如，方法100、300或500)制造TSV 40，以提供从设置在衬底10背面上的焊接凸起42到器件层710m中的M1垫(例如，金属垫21)的垂直连接750。由于器件层710m中的金属化层M1、M2和 M3垫相互连接，因此器件层720m中的金属化层M1和M2相互连接，存储器裸片720的M2垫与逻辑裸片710的M3垫的接合使得垂直连接750能够从焊接凸起42穿过逻辑裸片710和存储器裸片720延伸至衬底720s。
例如，图8示出了多裸片堆叠结构800(例如，互补金属-氧化物-半导体 (CMOS)图像传感器-逻辑结构)。结构800可以包括堆叠并接合在一起的逻辑裸片810、CMOS图像传感器裸片820、滤色器-透镜层830和玻璃晶圆或裸片840。逻辑裸片810可以包括形成在衬底10上的器件层810m。器件层810m 可以包括三个相互连接的金属化层：M1，M2和M3。CMOS图像传感器裸片 820可以包括形成在衬底820s上的器件层820m。器件层820m包括两个相互连接的金属化层M1和M2。逻辑裸片810和CMOS图像传感器裸片820可以接合在一起(混合接合)，使得CMOS图像传感器裸片820的金属化垫M2接合到逻辑裸片810的金属化垫M3。滤色器-透镜层830可放置在CMOS图像传感器裸片820上，并可包括低折射率(例如，n＝1.2)覆盖层831。滤色器-透镜层830(包括低折射率覆盖层)的形成可以例如涉及逐层地对衬底进行晶圆级处理。该工艺可以例如包括彩色光刻胶涂布、覆盖光刻图案、抗反射涂层沉积以及去除衬底上的材料(或衬底的材料)。玻璃晶圆或裸片840可以(例如，使用粘合剂832)接合到滤色器-透镜层830而在玻璃和CMOS图像传感器裸片820之间没有任何气隙(或者换句话说，CMOS图像传感器裸片是放置在无间隙配置中，其中，玻璃附着到传感器上而没有任何中间气隙)。
可以使用本文所述的方法(例如，方法100、300或500)制造TSV 40，以提供从设置在衬底10背面上的焊接凸起42经过器件层810m中的M1垫(例如，金属垫21)到衬底820s的垂直连接(图8中描绘为电子路径850)。由于器件层810m中的金属化层M1、M2和M3垫相互连接，因此器件层820m中的金属化层M1和M2相互连接，CMOS图像传感器裸片820的M2垫与逻辑裸片810的M3垫的接合使得垂直连接(即电子路径850)能够从焊接凸起42 穿过逻辑裸片810和CMOS图像传感器820延伸至衬底820s。
应理解，在上面的描述中，当元件(例如层、区域、衬底或组件)被称为在另一个元件上、连接到另一个元件、电连接到另一个元件、耦合到另一个元件、或电耦合到另一个元件时，该元件可以直接在另一个元件上、连接到另一个元件、或耦合到另一个元件，或者可存在一个或多个中间元件。相反，当一个元件被称为直接在另一个元件或层上、直接连接到另一个元件或层、或直接耦合到另一个元件或层时，不存在中间元件或层。尽管在整个详细描述中可能不会使用术语“直接在……上”、“直接连接到”或“直接耦合到”，但是被示出为“直接在……上”、“直接连接到”或“直接耦合到”的元件可以这样称呼。本申请的权利要求(如果有的话)可以被修改以叙述说明书中描述的或附图中所示的示例性关系。
如在说明书和权利要求书中所使用的，单数形式可以包括复数形式，除非在上下文中明确地指出特定情况。空间上的相关术语(例如，在……之上、在……上面、在……上方、在……之下、在……下面、在……下方、在……下等)旨在包括除了附图中所描绘的方向外，使用或操作中的器件的不同方位。在一些实施方式中，相关术语“在……上方”和“在……下方”可以分别包括“在……垂直上方”和“在……垂直下方”。在一些实施方式中，术语“相邻”可以包括横向相邻或水平相邻。
一些实施方式可以使用各种半导体加工和/或封装技术来实现。一些实施方式可以使用与半导体衬底(包括但不限于，例如硅(Si)、砷化镓(GaAs)、氮化镓(GaN)、碳化硅(SiC)和/或类似物)相关的各种类型的半导体加工技术来实现。此外，本申请提及的约(例如，约X)可以被理解为在由X±(10％～20％) X限定的范围中。
虽然所描述的实施方式的某些特征已如本文所述进行了说明，但是本领域的技术人员将想到许多修改、替换、变化和等效。因此，应理解，所附的权利要求旨在涵盖落入实施方式的范围内的所有这些修改和变化。应理解，它们只是以举例而不是限制的方式提出，可以对形式和细节进行各种改变。本文所述的装置和/或方法的任何部分可以以任何组合方式进行组合，互斥组合除外。本文所述的实施方式可以包括所描述的不同实施方式的功能、组件和/或特征的各种组合和/或子组合。

Claims (10)

1.一种三维半导体装置结构，其特征在于，所述三维半导体装置结构包括：
第一器件裸片，包括具有正面和背面的衬底，以及设置在所述衬底的正面的器件层，所述器件层包括金属垫；
从所述衬底的背面朝向所述正面延伸的衬底通孔；
设置在所述衬底通孔的侧壁上的衬垫，所述衬垫由难熔金属或聚合物之一制成；
从所述衬底通孔的底部延伸到所述金属垫的接触开口；以及
设置在所述衬底通孔和所述接触开口中的导电材料层，使得从所述衬底的背面到所述金属垫形成垂直互连。
2.根据权利要求1所述的三维半导体装置结构，其中，所述衬底通孔的直径在约0.5微米至约10微米的范围内。
3.根据权利要求1所述的三维半导体装置结构，其中，所述三维半导体装置结构进一步包括：
堆叠在所述第一器件裸片上的第二器件裸片，所述第一器件裸片的金属化层垫接合到所述第二器件裸片的金属化层垫，
从所述衬底的背面到所述金属垫的垂直互连穿过与所述第二器件裸片的金属化层垫接合的所述第一器件裸片的金属化层垫而延伸到所述第二器件裸片中。
4.根据权利要求3所述的三维半导体装置结构，其中，所述第一器件裸片是逻辑器件裸片，以及所述第二器件裸片是存储器件裸片。
5.根据权利要求3所述的三维半导体装置结构，其中，所述第一器件裸片是逻辑器件裸片，以及所述第二器件裸片是CMOS图像传感器裸片。
6.根据权利要求5所述的三维半导体装置结构，其中，所述CMOS图像传感器裸片是无间隙配置的，其中玻璃层附着到所述CMOS图像传感器裸片上而没有任何中间气隙。
7.一种三维半导体装置，其特征在于，所述装置包括：
从衬底的背面在所述衬底中形成的衬底通孔，所述衬底在正面具有器件层；
沉积在所述衬底的背面、以及所述衬底通孔的侧壁和底部上的保形间隔层；
所述保形间隔层用于形成自对准掩模，以在所述衬底通孔的底部蚀刻到达所述器件层中的金属垫的接触开口，所述自对准掩模由沉积在所述衬底通孔的侧壁上的所述保形间隔层形成；以及
在所述衬底通孔的底部形成到达所述器件层中的所述金属垫的接触开口。
8.根据权利要求7所述的三维半导体装置，其中，所述保形间隔层由硅酸盐玻璃制成。
9.根据权利要求7所述的三维半导体装置，其中，所述保形间隔层由难熔金属制成。
10.根据权利要求7所述的三维半导体装置，其中，所述衬底通孔的直径在约0.5微米至约10微米的范围内。
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