TWI775858B - 製造半導體封裝結構的方法 - Google Patents

製造半導體封裝結構的方法 Download PDF

Info

Publication number
TWI775858B
TWI775858B TW107117822A TW107117822A TWI775858B TW I775858 B TWI775858 B TW I775858B TW 107117822 A TW107117822 A TW 107117822A TW 107117822 A TW107117822 A TW 107117822A TW I775858 B TWI775858 B TW I775858B
Authority
TW
Taiwan
Prior art keywords
die
dies
dielectric material
layer
wafer
Prior art date
Application number
TW107117822A
Other languages
English (en)
Other versions
TW201919133A (zh
Inventor
陳怡秀
余振華
陳明發
邱文智
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201919133A publication Critical patent/TW201919133A/zh
Application granted granted Critical
Publication of TWI775858B publication Critical patent/TWI775858B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31058—After-treatment of organic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/89—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using at least one connector not provided for in any of the groups H01L24/81 - H01L24/86
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6834—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06596—Structural arrangements for testing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1433—Application-specific integrated circuit [ASIC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Led Device Packages (AREA)

Abstract

一種製造半導體封裝結構的方法包括以下步驟。將晶粒接合到晶圓。在晶圓及晶粒上形成介電材料層。介電材料層覆蓋晶粒的頂表面及側壁。執行至少一個平坦化製程來移除介電材料層的一部分及晶粒的一部分，以暴露出晶粒的頂表面並形成位於晶粒側邊的介電層。介電層環繞且覆蓋晶粒的側壁。

Description

製造半導體封裝結構的方法
本揭露實施例涉及一種製造半導體封裝結構的方法。
由於各種電子元件（例如，電晶體、二極體、電阻器、電容器等）的積集密度的持續提高，半導體行業已經歷快速成長。在很大程度上，積集密度的此種提高來自於最小特徵尺寸（minimum feature size）的持續減小，此使得更多較小的元件能夠集成到給定區域中。這些較小的電子元件也需要與先前的封裝相比利用較小區域的較小的封裝。半導體元件的某些較小類型的封裝包括四面扁平封裝（quad flat package，QFP）、接腳柵格陣列（pin grid array，PGA）封裝、球狀柵格陣列（ball grid array，BGA）封裝、覆晶（flip chip，FC）、三維積體晶片（three-dimensional integrated chip，3DIC）、晶圓級封裝（wafer level package，WLP）及疊層封裝（package on package，PoP）裝置等等。
三維積體晶片因堆疊晶片之間的互連線的長度減小而提供提高的積集密度及其他優點，例如更快的速度及更高的頻寬。然而，對於三維積體晶片技術來說仍存在很多待處理的挑戰。
本揭露實施例提供一種製造半導體封裝結構的方法，其包括以下步驟。將晶粒接合到晶圓。在晶圓及晶粒上形成介電材料層。介電材料層覆蓋晶粒的頂表面及側壁。執行至少一個平坦化製程來移除介電材料層的一部分及晶粒的一部分，以暴露出晶粒的頂表面並形成位於晶粒側邊的介電層。介電層環繞且覆蓋晶粒的側壁。
以下公開內容提供用於實現所提供主題的不同特徵的許多不同的實施例或實例。以下闡述元件及配置的具體實例以簡化本公開內容。當然，這些僅為實例且不旨在進行限制。舉例來說，以下說明中將第二特徵形成於第一特徵“之上”或第一特徵“上”可包括其中第二特徵與第一特徵被形成為直接接觸的實施例，且也可包括其中第二特徵與第一特徵之間可形成有附加特徵、進而使得所述第二特徵與所述第一特徵可能不直接接觸的實施例。另外，本公開內容可能在各種實例中重複使用參照編號及/或字母。這種重複是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
另外，為易於說明，本文中可能使用例如“在...之下（beneath）”、“在...下麵（below）”、“下部的（lower）”、“在...上（on）”、“在...上方（above）”、“上部的（upper）”等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外還囊括裝置在使用或操作中的不同取向。設備可具有其他取向（旋轉90度或其他取向），且本文中所用的空間相對性用語可同樣相應地進行解釋。
還可包括其他特徵及製程。舉例來說，可包括測試結構以説明進行三維封裝或三維積體晶片裝置的驗證測試。測試結構可包括例如形成於重佈線層中或基底上的測試接墊，所述測試接墊使得能夠測試三維封裝或三維積體晶片、使用探針（probe）及/或探針卡（probe card）等。可對中間結構及最終結構執行驗證測試。另外，本文中所公開的結構及方法可接合包含對已知良好晶粒的中間驗證的測試方法一起使用，以提高良率（yield）及降低成本。
圖1A到圖1C是示出根據本公開第一實施例的製造半導體封裝結構的方法的示意性剖視圖。在一些實施例中，半導體封裝結構包括三維積體晶片（three dimensional integrated chip，3DIC）結構。
參照圖1A，提供包括多個晶粒16a、16b及16c的晶圓18。舉例來說，晶粒16a、16b及16c可分別為特定應用積體電路（application-specific integrated circuit，ASIC）晶片、類比晶片、感測器晶片、無線射頻晶片、電壓調節器晶片或記憶體晶片。晶粒16a、16b及16c可為相同類型的晶粒或不同類型的晶粒。圖1A中所示的形成在晶圓18中的晶粒的數目僅用於說明，且本公開並不僅限於此。在一些實施例中，晶圓18包括多個排列成陣列的晶粒，且所述晶粒的數目可根據產品的設計進行調整。在一些實施例中，晶粒16a、16b及16c可藉由晶粒切割製程沿切割道15被分隔開。在一些實施例中，晶粒16c靠近晶圓18的邊緣，且晶粒16a及16b遠離晶圓18的邊緣。在一些實施例中，晶圓18的邊緣具有圓形形狀或弧形形狀。
在一些實施例中，晶圓18包括基底10、裝置層11、金屬化結構12、鈍化層13以及多個接墊14。基底10是半導體基底，例如矽基底。舉例來說，基底10是塊狀（bulk）矽基底、摻雜矽基底、未摻雜矽基底或絕緣體上矽（silicon-on-insulator，SOI）基底。摻雜矽基底的摻雜劑可為N型摻雜劑、P型摻雜劑或N型摻雜劑與P型摻雜劑的組合。基底10也可由其他半導體材料形成。所述其他半導體材料包括但不限於矽鍺、碳化矽、砷化鎵或其類似物。基底10包括主動區域及隔離結構（圖中未示出）。
裝置層11包括形成在基底10的主動區域上的多種裝置（圖中未示出）。在一些實施例中，所述裝置包括主動元件、被動元件或主動元件與被動元件的組合。在一些實施例中，舉例來說，所述裝置包括積體電路裝置。在一些實施例中，所述裝置例如為電晶體、電容器、電阻器、二極體、光電二極體、熔絲裝置或其他類似裝置。也就是說，晶圓18是其中形成有裝置的晶圓而非載體。金屬化結構12形成在基底10及裝置層11之上。在一些實施例中，金屬化結構12包括形成在其中的一個或多個介電層及互連結構（圖中未示出）。所述互連結構包括多層接觸件、導電線及插塞，且電連接到裝置層11中的裝置。
接墊14形成在金屬化結構12上。接墊14電連接到金屬化結構12中的互連結構，以提供裝置層11中的裝置的外部連接。接墊14的材料可包括金屬或金屬合金，例如鋁、銅、鎳或其合金。
鈍化層13形成在金屬化結構12上方且位於接墊14側邊，以覆蓋接墊14的側壁。在一些實施例中，鈍化層13也被稱為介電層。鈍化層13可為單層結構或多層結構。鈍化層13包含絕緣材料，例如氧化矽、氮化矽、聚合物或其組合。所述聚合物為例如聚苯並惡唑（PBO）、聚醯亞胺、苯並環丁烯（BCB）、其組合或其類似物。在一些實施例中，鈍化層13的頂表面與接墊14的頂表面大體上齊平。鈍化層13的頂表面及接墊14的頂表面形成晶圓18的主動表面。在一些實施例中，所述主動表面被稱為晶圓18的第一表面18a（或稱為前表面），且晶圓18的第二表面18b（或稱為背表面）（即，底表面）與第一表面18a相對。
換句話說，晶粒16a、16b或16c分別包括基底10、裝置層11、金屬化結構12、鈍化層13以及接墊14。接墊14藉由金屬化結構12的互連結構電連接到裝置層11中的裝置。
仍參照圖1A，舉例來說，藉由晶圓上晶片（chip on wafer，CoW）接合製程將多個晶粒19a、19b及19c接合到晶圓18。在一些實施例中，晶粒19a與晶粒16a、晶粒19b與晶粒16b、晶粒19c與晶粒16c分別接合在一起。在一些實施例中，晶粒19c鄰近晶圓18的邊緣，且被稱為邊緣晶粒。晶粒19a及19b遠離晶圓18的邊緣。在一些實施例中，晶粒19a、19b及19c分別包括主動元件或被動元件。舉例來說，晶粒19a、19b及19c可分別為特定應用積體電路（ASIC）晶片、類比晶片、感測器晶片、無線射頻晶片、電壓調節器晶片或記憶體晶片。晶粒19a、19b及19c可為相同類型的晶粒或不同類型的晶粒。
在一些實施例中，晶粒19a、19b及19c是藉由晶粒切割製程從一個或多個晶圓切下的晶粒。也就是說，晶粒19a、19b及19c可以是從同一晶圓或不同晶圓切下的。在將晶粒19a、19b及19c單體化之前，可執行拋光製程以薄化晶圓。此後，將晶粒19a、19b及19c接合到晶圓18。在一些實施例中，然後執行研磨製程以進一步地薄化晶粒19a、19b及19c。
在一些實施例中，晶粒19a、19b及19c分別包括基底20、裝置層21、金屬化結構22、鈍化層23以及多個接墊24。在一些實施例中，基底20、裝置層21、金屬化結構22、鈍化層23以及接墊24的材料及結構特性與基底10、裝置層11、金屬化結構12、鈍化層13以及接墊14的材料及結構特性類似或不同。
晶粒19a、19b及19c可具有相同的尺寸或不同的尺寸。在一些晶粒19a、19b及19c具有相同尺寸的實施例中，晶粒19a、19b及19c具有大體上相同的高度H1及相同的寬度W1。也就是說，晶粒19a、19b及19c的頂表面大體上彼此齊平。晶粒19a、19b及19c的高度H1的範圍為5 μm到775 μm。在一個實施例中，高度H1例如為20 μm。晶粒19a、19b及19c的寬度W1的範圍為1 mm到30 mm。在一個實施例中，晶粒19a的寬度W1例如為5 mm、10 mm或20 mm。在一些實施例中，在晶粒19a、19b及19c之間存在多個間隙25。 也就是說，晶粒19a、19b及19c分散地位於晶圓18上。間隙25的寬度W2（即，相鄰的晶粒19a與19b或19b與19c之間的距離）的範圍為30 μm到1 mm。
晶粒19a、19b及19c分別具有彼此相對的第一表面26a（即，底表面）及第二表面26b（即，頂表面）。在一些實施例中，第一表面26a（或稱為前表面）是晶粒19a、19b或19c的主動表面，包括鈍化層23的表面及接墊24的表面。第二表面26b（或稱為背表面）是晶粒19a、19b或19c的基底20的頂表面。在一些實施例中，晶粒19a、19b及19c的第一表面26a接合到晶圓18的第一表面18a。也就是說，晶粒19a/19b/19c與晶圓18分別被配置成面對面。
在一些實施例中，晶粒19a、19b及19c分別與晶粒16a、16b及16c對齊。接墊24與接墊14對齊，鈍化層23與鈍化層13對齊，但本公開並不僅限於此。在一些實施例中，晶粒19a、19b及19c藉由適當的接合方法接合到晶圓18。所述適當的接合方法例如是混合接合（hybrid bonding）、熔融接合（fusion bonding）或其組合。在一些實施例中，如圖1A所示，一個晶粒19a、19b或19c分別接合到晶圓18的一個晶粒16a、16b或16c，但本公開並不僅限於此。在一些其他實施例中，兩個或更多個晶粒可接合到晶圓18的一個晶粒16a、16b或16c（圖中未示出）。
在接合方法包括混合接合的一些實施例中，所述混合接合包括至少兩種類型的接合，包括金屬與金屬接合以及非金屬與非金屬接合（例如，介電質與介電質接合）。也就是說，接墊24與接墊14是藉由金屬與金屬接合進行接合，而鈍化層23與鈍化層13是藉由介電質與介電質接合進行接合。
在接合方法包括熔融接合的一些實施例中，熔融接合的接合操作可執行如下。首先，為避免產生未接合區域（即，界面氣泡），對晶粒19a、19b及19c的待被接合的表面以及晶圓18的待被接合的表面（即，晶粒19a、19b及19c的第一表面26a以及晶圓18的第一表面18a）進行處理使其足夠清潔及平滑。然後，在室溫下以輕微的壓力（slight pressure）將晶粒19a、19b及19c與晶圓18的晶粒16a、16b及16c對齊並放置成物理接觸，以起始接合操作。此後，在升高的溫度下執行退火製程以加強晶粒19a、19b及19c的待被接合的表面與晶圓18的待被接合的表面之間的化學鍵並將所述化學鍵轉變成共價鍵。
在一些其他實施例中，可藉由多個連接件（圖中未示出）將晶粒19a、19b及19c接合到晶圓18，且可形成底部填充劑層以填充晶粒19a、19b及19c與晶圓18之間的空間並環繞所述連接件。連接件位於接墊14與接墊24之間，使得晶粒19a、19b及19c分別電連接到晶圓18。連接件可為導電凸塊，例如焊料凸塊、銀球、銅球、金凸塊、銅凸塊、銅柱或任意其他適當的金屬凸塊或類似物。
參照圖1B，在將晶粒19a、19b及19c接合到晶圓18之後，在晶圓18以及晶粒19a、19b及19c上方形成介電材料層27。介電材料層27覆蓋晶圓18的頂表面以及晶粒19a、19b及19c的頂表面及側壁。也就是說，晶粒19a、19b及19c之間的間隙25被介電材料層27填充，且介電材料層27也被稱為間隙填充介電層。在一些實施例中，間隙25被介電材料層27填滿。在一些實施例中，介電材料層27的材料包括模塑化合物、模塑底部填充劑、樹脂（例如，環氧樹脂）或其組合或類似物。介電材料層27的形成方法包括模塑製程、模塑底部填充（molding underfilling，MUF）製程或其組合。
在一些實施例中，介電材料層27具有大體上平坦的頂表面。在一些實施例中，介電材料層27的位於晶圓18的邊緣上的側壁大體上是豎直的。介電材料層27的厚度T0大於晶粒19a、19b或19c的高度H1。在一些實施例中，介電材料層27的厚度T0大於5 μm且小於或等於800 μm。此處，厚度T0是指介電材料層27從晶圓18的頂表面到介電材料層27的頂表面的厚度。在晶圓18的邊緣是圓的或弧形的一些實施例中，介電材料層27可延伸至覆蓋晶圓18的邊緣的側壁的一部分。因此，介電材料層27的位於晶圓18的邊緣上的一部分的厚度大於厚度T0。
在一些實施例中，介電材料層27包括主體部28及突出部29。主體部28位於晶圓18上且位於晶粒19a、19b及19c的側邊，環繞並覆蓋晶粒19a、19b及19c的側壁。在一些實施例中，主體部28的頂表面大體上與晶粒19a、19b及19c的第二表面齊平。突出部29位於主體部28上且位於晶粒19a、19b及19c上，覆蓋晶粒19a、19b及19c的第二表面26b以及主體部28的頂表面。在一些實施例中，突出部29是位於晶圓18上方的連續的層，且突出部29的寬度與晶圓18的寬度大體上相同。
參照圖1C，此後執行平坦化製程以移除介電材料層27的位於晶粒19a、19b及19c的第二表面26b上的一部分，使得晶粒19a、19b及19c的第二表面26b（即，頂表面）暴露出來，並形成介電層27b。在一些實施例中，在所述平坦化製程期間還移除晶粒19a、19b及19c的基底20的一些部分，且晶粒19a、19b及19c的高度從H1減小為H2。在一些實施例中，高度H2大於1 μm且小於或等於100 μm。在高度H1為20 μm的實施例中，高度H2為10 μm。然而，本公開並不僅限於此，在一些其他實施例中，在平坦化製程期間不移除基底20。在一些實施例中，平坦化製程例如是包括化學機械研磨（chemical mechanical polishing，CMP）製程。
仍參照圖1C，在一些實施例中，介電層27b的頂表面與晶粒19a、19b及19c的第二表面26b大體上齊平。換句話說，在平坦化製程期間移除突出部29。在晶粒19a、19b及19c的一些部分被移除的一些實施例中，介電材料層27的突出部29以及主體部28的一部分被移除，且介電層27b具有厚度T2。介電層27b的厚度T2的值與晶粒19a、19b或19c的高度H2的值大體上相同。換句話說，介電層27b與分散的晶粒19a、19b及19c具有同一平面。
仍參照圖1C，至此即已完成半導體封裝結構100a，半導體封裝結構100a包括晶圓18、多個晶粒19a、19b及19c以及介電層27b。晶粒19a、19b及19c接合到晶圓18。介電層27b形成在晶圓18上且位於晶粒19a、19b及19c側邊。介電層27b填充在晶粒19a、19b及19c之間的間隙25中，以覆蓋晶圓18的第一表面18a的一部分並覆蓋晶粒19a、19b及19c的側壁。換句話說，晶粒19a、19b或19c被介電層27b環繞保護。晶粒19a、19b及19c的第二表面26b被暴露出，且可執行後續製程以在半導體封裝結構100a上堆疊更多的元件或裝置。
圖2A到圖2C是根據本公開第二實施例的製造半導體封裝結構的方法的示意性剖視圖。第二實施例與第一實施例的不同之處在於：在晶圓18上及晶粒19a、19b及119c上形成介電材料層127，且介電材料層127的材料及形成方法不同於介電材料層27的材料及形成方法。
參照圖1A及圖2A，執行與圖1A所示的製程類似的製程，以將晶粒19a、19b及119c接合到晶圓18。晶粒119c位於晶粒19a及19b側邊且位於晶圓18的邊緣上，也就是說，晶粒119c更靠近晶圓18的邊緣或端部。在晶圓18上方形成介電材料層127，以覆蓋晶圓18的第一表面18a的一部分並覆蓋晶粒19a、19b及119c的第二表面26b以及側壁。在一些實施例中，介電材料層127的材料包括無機介電材料、有機介電材料或無機介電材料與有機介電材料的組合。所述無機介電材料包括氧化物（例如，氧化矽）、氮化物（例如，氮化矽）、氮氧化物（例如，氮氧化矽）、碳氮化矽（SiCN）、碳氧化矽（SiCO）或其組合。所述有機介電材料包括聚合物，例如聚苯並惡唑（PBO）、聚醯亞胺、苯並環丁烯（BCB）、環氧樹脂或其組合或類似物。介電材料層127的形成方法包括沉積製程，例如化學氣相沉積（chemical vapor deposition，CVD）或電漿增強型化學氣相沉積（plasma-enhanced chemical vapor deposition，PECVD）或類似製程。
仍參照圖2A，介電材料層127的表面或形貌（topography）是波狀起伏的。在一些實施例中，介電材料層127的形貌類似於晶圓18上的晶粒19a、19b及119c。在一些實施例中，介電材料層127包括主體部128及多個突出部129。主體部128位於晶圓18上且位於晶粒19a、19b及119c側邊，覆蓋晶圓18的第一表面18a的一部分以及晶粒19a、19b及119c的側壁。也就是說，位於晶粒19a、19b及119c之間的間隙25被介電材料層127填充。在一些實施例中，間隙25被介電材料層127填滿。主體部128的邊緣覆蓋晶圓18的邊緣，且具有與晶圓18的邊緣的形狀類似的形狀。突出部129位於主體部128上方且分別位於晶粒19a、19b及119c上，以覆蓋晶粒19a、19b及119c的第二表面26b以及主體部128的頂表面的一部分。換句話說，晶粒19a、19b及119c的頂角被介電材料層127覆蓋。在一些實施例中，突出部129的數目與晶圓18上的晶粒19a、19b及119c的數目相同。突出部129的剖面形狀可為例如方形、矩形、具有弧形側壁的矩形、具有弧形側壁的方形或梯形。然而，本公開並不僅限於此，突出部129的剖面形狀可為任意其他形狀，只要晶粒19a、19b及119c的第二表面26b及頂角及側壁被覆蓋即可。在一些實施例中，主體部128的厚度T1大體上與晶粒19a或19b的高度H1相同。突出部129的厚度T10可與主體部128的厚度T1相同或不同。
在一些實施例中，突出部129的側壁是弧形的，且突出部129的寬度從上到下先逐漸增大再逐漸減小。也就是說，突出部129在從上到下的中間區域處具有最大寬度。在一些實施例中，突出部129的底部寬度W3大於晶粒19a、19b或119c的寬度W1。也就是說，突出部129覆蓋晶粒19a、19b或119c的頂表面以及環繞晶粒19a、19b或119c的主體部128的頂表面的一部分。在一些實施例中，晶粒19a、19b及119c的頂表面被突出部129完全覆蓋。在一些實施例中，底部寬度W3對寬度W1的比率的範圍為1到1.5。
仍參照圖2A，在一些實施例中，在相鄰的突出部129之間存在多個間隙30。間隙30位於間隙25上方，且主體部128的頂表面的一部分被間隙30暴露出。在一些實施例中，間隙30的寬度從上到下先減小再增大。間隙30的底部寬度W4小於間隙25的寬度W2。舉例來說，間隙30的剖面形狀可為矩形、梯形、窄花瓶狀。
參照圖2B，移除介電材料層127的突出部129，以暴露出晶粒19a、19b及119c的第二表面26b，且餘留包括主體部128a的介電材料層127a。突出部129是藉由第一平坦化製程（例如，化學機械研磨製程）被移除。在一些實施例中，在平坦化製程期間還移除主體部128的一部分，且在主體部128a中可產生略微的凹陷。在一些實施例中，介電材料層127的位於晶圓18的邊緣上的大量主體部128被移除，且晶粒119c（邊緣晶粒）的靠近晶圓18邊緣的側壁被部分地暴露出來或受損。晶粒19a及19b的側壁以及晶粒119c的遠離晶圓18的邊緣的側壁仍被介電材料層127a覆蓋保護。
參照圖2C，移除晶粒19a、19b及119c的一些部分以及介電材料層127a的主體部128a的一部分，並形成介電層127b。所述移除方法包括第二平坦化製程，例如化學機械研磨製程。在一些實施例中，位於晶粒19a、19b及119c之間的介電層127b的頂表面與晶粒19a及19b的第二表面26b大體上齊平。在一些實施例中，介電層127b的頂表面的位於晶圓18的邊緣上的一部分是傾斜的且低於晶粒19a及19b的第二表面26b。由於在第一平坦化製程期間移除了位於晶圓18的邊緣上的大量介電材料層127，且晶粒119c（即，邊緣晶粒）的靠近晶圓18邊緣的側壁的一部分未被介電材料層127a覆蓋並保護，因此晶粒119c可能在第二平坦化製程期間進一步受損並遭受形貌劣化。也就是說，晶粒119c的未被介電材料層127a覆蓋的一部分被移除，且形成具有頂表面126b的晶粒119c。晶粒119c的頂表面126b的靠近晶粒19b的一部分與晶粒19a及19b的第二表面26b齊平，且頂表面126b的靠近晶圓18邊緣的另一部分是傾斜的且低於第二表面26b。在一些實施例中，晶粒119c是形成在晶圓18的邊緣上的虛擬晶粒，使得在所述第一平坦化製程及第二平坦化製程期間，晶粒19a及19b在側向上被保護免於受損。在一些實施例中，虛擬晶粒119c不包括裝置或金屬化結構。在本文中，當元件被闡述為“虛擬”時，所述元件是電浮置的或與其他元件電隔離。
圖3是根據本公開的一些實施例圖2C所示的結構的俯視圖。值得注意的是，為簡潔起見，在圖2C中僅示出了晶圓18的一個邊緣以及三個晶粒19a、19b及119c。參照圖3，晶圓18包括形成在其中的多個晶粒19a/19b以及多個虛擬晶粒119c。虛擬晶粒119c形成在晶圓18的邊緣上以環繞晶粒19a及19b。在一些實施例中，晶粒19a及19b是有效晶粒且在平坦化製程期間被虛擬晶粒119c保護。在一些實施例中，虛擬晶粒119c的尺寸小於或等於晶粒19a或19b的尺寸。虛擬晶粒119c可具有相同的尺寸或不同的尺寸。
參照圖2C及圖3，至此半導體封裝結構100b即已完成。半導體封裝結構100b與半導體封裝結構100a的不同之處在於：在晶圓18的邊緣上形成有多個虛擬晶粒119c以保護有效晶粒19a及19b。半導體封裝結構100b的其他結構特性與半導體封裝結構100a的其他結構特性大體上相同，於此便不再贅述。
圖4A到圖4D是根據本公開第三實施例的製造半導體封裝結構的方法的示意性剖視圖。第三實施例與第二實施例的不同之處在於：在形成介電材料層127之後，形成罩幕層32。詳細闡述如下。
參照圖4A，在藉由第一實施例的圖1A所示的製程將晶粒19a、19b及19c接合到晶圓18之後，執行類似於圖2A的製程，以在晶圓18上方形成介電材料層127。介電材料層127包括主體部128及多個突出部129，且多個間隙30位於突出部129之間。介電材料層127的材料、形成方法及結構特性與在第二實施例中所述者類似。
參照圖4B，在晶圓18上方形成罩幕層32。罩幕層32設置在介電材料層127的主體部128上且位於突出部129的側邊。罩幕層32填充在位於介電材料層127的突出部129之間的間隙30中，並突出於突出部129的頂表面。在一些實施例中，罩幕層32覆蓋主體部128的頂表面的一部分以及突出部129的側壁及頂表面的一些部分。位於晶圓18的邊緣上的主體部128也被罩幕層32覆蓋。
罩幕層32具有多個開口33，開口33暴露出突出部129的頂表面的一些部分。開口33位於晶粒19a、19b及19c上方的對應位置處。在一些實施例中，開口33的寬度W5等於或小於晶粒19a、19b或19c的寬度W1。寬度W5取決於晶粒19a、19b或19c的寬度W1。在一些實施例中，開口33的側壁到與其相鄰的晶粒19a、19b或19c的側壁之間的距離S1的範圍為1 μm到100 μm。在一個實施例中，距離S1為20 μm。
在一些實施例中，罩幕層32例如是經圖案化的光阻。罩幕層32例如是藉由以下方式來形成：首先在介電材料層127上形成光阻層，所述光阻層填充在間隙30中並覆蓋突出部129的頂表面。此後，對光阻層執行曝光及顯影製程。
參照圖4B及圖4C，以罩幕層32作為罩幕執行移除製程，以移除突出部129的被開口33暴露出的一些部分，並形成介電材料層127a。在一些實施例中，在執行移除製程之後，晶粒19a、19b及19c的第二表面26b的一些部分被暴露出來。然而，本公開並不僅限於此，在一些其他實施例中，在執行移除製程之後，晶粒19a、19b及19c的第二表面26b未被暴露出來。所述移除方法包括蝕刻製程。所述蝕刻製程可為非等向性蝕刻製程、等向性蝕刻製程或非等向性蝕刻製程與等向性蝕刻製程的組合。在一些實施例中，蝕刻製程包括濕蝕刻製程、乾蝕刻製程或濕蝕刻製程與乾蝕刻製程的組合。此後，舉例來說，藉由灰化製程剝除罩幕層32。
參照圖4C，在移除突出部129的一些部分之後，多個剩餘部129a餘留在主體部128上及晶粒19a、19b及19c上。剩餘部129a覆蓋晶粒19a、19b及19c的第二表面26b的一些部分以及主體部128的頂表面的一部分。換句話說，晶粒19a、19b及19c的頂角被介電材料層127a覆蓋。具體來說，剩餘部129a覆蓋晶粒19a、19b及19c的邊緣的頂表面以及主體部128的與晶粒19a、19b及19c的邊緣相鄰的一部分的頂表面。換句話說，介電材料層127a覆蓋晶粒19a、19b及19c的側壁及晶粒19a、19b及19c的邊緣的頂表面。在一些實施例中，剩餘部129a的剖面形狀例如是齒狀、三角形、弧形。在一些實施例中，如圖4C所示，剩餘部129a具有豎直的側壁及弧形的側壁。豎直的側壁是剩餘部129a的位於晶粒19a、19b及19c上的內側壁，且弧形的側壁是剩餘部129a的位於主體部128上的外側壁。然而，本公開並不僅限於此，在一些其他實施例中，剩餘部129a的內側壁不是豎直的而是傾斜的。
參照圖4C及圖4D，移除介電材料層127a的剩餘部129a及主體部128的一部分以及晶粒19a、19b及19c的一些部分，以形成介電層127b且暴露出晶粒19a、19b及19c的第二表面26b。晶粒19a、19b及19c被薄化，且晶粒19a、19或19c的高度從H1減小為H2。在一些實施例中，所述移除製程也被稱為薄化製程。所述薄化製程包括平坦化製程，例如化學機械研磨製程。在一些實施例中，化學機械研磨製程具有基底20對介電材料層127a的高選擇比。
參照圖4D，在一些實施例中，介電層127b的頂表面與晶粒19a、19b及19c的第二表面26b大體上齊平。介電層127b的厚度T2與晶粒19a、19b或19c的高度H2大體上相同。厚度T2及高度H2的範圍與在第一實施例中所述者大體上相同。晶粒19a、19b及19c的側壁被介電層127b環繞覆蓋，且晶粒19a、19b及19c的第二表面26b暴露出來。在一些實施例中，介電層127b的位於晶圓18的邊緣上的側壁不是豎直的而是弧形的、圓的或傾斜的。
仍參照圖4D，半導體封裝結構100c即已完成。半導體封裝結構100c與半導體封裝結構100a（圖1C）的不同之處在於：介電層127b的材料以及介電層127b的位於晶圓18的邊緣上的側壁的形狀與介電層27的材料及所述形狀不同。半導體封裝結構100c的其他結構特性與半導體封裝結構100a的其他結構特性大體上相同。
圖5A到圖5C是根據本公開第四實施例的製造半導體封裝結構的方法的示意性剖視圖。第四實施例與第三實施例的不同之處在於：在突出部129之間的間隙30中形成罩幕層132，且罩幕層132不覆蓋突出部129的頂表面。換句話說，罩幕層132形成在主體部128上，覆蓋主體部128的頂表面以及突出部129的側壁。
參照圖4A及圖5A，在晶圓18以及晶粒19a、19b及19c上方形成介電材料層127之後，在介電材料層127的主體部128上及突出部129側邊形成罩幕層132。介電材料層127的結構特性及厚度範圍與圖4A所示在第三實施例中所述者大體上相同。罩幕層132填充在介電材料層127的突出部129之間的間隙30中。在一些實施例中，罩幕層132的頂表面略低於突出部129的頂表面。罩幕層132的材料例如是光阻。罩幕層132例如是藉由以下方式來形成：首先藉由旋轉塗布在介電材料層127上方形成光阻材料層。光阻材料層覆蓋介電材料層127的側壁及頂表面。此後，移除光阻材料層的位於介電材料層127的頂表面上的一部分，使得突出部129的頂表面被暴露出。光阻材料層的移除方法包括蝕刻製程，例如回蝕製程。
參照圖5A及圖5B，移除突出部129的一些部分以及罩幕層132的一部分，以形成介電材料層127a以及罩幕層132a。介電材料層127a包括主體部128以及多個突出部129b。在一些實施例中，所述移除方法包括蝕刻製程，例如毯覆式（blanket）蝕刻製程。也就是說，執行移除製程以減小突出部129及罩幕層132的厚度。在一些實施例中，突出部129b的厚度從T10減小到T11。在一些實施例中，罩幕層132a的厚度從T3減小到T4。晶粒19a、19b及19c的頂表面被突出部129b覆蓋，介電材料層127a的主體部128的頂表面被罩幕層132a及突出部129b覆蓋。
參照圖5B及圖5C，剝除罩幕層132a。移除介電材料層127a的突出部129b及主體部128的一部分以及晶粒19a、19b及19c的一些部分，以形成介電層127b，且介電層127b的頂表面與晶粒19a、19b及19c的第二表面26b大體上齊平。所述移除方法包括平坦化製程，例如化學機械研磨製程。至此半導體封裝結構100d即已完成。半導體封裝結構100d的結構特性與半導體封裝結構100c的結構特性大體上相同，於此便不再贅述。
圖6A到圖6D是根據本公開第五實施例的製造半導體封裝結構的方法的示意性剖視圖。第五實施例與第三實施例的不同之處在於：在介電材料層127的突出部129的側壁上以及主體部128的頂表面上形成硬罩幕35a。
參照圖4A及圖6A，在晶圓18以及晶粒19a、19b及19c上方形成介電材料層127之後，在介電材料層127上形成硬罩幕層35。在一些實施例中，硬罩幕層35是共形的硬罩幕層。也就是說，硬罩幕層35具有沿上面形成有硬罩幕層35的區延伸的大體上相等的厚度。在一些實施例中，硬罩幕層35的厚度T6的範圍為100埃到3000埃。硬罩幕層35的材料不同於介電材料層127的材料。在一些實施例中，硬罩幕層35的材料包括氮化矽、氧化矽、氮氧化矽或其組合。在替代實施例中，硬罩幕層35包含導電材料。所述導電材料包括金屬、金屬氮化物或金屬與金屬氮化物的組合。在一些實施例中，硬罩幕層35包含氮化鈦、氮化鉭、鈦、鉭、氮化硼或其組合。硬罩幕層35的形成方法包括沉積製程，例如物理氣相沉積（physical vapor deposition，PVD）、化學氣相沉積、電漿增強型化學氣相沉積、原子層沉積（atomic layer deposition，ALD）或類似製程。
參照圖6A及圖6B，移除硬罩幕層35的覆蓋介電材料層127的突出部129的頂表面的一部分，以暴露出突出部129的頂表面並形成硬罩幕35a。在一些實施例中，硬罩幕35a也被稱為罩幕層。所述移除方法包括平坦化製程，例如化學機械研磨製程。
參照圖6B，硬罩幕35a覆蓋介電材料層127的主體部128的頂表面以及突出部129的側壁。在一些實施例中，硬罩幕35a的頂表面與突出部129的頂表面大體上齊平。在一些實施例中，位於突出部129的側壁上的硬罩幕35a是弧形的，且突出部129的一部分被硬罩幕35a覆蓋。
參照圖6B及圖6C，利用硬罩幕35a作為罩幕移除突出部129的一些部分，並形成包括主體部128及多個剩餘部129c的介電材料層127a。在一些實施例中，晶粒19a、19b及19c的第二表面26b被暴露出，但本公開並不僅限於此。所述移除方法例如包括蝕刻製程。所述蝕刻製程可為非等向性蝕刻製程或等向性蝕刻製程。在一些實施例中，蝕刻製程包括濕蝕刻製程、乾蝕刻製程或其組合。
參照圖6C，在一些實施例中，晶粒19a、19b及19c的第二表面26b完全暴露出來。剩餘部129c位於主體部128上且被硬罩幕35a環繞且覆蓋。在一些實施例中，剩餘部129c是弧形的，且具有豎直的側壁及弧形的側壁。弧形的側壁與硬罩幕35a接觸且被硬罩幕35a覆蓋，但本公開並不僅限於此。在一些其他實施例中，剩餘部129c的兩個側壁都不是豎直的。主體部128的頂表面被硬罩幕35a及剩餘部129c覆蓋。
參照圖6C及圖6D，移除硬罩幕35a、介電材料層127的剩餘部129c及主體部128的一部分以及晶粒19a、19b及19c的一些部分，以形成介電層127b，且介電層127b的頂表面與晶粒19a、19b及19c的第二表面26b大體上齊平。在一些實施例中，硬罩幕35b存留在介電層127b的邊緣上。所述移除方法包括平坦化製程，例如化學機械研磨製程。至此，半導體封裝結構100e即已完成。除硬罩幕35b可能存留在介電層127b的邊緣上以外，半導體封裝結構100e的其他結構特性與半導體封裝結構100c/100d的其他結構特性類似。
圖7是根據本公開一些實施例的形成半導體封裝結構的方法的流程圖。參照圖7，在步驟S100中，將晶粒接合到晶圓。在步驟S102中，在晶圓及晶粒上形成介電材料層，其中介電材料層覆蓋晶粒的頂表面及側壁。在步驟S104中，執行至少一個平坦化製程來移除介電材料層的一部分及晶粒的一部分，以暴露出晶粒的頂表面且形成位於晶粒側邊的介電層，其中介電層環繞且覆蓋晶粒的側壁。
在本公開的第三實施例到第五實施例中，在移除突出部129的一些部分時，介電材料層127的主體部128被罩幕層32/132或硬罩幕35a覆蓋且保護，且存留有剩餘部129a/129b/129c。因此，避免或減少了介電材料層127的主體部128的受損或凹陷問題，尤其是避免或減少對晶圓18的邊緣上的主體部128的損壞。在本公開的第一實施例中，由於突出部29是覆蓋主體部28的連續的層，因此在移除突出部29時或在平坦化製程期間主體部28不會受損。因此，晶粒19a、19b及19c的側壁在平坦化製程期間一直被介電材料層127a/27覆蓋且保護。從而避免或減少了對晶粒19a、19b及19c的損壞，也就是說，避免或減少了邊緣晶粒的形貌劣化。在這些實施例中，位於晶圓18上的所有晶粒19a、19b及19c都是有效晶粒。因此，實現了所有有效晶粒都沒有晶片面積損失（chip area penalty loss）。
另一方面，在本公開的實施例中，晶粒19a、19b及19c的頂角被介電材料層27/127/127a覆蓋且保護，避免或減少了在移除或平坦化或薄化製程期間可能發生的頂角變圓問題。
在本公開的一些實施例中，在形成半導體封裝結構100a/100b/100c/100d/100e之後，可執行後續的製程以將更多層晶粒或裝置堆疊在半導體封裝結構100a/100b/ 100c/100d/100e上，以形成多層堆疊晶圓上晶片（multi-layer stacked chip-on-wafer）結構。可形成通孔（例如，矽穿孔（through silicon via，TSV）、絕緣體穿孔（through insulator via，TIV）、介電質穿孔（through dielectric vias，TDV）、其類似物或其組合）以將半導體封裝結構100a/100b/100c/100d/100e上的晶粒或裝置電連接到晶圓18的晶粒19a/19b/19c。在一些實施例中，在形成多層堆疊晶圓上晶片結構之後，執行晶粒切割製程以將堆疊結構單體化。
在本公開的實施例中，位於晶粒周圍的介電層的頂表面與晶粒的頂表面共面。也就是說，介電層與分散的晶粒具有同一平面。因此，可允許更多層的晶粒或裝置進一步堆疊在以上形成的半導體封裝結構上。在一些實施例中，允許兩層或更多層晶粒堆疊在晶圓上。
根據本公開的一些實施例，一種製造半導體封裝結構的方法包括以下步驟。將晶粒接合到晶圓。在所述晶圓及所述晶粒上形成介電材料層。所述介電材料層覆蓋所述晶粒的頂表面及側壁。執行至少一個平坦化製程來移除所述介電材料層的一部分及所述晶粒的一部分，以暴露出所述晶粒的所述頂表面且形成位於所述晶粒側邊的介電層。所述介電層環繞且覆蓋所述晶粒的所述側壁。
在上述製造半導體封裝結構的方法中，晶粒與晶圓被配置成面對面。
在上述製造半導體封裝結構的方法中，晶粒與晶圓是藉由混合接合、熔融接合或其組合來進行接合或者藉由多個連接件進行連接。
在上述製造半導體封裝結構的方法中，介電材料層是由模塑化合物、模塑底部填充劑、樹脂或其組合藉由模塑製程、模塑底部填充（MUF）製程或其組合來形成。
在上述製造半導體封裝結構的方法中，介電材料層是由無機材料、有機材料或其組合藉由沉積製程來形成。
在上述製造半導體封裝結構的方法中，所述至少一個平坦化製程包括第一平坦化製程及第二平坦化製程。執行第一平坦化製程來移除晶粒的頂表面上的介電材料層。且執行第二平坦化製程來移除介電材料層的位於晶粒側邊的一部分及晶粒的一些部分。
根據本公開的替代實施例，一種製造半導體封裝結構的方法包括以下步驟。將多個晶粒接合到晶圓。在所述晶圓上以及在所述多個晶粒上形成介電材料層，以覆蓋所述多個晶粒的側壁及頂表面。所述介電材料層包括位於所述晶粒側邊的主體部及位於所述多個晶粒上的多個突出部。形成罩幕層以至少覆蓋所述多個突出部的側壁及所述主體部的頂表面。使用所述罩幕層作為罩幕執行移除製程，以部分地移除所述介電材料層的所述多個突出部，且餘留的所述多個突出部形成多個剩餘部。移除所述罩幕層及所述多個剩餘部。移除所述介電材料層的所述主體部的一部分及所述多個晶粒的一些部分，以形成介電層，所述介電層的頂表面與所述多個晶粒的頂表面齊平。
在上述製造半導體封裝結構的方法中，所述多個突出部中的一者的底部寬度大於所述多個晶粒中的一者的寬度，且所述多個突出部中的所述一者覆蓋所述多個晶粒中的所述一者的所述頂表面及所述主體部的所述頂表面的一部分。
在上述製造半導體封裝結構的方法中，所述介電材料層的所述多個突出部之間具有多個間隙，且所述罩幕層填充在所述多個間隙中。
在上述製造半導體封裝結構的方法中，所述罩幕層還延伸至覆蓋所述多個突出部的所述頂表面的一些部分。
在上述製造半導體封裝結構的方法中，所述多個剩餘部覆蓋所述多個晶粒的邊緣及所述主體部的所述頂表面的一部分。
在上述製造半導體封裝結構的方法中，所述多個剩餘部、所述介電材料層的所述主體部的一部分及所述多個晶粒的一些部分藉由平坦化製程被移除。
在上述製造半導體封裝結構的方法中，所述移除製程藉由毯覆式蝕刻製程來移除所述突出部的一些部分及所述罩幕層的一部分，以使得所述多個突出部的厚度及所述罩幕層的厚度減小。
在上述製造半導體封裝結構的方法中，在執行所述毯覆式蝕刻製程後，餘留的所述罩幕層被剝除，且所述剩餘部、所述主體部的一部分及所述多個晶粒的一些部分藉由平坦化製程被移除。
在上述製造半導體封裝結構的方法中，所述罩幕層是硬罩幕，所述硬罩幕共形地形成在所述多個突出部的側壁上及所述主體部的所述頂表面上。
在上述製造半導體封裝結構的方法中，在所述移除製程後，所述硬罩幕、所述剩餘部、所述主體部的一部分及所述晶粒的一些部分藉由平坦化製程被移除。
根據本公開的替代實施例，一種製造半導體封裝結構的方法包括以下步驟。將晶粒及虛擬晶粒接合到晶圓。在所述晶圓上形成介電材料層，以覆蓋所述晶粒的頂表面及側壁以及所述虛擬晶粒的頂表面及側壁。藉由執行至少一個平坦化製程來移除所述介電材料層的一部分及所述晶粒的一部分。在所述至少一個平坦化製程期間，所述晶粒的所述側壁在側向上被所述介電材料層及所述虛擬晶粒保護。
在上述製造半導體封裝結構的方法中，所述虛擬晶粒被接合在所述晶粒側邊且比所述晶粒更靠近所述晶圓的邊緣。
在上述製造半導體封裝結構的方法中，所述至少一個平坦化製程包括：執行第一平坦化製程，直到暴露出所述晶粒的所述頂表面；以及執行第二平坦化製程，以減小所述晶粒的厚度。
在上述製造半導體封裝結構的方法中，在執行所述第二平坦化製程後，所述虛擬晶粒的所述頂表面的一部分是傾斜的。
以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本公開的各個方面。所屬領域中的技術人員應知，他們可容易地使用本公開做為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，這些等效構造並不悖離本公開的精神及範圍，而且他們可在不悖離本公開的精神及範圍的條件下對其作出各種改變、代替及變更。
10‧‧‧基底11‧‧‧裝置層12‧‧‧金屬化結構13‧‧‧鈍化層14‧‧‧接墊15‧‧‧切割道16a、16b、16c‧‧‧晶粒18‧‧‧晶圓18a‧‧‧第一表面18b‧‧‧第二表面19a、19b、19c‧‧‧晶粒20‧‧‧基底21‧‧‧裝置層22‧‧‧金屬化結構23‧‧‧鈍化層24‧‧‧接墊25‧‧‧間隙26a‧‧‧第一表面26b‧‧‧第二表面27‧‧‧介電材料層27b‧‧‧介電層28‧‧‧主體部29‧‧‧突出部30‧‧‧間隙32‧‧‧罩幕層33‧‧‧開口35‧‧‧硬罩幕層35a、35b‧‧‧硬罩幕100a、100b、100c、100d、100e‧‧‧半導體封裝結構119c‧‧‧虛擬晶粒126b‧‧‧頂表面127、127a‧‧‧介電材料層127b‧‧‧介電層128、128a‧‧‧主體部129、129b‧‧‧突出部129a、129c‧‧‧剩餘部132、132a‧‧‧罩幕層H1、H2‧‧‧高度S1‧‧‧距離S100、S102、S104‧‧‧步驟T0、T1、T2、T3、T4、T6、T10、T11‧‧‧厚度W1、W2、W3、W4、W5‧‧‧寬度
結合附圖閱讀以下詳細說明會最好地理解本公開的各個方面。值得注意的是，按照行業的標準做法，各種特徵並不是按比例繪製的。事實上，為了討論的清楚起見，各種特徵的尺寸可以任意增加或減小。 圖1A到圖1C是示出根據本公開第一實施例的製造半導體封裝結構的方法的示意性剖視圖。 圖2A到圖2C是示出根據本公開第二實施例的製造半導體封裝結構的方法的示意性剖視圖。 圖3是根據本公開一些實施例的圖2C所示的半導體封裝結構的俯視圖。 圖4A到圖4D是示出根據本公開第三實施例的製造半導體封裝結構的方法的示意性剖視圖。 圖5A到圖5C是示出根據本公開第四實施例的製造半導體封裝結構的方法的示意性剖視圖。 圖6A到圖6D是示出根據本公開第五實施例的製造半導體封裝結構的方法的示意性剖視圖。 圖7是根據本公開的一些實施例的製造半導體封裝結構的方法的流程圖。
10‧‧‧基底
15‧‧‧切割道
16a、16b、16c‧‧‧晶粒
18‧‧‧晶圓
18a‧‧‧第一表面
18b‧‧‧第二表面
19a、19b、19c‧‧‧晶粒
20‧‧‧基底
25‧‧‧間隙
26a‧‧‧第一表面
26b‧‧‧第二表面
27b‧‧‧介電層
100a‧‧‧半導體封裝結構
H2‧‧‧高度
T2‧‧‧厚度

Claims (8)

  1. 一種製造半導體封裝結構的方法，包括：將多個晶粒接合到晶圓；在所述晶圓上以及在所述多個晶粒上形成介電材料層，以覆蓋所述多個晶粒的側壁及頂表面，其中所述介電材料層包括位於所述多個晶粒側邊的主體部及位於所述多個晶粒上的多個突出部；形成罩幕層，所述罩幕層至少覆蓋所述多個突出部的側壁及所述主體部的頂表面；使用所述罩幕層作為罩幕執行移除製程，以部分地移除所述介電材料層的所述多個突出部，且餘留的所述多個突出部形成多個剩餘部；移除所述罩幕層及所述多個剩餘部；以及移除所述介電材料層的所述主體部的一部分及所述多個晶粒的一些部分，以形成介電層，所述介電層具有與所述多個晶粒的頂表面齊平的頂表面。
  2. 如請求項1所述的製造半導體封裝結構的方法，其中所述多個突出部中的一者的底部寬度大於所述多個晶粒中的一者的寬度，且所述多個突出部中的所述一者覆蓋所述多個晶粒中的所述一者的所述頂表面及所述主體部的所述頂表面的一部分。
  3. 一種製造半導體封裝結構的方法，包括：將第一晶粒及虛擬晶粒接合到晶圓，其中所述晶圓包括嵌置於所述晶圓中的第二晶粒，且所述第二晶粒電性連接至所述第一晶 粒；在所述晶圓上形成介電材料層，以覆蓋所述第一晶粒的頂表面及側壁以及所述虛擬晶粒的頂表面及側壁；以及通過執行至少一個平坦化製程來移除所述介電材料層的一部分及所述第一晶粒的一部分，其中在所述至少一個平坦化製程期間，所述第一晶粒的所述側壁在側向上被所述介電材料層及所述虛擬晶粒保護，其中所述至少一個平坦化製程包括：執行第一平坦化製程，直到暴露出所述第一晶粒的所述頂表面；以及執行第二平坦化製程，以減小所述第一晶粒的厚度，其中在執行所述第二平坦化製程後，所述虛擬晶粒的所述頂表面的一部分是傾斜的。
  4. 一種製造半導體封裝結構的方法，包括：將多個晶粒接合到晶圓；在所述晶圓及所述多個晶粒上形成介電材料層，以覆蓋所述多個晶粒的側壁及頂表面，其中所述介電材料層包括位於所述多個晶粒側邊的主體部以及位於所述多個晶粒上的多個突出部，所述多個突出部彼此間隔開；在保護所述介電材料層的所述主體部的同時，選擇性地移除所述多個突出部的第一部分；以及移除所述多個突出部的第二部分。
  5. 如請求項4所述的製造半導體封裝結構的方法，其中在選擇性地移除所述多個突出部的所述第一部分時，所述介電材 料層的所述主體部被所述多個突出部的所述第二部分及罩幕層保護。
  6. 一種製造半導體封裝結構的方法，包括：將晶粒接合至晶圓；在所述晶圓上形成介電材料層，以覆蓋所述晶粒的頂表面及側壁；執行移除製程，以移除所述介電材料層的一部分，以至少暴露出所述晶粒的所述頂表面的一部分，其中在執行所述移除製程之後，所述介電材料層包括位於所述晶粒的所述頂表面上方的突出部；以及執行平坦化製程，以使所述晶粒的所述頂表面和所述介電材料層的頂表面平坦，從而形成位於所述晶粒側邊的介電層。
  7. 如請求項6所述的製造半導體封裝結構的方法，其中所述介電材料層包括位於所述晶粒側邊的主體部以及位於所述晶粒和所述主體部之上的突起；以及所述突起覆蓋所述晶粒的所述頂表面及所述主體部的一部分；其中執行所述移除製程包括：形成罩幕，以覆蓋所述主體部的頂表面及所述突起的側壁；以及在所述主體部被所述罩幕保護的同時，使用所述罩幕作為蝕刻罩幕來執行蝕刻製程，以移除所述介電材料層的所述一部分，其中所述介電材料層的所述一部分是所述突起的第一部分，且所述突起的第二部分餘留下來以形成所述突出部，所述罩幕覆蓋在所 述突出部上；以及其中所述平坦化製程移除所述介電材料層的所述突出部及所述主體部的一部分以及所述晶粒的基底的一部分。
  8. 一種製造半導體封裝結構的方法，包括：將多個晶粒接合到晶圓；在所述晶圓上形成介電材料層以覆蓋所述多個晶粒，其中所述介電材料層包括位於所述多個晶粒側邊的主體部以及位於所述多個晶粒上的多個突出部；在所述主體部上以及所述多個突出部側邊形成罩幕層；執行移除製程，以減小所述多個突出部的厚度和所述罩幕層的厚度，從而形成覆蓋所述多個晶粒和所述主體部的多個餘留的突出部和餘留的罩幕層；移除所述餘留的罩幕層；以及移除所述介電材料層的所述多個餘留的突出部以及所述主體部的一部分。
TW107117822A 2017-11-01 2018-05-24 製造半導體封裝結構的方法 TWI775858B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762580434P 2017-11-01 2017-11-01
US62/580,434 2017-11-01
US15/939,307 US10665582B2 (en) 2017-11-01 2018-03-29 Method of manufacturing semiconductor package structure
US15/939,307 2018-03-29

Publications (2)

Publication Number Publication Date
TW201919133A TW201919133A (zh) 2019-05-16
TWI775858B true TWI775858B (zh) 2022-09-01

Family

ID=66243243

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107117822A TWI775858B (zh) 2017-11-01 2018-05-24 製造半導體封裝結構的方法

Country Status (3)

Country Link
US (3) US10665582B2 (zh)
CN (1) CN109755141A (zh)
TW (1) TWI775858B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10665582B2 (en) * 2017-11-01 2020-05-26 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor package structure
JP7242220B2 (ja) * 2018-09-03 2023-03-20 キヤノン株式会社 接合ウェハ及びその製造方法、並びにスルーホール形成方法
JP2021535613A (ja) * 2018-09-04 2021-12-16 中芯集成電路（寧波）有限公司 ウェハレベルパッケージ方法及びパッケージ構造
CN110335826B (zh) * 2019-05-29 2020-08-14 宁波芯健半导体有限公司 一种具有键合结构的晶圆级芯片的封装方法
US20230207522A1 (en) * 2021-12-24 2023-06-29 Intel Corporation Reconstituted wafer-to-wafer hybrid bonding interconnect architecture with known good dies
CN114551409A (zh) * 2022-04-28 2022-05-27 之江实验室 用于提高多芯粒晶圆集成可靠性的混合键合结构和方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100117226A1 (en) * 2008-11-07 2010-05-13 Ku-Feng Yang Structure and method for stacked wafer fabrication
US8361842B2 (en) * 2010-07-30 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded wafer-level bonding approaches
US8395269B2 (en) * 2005-12-02 2013-03-12 Renesas Electronics Corporation Method of stacking semiconductor chips including forming an interconnect member and a through electrode
US8476774B2 (en) * 2006-10-10 2013-07-02 Tessera, Inc. Off-chip VIAS in stacked chips
TW201611186A (zh) * 2014-09-11 2016-03-16 吉帝偉士股份有限公司 半導體裝置之製造方法

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5880007A (en) * 1997-09-30 1999-03-09 Siemens Aktiengesellschaft Planarization of a non-conformal device layer in semiconductor fabrication
US6093656A (en) * 1998-02-26 2000-07-25 Vlsi Technology, Inc. Method of minimizing dishing during chemical mechanical polishing of semiconductor metals for making a semiconductor device
US6790742B2 (en) * 1998-06-03 2004-09-14 United Microelectronics Corporation Chemical mechanical polishing in forming semiconductor device
US6051496A (en) * 1998-09-17 2000-04-18 Taiwan Semiconductor Manufacturing Company Use of stop layer for chemical mechanical polishing of CU damascene
US6365523B1 (en) * 1998-10-22 2002-04-02 Taiwan Semiconductor Maufacturing Company Integrated high density plasma chemical vapor deposition (HDP-CVD) method and chemical mechanical polish (CMP) planarizing method for forming patterned planarized aperture fill layers
US6391780B1 (en) * 1999-08-23 2002-05-21 Taiwan Semiconductor Manufacturing Company Method to prevent copper CMP dishing
US6376361B1 (en) * 1999-10-18 2002-04-23 Chartered Semiconductor Manufacturing Ltd. Method to remove excess metal in the formation of damascene and dual interconnects
US6372605B1 (en) * 2000-06-26 2002-04-16 Agere Systems Guardian Corp. Additional etching to decrease polishing time for shallow-trench isolation in semiconductor processing
JP2002270688A (ja) * 2001-03-09 2002-09-20 Oki Electric Ind Co Ltd 半導体装置の製造方法。
US6884729B2 (en) * 2002-02-11 2005-04-26 Cabot Microelectronics Corporation Global planarization method
US7172948B2 (en) * 2004-01-20 2007-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. Method to avoid a laser marked area step height
KR100731090B1 (ko) * 2005-12-28 2007-06-25 동부일렉트로닉스 주식회사 반도체 소자의 소자 분리막 형성 방법
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US8829676B2 (en) * 2011-06-28 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for wafer level package
US8779599B2 (en) * 2011-11-16 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packages including active dies and dummy dies and methods for forming the same
US8803316B2 (en) 2011-12-06 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. TSV structures and methods for forming the same
US8803292B2 (en) 2012-04-27 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Through-substrate vias and methods for forming the same
US9443783B2 (en) 2012-06-27 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC stacking device and method of manufacture
US9299649B2 (en) 2013-02-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US8802504B1 (en) 2013-03-14 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US8993380B2 (en) 2013-03-08 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for 3D IC package
US9368460B2 (en) * 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
US9093337B2 (en) * 2013-09-27 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for controlling warpage in packaging
US9224697B1 (en) * 2013-12-09 2015-12-29 Xilinx, Inc. Multi-die integrated circuits implemented using spacer dies
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US9425126B2 (en) 2014-05-29 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy structure for chip-on-wafer-on-substrate
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
US10043769B2 (en) * 2015-06-03 2018-08-07 Micron Technology, Inc. Semiconductor devices including dummy chips
US20160365334A1 (en) * 2015-06-09 2016-12-15 Inotera Memories, Inc. Package-on-package assembly and method for manufacturing the same
US10217720B2 (en) * 2017-06-15 2019-02-26 Invensas Corporation Multi-chip modules formed using wafer-level processing of a reconstitute wafer
US10665582B2 (en) * 2017-11-01 2020-05-26 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor package structure

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8395269B2 (en) * 2005-12-02 2013-03-12 Renesas Electronics Corporation Method of stacking semiconductor chips including forming an interconnect member and a through electrode
US8476774B2 (en) * 2006-10-10 2013-07-02 Tessera, Inc. Off-chip VIAS in stacked chips
US20100117226A1 (en) * 2008-11-07 2010-05-13 Ku-Feng Yang Structure and method for stacked wafer fabrication
US8361842B2 (en) * 2010-07-30 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded wafer-level bonding approaches
TW201611186A (zh) * 2014-09-11 2016-03-16 吉帝偉士股份有限公司 半導體裝置之製造方法

Also Published As

Publication number Publication date
US11699694B2 (en) 2023-07-11
US20190131289A1 (en) 2019-05-02
US20210313309A1 (en) 2021-10-07
CN109755141A (zh) 2019-05-14
US10665582B2 (en) 2020-05-26
TW201919133A (zh) 2019-05-16
US20200286879A1 (en) 2020-09-10
US11043481B2 (en) 2021-06-22

Similar Documents

Publication Publication Date Title
TWI736791B (zh) 半導體結構及其形成方法
TWI775858B (zh) 製造半導體封裝結構的方法
US11380653B2 (en) Die stack structure and manufacturing method thereof
TWI812168B (zh) 三維元件結構及其形成方法
US11699638B2 (en) Package and manufacturing method thereof
TW202137475A (zh) 半導體裝置及其製作方法
TW202109793A (zh) 封裝
US20220359316A1 (en) Method of fabricating semiconductor structure
TW202046464A (zh) 積體電路封裝及其形成方法
US20230170272A1 (en) Semiconductor package and method of fabricating the same
TW202310186A (zh) 三維裝置結構
US11658069B2 (en) Method for manufacturing a semiconductor device having an interconnect structure over a substrate
TW202243150A (zh) 半導體封裝及製造半導體封裝的方法
US20200294966A1 (en) Package structure and method of forming the same
TWI830470B (zh) 包括用於散熱之單片矽結構之半導體裝置總成及製造其之方法
US20240030186A1 (en) Package and manufacturing method thereof
US20140264833A1 (en) Semiconductor package and method for fabricating the same
CN118103976A (zh) 包含用于热耗散的单片硅结构的半导体装置组合件及其制造方法
CN112750765A (zh) 半导体结构的制作方法

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent