CN112750765A - 半导体结构的制作方法 - Google Patents

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CN112750765A CN202011002431.3A CN202011002431A CN112750765A CN 112750765 A CN112750765 A CN 112750765A CN 202011002431 A CN202011002431 A CN 202011002431A CN 112750765 A CN112750765 A CN 112750765A
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陈明发
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Abstract

一种半导体结构的制作方法包括以下步骤。提供半导体晶片，半导体晶片包括集成电路组件、分别环绕集成电路组件的密封环及设置在密封环之间的测试结构。至少沿第一路径执行第一晶片锯切工艺，以将半导体晶片单体化成多个第一单体化集成电路组件，所述多个第一单体化集成电路组件各自包括测试结构之中的一测试结构。当执行第一晶片锯切工艺时，测试结构的测试接垫位于第一路径旁边，使得第一单体化集成电路组件中的测试结构中的对应的一个测试结构的测试接垫在侧向上与第一单体化集成电路组件的侧壁间隔开一定距离。

Description

半导体结构的制作方法
技术领域
本发明实施例涉及一种半导体结构及其制作方法。
背景技术
由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的持续提高，半导体行业已经历快速成长。在很大程度上，集成密度的这一提高是源自最小特征尺寸(minimum feature size)的反复减小(例如，朝向次20nm节点(sub-20nm node)缩小半导体工艺节点)，此使更多的组件能够集成到给定面积中。随着近来对小型化、较高的速度及较大的带宽以及较低的功率消耗及等待时间的需求的增长，对更小且更具创造性的半导体管芯封装技术的需要也随之增长。
随着半导体技术进一步发展，堆叠式及接合式的半导体装置已成为用于进一步减小半导体装置的实体大小的有效替代方案。在堆叠式半导体装置中，例如逻辑、存储器、处理器电路等有源电路至少部分地在单独的衬底上制作，且然后再实体接合及电接合在一起以形成功能性装置。此种接合工艺利用复杂的技术，且期望对此加以改善。
发明内容
本发明实施例提供一种方法，其包括：提供半导体晶片，半导体晶片包括多个集成电路组件、分别环绕多个集成电路组件的多个密封环及设置在多个密封环之间的多个测试结构；以及至少沿第一路径执行第一晶片锯切工艺，以将半导体晶片单体化成多个第一单体化集成电路组件，多个第一单体化集成电路组件各自包括多个测试结构之中的测试结构，其中，当执行第一晶片锯切工艺时，多个测试结构的多个测试接垫位于第一路径旁边，使得第一单体化集成电路组件中的多个测试结构中的对应一个测试结构的测试接垫在侧向上与第一单体化集成电路组件的侧壁间隔开一定距离。
本发明实施例提供一种方法，其包括：提供半导体晶片，半导体晶片包括多个集成电路组件、分别环绕多个集成电路组件的多个密封环以及设置在多个密封环之间的多个测试结构；以及至少沿路径执行晶片锯切工艺，以将半导体晶片单体化成多个单体化集成电路组件，其中，当执行晶片锯切工艺时，多个测试结构沿路径排列，使得多个单体化集成电路组件中的每一者包括多个测试结构中的对应一个测试结构的残留结构，其中残留结构不具有铝接垫。
本发明实施例提供一种装置，其包括第一半导体管芯。第一半导体管芯包括集成电路组件、密封环以及测试结构。密封环环绕集成电路组件。密封环的一部分位于集成电路组件与测试结构之间，且测试结构包括测试接垫，测试接垫在侧向上与第一半导体管芯的侧壁间隔开一定距离。
附图说明
结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。
图1A、图1C及图1D是示意性地示出根据本公开一些实施例的用于制作顶部半导体管芯的工艺流程的剖视图。图1B是示意性地示出根据本公开一些实施例的图1A中所示的集成电路组件、环形密封件及测试结构的俯视图。
图2A、图2C及图2D是示意性地示出根据本公开一些其他实施例的用于制作顶部半导体管芯的工艺流程的剖视图。图2B是示意性地示出根据本公开一些实施例的图2A中所示的集成电路组件、密封环及测试结构的俯视图。
图3A、图3C及图3D是示意性地示出根据本公开一些其他实施例的用于制作顶部半导体管芯的工艺流程的剖视图。图3B是示意性地示出根据本公开一些实施例的图3A中所示的集成电路组件、环形密封件及测试结构的俯视图。
图4A、图4C及图4D是示意性地示出根据本公开一些其他实施例的用于制作顶部半导体管芯的工艺流程的剖视图。图4B是示意性地示出根据本公开一些实施例的图4A中所示的集成电路组件、密封环及测试结构的俯视图。
图5A到图5H是示意性地示出根据本公开一些实施例的用于制作集成电路上系统(system on an integrated circuit，SoIC)芯片的封装结构的工艺流程的剖视图。
图6A到图6D是根据本公开的各种实施例的图5H中所示的区X'的放大图。
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及排列的具体实例以简化本公开。当然，这些仅为实例且不旨在进行限制。举例来说，以下说明中将第一特征形成在第二特征“之上”或第二特征“上”可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征、进而使得所述第一特征与所述第二特征可能不直接接触的实施例。另外，本公开可能在各种实例中重复使用参考编号和/或字母。这种重复是出于简洁及清晰的目的，而非自身表示所论述的各种实施例和/或配置之间的关系。
此外，为易于说明，本文中可使用例如“之下(beneath)”、“下方(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所说明的一个元件或特征与另一(其他)元件或特征的关系。除图中所绘示的取向之外，所述空间相对性用语还旨在囊括装置在使用或操作中的不同取向。设备可具有其他取向(旋转90度或其他取向)，且同样可对本文中所使用的空间相对性描述语加以相应解释。
还可包括其他特征及工艺。举例来说，可包括测试结构来辅助对三维(threedimensional，3D)封装或三维集成电路(3D integrated circuit，3DIC)装置进行验证测试。测试结构可包括例如形成在重布线层中或形成在衬底上的测试接垫，所述测试接垫允许测试3D封装或3DIC、允许使用探测件和/或探针卡等。可对中间结构以及最终结构执行验证测试。另外，本文中所公开的结构及方法可与包括在中间验证出已知良好管芯的测试方法结合使用以提高良率且降低成本。
顶部半导体管芯的制作
图1A、图1C及图1D是示意性地说明根据本公开一些实施例的用于制作顶部半导体管芯的工艺流程的剖视图。图1B是示意性地说明根据本公开一些实施例的图1A中所示的集成电路组件、环形密封件及测试结构的俯视图。出于说明目的，图1B中也示出用于进行晶片锯切工艺的锯切路径。在一些实施例中，示出一个集成电路组件来表示半导体晶片的多个集成电路组件。
参考图1A及图1B，提供半导体晶片100A。半导体晶片100A可包括半导体衬底110a、集成电路组件120、密封环(seal ring)130及测试结构140。集成电路组件120可形成在半导体衬底110a中和/或半导体衬底110a上，且可沿X方向和/或Y方向排列。密封环130可分别环绕集成电路组件120。测试结构140可设置在密封环130之间。在一些实施例中，集成电路组件120中的每一者包括多个内连配线122、衬底穿孔(through substrate via，TSV)124、导电接垫126及集成电路装置(未示出)。
可在半导体衬底110a中和/或半导体衬底110a上形成集成电路组件120的集成电路装置。集成电路组件120的集成电路装置可包括有源组件(例如，晶体管等)和/或无源组件(例如，电阻器、电容器、电感器等)。
可在半导体衬底110a之上形成集成电路组件120的内连配线122，且所述内连配线122可电连接到集成电路组件120的集成电路装置。集成电路装置可由内连配线122内连以形成集成电路。集成电路组件120的内连配线122可嵌置在半导体晶片100A的介电层150a中。在一些实施例中，内连配线122可由铜、铜合金或其他适合的导电材料形成。在一些实施例中，介电层150a的材料可包括氧化硅(SiOx，其中x>0)、氮化硅(SiNx，其中x>0)、氮氧化硅(SiOxNy，其中x>0且y>0)或其他适合的介电材料。
可在半导体衬底110a中形成集成电路组件120的衬底穿孔(through substratevia，TSV)124，且所述衬底穿孔124延伸到介电层150a中。衬底穿孔(TSV)124可电连接到集成电路组件120的内连配线122。在一些实施例中，TSV 124的数量可以是一个或不止一个TSV，且TSV 124可排列成线、列或阵列。在一些实施例中，TSV 124可由铜、铜合金或其他适合的导电材料形成。
可在介电层150a中形成集成电路组件120的导电接垫126，且导电接垫126可堆叠在内连配线122上。导电接垫126可电耦合到内连配线122。在一些实施例中，导电接垫126的材料与内连配线122的材料不同。在一些实施例中，导电接垫126可以是铝接垫，但可使用其他金属材料。
密封环130中的每一者可包括底部部分132及堆叠在底部部分132上的顶部部分134。密封环130的底部部分132可环绕集成电路组件120中的内连配线122，且密封环130的顶部部分134可环绕集成电路组件120中的导电接垫126。密封环130可用作保护壁以保护集成电路组件120不受应力影响。在一些实施例中，密封环130是电接地或电浮动(floating)的。举例来说，密封环130可与集成电路组件120电绝缘。在一些实施例中，底部部分132的材料与顶部部分134的材料不同。
测试结构140中的每一者可包括堆叠结构142及堆叠在堆叠结构142上的测试接垫144。在一些实施例中，测试结构140的测试接垫144通过堆叠结构142电连接到下伏的测试装置或测试电路(未示出)。在一些实施例中，测试结构140的测试接垫144包括工艺监测接垫，例如晶片验收测试(wafer acceptance testing，WAT)接垫。在一些实施例中，在进行晶片锯切工艺(例如，在以下的图1B及图1C中示出)之前，执行测试工艺以通过对测试结构140进行测试来验证集成电路组件120是否合格。在测试工艺期间，测试接垫144通过用于测试的探测针电耦合到外部端子。可选择测试接垫144以测试半导体晶片100A的不同性质，例如泄漏电流、击穿电压、阈值电压以及有效沟道长度、饱和电流等。
在一些实施例中，堆叠结构142的材料与测试接垫144的材料不同。在一些实施例中，从俯视图看，测试结构140的测试接垫144可形如矩形图案。在一些替代实施例中，从俯视图看，测试结构140的测试接垫可形如圆形图案。本公开不对测试接垫的形状加以阐释。在一些实施例中，密封环130与测试结构140之间没有导电特征。换句话说，测试结构140不会与密封环130之内的集成电路组件120电连接。举例来说，测试结构140与集成电路组件120的内连配线122、TSV 124、导电接垫126及集成电路装置电隔离。在图1B中，两个相邻的密封环130之间形成有四个测试结构140。然而，图中所示的测试结构140的数目仅是示例性的且并不仅限于此。在一些实施例中，堆叠结构142的图案密度可处于约15％到约40％范围内。堆叠结构142的图案密度被定义为堆叠结构面积(即，所有堆叠结构142中的总面积)对密封环130之间的面积的比率。
在一些实施例中，集成电路组件120的内连配线122、密封环130的底部部分132及测试结构140的堆叠结构142是同时形成的。换句话说，集成电路组件120的内连配线122、密封环130的底部部分132及测试结构140的堆叠结构142可由相同的材料形成且形成在相同的水平高度(例如第一水平高度)处。在一些实施例中，集成电路组件120的导电接垫126、密封环130的顶部部分134及测试结构140的测试接垫144是同时形成的。换句话说，集成电路组件120的导电接垫126、密封环130的顶部部分134及测试结构140的测试接垫144可由相同的材料形成且形成在相同的水平高度(例如第二水平高度)处。
如图1A中所示，集成电路组件120还可包括多个接合金属接垫128。接合金属接垫128形成在介电层150a中。在一些实施例中，接合金属接垫128中的一些接合金属接垫通过导通孔129电连接到下伏的内连配线122。在一些实施例中，在接合金属接垫128中的一些接合金属接垫与内连配线122之间不形成导通孔129。接合金属接垫128可由铜、铝、镍、钨或其合金形成。在一些实施例中，介电层150a的顶表面与接合金属接垫128的顶表面彼此齐平，所述齐平是通过在形成接合金属接垫128期间执行的平坦化达成。平坦化可包括化学机械抛光(chemical mechanical polish，CMP)工艺。
在一些实施例中，在形成接合金属接垫128之后，对半导体晶片100A的后表面执行背侧研磨工艺。在对半导体晶片100A进行背侧研磨工艺期间，对半导体衬底110a进行研磨以减小半导体晶片100A的厚度。
参考图1B及图1C，执行晶片锯切工艺以将半导体晶片100A单体化。在一些实施例中，在密封环130周围布置(impose)排除区域(keep-out-zone，KOZ)以为晶片锯切工艺提供锯切路径SP(例如，切割道)，且测试结构140的测试接垫144在KOZ内的形成受到约束。即，测试结构140的测试接垫144可不沿锯切路径SP排列。换句话说，锯切路径SP可不与测试结构140的测试接垫144对齐，且测试结构140的测试接垫144可与锯切路径SP保持一定距离。在一些实施例中，测试结构140的测试接垫144位于一条锯切路径SP与相邻的密封环130之间，且测试结构140与相邻的密封环130之间没有锯切路径SP。在一些实施例中，测试结构140的堆叠结构142位于KOZ之外，且测试结构140的堆叠结构142也与锯切路径SP保持一定距离。在一些实施例中，KOZ是网格形的，且在X方向上延伸的锯切路径SP及在Y方向上延伸的锯切路径SP与KOZ对齐。
在一些实施例中，如图1B中所示，测试结构140位于在Y方向上延伸的锯切路径SP旁边且分布在Y方向上。在替代实施例中，测试结构140位于在X方向上延伸的锯切路径SP旁边且分布在X方向上。在又一些替代实施例中，测试结构140中的一些测试结构位于在Y方向上延伸的锯切路径SP旁边且分布在Y方向上，并且测试结构140中的一些测试结构位于在X方向上延伸的锯切路径SP旁边且分布在X方向上。
在一些实施例中，晶片锯切工艺涉及使用旋转刀片210(在图1C中)进行锯割以切穿半导体晶片100A。当执行晶片锯切工艺时，刀片210沿与KOZ对齐的锯切路径SP切到半导体晶片100A中。在一些实施例中，密封环130与测试结构140的测试接垫144之间的区域是KOZ，且KOZ的宽度W1大于刀片210的宽度W2。可在密封环130的顶部部分134的侧壁与测试结构140的测试接垫144的侧壁之间测量KOZ的宽度W1。也就是说，测试结构140的测试接垫144在侧向上与相邻的密封环130间隔开大于刀片210的宽度W2的距离(即，宽度W1)。在一些实施例中，举例来说，刀片210的宽度W2可以是约40微米。在一些实施例中，举例来说，KOZ的宽度W1可大于约40微米或约50微米且小于约80微米。在一些实施例中，测试结构140与在相对侧处的两个相邻的密封环130间隔开不同的距离。
如图1C中所示，刀片210在侧向上位于密封环130的顶部部分134的侧壁与测试结构140的测试接垫144的侧壁之间，且因此在晶片锯切工艺期间不与密封环130的顶部部分134的侧壁及测试结构140的测试接垫144的侧壁交叠或接触。由于在晶片锯切工艺期间刀片210与测试结构140的测试接垫144保持一定距离，因此刀片210不会切到测试结构140的测试接垫144，且防止测试接垫卷曲(curling)的问题。
参考图1C及图1D，将半导体晶片100A单体化成多个单体化集成电路组件300A。如图1D中所说明，每一单体化集成电路组件300A可包括半导体衬底110、集成电路组件120(包括内连配线122、TSV 124、导电接垫126、金属接垫128及导通孔129)、密封环130、测试结构140及介电层150。如图1C及图1D中所示，图1D中的半导体衬底110及介电层150的材料及特性与图1C中的半导体衬底110a及介电层150a的材料及特性相同，且本文中不再赘述。在一些实施例中，单体化集成电路组件300A中的密封环130的一部分位于在单体化集成电路组件300A中的集成电路组件120与测试结构140之间。在一些实施例中，当执行晶片锯切工艺时，测试结构140的测试接垫144位于锯切路径SP旁边，使得单体化集成电路组件300A中的测试结构140中的对应的一个测试结构的测试接垫144在侧向上与单体化集成电路组件300A的侧壁SW1间隔开一定距离。在一些实施例中，单体化集成电路组件300A中的测试结构140的堆叠结构142也在侧向上与单体化集成电路组件300A的侧壁SW1间隔开。换句话说，测试结构140的测试接垫144及堆叠结构142在单体化集成电路组件300A的侧壁SW1处可不显露出，且可仍被介电层150覆盖。在一些实施例中，没有铝接垫(例如，密封环130的顶部部分134和/或测试结构140的测试接垫144)在单体化集成电路组件300A的侧壁SW1处显露出。
图2A、图2C及图2D是示意性地说明根据本公开一些其他实施例的用于制作顶部半导体管芯的工艺流程的剖视图。图2B是示意性地说明根据本公开一些实施例的图2A中所说明的集成电路组件、环形密封件及测试结构的俯视图。出于说明目的，图2B中也示出用于进行晶片锯切工艺的锯切路径。在一些实施例中，示出一个集成电路组件来表示半导体晶片的多个集成电路组件。
图2A到图2D中所示的工艺流程类似于图1A到图1D中所示的工艺流程，不同之处在于执行另一晶片锯切工艺以从单体化集成电路组件切除测试结构140。
在图2A及图2B中，半导体晶片100B类似于图1A及图1B的半导体晶片100A，不同之处在于测试结构140的测试接垫144在侧向上与在相对侧处的两个相邻的密封环130分别间隔开大于刀片210的宽度W2的距离(即，宽度W1)。在一些实施例中，测试结构140的测试接垫144在侧向上位于两条锯切路径SP之间。在一些实施例中，在Y方向上延伸的两条锯切路径SP位于两个相邻的密封环130之间。
在图2C及图2D中，将半导体晶片100B单体化成多个单体化集成电路组件300B。当执行晶片锯切工艺时，从半导体晶片100B切除测试结构140以获得不具有测试结构140的所述多个单体化集成电路组件300B。换句话说，在晶片锯切工艺期间完全移除测试结构140。如图2D中所说明，每一单体化集成电路组件300B可包括半导体衬底110、集成电路组件120(包括内连配线122、TSV 124、导电接垫126、金属接垫128及导通孔129)、密封环130及介电层150。在一些实施例中，单体化集成电路组件300B中的密封环130在侧向上与单体化集成电路组件300B的侧壁SW2间隔开一定距离。在一些实施例中，没有铝接垫(例如，密封环130的顶部部分134和/或测试结构140的测试接垫144)在单体化集成电路组件300B的侧壁SW2处显露出。
图3A、图3C及图3D是示意性地说明根据本公开一些其他实施例的用于制作顶部半导体管芯的工艺流程的剖视图。图3B是示意性地说明根据本公开一些实施例的图3A中所说明的集成电路组件、环形密封件及测试结构的俯视图。出于说明目的，图3B中也示出用于进行晶片锯切工艺的锯切路径。在一些实施例中，示出一个集成电路组件以表示半导体晶片的多个集成电路组件。
图3A到图3D中所示的工艺流程类似于图1A到图1D中所示的工艺流程，不同之处在于测试结构140的堆叠结构142的一部分沿锯切路径SP排列而测试结构140的测试接垫144不沿锯切路径SP排列。
在图3A及图3B中，半导体晶片100C类似于图1A及图1B的半导体晶片100A，不同之处在于测试结构140的堆叠结构142的一部分位于KOZ内，其中在KOZ形成测试结构140的测试接垫144受到约束。换句话说，测试结构140的堆叠结构142与锯切路径SP部分地交叠。
在图3C及图3D中，将半导体晶片100C单体化成多个单体化集成电路组件300C。当执行晶片锯切工艺时，从半导体晶片100C切除测试结构140的堆叠结构142的一部分以获得所述多个单体化集成电路组件300C。如图3D中所说明，每一单体化集成电路组件300C可包括半导体衬底110、集成电路组件120(包括内连配线122、TSV 124、导电接垫126、金属接垫128及导通孔129)、密封环130、堆叠结构142的一部分142R1、测试接垫144及介电层150。在一些实施例中，单体化集成电路组件300C中的密封环130的一部分位于单体化集成电路组件300C中的集成电路组件120与测试结构140之间。在一些实施例中，当执行晶片锯切工艺时，测试结构140的测试接垫144位于锯切路径SP旁边，使得单体化集成电路组件300C中的测试结构140中的对应的一个测试结构的测试接垫144在侧向上与单体化集成电路组件300C的侧壁SW3间隔开一定距离。换句话说，测试结构140的测试接垫144在单体化集成电路组件300C的侧壁SW3处可不显露出，且可仍被介电层150覆盖。在一些实施例中，在第一单体化集成电路组件300C中的堆叠结构142的部分142R1在单体化集成电路组件300C的侧壁SW3处显露出。在一些实施例中，堆叠结构142的部分142R1的显露出的表面与单体化集成电路组件300C的侧壁SW3实质上对齐。在一些实施例中，没有铝接垫(例如，密封环130的顶部部分134和/或测试结构140的测试接垫144)在单体化集成电路组件300C的侧壁SW3处显露出。
图4A、图4C及图4D是示意性地说明根据本公开一些其他实施例的用于制作顶部半导体管芯的工艺流程的剖视图。图4B是示意性地说明根据本公开一些实施例的图4A中所说明的集成电路组件、环形密封件及测试结构的俯视图。出于说明目的，图4B中也示出用于进行晶片锯切工艺的锯切路径。在一些实施例中，示出一个集成电路组件以表示半导体晶片的多个集成电路组件。
图4A到图4D中所示的工艺流程类似于图1A到图1D中所示的工艺流程，不同之处在于测试结构140沿锯切路径SP排列且测试结构140不包括堆叠在堆叠结构142上的测试接垫。
在图4A及图4B中，半导体晶片100D类似于图1A及图1B的半导体晶片100A，不同之处在于测试结构140不包括测试接垫。换句话说，测试结构140可不具有铝接垫。在一些实施例中，当形成集成电路组件120的导电接垫126及密封环130的顶部部分134时，没有测试接垫形成在堆叠结构142上。在一些实施例中，测试结构140的堆叠结构142位于其中形成测试结构140的测试接垫受到约束的KOZ内。在一些实施例中，密封环130之间的区域为KOZ。
在图4C及图4D中，将半导体晶片100D单体化成多个单体化集成电路组件300D。当执行晶片锯切工艺时，测试结构140(即，堆叠结构142)沿锯切路径SP排列，且从半导体晶片100D部分地移除测试结构140以获得具有测试结构140的残留结构142R2的多个单体化集成电路组件300D。如图4D中所说明，每一单体化集成电路组件300D可包括半导体衬底110、集成电路组件120(包括内连配线122、TSV 124、导电接垫126、金属接垫128及导通孔129)、密封环130、介电层150及残留结构142R2。在一些实施例中，单体化集成电路组件300D的侧壁SW4处显露出残留结构142R2。在一些实施例中，残留结构142R2不具有测试接垫(例如，铝接垫)，使得没有测试接垫(例如，铝接垫)在单体化集成电路组件300D的侧壁SW4处显露出。在一些实施例中，残留结构142R2的显露出的表面与单体化集成电路组件300D的侧壁SW4实质上对齐。在一些实施例中，没有铝接垫(例如，密封环130的顶部部分134和/或测试结构140的测试接垫144)在单体化集成电路组件300D的侧壁SW4处显露出。
封装结构的制作
图5A到图5H是示意性地说明根据本公开一些实施例的用于制作集成电路上系统(SoIC)芯片的封装结构的工艺流程的剖视图。在一些实施例中，示出一个集成电路组件以表示半导体晶片的多个集成电路组件，且示出一个封装结构以表示遵照制造方法获得的多个封装结构。
参考图5A，提供半导体晶片400a。在一些实施例中，半导体晶片400a包括半导体衬底410a及位于半导体衬底410a之上的接合部分420a。半导体衬底410a可以是块状硅衬底、绝缘体上硅(silicon-on-insulator，SOI)衬底或绝缘体上锗(germanium-on-insulator，GOI)衬底。半导体衬底410a可包含其他适合的半导体材料。在一些实施例中，半导体衬底410a可包括形成在半导体衬底410a中的有源组件(例如，晶体管等)和/或无源组件(例如，电阻器、电容器、电感器等)。在一些实施例中，半导体衬底410a可包括嵌置在其中的半导体管芯。接合部分420a可包括介电层422a及金属接垫424。在一些实施例中，金属接垫424嵌置在介电层422a中，但金属接垫424的顶表面是暴露出的。介电层422a的材料可包括氧化硅(SiOx，其中x>0)、氮化硅(SiNx，其中x>0)、氮氧化硅(SiOxNy，其中x>0且y>0)或其他适合的介电材料。金属接垫424的材料可包括铜、铜合金或其他适合的金属材料。在一些实施例中，介电层422a的顶表面与金属接垫424的顶表面彼此齐平，所述齐平是通过在形成金属接垫424期间执行的平坦化达成。平坦化可包括化学机械抛光(CMP)工艺。
参考图5B，提供多个顶部半导体管芯300，并将所述多个顶部半导体管芯300接合到半导体晶片400a的接合部分420a。顶部半导体管芯300可以是上述的单体化集成电路组件300A、单体化集成电路组件300B、单体化集成电路组件300C或单体化集成电路组件300D之中合格的单体化集成电路组件。在一些实施例中，根据通过对测试结构140进行测试执行的前述测试工艺来确定合格的单体化集成电路组件。可将各自包括金属接垫128及介电层150的顶部半导体管芯300翻转并按压到半导体晶片400a的接合部分420a上，使得金属接垫128及介电层150与半导体晶片400a的接合部分420a接触。执行接合工艺以通过混合接合将顶部半导体管芯300接合到半导体晶片400a，其中顶部半导体管芯300的介电层150与半导体晶片400a的介电层422a接合，且顶部半导体管芯300的金属接垫128与半导体晶片400a的金属接垫424接合。详细来说，顶部半导体管芯300的介电层150与半导体晶片400a的介电层422a是通过介电质对介电质接合而接合，而顶部半导体管芯300的金属接垫128与半导体晶片400a的金属接垫424是通过金属对金属接合而接合。
参考图5B及图5C，在将顶部半导体管芯300接合到半导体晶片400a之后，在半导体晶片400a之上形成绝缘包封体510a以在侧向上包封顶部半导体管芯300。可通过包覆模制工艺或沉积工艺后续接着进行研磨工艺来形成绝缘包封体510a。在一些实施例中，绝缘包封体510a的材料包括所沉积的聚酰亚胺、所沉积的氧化物、所沉积的氮化物或其他适合的所沉积的介电材料。在一些替代实施例中，绝缘包封体510a的材料包括环氧树脂或其他适合的模制化合物。在一些实施例中，通过包覆模製工艺或沉积工艺在半导体晶片400a的接合部分420a之上形成绝缘材料以覆盖顶部半导体管芯300的侧壁SW及底表面BS1(图5B中示出)，且然后通过例如机械研磨工艺和/或CMP工艺对绝缘材料进行抛光，使得形成绝缘包封体510a且显露出顶部半导体管芯300的底表面BS2(图5C中示出)。在对绝缘材料进行研磨工艺期间，将顶部半导体管芯300的半导体衬底110向下抛光及薄化使得显露出TSV 124的底表面BS3。在一些实施例中，TSV 124的底表面BS3可与顶部半导体管芯300的底表面BS2实质上共面。在图5C中未说明的一些替代实施例中，TSV 124可从顶部半导体管芯300的底表面BS2轻微突出。
参考图5C及图5D，执行凹陷工艺以移除顶部半导体管芯300的半导体衬底110的一些部分，使得暴露出TSV 124的底表面BS3及上侧壁USW。换句话说，TSV 124可穿透过顶部半导体管芯300的半导体衬底110且从顶部半导体管芯300的底表面BS4突出。在一些实施例中，通过执行干式刻蚀工艺使得顶部半导体管芯300的半导体衬底110凹陷。在图5D中未说明的一些替代实施例中，在凹陷工艺期间移除绝缘包封体510a的一部分，使得TSV 124凸起以高于绝缘包封体510a的顶表面S1。
参考图5D及图5E，形成隔离层520以覆盖顶部半导体管芯300的底表面BS4，以将顶部半导体管芯300的半导体衬底110与稍后形成的上覆的重布线路层隔开。在一些实施例中，在顶部半导体管芯300的底表面BS4及绝缘包封体510a的顶表面S1之上形成隔离介电材料(未示出)，且可通过沉积(例如CVD等)形成所述隔离介电材料。然后，执行平坦化工艺以将隔离介电材料平坦化以形成隔离层520。在一些实施例中，通过抛光或研磨部分地移除隔离介电材料及TSV 124，直到TSV 124的底表面BS3与绝缘包封体510a的顶表面S1共面。在平坦化工艺之后，隔离层520覆盖顶部半导体管芯300的底表面BS4及TSV 124的上侧壁USW。在一些实施例中，通过执行机械研磨工艺和/或CMP工艺将隔离介电材料平坦化。在抛光或研磨步骤之后，可选择性地执行清洁步骤以清洁并移除从研磨或抛光步骤产生的残留物。在一些替代实施例中，可在对隔离介电材料执行的平坦化工艺期间对绝缘包封体510a进行轻微研磨或抛光。在一些实施例中，在平坦化工艺之后，隔离层520的顶表面S2与TSV 124的底表面BS3及绝缘包封体510a的顶表面S1实质上齐平。
在一些实施例中，隔离层520可由无机材料(例如氧化硅、氮化硅、氮氧化硅)或任何适合的介电材料制成。在一些替代实施例中，隔离层520可由有机材料(例如，聚苯并恶唑(PBO)、聚酰亚胺(PI))或其他适合的聚合物制成。
参考图5E及图5F，可在绝缘包封体510a中形成导电穿孔520。导电穿孔520可通过金属接垫424电连接到半导体晶片400a。在一些实施例中，通过例如光刻工艺及刻蚀工艺在绝缘包封体510a中形成穿孔的孔(through via hole)。在绝缘包封体510a之上沉积导电材料以填充穿孔的孔。可执行移除工艺以部分地移除所沉积的导电材料，直到暴露出绝缘包封体510a使得导电穿孔520形成在绝缘包封体510a中。可通过刻蚀工艺、机械研磨工艺、CMP工艺或其他适合的移除工艺或其组合来部分地移除用于形成导电穿孔520而沉积的导电材料。举例来说，通过溅镀工艺在顶部半导体管芯300及绝缘包封体510a之上形成晶种层，通过电镀覆工艺在所述晶种层之上形成导电材料，且然后执行CMP工艺以移除位于穿孔的孔之外的导电材料及晶种层以形成导电穿孔520。导电穿孔520的材料可包括铜、铜合金或其他适合的金属材料。
如图5F中所说明，可在顶部半导体管芯300及绝缘包封体510a之上形成重布线路层530a及电端子540，以电连接到顶部半导体管芯300及导电穿孔520。在一些实施例中，重布线路层530a包括交替堆叠的多个介电层及多个重布线层。介电层的数目或重布线层的数目并不受本公开限制。在一些实施例中，电端子540包括受控塌陷芯片连接(controlledcollapse chip connection，C4)凸块、微凸块、焊料球、球栅阵列(ball grid array，BGA)球或用于提供外部连接的其他适合的端子。可根据设计要求利用电端子540的其他可能的形式及形状。在一些实施例中，选择性地执行焊接工艺及回焊工艺以增强电端子540与重布线路层530a之间的粘合。
参考图5F及图5G，在形成重布线路层530a及电端子540之后，将包括半导体晶片400a、顶部半导体管芯300、绝缘包封体510a、重布线路层530a及电端子540的晶片级封装翻转并放置在条带(tape)TP上。
参考图5G及图5H，执行晶片锯割工艺以将安装在条带TP上的结构单体化。此后，从条带TP移除经锯割结构，以形成多个单体化SoIC封装10。在一些实施例中，举例来说，晶片锯割工艺是激光切割工艺、机械切割工艺或其他适合的工艺。将参照图5H阐述单体化SoIC封装10的详细结构。
如图5H中所说明，SoIC封装10可包括底部半导体管芯400、顶部半导体管芯300、绝缘包封体510、导电穿孔520、重布线路层530及电端子540。底部半导体管芯400可包括半导体衬底410及位于半导体衬底410之上的接合部分420。接合部分420可包括介电层422及金属接垫424。顶部半导体管芯300可位于底部半导体管芯400之上且电连接到底部半导体管芯400。绝缘包封体510可在侧向上包封顶部半导体管芯300及导电穿孔520。重布线路层530可位于顶部半导体管芯300及导电穿孔520之上且电连接到顶部半导体管芯300及导电穿孔520。电端子540可位于重布线路层530之上且通过重布线路层530电连接到顶部半导体管芯300及导电穿孔520。如图5G及图5H中所示，图5H中的底部半导体管芯400、绝缘包封体510及重布线路层530的材料及特性与图5G中的半导体晶片400a、绝缘包封体510a及重布线路层530a的材料及特性相同，且本文中不再赘述。SoIC封装10可包括混合接合界面，所述混合接合界面包括介电质对介电质接合界面(即，介电层150与介电层422之间的介电质对介电质接合界面)及金属对金属接合界面(即，金属接垫128与金属接垫424之间的金属对金属接合界面)。至此，实质上完成SoIC封装10的制作。
图6A到图6D是根据本公开的各种实施例的图5H中所示的区X'的放大图。
参考图5H及图6A，在其中图5H的顶部半导体管芯300是图1D的单体化集成电路组件300A的实施例中，测试结构140通过介电层150的一部分与绝缘包封体510间隔开。换句话说，单体化集成电路组件300A的侧壁SW1位于测试结构140与绝缘包封体510之间。在一些实施例中，测试结构140位于顶部半导体管芯300的半导体衬底110与底部半导体管芯400的接合部分420之间。在一些实施例中，测试结构140嵌置在介电层150中，且通过介电层150的一部分与底部半导体管芯400间隔开。
参考图5H及图6B，在其中图5H的顶部半导体管芯300是图2D的单体化集成电路组件300B的实施例中，密封环130通过介电层150的一部分与绝缘包封体510间隔开。换句话说，单体化集成电路组件300B的侧壁SW2位于密封环130与绝缘包封体510之间。
参考图5H及图6C，在其中图5H的顶部半导体管芯300是图3D的单体化集成电路组件300C的实施例中，测试结构140的测试接垫144通过介电层150的一部分与绝缘包封体510间隔开，且堆叠结构142的部分142R1与绝缘包封体510接触。换句话说，单体化集成电路组件300C的侧壁SW3位于测试结构140的测试接垫144与绝缘包封体510之间。在一些实施例中，测试结构140位于顶部半导体管芯300的半导体衬底110与底部半导体管芯400的接合部分420之间。在一些实施例中，测试结构140嵌置在介电层150中，且通过介电层150的一部分与底部半导体管芯400间隔开。
参考图5H及图6D，在其中图5H的顶部半导体管芯300是图4D的单体化集成电路组件300D的实施例中，测试结构140的残留结构142R2与绝缘包封体510接触。在一些实施例中，测试结构140的残留结构142R2位于顶部半导体管芯300的半导体衬底110与底部半导体管芯400的接合部分420之间。在一些实施例中，测试结构140的残留结构142R2嵌置在介电层150中，且通过介电层150的一部分与底部半导体管芯400间隔开。
由于在晶片锯切工艺期间刀片210不接触且不切除测试结构140的测试接垫144，因此防止测试接垫卷曲的问题。因此，可提高SoIC芯片的接合良率。
根据本公开的一些实施例，一种方法包括以下步骤。提供半导体晶片，所述半导体晶片包括集成电路组件、分别环绕所述集成电路组件的密封环及设置在所述密封环之间的测试结构。至少沿第一路径执行第一晶片锯切工艺，以将所述半导体晶片单体化成多个第一单体化集成电路组件，所述多个第一单体化集成电路组件各自包括所述测试结构之中的一个测试结构。当执行所述第一晶片锯切工艺时，所述测试结构的测试接垫位于所述第一路径旁边，使得所述第一单体化集成电路组件中的所述测试结构中的对应的一个测试结构的测试接垫在侧向上与所述第一单体化集成电路组件的侧壁间隔开一定距离。
在上述方法中，其中提供所述半导体晶片包括：在半导体衬底之上形成所述多个测试结构的多个堆叠结构；以及在所述多个堆叠结构上形成所述多个测试接垫。
在上述方法中，其中提供所述半导体晶片还包括：在所述半导体衬底之上形成所述多个集成电路组件的多个内连配线；以及在所述多个内连配线上形成多个导电接垫，其中所述多个内连配线及所述多个测试结构的所述多个堆叠结构同时形成在第一水平高度处，且所述多个导电接垫及所述多个测试结构的所述多个测试接垫同时形成在第二水平高度处。
在上述方法中，其中所述多个测试接垫的材料与所述多个堆叠结构的材料不同。
在上述方法中，其中所述多个测试结构的所述多个堆叠结构位于所述第一路径旁边且与所述第一路径保持一定距离，使得所述第一单体化集成电路组件中的所述测试结构的堆叠结构在侧向上与所述第一单体化集成电路组件的所述侧壁间隔开。
在上述方法中，其中所述多个测试结构的所述多个堆叠结构与所述第一路径部分地交叠，使得所述第一单体化集成电路组件中的堆叠结构的一部分在所述第一单体化集成电路组件的所述侧壁处显露出。
在上述方法中，还包括：在执行所述第一晶片锯切工艺之后，沿所述多个测试结构与所述多个密封环之间的第二路径执行第二晶片锯切工艺，以从所述多个第一单体化集成电路组件切割所述多个测试结构，从而获得多个第二单体化集成电路组件。
在上述方法中，还包括：执行测试工艺，以通过对所述多个测试结构进行测试来验证所述多个集成电路组件是否合格；以及根据所述测试工艺，将所述多个第一单体化集成电路组件之中的合格的第一单体化集成电路组件接合到半导体装置。
在上述方法中，其中所述第一晶片锯切工艺是使用刀片执行。
根据本公开的一些实施例，一种方法包括以下步骤。提供半导体晶片，所述半导体晶片包括集成电路组件、分别环绕所述集成电路组件的密封环以及设置在所述密封环之间的测试结构。至少沿路径执行晶片锯切工艺，以将所述半导体晶片单体化成多个单体化集成电路组件。当执行所述晶片锯切工艺时，所述测试结构沿所述路径排列，使得所述单体化集成电路组件中的每一者包括所述测试结构中的对应的一个测试结构的残留结构，其中所述残留结构不具有铝接垫。
在上述方法中，其中没有铝接垫在所述单体化集成电路组件的侧壁处显露出。
在上述方法中，其中提供所述半导体晶片还包括：在半导体衬底之上在第一水平高度处同时形成所述多个集成电路组件的多个内连配线及所述多个测试结构的多个堆叠结构；以及在所述多个内连配线上在第二水平高度处形成多个导电接垫，其中在所述晶片锯切工艺期间部分地移除所述多个测试结构的所述多个堆叠结构，以在所述单体化集成电路组件中形成所述测试结构的所述残留结构。
在上述方法中，其中所述晶片锯切工艺是使用刀片执行。
根据本公开的一些实施例，一种装置包括第一半导体管芯。所述第一半导体管芯包括集成电路组件、密封环及测试结构。所述密封环环绕集成电路组件。所述密封环的一部分位于所述集成电路组件与所述测试结构之间，且所述测试结构包括测试接垫，所述测试接垫在侧向上与所述第一半导体管芯的侧壁间隔开一定距离。
在上述装置中，其中所述测试结构还包括堆叠结构，且所述测试接垫堆叠在所述堆叠结构上。
在上述装置中，其中所述集成电路组件包括内连配线及堆叠在所述内连配线上的导电接垫，所述集成电路组件的所述内连配线及所述测试结构的所述堆叠结构位于第一水平高度处，且所述集成电路组件的所述导电接垫及所述测试结构的所述测试接垫位于第二水平高度处。
在上述装置中，其中所述测试接垫的材料与所述堆叠结构的材料不同。
在上述装置中，其中所述测试结构的所述堆叠结构在侧向上与所述第一半导体管芯的所述侧壁间隔开。
在上述装置中，其中所述测试结构的所述堆叠结构的一部分在所述第一半导体管芯的所述侧壁处显露出。
在上述装置中，还包括：第二半导体管芯，接合到所述第一半导体管芯；绝缘包封体，位于所述第二半导体管芯之上且在侧向上包封所述第一半导体管芯；以及重布线路层，位于所述绝缘包封体及所述第一半导体管芯之上。
上述内容概述了若干实施例的特征，以使所属领域的技术人员可更好地理解本公开的各方面。所属领域的技术人员应了解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域的技术人员还应意识到这些等效构造并不背离本公开的精神及范围，且其可在不背离本公开的精神及范围的情况下在本文中做出各种变化、替代及更改。

Claims (1)

1.一种半导体结构的制作方法，包括：
提供半导体晶片，所述半导体晶片包括多个集成电路组件、分别环绕所述多个集成电路组件的多个密封环及设置在所述多个密封环之间的多个测试结构；以及
至少沿第一路径执行第一晶片锯切工艺，以将所述半导体晶片单体化成多个第一单体化集成电路组件，所述多个第一单体化集成电路组件各自包括所述多个测试结构之中的测试结构，
其中，当执行所述第一晶片锯切工艺时，所述多个测试结构的多个测试接垫位于所述第一路径旁边，使得所述第一单体化集成电路组件中的所述多个测试结构中的对应一个测试结构的测试接垫在侧向上与所述第一单体化集成电路组件的侧壁间隔开一定距离。
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