CN113809040A - 封装结构及其制作方法 - Google Patents

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蔡宗甫
卢思维
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Abstract

提供一种包括第一半导体管芯、中介层及第一绝缘包封体的结构。第一半导体管芯包括半导体衬底、设置在半导体衬底上的内连线结构及设置在内连线结构上的导通孔。中介层包括介电层及穿透过介电层的穿孔。第一绝缘包封体在侧向上包封第一半导体管芯及中介层，其中中介层的介电层的厚度实质上等于第一半导体管芯的厚度及第一绝缘包封体的厚度。

Description

封装结构及其制作方法
技术领域
本发明的实施例是有关于一种封装结构及其制作方法。
背景技术
由于各种电子组件(例如晶体管、二极管、电阻器、电容器等)的集成密度持续提高，半导体行业已经历迅速成长。主要来说，集成密度的此种改进是源自于最小特征大小的不断减小，这允许将更多的组件集成到给定区域中。随着近来对小型化、更高的速度及更大的带宽以及更低的功耗与等待时间的需求增长，对更小且更具创造性的半导体管芯封装技术的需要也随之增长。目前，集成扇出型封装(integrated fan-out package)因其多功能、紧凑性及高性能而变得越来越受青睐。然而，存在与集成扇出型技术有关的挑战(例如，翘曲问题)。
发明内容
本发明实施例提供一种封装结构，包括第一半导体管芯、中介层以及第一绝缘包封体。第一半导体管芯，包括半导体衬底、设置在半导体衬底上的内连线结构及设置在内连线结构上的导通孔。中介层，包括介电层及穿透过介电层的穿孔。第一绝缘包封体，在侧向上包封第一半导体管芯及中介层，其中中介层的介电层的厚度实质上等于第一半导体管芯的厚度及第一绝缘包封体的厚度。
本发明实施例提供一种封装结构，包括第一半导体管芯、第一介电中介层、第一绝缘包封体、第一重布线路层以及第二重布线路层。第一半导体管芯，各自包括半导体衬底、设置在半导体衬底上的内连线结构及设置在内连线结构上的导通孔。第一介电中介层，包括介电层及穿透过介电层的穿孔，其中第一半导体管芯与第一介电中介层并排排列。第一绝缘包封体，在侧向上包封第一半导体管芯及第一介电中介层，其中穿孔通过介电层而与第一绝缘包封体间隔开，且第一介电中介层的介电层的厚度实质上等于第一半导体管芯的厚度及第一绝缘包封体的厚度。第一重布线路层，设置在第一绝缘包封体的第一表面、第一半导体管芯的有源表面及第一介电中介层的第一表面上。第二重布线路层，设置在第一绝缘包封体的第二表面、第一半导体管芯的后表面及第一介电中介层的第二表面上，其中第一半导体管芯通过第一重布线路层及第一介电中介层的穿孔电连接到第二重布线路层。
本发明实施例提供一种封装结构的制作方法，包括以下步骤。提供第一半导体管芯，第一半导体管芯包括第一半导体衬底、设置在第一半导体衬底上的内连线结构及设置在内连线结构上的导通孔。提供中介层管芯，中介层管芯包括第二半导体衬底、设置在第二半导体衬底上的介电层及穿透介电层的穿孔。使用绝缘材料在侧向上包封第一半导体管芯及中介层管芯。以及，执行薄化工艺，以移除绝缘材料、第二半导体衬底、及第一半导体衬底的一部分，使得形成被第一绝缘包封体包封的介电中介层，其中介电中介层包括介电层及穿孔，且介电层的厚度实质上等于第一半导体管芯的厚度及第一绝缘包封体的厚度。
附图说明
结合附图阅读以下详细说明，能最好地理解本公开的各方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。
图1A到图1I是示意性地说明根据本公开一些实施例的用于制作封装结构的工艺流程的剖视图。
图2是示意性地说明根据本公开一些实施例的封装结构的俯视图。
图3到图5是示意性地说明根据本公开各种实施例的封装结构的剖视图。
图6及图7是示意性地说明根据本公开各种实施例的封装结构的俯视图。
图8A到图8I是示意性地说明根据本公开的一些替代实施例的用于制作无源器件的工艺流程的剖视图。
具体实施方式
以下公开内容提供诸多不同的实施例或实例以实施所提供主题的不同特征。下文阐述组件及排列的具体实例以简化本公开。当然，这些仅是实例且并不旨在进行限制。举例来说，在以下说明中，第一特征形成在第二特征之上或形成在第二特征上可包括其中第一特征与第二特征形成为直接接触的实施例，且还可包括其中在第一特征与第二特征之间可形成额外特征以使得所述第一特征与所述第二特征可能不直接接触的实施例。另外，本公开可在各种实例中重复使用参考编号和/或字母。此种重复是出于简化及清晰目的，而并非自身指示所论述的各种实施例和/或配置之间的关系。
此外，为易于说明起见，本文中可使用例如“在…下面(beneath)”、“在…下方(below)”、“下部的(lower)”、“在…上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所说明的一个元件或特征与另一(其他)元件或特征之间的关系。除图中所绘示的定向之外，所述空间相对性用语还旨在囊括器件在使用或操作中的不同定向。可以其他方式对设备进行定向(旋转90度或处于其他定向)，且同样地可据此对本文中所使用的空间相对性描述语加以解释。
还可包括其他特征及工艺。举例来说，可包括测试结构来辅助对三维(threedimensional，3D)封装或三维集成电路(3D integrated circuit，3DIC)器件进行验证测试。测试结构可包括例如形成在重布线层中或形成在衬底上的测试焊盘，所述测试焊盘允许测试3D封装或3DIC、允许使用探针和/或探针卡等。可对中间结构以及最终结构执行验证测试。另外，本文中所公开的结构及方法可与包括在中间验证出已知良好管芯的测试方法结合使用以提高良率且降低成本。
图1A到图1I是示意性地说明根据本公开一些实施例的用于制作封装结构的工艺流程的剖视图。
参考图1A，提供载体C1。在一些实施例中，提供上面形成有剥离层(未示出)的载体C1。在一些实施例中，载体C1是晶片式玻璃衬底(wafer form glass substrate)、剥离层是形成在晶片式玻璃衬底上的光热转换(light-to-heat conversion，LTHC)释放层。载体C1的材料及剥离层的材料在本发明中不受限制。在一些替代实施例中，可省略形成在载体C1上的剥离层。
在一些实施例中，提供半导体管芯110、至少一个中介层管芯120a及中介层管芯120b并将半导体管芯110、所述至少一个中介层管芯120a及中介层管芯120b设置在载体C1之上。半导体管芯110、所述至少一个中介层管芯120a与中介层管芯120b在厚度上可实质上相同。设置在载体C1上的半导体管芯110、所述至少一个中介层管芯120a及中介层管芯120b可并排排列。可经由管芯贴合膜(die attachment films)、粘合剂等将半导体管芯110、所述至少一个中介层管芯120a及中介层管芯120b安装在载体C1上。如图1A中所说明，所述至少一个中介层管芯120a可设置在半导体管芯110之间，半导体管芯110中的左侧半导体管芯110设置在所述至少一个中介层管芯120a与中介层管芯120b中的左侧中介层管芯120b之间，且半导体管芯110中的右侧半导体管芯110设置在所述至少一个中介层管芯120a与中介层管芯120b中的右侧中介层管芯120b之间。在一些替代实施例中，省略中介层管芯120b。
可从通过一系列半导体工艺制作的半导体晶片单体化出半导体管芯110。半导体管芯110可各自包括半导体衬底112、内连线结构114、导通孔116及保护层118。半导体管芯110可各自包括有源表面111(active surface)及与有源表面111相对的后表面113。半导体衬底112可以是包括有源组件(例如，晶体管等)及无源组件(例如，电阻器、电容器、电感器等)的硅衬底，所述有源组件及无源组件形成在半导体衬底112中。经由半导体晶片的前段制程(front end of line，FEOL)制作工艺在半导体衬底112中形成有源组件及无源组件。内连线结构114设置在半导体衬底112上。内连线结构114可包括交替堆叠的内连线配线(例如，铜内连线配线)及介电层，其中内连线结构114的内连线配线电连接到半导体衬底112中的有源组件和/或无源组件。经由半导体晶片的后段制程(back end of line，BEOL)制作工艺形成内连线结构114。最顶部内连线配线可包括导电焊盘(conductive pads)，且所述导电焊盘可以是铝焊盘、铜焊盘或其他适合的金属焊盘。内连线结构114可还包括钝化层，其中导电焊盘被钝化层部分地覆盖。换句话说，导电焊盘从界定在钝化层中的开口部分地显露出。钝化层可以是氧化硅层、氮化硅层、氮氧化硅层或通过其他适合的无机介电材料形成的介电层。内连线结构114可还包括形成在钝化层之上的钝化后层，其中所述钝化后层覆盖钝化层及导电焊盘，所述钝化后层包括多个接触开口，且导电焊盘从界定在钝化后层中的接触开口部分地显露出。钝化后层可以是聚酰亚胺(polyimide，PI)层、聚苯并恶唑(PBO)层或通过其他适合的有机介电材料形成的介电层。在一些实施例中，省略钝化后层。
在一些实施例中，如图1A中所说明，导通孔116穿透过保护层118，显露出导通孔116的顶表面，且导通孔116的高度实质上等于保护层118的厚度。导通孔116可以是铜通孔或其他适合的金属通孔，且保护层118可以是聚酰亚胺(PI)层、PBO层或通过其他适合的有机介电材料形成的介电层。可首先在内连线结构114之上形成导通孔116，可在内连线结构114之上形成介电材料以覆盖导通孔116，且然后可执行研磨工艺(例如，化学机械抛光工艺、机械研磨工艺、其组合等)以移除介电材料的一些部分，直到显露出导通孔116的顶表面。
在一些替代实施例中，图1A中未加以说明，导通孔被保护层覆盖，导通孔的顶表面未显露出，且导通孔的高度小于保护层的厚度。
在一些实施例中，可从通过一系列半导体工艺制作的半导体晶片单体化出所述至少一个中介层管芯120a，且可从通过一系列半导体工艺制作的另一半导体晶片单体化出中介层管芯120b。在一些替代实施例中，可从单个半导体晶片单体化出所述至少一个中介层管芯120a及中介层管芯120b。
所述至少一个中介层管芯120a可包括半导体衬底122a、设置在半导体衬底122a之上的介电层124a及穿透过介电层124a的穿孔126a。半导体衬底122a可以是裸的硅衬底且其中未形成有源组件(例如，晶体管等)及无源组件(例如，电阻器、电容器、电感器等)。介电层124a可以是模制化合物、底部填充胶材料、经模制的底部填充胶材料、聚酰亚胺(PI)层、PBO层或通过其他适合的有机介电材料形成的介电层。举例来说，模制化合物包括环氧树脂。此外，穿孔126a可以是铜通孔或其他适合的金属通孔。
在一些实施例中，如图1A中所说明，穿孔126a穿透过介电层124a，显露出穿孔126a的顶表面，且穿孔126a的高度实质上等于介电层124a的厚度。介电层124a可以是模制化合物、底部填充胶材料、经模制的底部填充胶材料、聚酰亚胺(PI)层、PBO层或通过其他适合的有机介电材料形成的介电层。举例来说，模制化合物包括环氧树脂。此外，穿孔126a可以是铜通孔或其他适合的金属通孔。可首先在半导体衬底122a之上形成穿孔126a，可在半导体衬底122a之上形成介电材料以覆盖穿孔126a，且然后可执行研磨工艺(例如，化学机械抛光工艺、机械研磨工艺、其组合等)以移除介电材料的一些部分，直到显露出穿孔126a的顶表面。
在一些替代实施例中，图1A中未加以说明，穿孔被介电层覆盖，穿孔的顶表面未显露出，且穿孔的高度小于介电层的厚度。
中介层管芯120b可各自包括半导体衬底122b、设置在半导体衬底122b之上的介电层124b及穿透过介电层124b的穿孔126b。半导体衬底122b可以是裸的硅衬底且其中未形成有源组件(例如，晶体管等)及无源组件(例如，电阻器、电容器、电感器等)。介电层124b可以是模制化合物、底部填充胶材料、经模制的底部填充胶材料、聚酰亚胺(PI)层、PBO层或通过其他适合的有机介电材料形成的介电层。举例来说，模制化合物包括环氧树脂。此外，穿孔126b可以是铜通孔或其他适合的金属通孔。
在一些实施例中，如图1A中所说明，穿孔126b穿透过介电层124b，显露出穿孔126b的顶表面，且穿孔126b的高度实质上等于介电层124b的厚度。介电层124b可以是模制化合物、底部填充胶材料、经模制的底部填充胶材料、聚酰亚胺(PI)层、PBO层或通过其他适合的有机介电材料形成的介电层。举例来说，模制化合物包括环氧树脂。此外，穿孔126b可以是铜通孔或其他适合的金属通孔。可首先在半导体衬底122b之上形成穿孔126b，可在半导体衬底122b之上形成介电材料以覆盖穿孔126b，且然后可执行研磨工艺(例如，化学机械抛光工艺、机械研磨工艺、其组合等)以移除介电材料的一些部分，直到显露出穿孔126b的顶表面。
在一些替代实施例中，图1A中未加以说明，穿孔被介电层覆盖，穿孔的顶表面未显露出，且穿孔的高度小于介电层的厚度。
如图1A中所说明，所述至少一个中介层管芯120a及中介层管芯120b是类似的，但所述至少一个中介层管芯120a的侧向尺寸大于中介层管芯120b的侧向尺寸。
半导体管芯110中的半导体衬底112的厚度可大于中介层管芯120a及120b中的半导体衬底122a及半导体衬底122b的厚度。半导体管芯110中的半导体衬底112的厚度可介于约100微米到约780微米范围内，且中介层管芯120a及中介层管芯120b中的半导体衬底122a及半导体衬底122b可介于约80微米到约760微米范围内。换句话说，半导体衬底112的顶表面可高于半导体衬底122a及半导体衬底122b的顶表面。此外，导通孔116的高度与内连线结构114的厚度的和可小于介电层124a及介电层124b的厚度，或导通孔116的高度与内连线结构114的厚度的和可小于穿孔126a及穿孔126b的高度。
参考图1B，可通过上覆模制工艺(over-molding process)或膜沉积工艺(filmdeposition process)形成绝缘材料。在执行上覆模制工艺或膜沉积工艺之后，可执行研磨工艺以部分地移除绝缘材料，直到显露出半导体管芯110的导通孔116以及中介层管芯120a及中介层管芯120b的穿孔126a及穿孔126b。在对绝缘材料进行研磨工艺之后，在载体C1之上形成绝缘包封体130以在侧向上包封半导体管芯110、中介层管芯120a及中介层管芯120b。在一些实施例中，用于部分地移除绝缘材料的研磨工艺包括机械研磨工艺、化学机械抛光(chemical mechanical polishing，CMP)工艺、其组合等。举例来说，绝缘包封体130的材料包括模制化合物、底部填充胶材料、经模制的底部填充胶材料或其他适合的介电材料。举例来说，模制化合物包括环氧树脂。
在对绝缘材料执行研磨工艺之后，绝缘包封体130的顶表面可与导通孔116的顶表面、保护层118的顶表面、介电层124a的顶表面、穿孔126a的顶表面、介电层124b的顶表面及穿孔126b的顶表面实质上齐平。在一些替代实施例中，由于研磨选择性，绝缘包封体130的顶表面可稍微高于或稍微低于导通孔116的顶表面、保护层118顶表面、介电层124a的顶表面、穿孔126a的顶表面、介电层124b的顶表面及穿孔126b的顶表面。
由于中介层管芯120a、中介层管芯120b及半导体管芯110具有类似的热膨胀系数(coefficient of thermal expansion，CTE)且利用较少量的绝缘包封体130在侧向上包封半导体管芯110、中介层管芯120a及中介层管芯120b，因此可将包括半导体管芯110、中介层管芯120a、中介层管芯120b及绝缘包封体130的经包封结构的翘曲最小化。此外，由于经包封结构具有约130微米到约810微米的厚度，且因此厚的经包封结构的翘曲可被最小化。在一些实施例中，半导体管芯110的CTE介于约2到约6范围内，中介层管芯120a及中介层管芯120b的CTE介于约2到约6范围内，绝缘包封体130的CTE介于约5到约35范围内。
可形成前侧重布线路层140以覆盖半导体管芯110的有源表面111、中介层管芯120a的顶表面、中介层管芯120b的顶表面及绝缘包封体130的顶表面。前侧重布线路层140可形成在绝缘包封体130的顶表面、导通孔116的顶表面、保护层118的顶表面、介电层124a的顶表面、穿孔126a的顶表面、介电层124b的顶表面及穿孔126b的顶表面之上。前侧重布线路层140可包括交替堆叠的多个重布线配线层及多个绝缘层，其中重布线配线嵌置在绝缘层中，且重布线配线电连接到导通孔116、穿孔126a及穿孔126b。前侧重布线路层140的重布线配线可以是铜重布线配线，且前侧重布线路层140的绝缘层可以是聚酰亚胺(PI)、PBO、氧化硅层、氮化硅层、氮氧化硅层、其组合等。
由于经包封结构的翘曲得以最小化，因此可降低形成在绝缘包封体130中的凹陷导致重布线路层140出现缺陷的风险。
参考图1C，提供上面形成有凸块152的至少一个半导体管芯150及具有凸块162的存储器器件160。半导体管芯150及存储器器件160安装到重布线路层140上且分别经由凸块152及凸块162与重布线路层140电连接。在一些实施例中，半导体管芯150可以是系统芯片(System-on-Chip，SoC)管芯，且存储器器件160可以是包括堆叠式存储器管芯的高带宽存储器(high bandwidth memory，HBM)立方体。由于图1B中所说明的所得结构的翘曲得以最小化，因此重布线路层140与半导体管芯150之间的凸块接头的良率以及重布线路层140与存储器器件160之间的凸块接头的良率可更好。
参考图1D，在重布线路层140上形成绝缘包封体170以覆盖半导体管芯150及存储器器件160。绝缘包封体170可通过上覆模制工艺或膜沉积工艺形成，且绝缘包封体170的材料可包括模制化合物、底部填充胶材料、经模制的底部填充胶材料或其他适合的介电材料。举例来说，模制化合物包括环氧树脂。在一些实施例中，绝缘包封体170的材料与绝缘包封体130的材料相同。在一些替代实施例中，绝缘包封体170的材料不同于绝缘包封体130的材料。绝缘包封体130的厚度可小于绝缘包封体170的厚度。举例来说，绝缘包封体170的厚度介于约100微米到约1000微米范围内，且半导体管芯150及存储器器件160的厚度介于约50微米到约800微米范围内。
参考图1D及图1E，将图1D中所说明的所得结构倒置并安装到另一载体C2上，使得绝缘包封体170结合到载体C2。执行剥离工艺，使得将载体C1从半导体管芯110、中介层管芯120a、中介层管芯120b及绝缘包封体130剥离。在执行剥离工艺之后，显露出半导体管芯110的半导体衬底112、中介层管芯120a的半导体衬底122a及中介层管芯120b的半导体衬底122b。
参考图1E及图1F，执行薄化工艺以移除半导体衬底122a、半导体衬底122b、半导体衬底112的一部分及绝缘包封体130的一部分，直到显露出穿孔126a、穿孔126b、介电层124a及介电层124b。在一些实施例中，上述薄化工艺包括机械研磨工艺、化学机械抛光(CMP)工艺、其组合等。在执行薄化工艺之后，形成具有减小的厚度的半导体管芯110’、介电中介层120a’、介电中介层120b’及绝缘包封体130’，其中绝缘包封体130’在侧向上包封半导体管芯110’、介电中介层120a’及介电中介层120b’。半导体管芯110’可各自包括半导体衬底112’、内连线结构114、导通孔116及保护层118。半导体管芯110’可各自包括有源表面111及与有源表面111相对的后表面113’。介电中介层120a’可包括介电层124a及穿透过介电层124a的穿孔126a。介电中介层120b’可各自包括介电层124b及穿透过介电层124b的穿孔126b。半导体管芯110’的厚度、介电中介层120a’的厚度、介电中介层120b’的厚度及绝缘包封体130’的厚度可实质上相同且介于约15微米到约100微米范围内。此外，半导体管芯110’中的半导体衬底112’的厚度可介于约5微米到约90微米范围内。
如图1F中所说明，介电中介层120a’的穿孔126a通过介电层124a而与绝缘包封体130’间隔开，且介电中介层120b’的穿孔126b通过介电层124b而与绝缘包封体130’间隔开。换句话说，介电中介层120a’的穿孔126a及介电中介层120b’的穿孔126b不接触绝缘包封体130’。
参考图1F及图1G，可形成后侧重布线路层180以覆盖半导体管芯110’的后表面113’、介电中介层120a’的显露表面、介电中介层120b’的显露表面及绝缘包封体130’的显露表面。后侧重布线路层180可形成在绝缘包封体130’的显露表面、半导体衬底112’的显露表面、介电层124a的显露表面、穿孔126a的显露表面、介电层124b的显露表面及穿孔126b的显露表面之上。后侧重布线路层180可包括交替堆叠的多个重布线配线层及多个绝缘层，其中重布线配线嵌置在绝缘层中，且重布线配线电连接到穿孔126a及穿孔126b。后侧重布线路层180的重布线配线可以是铜重布线配线，且后侧重布线路层180的绝缘层可以是聚酰亚胺(PI)、PBO、氧化硅层、氮化硅层、氮氧化硅层、其组合等。
在一些实施例中，半导体管芯110’经由重布线路层140、介电中介层120a’的穿孔126a和/或介电中介层120b’的穿孔126b电连接到重布线路层180。在后侧重布线路层180上形成导电端子190。导电端子190电连接到后侧重布线路层180的重布线配线。导电端子190可包括排列成阵列的焊料球(例如，无铅焊料球)。在形成重布线路层180及导电端子190之后，在载体C2之上形成重构晶片W。
参考图1G到图1I，沿着切割道SL执行单体化工艺S(即晶片锯割工艺)，使得将重构晶片W单体化成多个封装结构P1。
如图1I中所说明，封装结构P1可包括至少一个半导体管芯110’、至少一个介电中介层120a’及绝缘包封体130’。封装结构P1可还包括介电中介层120b’。图1I中说明了两个半导体管芯110’、一个介电中介层120a’及两个介电中介层120b’，然而半导体管芯110’以及中介层120a’及120b’的数目在本发明中不受限制。半导体管芯110’各自包括半导体衬底112’、设置在半导体衬底112’上的内连线结构114及设置在内连线结构114上的导通孔116。介电中介层120a’包括介电层124a及穿透过介电层124a的穿孔126a。绝缘包封体130’在侧向上包封半导体管芯110’及中介层，其中介电中介层120a’的介电层124a的厚度实质上等于半导体管芯110’的厚度及绝缘包封体130’的厚度。
半导体管芯110’可还包括设置在内连线结构114上且在侧向上包封导通孔116的保护层118。介电中介层120a’可通过绝缘包封体130’而与半导体管芯110’间隔开。封装结构P1可还包括设置在绝缘包封体130’的表面(例如，上表面)、半导体管芯110’的有源表面111以及介电中介层120a’及120b’的表面(例如，上表面)上的前侧重布线路层140，其中前侧重布线路层140电连接到半导体管芯110’的导通孔116、介电中介层120a’的穿孔126a及介电中介层120b’的穿孔126b。在一些实施例中，封装结构P1可还包括设置在绝缘包封体130’的另一表面(例如，下表面)、半导体管芯110’的后表面113’以及介电中介层120a’及介电中介层120b’的另一表面(例如，下表面)上的后侧重布线路层180，其中后侧重布线路层180经由介电中介层120a’及介电中介层120b’的穿孔126a及穿孔126b电连接到前侧重布线路层140。
在一些实施例中，封装结构P1还包括半导体管芯150及绝缘包封体170。半导体管芯150设置在前侧重布线路层140上且电连接到前侧重布线路层140，且绝缘包封体170设置在前侧重布线路层140上且在侧向上包封半导体管芯150。另外，封装结构P1可还包括在侧向上被绝缘包封体170包封的存储器器件160。
图2是示意性地说明根据本公开一些实施例的封装结构的俯视图。
参考图1I及图2，在封装结构P1中，半导体管芯150及存储器器件160堆叠在被绝缘包封体130’包封的半导体管芯110’、介电中介层120a’及介电中介层120b’之上。当从顶部观察时，半导体管芯110’、介电中介层120a’及介电中介层120b’排列在被绝缘包封体130’环绕的矩形区内。当从顶部观察时，半导体管芯110’与半导体管芯150及存储器器件160交叠，介电中介层120a’仅与半导体管芯150交叠，且介电中介层120b’仅与存储器器件160交叠。当从顶部观察时，存储器器件160与半导体管芯110’及介电中介层120b’交叠，且半导体管芯150与半导体管芯110’及介电中介层120a’交叠。
图3到图5是示意性地说明根据本公开各种实施例的封装结构的剖视图。
参考图1I及图3，图3中所说明的封装结构P2与图1I中所说明的封装结构P1类似，但封装结构P2还包括在侧向上包封半导体管芯150及存储器器件160的底部填充胶165，其中半导体管芯150及存储器器件160通过底部填充胶165而与绝缘包封体130’间隔开。底部填充胶165可用作凸块152及凸块162的应力缓冲件，且因此凸块接头的可靠性可得以提高。
参考图4，图4中所说明的封装结构P3与图1I中所说明的封装结构P1类似，但封装结构P3中的半导体管芯110’还包括穿透过半导体衬底112’的半导体穿孔119，且半导体穿孔119电连接到内连线结构114。
参考图5，图5中所说明的封装结构P4与图1I中所说明的封装结构P1类似，但封装结构P4还包括嵌置在绝缘包封体130’中的至少一个无源器件200，其中无源器件200的厚度实质上等于介电中介层120a’及介电中介层120b’的介电层124a及介电层124b的厚度。此外，封装结构P4包括绝缘层142及部分地嵌置在绝缘层142中的凸块144，其中凸块144电连接到凸块152及凸块162。
图6及图7是示意性地说明根据本公开各种实施例的封装结构的俯视图。
参考图5及图6，在根据一个实施例的封装结构P4中，使用一个无源器件200及两个介电中介层120a’，且无源器件200设置在两个介电中介层120a’之间。半导体管芯150及存储器器件160堆叠在被绝缘包封体130’包封的无源器件200、半导体管芯110’、介电中介层120a’及介电中介层120b’之上。当从顶部观察时，无源器件200、半导体管芯110’、介电中介层120a’及介电中介层120b’排列在被绝缘包封体130’环绕的矩形区内。当从顶部观察时，无源器件200仅与半导体管芯150交叠，半导体管芯110’与半导体管芯150及存储器器件160交叠，介电中介层120a’仅与半导体管芯150交叠，且介电中介层120b’仅与存储器器件160交叠。当从顶部观察时，存储器器件160与半导体管芯110’及介电中介层120b’交叠，且半导体管芯150与无源器件200、半导体管芯110’及介电中介层120a’交叠。
参考图5及图7，在根据另一实施例的封装结构P4中，使用两个无源器件200及四个半导体管芯110’，且无源器件200中的每一者分别设置在两个相邻的半导体管芯110’之间。半导体管芯150及存储器器件160堆叠在被绝缘包封体130’包封的无源器件200、半导体管芯110’、介电中介层120a’及介电中介层120b’之上。当从顶部观察时，无源器件200、半导体管芯110’、介电中介层120a’及介电中介层120b’排列在被绝缘包封体130’环绕的矩形区内。当从顶部观察时，无源器件200仅与半导体管芯150交叠，半导体管芯110’与半导体管芯150及存储器器件160交叠，介电中介层120a’仅与半导体管芯150交叠，且介电中介层120b’仅与存储器器件160交叠。当从顶部观察时，存储器器件160与半导体管芯110’及介电中介层120b’交叠，且半导体管芯150与无源器件200、半导体管芯110’及介电中介层120a’交叠。
结合图8A到图8I阐述无源器件200的制作。
图8A到图8I是示意性地说明根据本公开的一些替代实施例的用于制作无源器件的工艺流程的剖视图。
参考图8A，提供半导体衬底202，且例如经由镀覆工艺在半导体衬底202上形成导体204。在一些实施例中，经由溅镀工艺在半导体衬底202上形成晶种层；在晶种层之上形成经图案化光刻胶层并执行镀覆工艺以在晶种层上形成导体204；移除经图案化光刻胶层；且经由蚀刻工艺移除未被导体204覆盖的晶种层，直到显露出半导体衬底202。
在形成导体204之后，在半导体衬底202上形成介电层206以在侧向上包封导体240。在一些实施例中，在半导体衬底202上沉积介电材料以覆盖导体204，然后执行CMP工艺以移除介电材料的部分直到显露出导体204的顶表面，使得在半导体衬底202上形成介电层206。导体204的顶表面可与介电层206的顶表面实质上齐平。半导体衬底202可以是裸的硅衬底且半导体衬底202中未形成有源组件(例如，晶体管等)及无源组件(例如，电阻器、电容器、电感器等)。导体204可以是铜柱或其他适合的金属柱，且介电层206可以是聚酰亚胺(PI)层、PBO层、或通过其他适合的有机介电材料形成的介电层。
参考图8B，经由镀覆工艺(plating process)在导体204及介电层206上形成底部电极208。在一些实施例中，经由溅镀工艺在导体204及介电层206上形成晶种层208a；在晶种层208a之上形成经图案化光刻胶层并执行镀覆工艺以在晶种层208a上形成电极层208b；移除经图案化光刻胶层；且经由蚀刻工艺移除未被电极层208b覆盖的晶种层208a直到显露出介电层206。
参考图8C及图8D，形成介电层210及上部电极材料层212以覆盖介电层206及底部电极208。在一些实施例中，在介电层206及底部电极208之上共形地形成介电层210及上部电极材料层212。介电层210的材料可以是氧化硅、氮化硅等，且上部电极材料层212的材料可以是溅镀而成的Ti/Cu层或其他适合的金属层。
参考图8D及图8E，在上部电极材料层212上形成经图案化光刻胶层PR1，并执行蚀刻工艺以移除上部电极材料层212的部分直到显露出介电层210，使得在介电层210上形成上部电极212’。然后，从上部电极212’移除经图案化光刻胶层PR1。
参考图8E及图8F，在上部电极212’及介电层210的未被上部电极212’覆盖的部分上形成经图案化光刻胶层PR2。执行蚀刻工艺以移除介电层210的一些部分，直到显露出介电层206的未被经图案化光刻胶层PR2覆盖的部分及底部电极208的未被经图案化光刻胶层PR2覆盖的部分。在移除介电层210的未被经图案化光刻胶层PR2覆盖的部分之后，形成经图案化介电层210’。然后，移除经图案化光刻胶层PR2。
参考图8G及图8H，经由溅镀工艺形成晶种层214以覆盖介电层206、底部电极208、经图案化介电层210’及上部电极212’；在晶种层214之上形成经图案化光刻胶层，并执行镀覆工艺以在晶种层214上形成包括导体216a及导体216b的导体216；移除经图案化光刻胶层；且经由蚀刻工艺移除未被导体216a及导体216b覆盖的晶种层214，使得形成经图案化晶种层214’。
参考图8H及图8I，在形成经图案化晶种层214’以及导体216a及导体216b之后，形成介电层218以在侧向上包封介电层206、底部电极208、经图案化介电层210’及上部电极212’以及导体216a及导体216b。在一些实施例中，沉积介电材料以覆盖介电层206、底部电极208、经图案化介电层210’及上部电极212’以及导体216a及导体216b，然后执行CMP工艺以移除介电材料的一些部分，直到显露出导体216a及导体216b的顶表面。导体216a及导体216b的顶表面可与介电层218的顶表面实质上齐平。导体216a及导体216b可以是铜柱或其他适合的金属柱，且介电层218可以是聚酰亚胺(PI)层、PBO层或通过其他适合的有机介电材料形成的介电层。
在形成介电层218之后，制作金属-绝缘体-金属(metal-insulator-metal，MIM)型无源器件200。然而，本发明并不仅限于此。其他类型的无源器件(例如，鳍型无源器件或沟槽型无源器件)可用于图1A到图1I中所说明的工艺中以及图2到图7中所说明的结构中。
如图5及图8I所说明，封装结构P4中所包括的无源器件200可包括半导体衬底202、导体204、介电层206、底部电极208、经图案化介电层210’、上部电极212’、经图案化晶种层214’、导体216a及导体216b以及介电层218，其中导体216a及导体216b接触且电连接到前侧重布线路层140。在一些其他实施例中，封装结构P4中所包括的无源器件200不包括半导体衬底202，其中导体204接触且电连接到后侧重布线路层180，且导体216a及导体216b接触且电连接到前侧重布线路层140。
根据本公开的一些实施例，提供一种包括第一半导体管芯、中介层及第一绝缘包封体的封装结构。所述第一半导体管芯包括半导体衬底、设置在所述半导体衬底上的内连线结构及设置在所述内连线结构上的导通孔。所述中介层包括介电层及穿透过所述介电层的穿孔。所述第一绝缘包封体在侧向上包封所述第一半导体管芯及所述中介层，其中所述中介层的所述介电层的厚度实质上等于所述第一半导体管芯的厚度及所述第一绝缘包封体的厚度。在一些实施例中，所述第一半导体管芯还包括设置在所述内连线结构上且在侧向上包封所述导通孔的保护层。在一些实施例中，所述第一半导体管芯还包括穿透过所述半导体衬底的半导体穿孔，且所述半导体穿孔电连接到所述内连线结构。在一些实施例中，所述中介层通过所述第一绝缘包封体而与第一半导体管芯间隔开。在一些实施例中，所述封装结构还包括：第一重布线路层，设置在所述第一绝缘包封体的第一表面、所述第一半导体管芯的有源表面及所述中介层的第一表面上，其中所述第一重布线路层电连接到所述第一半导体管芯的所述导通孔及所述中介层的所述穿孔。在一些实施例中，所述封装结构还包括：第二重布线路层，设置在第一绝缘包封体的第二表面、所述第一半导体管芯的后表面及所述中介层的第二表面上，其中所述第二重布线路层通过所述中介层的所述穿孔电连接到所述第一重布线路层。在一些实施例中，所述封装结构还包括第二半导体管芯及第二绝缘包封体。所述第二半导体管芯设置在所述第一重布线路层上且电连接到所述第一重布线路层，且所述第二绝缘包封体设置在所述第一重布线路层上在侧向上包封所述第二半导体管芯。在一些实施例中，所述封装结构还包括嵌置在所述第一绝缘包封体中的无源器件，其中所述无源器件的厚度实质上等于所述中介层的所述介电层的所述厚度。
根据本公开的一些其他实施例，提供一种包括第一半导体管芯、第一介电中介层、第一绝缘包封体、第一重布线路层及第二重布线路层的封装结构。所述第一半导体管芯各自包括半导体衬底、设置在所述半导体衬底上的内连线结构及设置在所述内连线结构上的导通孔。所述第一介电中介层包括介电层及穿透过所述介电层的穿孔，其中所述第一半导体管芯与所述第一介电中介层并排排列。所述第一绝缘包封体在侧向上包封所述第一半导体管芯及所述第一介电中介层，其中所述穿孔通过所述介电层而与所述第一绝缘包封体间隔开，且所述第一介电中介层的所述介电层的厚度实质上等于所述第一半导体管芯的厚度及所述第一绝缘包封体的厚度。所述第一重布线路层设置在所述第一绝缘包封体的第一表面、所述第一半导体管芯的有源表面及所述第一介电中介层的第一表面上。所述第二重布线路层设置在所述第一绝缘包封体的第二表面、所述第一半导体管芯的后表面及所述第一介电中介层的第二表面上，其中所述第一半导体管芯通过所述第一重布线路层及所述第一介电中介层的所述穿孔电连接到所述第二重布线路层。在一些实施例中，所述第一半导体管芯中的每一者还包括设置在所述内连线结构上且在侧向上包封所述导通孔的保护层。在一些实施例中，所述第一半导体管芯中的每一者还包括穿透过所述半导体衬底的半导体穿孔，且所述半导体穿孔电连接到所述内连线结构。在一些实施例中，所述第一介电中介层设置在所述第一半导体管芯之间。在一些实施例中，所述第一介电中介层通过所述第一绝缘包封体而与所述第一半导体管芯间隔开。在一些实施例中，所述封装结构还包括至少一个第二介电中介层，其中所述第一介电中介层通过所述第一半导体管芯中的至少一者而与所述至少一个第二介电中介层间隔开。在一些实施例中，所述封装结构还包括第二半导体管芯、存储器器件及第二绝缘包封体。所述第二半导体管芯设置在所述第一重布线路层上且电连接到所述第一重布线路层。所述存储器器件设置在所述第一重布线路层上且电连接到所述第一重布线路层。所述第二绝缘包封体设置在所述第一重布线路层上，其中所述第二绝缘包封体在侧向上包封所述第二半导体管芯及所述存储器器件。在一些实施例中，所述封装结构还包括嵌置在所述第一绝缘包封体中的无源器件，其中所述无源器件、所述第一半导体管芯及所述第一介电中介层并排排列，且所述无源器件的厚度实质上等于所述第一介电中介层的所述介电层的所述厚度。
根据本公开的一些其他实施例，提供一种包括以下步骤的封装结构的制作方法。提供第一半导体管芯，所述第一半导体管芯包括第一半导体衬底、设置在所述第一半导体衬底上的内连线结构及设置在所述内连线结构上的导通孔。提供中介层管芯，所述中介层管芯包括第二半导体衬底、设置在所述第二半导体衬底上的介电层及穿透所述介电层的穿孔。使用绝缘材料在侧向上包封所述第一半导体管芯及所述中介层管芯。执行薄化工艺以移除所述绝缘材料、所述第二半导体衬底、及所述第一半导体衬底的一部分，使得形成被第一绝缘包封体包封的介电中介层，其中所述介电中介层包括所述介电层及所述穿孔，且所述介电层的厚度实质上等于所述第一半导体管芯的厚度及所述第一绝缘包封体的厚度。在一些实施例中，所述方法还包括：在执行所述薄化工艺之前，在所述绝缘材料的表面、所述第一半导体管芯的有源表面及所述中介层管芯的表面上形成第一重布线路层；在所述第一重布线路层上安装第二半导体管芯，其中所述第二半导体管芯电连接到所述第一重布线路层；以及使用第二绝缘包封体包封所述第二半导体管芯。在一些实施例中，所述第二半导体管芯通过凸块接头安装在所述第一重布线路层上。在一些实施例中，所述方法还包括：在执行所述薄化工艺之后，在所述第一绝缘包封体的表面、所述第一半导体管芯的后表面及所述介电中介层的表面上形成第二重布线路层。
上述内容概述了数个实施例的特征，以使所属领域的技术人员可更好地理解本公开的各方面。所属领域的技术人员应了解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或达成与本文中所介绍的实施例相同的优点。所属领域的技术人员还应意识到这些等效构造并不背离本公开的精神及范围，且其可在不背离本公开的精神及范围的情况下在本文中做出各种改变、替代及更改。

Claims (10)

1.一种封装结构，其特征在于，包括：
第一半导体管芯，包括半导体衬底、设置在所述半导体衬底上的内连线结构及设置在所述内连线结构上的导通孔；
中介层，包括介电层及穿透过所述介电层的穿孔；以及
第一绝缘包封体，在侧向上包封所述第一半导体管芯及所述中介层，其中所述中介层的所述介电层的厚度实质上等于所述第一半导体管芯的厚度及所述第一绝缘包封体的厚度。
2.根据权利要求1所述的封装结构，其特征在于，所述第一半导体管芯还包括设置在所述内连线结构上且在侧向上包封所述导通孔的保护层。
3.根据权利要求1所述的封装结构，其特征在于，所述第一半导体管芯还包括穿透过所述半导体衬底的半导体穿孔，且所述半导体穿孔电连接到所述内连线结构。
4.根据权利要求1所述的封装结构，其特征在于，还包括：
第一重布线路层，设置在所述第一绝缘包封体的第一表面、所述第一半导体管芯的有源表面及所述中介层的第一表面上，其中所述第一重布线路层电连接到所述第一半导体管芯的所述导通孔及所述中介层的所述穿孔。
5.根据权利要求1所述的封装结构，其特征在于，还包括嵌置在所述第一绝缘包封体中的无源器件，其中所述无源器件的厚度实质上等于所述中介层的所述介电层的所述厚度。
6.一种封装结构，其特征在于，包括：
第一半导体管芯，各自包括半导体衬底、设置在所述半导体衬底上的内连线结构及设置在所述内连线结构上的导通孔；
第一介电中介层，包括介电层及穿透过所述介电层的穿孔，其中所述第一半导体管芯与所述第一介电中介层并排排列；
第一绝缘包封体，在侧向上包封所述第一半导体管芯及所述第一介电中介层，其中所述穿孔通过所述介电层而与所述第一绝缘包封体间隔开，且所述第一介电中介层的所述介电层的厚度实质上等于所述第一半导体管芯的厚度及所述第一绝缘包封体的厚度；
第一重布线路层，设置在所述第一绝缘包封体的第一表面、所述第一半导体管芯的有源表面及所述第一介电中介层的第一表面上；以及
第二重布线路层，设置在所述第一绝缘包封体的第二表面、所述第一半导体管芯的后表面及所述第一介电中介层的第二表面上，其中所述第一半导体管芯通过所述第一重布线路层及所述第一介电中介层的所述穿孔电连接到所述第二重布线路层。
7.根据权利要求6所述的封装结构，其特征在于，所述第一半导体管芯中的每一者包括设置在所述内连线结构上且在侧向上包封所述导通孔的保护层。
8.根据权利要求6所述的封装结构，其特征在于，还包括：
第二半导体管芯，设置在所述第一重布线路层上且电连接到所述第一重布线路层；
存储器器件，设置在所述第一重布线路层上且电连接到所述第一重布线路层；以及
第二绝缘包封体，设置在所述第一重布线路层上，其中所述第二绝缘包封体在侧向上包封所述第二半导体管芯及所述存储器器件。
9.一种封装结构的制作方法，其特征在于，包括：
提供第一半导体管芯，所述第一半导体管芯包括第一半导体衬底、设置在所述第一半导体衬底上的内连线结构及设置在所述内连线结构上的导通孔；
提供中介层管芯，所述中介层管芯包括第二半导体衬底、设置在所述第二半导体衬底上的介电层及穿透所述介电层的穿孔；
使用绝缘材料在侧向上包封所述第一半导体管芯及所述中介层管芯；以及
执行薄化工艺，以移除所述绝缘材料、所述第二半导体衬底、及所述第一半导体衬底的一部分，使得形成被第一绝缘包封体包封的介电中介层，其中所述介电中介层包括所述介电层及所述穿孔，且所述介电层的厚度实质上等于所述第一半导体管芯的厚度及所述第一绝缘包封体的厚度。
10.根据权利要求9所述的方法，其特征在于，还包括：
在执行所述薄化工艺之前，在所述绝缘材料的表面、所述第一半导体管芯的有源表面及所述中介层管芯的表面上形成第一重布线路层；
在所述第一重布线路层上安装第二半导体管芯，其中所述第二半导体管芯电连接到所述第一重布线路层；以及
使用第二绝缘包封体包封所述第二半导体管芯。
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