JP2001053218A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JP2001053218A JP2001053218A JP11226502A JP22650299A JP2001053218A JP 2001053218 A JP2001053218 A JP 2001053218A JP 11226502 A JP11226502 A JP 11226502A JP 22650299 A JP22650299 A JP 22650299A JP 2001053218 A JP2001053218 A JP 2001053218A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor substrate
- semiconductor
- semiconductor device
- opening
- surface side
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Wire Bonding (AREA)
- Dicing (AREA)
Abstract
(57)【要約】
【課題】複数の半導体チップを積み重ねて実装するため
の電極のサイズ小さくできると共に、電極間のピッチを
狭くでき、多数の信号入出力が要求される場合にも充分
に対応できる半導体装置を提供することを目的としてい
る。 【解決手段】半導体基板１１に形成された貫通孔１２内
に、この半導体基板の裏面側に突出された絶縁膜１３を
形成するとともに、この貫通孔内に半導体基板の裏面側
で且つ前記絶縁膜よりも突出された突起部１４Ａを有す
る電極１４を埋め込み形成したことを特徴としている。
半導体基板の裏面側に突出した導電性電極材料をバンプ
の一部として利用することができるので、電極のサイズ
小さくできると共に、電極間のピッチを狭くでき、多数
の信号入出力が要求される場合にも対応できる。
の電極のサイズ小さくできると共に、電極間のピッチを
狭くでき、多数の信号入出力が要求される場合にも充分
に対応できる半導体装置を提供することを目的としてい
る。 【解決手段】半導体基板１１に形成された貫通孔１２内
に、この半導体基板の裏面側に突出された絶縁膜１３を
形成するとともに、この貫通孔内に半導体基板の裏面側
で且つ前記絶縁膜よりも突出された突起部１４Ａを有す
る電極１４を埋め込み形成したことを特徴としている。
半導体基板の裏面側に突出した導電性電極材料をバンプ
の一部として利用することができるので、電極のサイズ
小さくできると共に、電極間のピッチを狭くでき、多数
の信号入出力が要求される場合にも対応できる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体チップを
貫通する電極を有する半導体装置及びその製造方法に関
し、例えば大きな記憶容量を得るために複数のメモリチ
ップを積層して実装する技術に関する。
貫通する電極を有する半導体装置及びその製造方法に関
し、例えば大きな記憶容量を得るために複数のメモリチ
ップを積層して実装する技術に関する。
【０００２】
【従来の技術】半導体装置、例えば半導体記憶装置にあ
っては、素子の微細化による高集積化、記憶容量の大容
量化、高機能化、動作速度の高速化等の様々な要求がな
されている。これらの要求の中でも、特に記憶容量の増
大に対する要求が高いが、必ずしも素子の微細化に製造
技術が対応できていない。
っては、素子の微細化による高集積化、記憶容量の大容
量化、高機能化、動作速度の高速化等の様々な要求がな
されている。これらの要求の中でも、特に記憶容量の増
大に対する要求が高いが、必ずしも素子の微細化に製造
技術が対応できていない。
【０００３】このような問題を解決する一つの技術とし
て、複数のメモリチップを積層して実装することによ
り、見かけ上の記憶容量を増大させる技術が提案されて
いる。
て、複数のメモリチップを積層して実装することによ
り、見かけ上の記憶容量を増大させる技術が提案されて
いる。
【０００４】上記複数のメモリチップを積層する際に
は、例えばメモリチップに貫通孔を形成し、この貫通孔
の側壁に絶縁膜を形成した後、貫通孔内に導電性電極材
料を埋め込んで電極を形成している。そして、上記電極
上にメッキなどでバンプを形成し、このバンプを介在し
て複数のメモリチップの電極間を接続することにより、
見かけ上の記憶容量を増大させている。
は、例えばメモリチップに貫通孔を形成し、この貫通孔
の側壁に絶縁膜を形成した後、貫通孔内に導電性電極材
料を埋め込んで電極を形成している。そして、上記電極
上にメッキなどでバンプを形成し、このバンプを介在し
て複数のメモリチップの電極間を接続することにより、
見かけ上の記憶容量を増大させている。
【０００５】上記バンプの形成に際しては、まず、図４
（ａ）に示すように、半導体基板（シリコン基板）３１
の貫通孔３０内に、絶縁膜３２を介在して導電性電極材
料を埋め込んで電極３３を形成し、この電極３３上にア
ルミニウム等からなるパッド３４を形成した後、全面を
パッシベーション膜３５で覆う。次に、上記パッド３４
上のパッシベーション膜３５をエッチングなどで選択的
に除去して、パッド３４の表面を露出させる。引き続
き、図４（ｂ）に示すように全面にバリアメタル層３６
を形成した後、図４（ｃ）に示すようにパッド３４上以
外の部分をフォトレジスト３７でマスクする。その後、
図４（ｄ）に示すように露出されているバリアメタル層
３６上にメッキを行い、メッキ層（バンプ）３８を形成
する。次に、図４（ｅ）に示すようにレジスト３７を除
去する。そして、図４（ｆ）に示すようにウェットエッ
チングを行って、パッシベーション膜３５上に残存され
ているバリアメタル層３６を除去する。
（ａ）に示すように、半導体基板（シリコン基板）３１
の貫通孔３０内に、絶縁膜３２を介在して導電性電極材
料を埋め込んで電極３３を形成し、この電極３３上にア
ルミニウム等からなるパッド３４を形成した後、全面を
パッシベーション膜３５で覆う。次に、上記パッド３４
上のパッシベーション膜３５をエッチングなどで選択的
に除去して、パッド３４の表面を露出させる。引き続
き、図４（ｂ）に示すように全面にバリアメタル層３６
を形成した後、図４（ｃ）に示すようにパッド３４上以
外の部分をフォトレジスト３７でマスクする。その後、
図４（ｄ）に示すように露出されているバリアメタル層
３６上にメッキを行い、メッキ層（バンプ）３８を形成
する。次に、図４（ｅ）に示すようにレジスト３７を除
去する。そして、図４（ｆ）に示すようにウェットエッ
チングを行って、パッシベーション膜３５上に残存され
ているバリアメタル層３６を除去する。
【０００６】しかしながら、上記のような構成並びに製
造方法では、図４（ｆ）に示したバリアメタル層３６の
除去工程において、バンプ３８の端部下の領域３９Ａ，
３９Ｂがオーバーエッチングされる。このため、充分な
信頼性を確保するためにはバンプサイズを小さくでき
ず、隣接する各バンプ３８間にも一定の距離が必要とな
り、ピッチは２０μｍ程度までしか詰められない。この
結果、サイズの小さなチップでは、高機能化されて多数
の入出力信号が必要となっている半導体記憶装置等に適
用するのが難しくなっている。
造方法では、図４（ｆ）に示したバリアメタル層３６の
除去工程において、バンプ３８の端部下の領域３９Ａ，
３９Ｂがオーバーエッチングされる。このため、充分な
信頼性を確保するためにはバンプサイズを小さくでき
ず、隣接する各バンプ３８間にも一定の距離が必要とな
り、ピッチは２０μｍ程度までしか詰められない。この
結果、サイズの小さなチップでは、高機能化されて多数
の入出力信号が必要となっている半導体記憶装置等に適
用するのが難しくなっている。
【０００７】また、パッケージを薄型化するために、チ
ップの裏面を研削及び研磨してチップ厚を薄くする場
合、ウェーハを薄くしてからバンプ３８の形成を行う必
要があるため、搬送中やバンプ形成のためのメッキ時
に、ウェーハにクラックが入ったり割れたりする恐れが
ある。経験値では、ウェーハ厚の最小値をｔｍｉｎ、ウ
ェーハ径をｄとすると、ｔｍｉｎ＝ｄ／１０００程度ま
でが限界である。
ップの裏面を研削及び研磨してチップ厚を薄くする場
合、ウェーハを薄くしてからバンプ３８の形成を行う必
要があるため、搬送中やバンプ形成のためのメッキ時
に、ウェーハにクラックが入ったり割れたりする恐れが
ある。経験値では、ウェーハ厚の最小値をｔｍｉｎ、ウ
ェーハ径をｄとすると、ｔｍｉｎ＝ｄ／１０００程度ま
でが限界である。
【０００８】
【発明が解決しようとする課題】上記のように従来の半
導体装置及びその製造方法では、バンプサイズを充分小
さくできず、バンプ間のピッチも詰められないという問
題があった。
導体装置及びその製造方法では、バンプサイズを充分小
さくできず、バンプ間のピッチも詰められないという問
題があった。
【０００９】また、メモリチップの裏面を研削及び研磨
してチップ厚を薄くする場合、搬送中やバンプ形成のた
めのメッキ時にウェーハにクラックが入ったり割れたり
するという問題があった。
してチップ厚を薄くする場合、搬送中やバンプ形成のた
めのメッキ時にウェーハにクラックが入ったり割れたり
するという問題があった。
【００１０】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、複数の半導体チ
ップを積み重ねて実装するための電極のサイズ小さくで
きると共に、電極間のピッチを狭くでき、多数の信号入
出力が要求される場合にも充分に対応できる半導体装置
を提供することにある。
れたもので、その目的とするところは、複数の半導体チ
ップを積み重ねて実装するための電極のサイズ小さくで
きると共に、電極間のピッチを狭くでき、多数の信号入
出力が要求される場合にも充分に対応できる半導体装置
を提供することにある。
【００１１】また、この発明の他の目的は、搬送中やメ
ッキ時にウェーハにクラックが入ったり割れたりするの
を防止できる半導体装置の製造方法を提供することにあ
る。
ッキ時にウェーハにクラックが入ったり割れたりするの
を防止できる半導体装置の製造方法を提供することにあ
る。
【００１２】更に、この発明の他の目的は、ウェーハの
分割工程と貫通孔への導電性電極材料の埋め込みによる
電極の形成工程とを同時にでき、製造工程の簡単化が図
れる半導体装置の製造方法を提供することにある。
分割工程と貫通孔への導電性電極材料の埋め込みによる
電極の形成工程とを同時にでき、製造工程の簡単化が図
れる半導体装置の製造方法を提供することにある。
【００１３】
【課題を解決するための手段】この発明の半導体装置
は、貫通孔を有する半導体基板と、前記貫通孔内の前記
半導体基板に形成され、前記半導体基板の裏面側に突出
された絶縁膜と、前記貫通孔内に埋め込み形成され、前
記半導体基板の裏面側で且つ前記絶縁膜よりも突出され
た突起部を有する電極とを具備することを特徴としてい
る。
は、貫通孔を有する半導体基板と、前記貫通孔内の前記
半導体基板に形成され、前記半導体基板の裏面側に突出
された絶縁膜と、前記貫通孔内に埋め込み形成され、前
記半導体基板の裏面側で且つ前記絶縁膜よりも突出され
た突起部を有する電極とを具備することを特徴としてい
る。
【００１４】また、この装置において、次のような特徴
を備えている。
を備えている。
【００１５】前記半導体基板の主表面側の前記電極上に
形成される接合材料層を更に具備する。
形成される接合材料層を更に具備する。
【００１６】前記半導体基板の主表面側と裏面側の前記
電極が前記接合材料層を介在して電気的に接続されるよ
うに複数の半導体基板を積み重ねる。
電極が前記接合材料層を介在して電気的に接続されるよ
うに複数の半導体基板を積み重ねる。
【００１７】前記積み重ねた複数の半導体基板は、イン
ターポーザ上に実装される。
ターポーザ上に実装される。
【００１８】更に、この発明の半導体装置の製造方法
は、半導体基板の主表面に所定の深さの開孔を形成する
工程と、前記開孔の内壁に絶縁膜を形成する工程と、前
記開孔内を導電性電極材料で埋め込む工程と、前記半導
体基板の裏面を前記開孔の底部に達しないように機械的
に研削する工程と、前記半導体基板の裏面を前記開孔の
底部より浅い位置までエッチングして、前記導電性電極
材料を前記半導体基板の裏面から突出させ、前記半導体
基板を貫通し、且つ裏面側に突起部を有する電極を形成
する工程とを具備することを特徴としている。
は、半導体基板の主表面に所定の深さの開孔を形成する
工程と、前記開孔の内壁に絶縁膜を形成する工程と、前
記開孔内を導電性電極材料で埋め込む工程と、前記半導
体基板の裏面を前記開孔の底部に達しないように機械的
に研削する工程と、前記半導体基板の裏面を前記開孔の
底部より浅い位置までエッチングして、前記導電性電極
材料を前記半導体基板の裏面から突出させ、前記半導体
基板を貫通し、且つ裏面側に突起部を有する電極を形成
する工程とを具備することを特徴としている。
【００１９】そして、上記製造方法において、次のよう
な特徴を備えている。
な特徴を備えている。
【００２０】前記開孔内を導電性電極材料で埋め込む工
程の後に、前記半導体基板の主表面側の前記導電性電極
材料上に、接合材料層を形成する工程を更に具備する。
程の後に、前記半導体基板の主表面側の前記導電性電極
材料上に、接合材料層を形成する工程を更に具備する。
【００２１】前記半導体基板の裏面を前記開孔の底部に
達しないように機械的に研削する工程の前に、前記半導
体基板の主表面側から最終的なチップ厚よりも深いダイ
シング溝を形成する工程を更に具備する。
達しないように機械的に研削する工程の前に、前記半導
体基板の主表面側から最終的なチップ厚よりも深いダイ
シング溝を形成する工程を更に具備する。
【００２２】上記のような構成によれば、半導体基板の
裏面側に突出した導電性電極材料をバンプとして利用す
ることができるので、バンプ間のピッチを狭くして、多
数の信号入出力が要求される場合にも対応できる。
裏面側に突出した導電性電極材料をバンプとして利用す
ることができるので、バンプ間のピッチを狭くして、多
数の信号入出力が要求される場合にも対応できる。
【００２３】また、上記のような製造方法によれば、機
械的な研削及び研磨によって効率よくウェーハを薄くで
き、エッチングによって電極を突出させることができ
る。
械的な研削及び研磨によって効率よくウェーハを薄くで
き、エッチングによって電極を突出させることができ
る。
【００２４】更に、接合材料層はウェーハを薄くする前
に形成するので、搬送中や接合材料層の形成のためのメ
ッキ時にウェーハにクラックが入ったり割れたりするの
を防止できる。
に形成するので、搬送中や接合材料層の形成のためのメ
ッキ時にウェーハにクラックが入ったり割れたりするの
を防止できる。
【００２５】しかも、機械的な研削及び研磨の前にダイ
シング溝を形成しておけば、ウェーハの分割工程と貫通
孔への電極材料の埋め込みによる電極の形成工程とを同
時にでき、製造工程の簡単化が図れる。
シング溝を形成しておけば、ウェーハの分割工程と貫通
孔への電極材料の埋め込みによる電極の形成工程とを同
時にでき、製造工程の簡単化が図れる。
【００２６】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図１（ａ），（ｂ）は、
この発明の第１の実施の形態に係る半導体装置について
説明するためのもので、（ａ）図はチップの平面図、
（ｂ）図は（ａ）図のＸ−Ｘ’線に沿った断面図であ
る。また、図２（ａ），（ｂ）は上記図１（ａ），
（ｂ）に示した半導体装置を実装した状態を示すもの
で、（ａ）図は斜視図、（ｂ）図は断面図である。
いて図面を参照して説明する。図１（ａ），（ｂ）は、
この発明の第１の実施の形態に係る半導体装置について
説明するためのもので、（ａ）図はチップの平面図、
（ｂ）図は（ａ）図のＸ−Ｘ’線に沿った断面図であ
る。また、図２（ａ），（ｂ）は上記図１（ａ），
（ｂ）に示した半導体装置を実装した状態を示すもの
で、（ａ）図は斜視図、（ｂ）図は断面図である。
【００２７】図１（ａ），（ｂ）に示す如く、半導体基
板（例えば半導体メモリチップ）１１には、四辺に沿っ
て貫通孔１２，１２，…が形成されている。これらの貫
通孔１２，１２，…内の半導体基板１１表面には酸化シ
リコン等の絶縁膜１３が形成されており、この絶縁膜１
３は半導体基板１１の裏面側に突出している。また、上
記貫通孔１２内には、上記絶縁膜１３が介在されること
により、上記半導体基板１１と絶縁された状態で銅（Ｃ
ｕ）やタングステン（Ｗ）等の導電性の材料からなる電
極１４が設けられている。この電極１４は、基板１１の
裏面側で且つ上記絶縁膜１３よりも突出した突起部１４
Ａを有する。そして、上記電極１４における基板１１の
主表面側には、接合材料層１８が形成されている。
板（例えば半導体メモリチップ）１１には、四辺に沿っ
て貫通孔１２，１２，…が形成されている。これらの貫
通孔１２，１２，…内の半導体基板１１表面には酸化シ
リコン等の絶縁膜１３が形成されており、この絶縁膜１
３は半導体基板１１の裏面側に突出している。また、上
記貫通孔１２内には、上記絶縁膜１３が介在されること
により、上記半導体基板１１と絶縁された状態で銅（Ｃ
ｕ）やタングステン（Ｗ）等の導電性の材料からなる電
極１４が設けられている。この電極１４は、基板１１の
裏面側で且つ上記絶縁膜１３よりも突出した突起部１４
Ａを有する。そして、上記電極１４における基板１１の
主表面側には、接合材料層１８が形成されている。
【００２８】上記構造の半導体基板１１は、図２
（ａ），（ｂ）に示すように、複数個が積み重ねられて
インターポーザ１５上に搭載される。この際、半導体メ
モリチップ１１−１における電極１４の突起部１４Ａ
は、インターポーザ１５上に実装され、電気的に接続さ
れる。上記半導体メモリチップ１１−２における電極１
４の突起部１４Ａは、上記半導体メモリチップ１１−１
における電極１４上の接合材料層１８上に実装され、電
気的に接続される。上記半導体メモリチップ１１−３，
１１−４も同様に、半導体メモリチップ１１−２，１１
−３上にそれぞれ実装され、電気的に接続される。
（ａ），（ｂ）に示すように、複数個が積み重ねられて
インターポーザ１５上に搭載される。この際、半導体メ
モリチップ１１−１における電極１４の突起部１４Ａ
は、インターポーザ１５上に実装され、電気的に接続さ
れる。上記半導体メモリチップ１１−２における電極１
４の突起部１４Ａは、上記半導体メモリチップ１１−１
における電極１４上の接合材料層１８上に実装され、電
気的に接続される。上記半導体メモリチップ１１−３，
１１−４も同様に、半導体メモリチップ１１−２，１１
−３上にそれぞれ実装され、電気的に接続される。
【００２９】また、上記インターポーザ１５上には、上
記半導体メモリチップ１１−１〜１１−４に隣接して、
ロジックチップ１６が実装されている。上記各半導体メ
モリチップ１１−１〜１１−４とロジックチップ１６
は、上記インターポーザ１５の裏面側に形成された半田
ボール１７，１７，…と電気的に接続されている。
記半導体メモリチップ１１−１〜１１−４に隣接して、
ロジックチップ１６が実装されている。上記各半導体メ
モリチップ１１−１〜１１−４とロジックチップ１６
は、上記インターポーザ１５の裏面側に形成された半田
ボール１７，１７，…と電気的に接続されている。
【００３０】このような構成によれば、半導体基板１１
の裏面側に突出した電極１４の突起部１４Ａを、従来の
バンプと同様に用いることができるので、電極１４のサ
イズを小さくし、且つ電極１４間のピッチを狭くして、
多数の信号入出力が要求される場合にも充分に対応でき
る。
の裏面側に突出した電極１４の突起部１４Ａを、従来の
バンプと同様に用いることができるので、電極１４のサ
イズを小さくし、且つ電極１４間のピッチを狭くして、
多数の信号入出力が要求される場合にも充分に対応でき
る。
【００３１】なお、上記電極１４の材料としては、上述
したＣｕやＷ以外にも、これらを含む合金や、Ａｌ、Ｍ
ｏ、ポリシリコン、Ａｕ、あるいはこれらを含む合金等
を用いることができる。また、上記接合材料層１８とし
ては、Ａｕ、Ｐｂ／Ｓｎ、Ｓｎ、Ａｕ／Ｓｎ、Ｓｎ／Ｉ
ｎ、Ｓｎ／Ｂｉ等を用いることができる。
したＣｕやＷ以外にも、これらを含む合金や、Ａｌ、Ｍ
ｏ、ポリシリコン、Ａｕ、あるいはこれらを含む合金等
を用いることができる。また、上記接合材料層１８とし
ては、Ａｕ、Ｐｂ／Ｓｎ、Ｓｎ、Ａｕ／Ｓｎ、Ｓｎ／Ｉ
ｎ、Ｓｎ／Ｂｉ等を用いることができる。
【００３２】次に、上述した半導体装置の製造方法につ
いて説明する。図３（ａ）乃至（ｃ）はそれぞれ、上記
半導体装置における電極１４とその近傍を拡大して製造
工程順に示している。
いて説明する。図３（ａ）乃至（ｃ）はそれぞれ、上記
半導体装置における電極１４とその近傍を拡大して製造
工程順に示している。
【００３３】まず、図３（ａ）に示すように、半導体基
板１１の主表面に所定の深さの開孔２１を形成し、この
開孔２１の内壁に熱酸化やＣＶＤ法により、酸化シリコ
ン等の絶縁膜１３を形成する。その後、ＣＶＤ法により
全面に導電性電極材料１４を形成し、開孔２１内をこの
電極材料１４で埋め込む。次に、基板１１上の絶縁膜１
３と導電性電極材料１４を除去する。引き続き、基板１
１の主表面側の上記電極材料１４上に、接合材料層１８
を形成する。
板１１の主表面に所定の深さの開孔２１を形成し、この
開孔２１の内壁に熱酸化やＣＶＤ法により、酸化シリコ
ン等の絶縁膜１３を形成する。その後、ＣＶＤ法により
全面に導電性電極材料１４を形成し、開孔２１内をこの
電極材料１４で埋め込む。次に、基板１１上の絶縁膜１
３と導電性電極材料１４を除去する。引き続き、基板１
１の主表面側の上記電極材料１４上に、接合材料層１８
を形成する。
【００３４】次に、図３（ｂ）に示すように、上記基板
１１の主表面側から、この基板（チップ）１１の最終的
な厚さよりも深いダイシング溝２２を形成した後、上記
基板１１の裏面を上記開孔２１の底部及び上記ダイシン
グ溝２２の底部に達しない深さまで機械的に研削する。
１１の主表面側から、この基板（チップ）１１の最終的
な厚さよりも深いダイシング溝２２を形成した後、上記
基板１１の裏面を上記開孔２１の底部及び上記ダイシン
グ溝２２の底部に達しない深さまで機械的に研削する。
【００３５】そして、図３（ｃ）に示すように、上記基
板１１の裏面を開孔２１の底部より浅い位置までエッチ
ングして、電極材料１４を半導体基板１１の裏面から突
出させる。これによって、基板１１を貫通し、裏面側に
突起部１４Ａを有する電極１４を形成する。この際、絶
縁膜１３が基板１１の裏面側に突出される。また、この
エッチング工程によって、上記ダイシング溝２２に沿っ
てチップが分割される。
板１１の裏面を開孔２１の底部より浅い位置までエッチ
ングして、電極材料１４を半導体基板１１の裏面から突
出させる。これによって、基板１１を貫通し、裏面側に
突起部１４Ａを有する電極１４を形成する。この際、絶
縁膜１３が基板１１の裏面側に突出される。また、この
エッチング工程によって、上記ダイシング溝２２に沿っ
てチップが分割される。
【００３６】このような製造方法によれば、機械的な研
削及び研磨によって効率よくウェーハを薄くでき、エッ
チングによって電極１４を突出させることができる。
削及び研磨によって効率よくウェーハを薄くでき、エッ
チングによって電極１４を突出させることができる。
【００３７】また、接合材料層１８はウェーハを薄くす
る前に形成するので、搬送中や接合材料層の形成のため
のメッキ時にウェーハにクラックが入ったり割れたりす
るのを防止できる。
る前に形成するので、搬送中や接合材料層の形成のため
のメッキ時にウェーハにクラックが入ったり割れたりす
るのを防止できる。
【００３８】しかも、機械的な研削及び研磨の前にダイ
シング溝２２を形成しておくので、ウェーハの分割工程
と貫通孔への電極材料の埋め込み工程とを同時にでき、
製造工程の簡単化が図れる。
シング溝２２を形成しておくので、ウェーハの分割工程
と貫通孔への電極材料の埋め込み工程とを同時にでき、
製造工程の簡単化が図れる。
【００３９】更に、バリアメタルを用いないので、１０
μｍ以下までバンプ間のピッチを詰めることができ、バ
ンプ間のピッチを狭くして、多数の信号入出力が要求さ
れる場合にも容易に対応できる。
μｍ以下までバンプ間のピッチを詰めることができ、バ
ンプ間のピッチを狭くして、多数の信号入出力が要求さ
れる場合にも容易に対応できる。
【００４０】
【発明の効果】以上説明したように、この発明によれ
ば、複数の半導体チップを積み重ねて実装するための電
極のサイズ小さくできると共に、電極間のピッチを狭く
でき、多数の信号入出力が要求される場合にも充分に対
応できる半導体装置が得られる。
ば、複数の半導体チップを積み重ねて実装するための電
極のサイズ小さくできると共に、電極間のピッチを狭く
でき、多数の信号入出力が要求される場合にも充分に対
応できる半導体装置が得られる。
【００４１】また、搬送中やメッキ時にウェーハにクラ
ックが入ったり割れたりするのを防止できる半導体装置
の製造方法が得られる。
ックが入ったり割れたりするのを防止できる半導体装置
の製造方法が得られる。
【００４２】更に、ウェーハの分割工程と貫通孔への導
電性電極材料の埋め込みによる電極の形成工程とを同時
にでき、製造工程の簡単化が図れる半導体装置の製造方
法が得られる。
電性電極材料の埋め込みによる電極の形成工程とを同時
にでき、製造工程の簡単化が図れる半導体装置の製造方
法が得られる。
【図１】この発明の第１の実施の形態に係る半導体装置
について説明するための平面図及び断面図。
について説明するための平面図及び断面図。
【図２】図１に示した半導体装置を実装した状態を示す
斜視図及び断面図。
斜視図及び断面図。
【図３】この発明の第１の実施の形態に係る半導体装置
の製造方法について説明するためのもので、半導体装置
における電極とその近傍を拡大して製造工程順に示す断
面図。
の製造方法について説明するためのもので、半導体装置
における電極とその近傍を拡大して製造工程順に示す断
面図。
【図４】従来の半導体装置及びその製造方法について説
明するためのもので、バンプの形成工程を順次示す断面
図。
明するためのもので、バンプの形成工程を順次示す断面
図。
１１，１１−１〜１１−４…半導体基板（半導体メモリ
チップ）、 １２…貫通孔、 １３…絶縁膜、 １４…電極、 １４Ａ…突起部、 １５…インターポーザ、 １６…ロジックチップ、 １７…半田ボール、 １８…接合材料層、 ２１…開孔、 ２２…ダイシング溝。
チップ）、 １２…貫通孔、 １３…絶縁膜、 １４…電極、 １４Ａ…突起部、 １５…インターポーザ、 １６…ロジックチップ、 １７…半田ボール、 １８…接合材料層、 ２１…開孔、 ２２…ダイシング溝。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田久 真也 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 田窪 知章 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5F044 KK01 LL01 QQ02 QQ04 RR03
Claims (7)
- 【請求項１】 貫通孔を有する半導体基板と、 前記貫通孔内の前記半導体基板に形成され、前記半導体
基板の裏面側に突出された絶縁膜と、 前記貫通孔内に埋め込み形成され、前記半導体基板の裏
面側で且つ前記絶縁膜よりも突出された突起部を有する
電極とを具備することを特徴とする半導体装置。 - 【請求項２】 前記半導体基板の主表面側の前記電極上
に形成される接合材料層を更に具備することを特徴とす
る請求項１に記載の半導体装置。 - 【請求項３】 前記半導体基板の主表面側と裏面側の前
記電極が前記接合材料層を介在して電気的に接続される
ように複数の半導体基板を積み重ねることを特徴とする
請求項２に記載の半導体装置。 - 【請求項４】 前記積み重ねた複数の半導体基板は、イ
ンターポーザ上に実装されることを特徴とする請求項３
に記載の半導体装置。 - 【請求項５】 半導体基板の主表面に所定の深さの開孔
を形成する工程と、 前記開孔の内壁に絶縁膜を形成する工程と、 前記開孔内を導電性電極材料で埋め込む工程と、 前記半導体基板の裏面を前記開孔の底部に達しないよう
に機械的に研削する工程と、 前記半導体基板の裏面を前記開孔の底部より浅い位置ま
でエッチングして、前記導電性電極材料を前記半導体基
板の裏面から突出させ、前記半導体基板を貫通し、且つ
裏面側に突起部を有する電極を形成する工程とを具備す
ることを特徴とする半導体装置の製造方法。 - 【請求項６】 前記開孔内を導電性電極材料で埋め込む
工程の後に、前記半導体基板の主表面側の前記導電性電
極材料上に、接合材料層を形成する工程を更に具備する
ことを特徴とする請求項５に記載の半導体装置の製造方
法。 - 【請求項７】 前記半導体基板の裏面を前記開孔の底部
に達しないように機械的に研削する工程の前に、前記半
導体基板の主表面側から最終的なチップ厚よりも深いダ
イシング溝を形成する工程を更に具備することを特徴と
する請求項５または６に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22650299A JP3792954B2 (ja) | 1999-08-10 | 1999-08-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22650299A JP3792954B2 (ja) | 1999-08-10 | 1999-08-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001053218A true JP2001053218A (ja) | 2001-02-23 |
| JP3792954B2 JP3792954B2 (ja) | 2006-07-05 |
Family
ID=16846130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22650299A Expired - Fee Related JP3792954B2 (ja) | 1999-08-10 | 1999-08-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3792954B2 (ja) |
Cited By (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003079431A1 (en) * | 2002-03-19 | 2003-09-25 | Seiko Epson Corporation | Semiconductor device and its manufacturing method, circuit board, and electric apparatus |
| WO2003079430A1 (en) * | 2002-03-19 | 2003-09-25 | Seiko Epson Corporation | Semiconductor device and its manufacturing method, circuit board and electronic apparatus |
| JP2004014706A (ja) * | 2002-06-05 | 2004-01-15 | Tokyo Seimitsu Co Ltd | 基板加工方法および基板加工装置 |
| US6734084B1 (en) * | 2003-02-04 | 2004-05-11 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device with recesses using anodic oxide |
| JP2004221125A (ja) * | 2003-01-09 | 2004-08-05 | Sharp Corp | 半導体装置及びその製造方法 |
| JP2004296488A (ja) * | 2003-03-25 | 2004-10-21 | Seiko Epson Corp | 半導体装置の製造方法、半導体装置、及び電子機器 |
| JP2005072596A (ja) * | 2003-08-26 | 2005-03-17 | Samsung Electronics Co Ltd | チップスタックパッケージとその製造方法 |
| WO2005101476A1 (ja) * | 2004-04-16 | 2005-10-27 | Japan Science And Technology Agency | 半導体素子及び半導体素子の製造方法 |
| US7078269B2 (en) | 2003-03-05 | 2006-07-18 | Shinko Electric Industries Co., Ltd. | Substrate fabrication method and substrate |
| WO2007000695A2 (en) * | 2005-06-29 | 2007-01-04 | Koninklijke Philips Electronics N.V. | Package, subassembly and methods of manufacturing thereof |
| US7193297B2 (en) | 2003-05-19 | 2007-03-20 | Seiko Epson Corporation | Semiconductor device, method for manufacturing the same, circuit substrate and electronic device |
| US7214615B2 (en) | 2003-03-17 | 2007-05-08 | Seiko Epson Corporation | Method of manufacturing semiconductor device, semiconductor device, circuit substrate and electronic apparatus |
| US7233413B2 (en) | 2002-11-22 | 2007-06-19 | E. I. Du Pont De Nemours And Company | Gamut description and visualization |
| US7247518B2 (en) | 2001-11-01 | 2007-07-24 | Rohm Co., Ltd. | Semiconductor device and method for manufacturing same |
| US7282444B2 (en) | 2003-12-04 | 2007-10-16 | Rohm Co., Ltd. | Semiconductor chip and manufacturing method for the same, and semiconductor device |
| JP2008047894A (ja) * | 2006-08-11 | 2008-02-28 | Dongbu Hitek Co Ltd | 半導体素子及びその製造方法 |
| CN100378939C (zh) * | 2004-04-16 | 2008-04-02 | 精工爱普生株式会社 | 半导体装置及其制造方法、电路基板和电子仪器 |
| JP2008085126A (ja) * | 2006-09-28 | 2008-04-10 | Hitachi Ltd | 半導体装置及びその製造方法 |
| US7358602B2 (en) | 2003-01-15 | 2008-04-15 | Seiko Epson Corporation | Semiconductor chip, and semiconductor wafer including a variable thickness insulating layer |
| US7375007B2 (en) | 2004-01-09 | 2008-05-20 | Seiko Epson Corporation | Method of manufacturing a semiconductor device |
| JP2009021462A (ja) * | 2007-07-13 | 2009-01-29 | Disco Abrasive Syst Ltd | ウェーハの加工方法 |
| US7638362B2 (en) | 2005-05-16 | 2009-12-29 | Elpida Memory, Inc. | Memory module with improved mechanical strength of chips |
| JP2010182734A (ja) * | 2009-02-03 | 2010-08-19 | Seiko Epson Corp | 半導体装置、半導体装置の製造方法、及び電子機器 |
| JP2010251408A (ja) * | 2009-04-13 | 2010-11-04 | Elpida Memory Inc | 半導体装置及びその製造方法並びに電子装置 |
| JP2010251347A (ja) * | 2009-04-10 | 2010-11-04 | Elpida Memory Inc | 半導体装置の製造方法 |
| US8079131B2 (en) | 2008-11-26 | 2011-12-20 | Napra Co., Ltd. | Method for filling metal into fine space |
| US8319324B2 (en) | 2006-12-05 | 2012-11-27 | Samsung Electronics Co., Ltd. | High I/O semiconductor chip package and method of manufacturing the same |
| US8330256B2 (en) | 2008-11-18 | 2012-12-11 | Seiko Epson Corporation | Semiconductor device having through electrodes, a manufacturing method thereof, and an electronic apparatus |
| US8765579B2 (en) | 2011-06-20 | 2014-07-01 | Disco Corporation | Semiconductor wafer processing method |
| JP2016058655A (ja) * | 2014-09-11 | 2016-04-21 | 株式会社ジェイデバイス | 半導体装置の製造方法 |
| KR20180041585A (ko) | 2016-10-14 | 2018-04-24 | 가부시기가이샤 디스코 | 웨이퍼의 가공 방법 |
| KR20230114710A (ko) | 2022-01-25 | 2023-08-01 | 가부시기가이샤 디스코 | 피가공물의 가공 방법 |
-
1999
- 1999-08-10 JP JP22650299A patent/JP3792954B2/ja not_active Expired - Fee Related
Cited By (44)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7247518B2 (en) | 2001-11-01 | 2007-07-24 | Rohm Co., Ltd. | Semiconductor device and method for manufacturing same |
| US6841849B2 (en) | 2002-03-19 | 2005-01-11 | Seiko Epson Corporation | Semiconductor device and method of manufacturing the same, circuit board and electronic instrument |
| US7029937B2 (en) | 2002-03-19 | 2006-04-18 | Seiko Epson Corporation | Semiconductor device and method of manufacturing the same, circuit board, and electronic instrument |
| WO2003079430A1 (en) * | 2002-03-19 | 2003-09-25 | Seiko Epson Corporation | Semiconductor device and its manufacturing method, circuit board and electronic apparatus |
| WO2003079431A1 (en) * | 2002-03-19 | 2003-09-25 | Seiko Epson Corporation | Semiconductor device and its manufacturing method, circuit board, and electric apparatus |
| JP2004014706A (ja) * | 2002-06-05 | 2004-01-15 | Tokyo Seimitsu Co Ltd | 基板加工方法および基板加工装置 |
| US7233413B2 (en) | 2002-11-22 | 2007-06-19 | E. I. Du Pont De Nemours And Company | Gamut description and visualization |
| JP2004221125A (ja) * | 2003-01-09 | 2004-08-05 | Sharp Corp | 半導体装置及びその製造方法 |
| US7358602B2 (en) | 2003-01-15 | 2008-04-15 | Seiko Epson Corporation | Semiconductor chip, and semiconductor wafer including a variable thickness insulating layer |
| DE10338291B4 (de) * | 2003-02-04 | 2007-06-21 | Renesas Technology Corp. | Verfahren zum Herstellen einer Halbleitervorrichtung mit Durchdringungselektroden mittels anodischer Oxidation |
| US6734084B1 (en) * | 2003-02-04 | 2004-05-11 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device with recesses using anodic oxide |
| US7078269B2 (en) | 2003-03-05 | 2006-07-18 | Shinko Electric Industries Co., Ltd. | Substrate fabrication method and substrate |
| CN1321437C (zh) * | 2003-03-17 | 2007-06-13 | 精工爱普生株式会社 | 半导体器件的制造方法、半导体器件、电路基板和电子设备 |
| US7214615B2 (en) | 2003-03-17 | 2007-05-08 | Seiko Epson Corporation | Method of manufacturing semiconductor device, semiconductor device, circuit substrate and electronic apparatus |
| US7498661B2 (en) | 2003-03-25 | 2009-03-03 | Seiko Epson Corporation | Manufacturing method for semiconductor device, semiconductor device, and electronic apparatus |
| JP2004296488A (ja) * | 2003-03-25 | 2004-10-21 | Seiko Epson Corp | 半導体装置の製造方法、半導体装置、及び電子機器 |
| US7193297B2 (en) | 2003-05-19 | 2007-03-20 | Seiko Epson Corporation | Semiconductor device, method for manufacturing the same, circuit substrate and electronic device |
| US7977156B2 (en) | 2003-08-26 | 2011-07-12 | Samsung Electronics Co., Ltd. | Chipstack package and manufacturing method thereof |
| JP4602715B2 (ja) * | 2003-08-26 | 2010-12-22 | 三星電子株式会社 | チップスタックパッケージとその製造方法 |
| JP2005072596A (ja) * | 2003-08-26 | 2005-03-17 | Samsung Electronics Co Ltd | チップスタックパッケージとその製造方法 |
| US8368231B2 (en) | 2003-08-26 | 2013-02-05 | Samsung Electronics Co., Ltd. | Chipstack package and manufacturing method thereof |
| US7282444B2 (en) | 2003-12-04 | 2007-10-16 | Rohm Co., Ltd. | Semiconductor chip and manufacturing method for the same, and semiconductor device |
| CN100440467C (zh) * | 2003-12-04 | 2008-12-03 | 罗姆股份有限公司 | 半导体芯片及其制造方法、和半导体装置 |
| US7375007B2 (en) | 2004-01-09 | 2008-05-20 | Seiko Epson Corporation | Method of manufacturing a semiconductor device |
| WO2005101476A1 (ja) * | 2004-04-16 | 2005-10-27 | Japan Science And Technology Agency | 半導体素子及び半導体素子の製造方法 |
| CN100378939C (zh) * | 2004-04-16 | 2008-04-02 | 精工爱普生株式会社 | 半导体装置及其制造方法、电路基板和电子仪器 |
| US7638362B2 (en) | 2005-05-16 | 2009-12-29 | Elpida Memory, Inc. | Memory module with improved mechanical strength of chips |
| WO2007000695A2 (en) * | 2005-06-29 | 2007-01-04 | Koninklijke Philips Electronics N.V. | Package, subassembly and methods of manufacturing thereof |
| WO2007000695A3 (en) * | 2005-06-29 | 2007-04-12 | Koninkl Philips Electronics Nv | Package, subassembly and methods of manufacturing thereof |
| JP2008047894A (ja) * | 2006-08-11 | 2008-02-28 | Dongbu Hitek Co Ltd | 半導体素子及びその製造方法 |
| JP2008085126A (ja) * | 2006-09-28 | 2008-04-10 | Hitachi Ltd | 半導体装置及びその製造方法 |
| US8319324B2 (en) | 2006-12-05 | 2012-11-27 | Samsung Electronics Co., Ltd. | High I/O semiconductor chip package and method of manufacturing the same |
| JP2009021462A (ja) * | 2007-07-13 | 2009-01-29 | Disco Abrasive Syst Ltd | ウェーハの加工方法 |
| US8330256B2 (en) | 2008-11-18 | 2012-12-11 | Seiko Epson Corporation | Semiconductor device having through electrodes, a manufacturing method thereof, and an electronic apparatus |
| US8796823B2 (en) | 2008-11-18 | 2014-08-05 | Seiko Epson Corporation | Semiconductor device having through electrodes, a manufacturing method thereof, and an electronic apparatus |
| US9257404B2 (en) | 2008-11-18 | 2016-02-09 | Seiko Epson Corporation | Semiconductor device, having through electrodes, a manufacturing method thereof, and an electronic apparatus |
| US8079131B2 (en) | 2008-11-26 | 2011-12-20 | Napra Co., Ltd. | Method for filling metal into fine space |
| JP2010182734A (ja) * | 2009-02-03 | 2010-08-19 | Seiko Epson Corp | 半導体装置、半導体装置の製造方法、及び電子機器 |
| JP2010251347A (ja) * | 2009-04-10 | 2010-11-04 | Elpida Memory Inc | 半導体装置の製造方法 |
| JP2010251408A (ja) * | 2009-04-13 | 2010-11-04 | Elpida Memory Inc | 半導体装置及びその製造方法並びに電子装置 |
| US8765579B2 (en) | 2011-06-20 | 2014-07-01 | Disco Corporation | Semiconductor wafer processing method |
| JP2016058655A (ja) * | 2014-09-11 | 2016-04-21 | 株式会社ジェイデバイス | 半導体装置の製造方法 |
| KR20180041585A (ko) | 2016-10-14 | 2018-04-24 | 가부시기가이샤 디스코 | 웨이퍼의 가공 방법 |
| KR20230114710A (ko) | 2022-01-25 | 2023-08-01 | 가부시기가이샤 디스코 | 피가공물의 가공 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3792954B2 (ja) | 2006-07-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2001053218A (ja) | 半導体装置及びその製造方法 | |
| US10937667B2 (en) | Semiconductor device and method for manufacturing the same | |
| JP4519392B2 (ja) | ３次元マルチチップパッケージ及びその製造方法 | |
| US6352923B1 (en) | Method of fabricating direct contact through hole type | |
| US6908785B2 (en) | Multi-chip package (MCP) with a conductive bar and method for manufacturing the same | |
| US6252300B1 (en) | Direct contact through hole type wafer structure | |
| TW202021073A (zh) | 封裝體 | |
| US5567981A (en) | Bonding pad structure having an interposed rigid layer | |
| US7078790B2 (en) | Semiconductor stacked die devices and methods of forming semiconductor stacked die devices | |
| TW202017131A (zh) | 封裝結構、晶粒及其製造方法 | |
| TW201719843A (zh) | 針對用於半導體封裝的矽橋的傳導墊層之交替表面 | |
| JP2010045371A (ja) | 導電性保護膜を有する貫通電極構造体及びその形成方法 | |
| TW202418505A (zh) | 用於增強型異構整合的巢狀架構 | |
| JP2002343924A (ja) | 半導体装置およびその製造方法 | |
| US9893037B1 (en) | Multi-chip semiconductor package, vertically-stacked devices and manufacturing thereof | |
| US20240030104A1 (en) | Semiconductor packages | |
| WO2024021356A1 (zh) | 高深宽比tsv电联通结构及其制造方法 | |
| US20230141447A1 (en) | Semiconductor package, and method of manufacturing the same | |
| JP2006041512A (ja) | マルチチップパッケージ用集積回路チップの製造方法及びその方法により形成されたウエハ及びチップ | |
| KR20170094026A (ko) | 관통 전극을 갖는 반도체 칩, 이를 포함하는 칩 스택 구조체 및 반도체 칩의 제조 방법 | |
| WO2024053103A1 (ja) | Ｉｃブリッジ、ｉｃモジュールおよびｉｃモジュールの製造方法 | |
| US11024560B2 (en) | Semiconductor structure and manufacturing method thereof | |
| US20230114550A1 (en) | Manufacturing method of semiconductor chip | |
| US20240222330A1 (en) | Semiconductor package | |
| US20240120299A1 (en) | Semiconductor package |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040825 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060110 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060313 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060404 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060406 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100414 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100414 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110414 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130414 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140414 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |