TW202021073A - 封裝體 - Google Patents

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TW202021073A
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TW
Taiwan
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die
layer
bridge structure
conductive
package
Prior art date
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TW108143236A
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English (en)
Inventor
吳志偉
余振華
余國寵
盧思維
施應慶
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台灣積體電路製造股份有限公司
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Abstract

一種封裝體包括第一晶粒、第二晶粒、橋結構、包封體以及重佈線層結構。第一晶粒與第二晶粒並排設置。橋結構設置在第一晶粒及第二晶粒之上，以電性連接第一晶粒與第二晶粒。包封體側向包封第一晶粒、第二晶粒及橋結構。重佈線層結構設置在橋結構的背側及包封體之上。重佈線層結構包括絕緣結構及導電圖案，導電圖案設置在絕緣結構之上且延伸穿過絕緣結構及延伸穿過橋結構的基底，以在橋結構的基底中形成至少一個穿孔。

Description

封裝體
本發明實施例是有關於一種封裝體。
由於各種電子元件（例如，電晶體、二極體、電阻器、電容器等）的積集密度的持續提高，半導體行業已經歷快速增長。積集密度的這種提高大多歸因於最小特徵尺寸（minimum feature size）的一再減小，這使得更多元件能夠整合在一定的面積中。與先前的封裝體相比，這些較小的電子元件也需要利用較小面積的較小的封裝體。半導體封裝體的一些類型包括四面扁平封裝（quad flat package，QFP）、針格陣列（pin grid array，PGA）、球格陣列（ball grid array，BGA）、覆晶技術（flip chip，FC）、三維積體電路（three dimensional integrated circuit，3DIC）、晶圓級封裝體（wafer level package，WLP）及疊層封裝體（package on package，PoP）裝置等。
目前，整合扇出型封裝體因其緊湊性而正變得日漸流行。
本發明實施例提供一種封裝體，包括並排設置的第一晶粒與第二晶粒、橋結構、包封體以及重佈線層結構。橋結構設置在第一晶粒及第二晶粒之上，以電性連接第一晶粒與第二晶粒。包封體側向包封第一晶粒、第二晶粒及橋結構。重佈線層結構設置在橋結構的背側及包封體之上。重佈線層結構包括絕緣結構及導電圖案。導電圖案設置在絕緣結構之上且延伸穿過絕緣結構及延伸穿過橋結構的基底，以在橋結構的基底中形成至少一個穿孔並在至少一個穿孔之上形成重佈線層。在導電圖案中包含及分佈有多個金屬晶粒。重佈線層與至少一個穿孔共用多個金屬晶粒中的至少一個金屬晶粒。
以下公開內容提供用於實施所提供主題的不同特徵的許多不同實施例或實例。以下闡述元件及排列的具體實例以簡化本公開。當然，這些僅為實例且不旨在進行限制。舉例來說，以下說明中將第二特徵形成在第一特徵之上或第一特徵上可包括其中第二特徵與第一特徵被形成為直接接觸的實施例，且也可包括其中第二特徵與第一特徵之間可形成有附加特徵從而使得所述第二特徵與所述第一特徵可不直接接觸的實施例。另外，本公開可能在各種實例中重複使用參考編號和/或字母。這種重複使用是出於簡潔及清晰的目的，而不是自身指示所論述的各種實施例和/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「在...下方（beneath）」、「在...下面（below）」、「下部的（lower）」、「在…上（on）」、「上方（above）」、「上部的（upper）」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外還囊括裝置在使用或操作中的不同取向。設備可具有其他取向（旋轉90度或處於其他取向），且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
本公開也可包括其他特徵及製程。舉例來說，可包括測試結構，以説明對3D封裝體或3DIC元件進行驗證測試。所述測試結構可包括例如在重佈線層中或在基底上形成的測試墊，以使得能夠對3D封裝體或3DIC進行測試、對探針和/或探針卡（probe card）進行使用等。可對中間結構以及最終結構執行驗證測試。另外，本文中所公開的結構及方法可結合包括對已知良好晶粒（known good die）進行中間驗證的測試方法來使用，以提高良率並降低成本。
圖1A到圖1J是示出根據本公開第一實施例的封裝體的製造方法的示意性剖視圖。
參照圖1A，提供載體10。載體10可為玻璃載體、陶瓷載體等。通過黏著層12（例如，晶粒貼合膜（die attach film，DAF）、銀膏（silver paste）等）將第一晶粒110及第二晶粒120並排貼合到載體10。在一些實施例中，通過執行單體化步驟以使各個晶粒分開（例如通過切穿半導體晶圓）來形成第一晶粒110及第二晶粒120。在一些替代實施例中，可在載體10與黏著層12之間形成剝離層。剝離層可由黏著劑（例如，紫外線（Ultra-Violet，UV）膠、光熱轉換（Light-to-Heat Conversion，LTHC）膠等、或者其他類型的黏著劑）形成。剝離層可在光的熱能作用下分解，從而從將在後續步驟中形成的上覆結構釋放載體10。
在一些實施例中，第一晶粒110與第二晶粒120可為相同類型的晶粒或不同類型的晶粒。在另一實施例中，第一晶粒110或第二晶粒120可包括主動元件（例如，電晶體等），且視需要可包括被動元件（例如，電阻器、電容器、電感器等）。第一晶粒110或第二晶粒120可為或包括邏輯晶粒，例如中央處理器（central processing unit，CPU）晶粒、圖形處理單元（graphic processing unit，GPU）晶粒、微控制單元（micro control unit，MCU）晶粒、輸入輸出（input-output，I/O）晶粒、基帶（baseband，BB）晶粒或應用處理器（application processor，AP）晶粒。在一些替代實施例中，第一晶粒110或第二晶粒120可包括記憶體晶粒，例如高頻寬記憶體（high bandwidth memory，HBM）晶粒。
詳細來說，第一晶粒110包括半導體基底112、多個導電墊114、鈍化層116及多個連接件118。在一些實施例中，半導體基底112可由矽或其他半導體材料製成。作為另外一種選擇，或另外地，半導體基底112可包含其他元素半導體材料，例如鍺。在一些實施例中，半導體基底112由化合物半導體（例如，碳化矽、砷化鎵、砷化銦或磷化銦）製成。在一些實施例中，半導體基底112由合金半導體（例如，矽鍺、碳化矽鍺、磷化鎵砷或磷化鎵銦）製成。此外，半導體基底112可為絕緣體上半導體（semiconductor on insulator），例如絕緣體上矽（silicon on insulator，SOI）或藍寶石上矽（silicon on sapphire）。
導電墊114設置在第一晶粒110的前側110a上。在本文中，第一晶粒110的前側110a被稱為半導體基底112的頂表面。在一些實施例中，導電墊114可為內連結構（未示出）的一部分且電性連接到形成在半導體基底112上的積體電路元件（未示出）。在一些實施例中，導電墊114可由具有低電阻率的導電材料（例如，銅（Cu）、鋁（Al）、Cu合金、Al合金或其他合適的材料）製成。在一些實施例中，導電墊114包括鄰近第二晶粒120的第一導電墊114a及遠離第二晶粒120的第二導電墊114b。
在一些實施例中，鈍化層116形成在半導體基底112的前側110a上且覆蓋導電墊114的一部分。導電墊114的一部分被鈍化層116暴露出且用作第一晶粒110的外部連接件。在一些實施例中，鈍化層116可為單層結構或多層結構，包括氧化矽層、氮化矽層、氮氧化矽層、由其他合適的介電材料形成的介電層或其組合。在一些替代實施例中，鈍化層116可包含聚醯亞胺、環氧樹脂、丙烯酸樹脂、酚醛樹脂、苯並環丁烯（benzocyclobutene，BCB）、聚苯並噁唑（polybenzoxazole，PBO）或任何其他合適的聚合物系介電材料。
在圖1A中，多個連接件118形成在被鈍化層116暴露出的導電墊114的所述部分上。詳細來說，連接件118包括位於第一導電墊114a上且接觸第一導電墊114a的第一連接件118a以及位於第二導電墊114b上且接觸第二導電墊114b的第二連接件118b。在一些實施例中，第一連接件118a及第二連接件118b的材料包括銅、銅合金或其他導電材料，且第一連接件118a及第二連接件118b可通過沉積、鍍覆或其他合適的技術形成。在一些實施例中，形成連接件118包括在半導體基底112上共形地濺鍍例如晶種層、形成具有與導電墊114對應的多個開口的一個或多個圖案化罩幕、使用導電材料填充開口、移除圖案化罩幕、以及移除未被導電材料覆蓋的部分晶種層，從而形成連接件118。
類似地，第二晶粒120包括半導體基底122、設置在第二晶粒120的前側120a上的多個導電墊124、覆蓋導電墊124的一部分的鈍化層126、以及設置在導電墊124上的多個連接件128。在本文中，第二晶粒120的前側120a被稱為半導體基底122的頂表面。導電墊124包括鄰近第一晶粒110的第一導電墊124a及遠離第一晶粒110的第二導電墊124b。連接件128包括位於第一導電墊124a上的第一連接件128a以及位於第二導電墊124b上的第二連接件128b。半導體基底122、導電墊124、鈍化層126及連接件128的材料及形成方法類似於以上實施例中所示的半導體基底112、導電墊114、鈍化層116及連接件118的材料及形成方法。因此，此處省略其詳細說明。
在一些實施例中，半導體基底112的厚度與半導體基底122的厚度可相同或不同。在一些替代實施例中，連接件118的高度與連接件128的高度可相同或不同。在其他實施例中，連接件118的頂表面與半導體基底112的底表面之間的距離和連接件128的頂表面與半導體基底122的底表面之間的距離實質上相同。
參照圖1B，形成包封體115以側向包封第一晶粒110及第二晶粒120。具體來說，通過包覆模制製程（over-molding process）形成包封體115，所述包覆模制製程包括以下步驟。形成包封材料以填充在半導體基底112與半導體基底122之間的間隙中、連接件118之間的間隙中、連接件128之間的間隙中以及連接件118與連接件128之間的間隙中。也就是說，第一晶粒110及第二晶粒120被包封材料完全覆蓋而不被包封材料顯露出來。執行平坦化製程以移除部分包封材料直到暴露出連接件118及連接件128。在一些實施例中，平坦化製程可包括機械研磨製程和/或化學機械研磨（chemical mechanical polishing，CMP）製程。在這種情況下，連接件118的頂表面118t、連接件128的頂表面128t及包封體115的頂表面115t實質上共面。在一些實施例中，包封材料可包含模制化合物、模制底部填充膠、樹脂（例如，環氧樹脂）等。在一些替代實施例中，在執行平坦化製程以形成包封體115期間，連接件118的上部部分及連接件128的上部部分也被移除。
參照圖1C，在形成包封體115之後，在包封體115、第一晶粒110及第二晶粒120之上形成保護層130。圖案化保護層130以使保護層130具有多個開口，以暴露出連接件118及128的至少一部分。在一些實施例中，保護層130的材料包括聚醯亞胺、環氧樹脂、丙烯酸樹脂、酚醛樹脂、苯並環丁烯（BCB）、聚苯並噁唑（PBO）或任何其他合適的聚合物系介電材料。在一些替代實施例中，保護層130可為單層結構或多層結構，包括氧化矽層、氮化矽層、氮氧化矽層、由其他合適的介電材料形成的介電層或其組合。可通過執行合適的形成方法（例如，旋轉塗布、化學氣相沉積（chemical vapor deposition，CVD）、電漿增強型化學氣相沉積（plasma-enhanced chemical vapor deposition，PECVD）等）來形成保護層130，且然後執行合適的圖案化方法，例如微影及蝕刻步驟。
在形成保護層130之後，分別在連接件118及128之上形成多個導通孔132。詳細來說，如圖1C中所示，導通孔132包括第一導通孔132a及第二導通孔132b。第一導通孔132a分別設置在第一連接件118a及128a上且接觸第一連接件118a及128a。第二導通孔132b分別設置在第二連接件118b及128b上且接觸第二連接件118b及128b。在一些實施例中，第一導通孔132a與第二導通孔132b具有相同的水平尺寸或寬度。然而，本公開並非僅限於此，在其他實施例中，第一導通孔132a與第二導通孔132b可具有不同的水平尺寸或寬度。舉例來說，第一導通孔132a的寬度可大於或小於第二導通孔132b的寬度。
在一些實施例中，第一導通孔132a及第二導通孔132b的材料包括銅、銅合金或其他導電材料，且第一導通孔132a及第二導通孔132b可通過沉積、鍍覆或其他合適的技術形成。在一些實施例中，形成第一導通孔132a及第二導通孔132b包括在保護層130上共形地濺鍍例如晶種層（未示出）、形成具有與連接件118及128對應的多個開口的一個或多個圖案化罩幕（未示出）、使用導電材料（未示出）填充開口、移除圖案化罩幕、以及移除未被導電材料覆蓋的部分晶種層，從而形成第一導通孔132a及第二導通孔132b。在一些實施例中，第一導通孔132a與第二導通孔132b被形成為具有不同的高度。在一些實施例中，第一導通孔132a的高度小於第二導通孔132b的高度。在一些替代實施例中，第一導通孔132a與第二導通孔132b可被形成為具有相同的高度，且第二導通孔132b可通過選擇性沉積而進一步伸長，從而在第二導通孔132b與第一導通孔132a之間形成高度差。在一些其他替代實施例中，則不使第二導通孔132b伸長，而是例如通過使用輔助罩幕（未示出）來遮罩第二導通孔132b的條件下執行蝕刻步驟來縮短第一導通孔132a。對用於在第一導通孔132a與第二導通孔132b之間產生高度差的方法的選擇可由例如製程的總成本及設計需要等考慮因素來決定。在任何情況下，被選擇用於在第一導通孔132a與第二導通孔132b之間產生高度差的方法、或者甚至高度差的存在均不應被解釋為對本公開的限制。
在形成導通孔132之後，如圖1C中所示，由第一導通孔132a及第二導通孔132b環繞或構建了容納空間131。在一些實施例中，容納空間131用於安裝橋結構140（如圖1D中所示）。在一些替代實施例中，可通過改變第一導通孔132a及第二導通孔132b的數量和/或排列來調節容納空間131的大小。舉例來說，當第一導通孔132a包括多於兩個導通孔時，容納空間131的大小將變得更大以容納更大的橋結構140（如圖1D中所示）或多於一個橋結構140。另一方面，可通過改變第一導通孔132a與第二導通孔132b之間的高度差（∆H）來調節容納空間131的大小。也就是說，當第一導通孔132a與第二導通孔132b之間的高度差（∆H）變得更大時，容納空間131的大小將變得更大。
參照圖1C及圖1D，橋結構140以覆晶接合方式接合到第一晶粒110及第二晶粒120。也就是說，將橋結構140顛倒，使得橋結構140的前側140a面朝載體10。在這種情況下，橋結構140的背側140b被稱為橋結構140的頂表面140t，而橋結構140的前側140a被稱為橋結構140的底表面140bt。
在一些實施例中，橋結構140可以是為第一晶粒110及第二晶粒120提供內連結構的橋（例如矽橋）。如圖1D的剖視圖所示，橋結構140橫穿或橫跨第一晶粒110及第二晶粒120，以在第一晶粒110與第二晶粒120之間提供較短的電性連接路徑。換句話說，在橋結構140是橋的一些實施例中，橋結構140包括內連結構，且不包括主動元件（例如，電晶體等）和/或被動元件（例如，電阻器、電容器、電感器等）。在此實施例中，橋結構140可具有精細間距的導電線。因此，可降低將形成的RDL結構160（如圖1J中所示）的佈線密度，從而降低形成整個封裝結構的成本。此外，橋結構140與將形成的RDL結構160具有不同的佈線密度，封裝體配置可更靈活。
在一些替代實施例中，橋結構140可包括內連結構及主動元件（例如，電晶體等），且視需要，可包括被動元件（例如，電阻器、電容器、電感器等）。橋結構140、第一晶粒110及第二晶粒120可為相同類型的晶粒或不同類型的晶粒。在一些實施例中，橋結構140的尺寸或寬度實質上小於、等於或大於第一晶粒110和/或第二晶粒120的尺寸或寬度。
詳細來說，如圖1D中所示，橋結構140包括基底142、內連結構144及多個連接件148。在一些實施例中，基底142可由矽或其他半導體材料製成。舉例來說，基底142可為矽塊狀基底。在一些替代實施例中，基底142的厚度142h1為5 μm到200 μm。在此範圍內，橋結構140可具有更好的可靠性性能。如果基底142的厚度142h1太小，則將需要更多的模制化合物，這可引起晶片的翹曲。如果基底142的厚度142h1太大，則將需要蝕刻製程的高深寬比（aspect ratio）能力。內連結構144設置在基底142的底表面142b上。內連結構144包括介電層141及嵌置在介電層141中的導電圖案143。在一些實施例中，介電層141可包含介電材料，例如氧化矽、氮化矽、氮氧化矽等或其組合。導電圖案143可包含導電材料，例如銅、銅合金或其他導電材料。另外，內連結構144還包括與基底142的底表面142b接觸的多個接觸件145。在一些實施例中，接觸件145與導電圖案143可具有相同的導電材料，且接觸件145可電性連接到導電圖案143。作為另外一種選擇，接觸件145與導電圖案143可具有不同的導電材料。在一些替代實施例中，內連結構144的厚度144h為1 μm到20 μm。根據製程的要求及導電圖案143的材料而定，內連結構144的厚度144h可更厚或更薄。
如圖1D中所示，連接件148形成在被介電層141暴露出的導電圖案143上。在一些實施例中，連接件148可具有銅柱148a及焊料頂蓋148b，但本公開並非僅限於此，且例如焊料凸塊、金凸塊或金屬凸塊等其他導電結構也可用作連接件148。在一些替代實施例中，在不存在焊料頂蓋148b的條件下，連接件148可為銅柱148a。在圖1D中，橋結構140通過連接件148接合到第一晶粒110及第二晶粒120。在一些實施例中，橋結構140的連接件148可通過回焊製程接合到第一導通孔132a。
在圖1D中，將連接件148接合到第一導通孔132a以形成接合結構134。在一些實施例中，接合結構134可為包括設置在兩個金屬柱之間的焊料的微凸塊結構。在本文中，微凸塊結構可被視為尺寸為5 μm到50 μm的連接件。
參照圖1D及圖1E，形成包封體125，以側向包封橋結構140及第二導通孔132b。具體來說，形成包封體125可以是包括以下步驟的包覆模制製程。首先，在保護層130之上形成包封材料以填充在接合結構134之間的間隙中、第二導通孔132b與橋結構140之間的間隙中以及第二導通孔132b之間的間隙中。也就是說，第二導通孔132b及橋結構140被包封材料完全覆蓋而不被包封材料顯露出來。在一些實施例中，包封材料包含模制化合物、模制底部填充膠、樹脂（例如環氧樹脂）等。
如圖1E中所示，然後通過平坦化製程局部地移除包封材料直到暴露出第二導通孔132b的頂表面132t。在一些實施例中，在平坦化製程期間，第二導通孔132b的上部部分和/或橋結構140的上部部分也可被移除。也就是說，在平坦化製程期間，橋結構140的基底142被薄化。在一些替代實施例中，基底142的厚度142h2為1 μm到20 μm且基底142的厚度142h2對內連結構144的厚度144h的比率是0.1至200。在此範圍內，橋結構140可具有更好的可靠性性能。如果基底142的厚度142h2太小，則將需要更多的模制化合物，這可引起晶片的翹曲。如果基底142的厚度142h2太大，則將需要蝕刻製程的高深寬比能力。
在一些其他實施例中，平坦化製程包括機械研磨製程和/或化學機械研磨（CMP）製程。在執行平坦化製程之後，第二導通孔132b的頂表面132t、橋結構140的頂表面140t（或背側140b）及包封體125的頂表面125t實質上共面。此外，第二導通孔132b被包封體125包封，因此，第二導通孔132b可被稱為絕緣穿孔（through insulating via，TIV）132b。
參照圖1E及圖1F，在包封體125之上形成罩幕圖案146。罩幕圖案146具有與橋結構140的接觸件145對應的多個開口。通過使用罩幕圖案146作為蝕刻罩幕來執行蝕刻製程以移除橋結構140的基底142的一部分，從而在橋結構140的基底142中形成多個開口14。如圖1F中所示，開口14從橋結構140的背側140b延伸到內連結構144且暴露出接觸件145。在一些實施例中，開口14的寬度14w為1 μm到50 μm，且橋結構140的基底142的寬度142w對開口14的寬度14w的比率為10至2000。
在一些實施例中，蝕刻製程可為深反應性離子蝕刻（deep reactive-ion etching，DRIE）製程，例如博世（Bosch）蝕刻製程。施行博世蝕刻製程以在基底的選定區中形成深的、高深寬比溝渠。博世蝕刻製程是通過使用交替的沉積循環與蝕刻循環來施行。舉例來說，執行蝕刻步驟以在選定基底區中形成溝渠。在一些實施例中，引入到蝕刻步驟中的蝕刻氣體可包括SF6 或其他合適的蝕刻氣體。在形成溝渠之後，在溝渠的側壁上形成鈍化層。在一些實施例中，引入到鈍化步驟中的鈍化氣體可包括C4 F8 或其他合適的鈍化氣體。在連續的循環中執行蝕刻步驟及鈍化層的形成，直到達到期望的溝渠深度。在一個實施例中，在執行博世蝕刻製程之後，開口14的側壁可具有圓齒狀凹槽（scalloped recesses）。然而，本公開並非僅限於此。在其他實施例中，如圖1F中所示，根據博世蝕刻製程的參數而定，開口14的側壁可為平的或光滑的。通過博世蝕刻製程，可形成高深寬比溝渠、形成光滑且圓齒較少的側壁、且實現高速非等向性蝕刻。
參照圖1F及圖1G，在移除罩幕圖案146之後，在橋結構140的背側140b之上及包封體125的頂表面125t之上形成絕緣結構150。詳細來說，通過以下步驟來形成絕緣結構150：形成絕緣材料以共形地覆蓋開口14且延伸以覆蓋橋結構140的背側140b、TIV 132b的頂表面132t及包封體125的頂表面125t；以及然後將絕緣材料圖案化以形成具有多個開口14a及16的絕緣結構150。如圖1G中所示，開口14a暴露出接觸件145的至少一部分，而開口16暴露出TIV 132b的至少一部分。在一些實施例中，絕緣材料包含聚醯亞胺、環氧樹脂、丙烯酸樹脂、酚醛樹脂、苯並環丁烯（BCB）、聚苯並噁唑（PBO）或任何其他合適的聚合物系介電材料。在一些替代實施例中，絕緣材料可包括氧化矽、氮化矽、氮氧化矽、其他合適的介電材料或其組合。絕緣材料可通過執行合適的形成方法（例如，旋轉塗布、化學氣相沉積（CVD）、電漿增強型化學氣相沉積（PECVD）等）來形成。
參照圖1H，在絕緣結構150之上形成晶種層152。詳細來說，晶種層152可為共形地覆蓋開口14a、16及絕緣結構150的共形晶種層。晶種層152可通過CVD製程或PVD製程形成。PVD製程是例如濺鍍。在一些實施例中，晶種層152是金屬層，所述金屬層可為單個層或包括由不同材料形成的多個子層的複合層。在其他實施例中，晶種層152是例如鈦/銅複合層，其中濺鍍鈦薄膜與接觸件145及TIV 132b接觸，且然後在濺鍍鈦薄膜之上形成濺鍍銅薄膜。在一些替代實施例中，晶種層152可為其他合適的複合層，例如金屬、合金、阻障金屬（barrier metal）或其組合。
參照圖1H及圖1I，在形成晶種層152之後，形成具有與接觸件145及TIV 132b對應的多個開口的一個或多個圖案化罩幕，在開口中填充導電材料，移除圖案化罩幕，且移除未被導電材料覆蓋的部分晶種層152，從而形成導電特徵154。在一些實施例中，導電材料包含金屬，例如銅、鎳、鈦、它們的組合等，且通過電鍍製程形成。在一些替代實施例中，導電材料通過CVD製程或PVD製程形成。PVD製程是例如濺鍍。
在本文中，如圖1I中所示，晶種層152與位於晶種層152之上的導電特徵154構成導電圖案153。導電圖案153的一部分填充在開口14a中以電性連接到接觸件145。導電圖案153的另一部分填充在開口16中以電性連接到TIV 132b。
圖2A到圖2D示出根據一些實施例的圖1I中所示區18的放大圖。具體來說，如在示出圖1I的區18的圖2A所示放大圖中所示，位於開口14a之上的部分導電圖案153可包括穿孔156及位於穿孔156之上的重佈線層（RDL）158。在本文中，穿孔156包括共形地覆蓋開口14a的底表面及側壁的晶種層152以及填充在開口14a中的導電特徵154。晶種層152在開口14a的底表面處與接觸件145（實體）接觸。由於穿孔156穿透基底142，因此開口14a中的穿孔156被稱為基底穿孔（through substrate via，TSV）156。另一方面，RDL 158可包括位於開口14a之外的晶種層152及位於TSV 156之上的導電特徵154。也就是說，整個晶種層152從開口14a的底表面及開口14a的側壁延伸以覆蓋絕緣結構150的頂表面的一部分，且導電特徵154設置在晶種層152上。如圖2A中所示，絕緣結構150側向包封TSV 156，以電性隔離TSV 156與橋結構140的基底142。在一個實施例中，在基底142與接觸件145之間設置另一介電層147（如圖2A中所示）以將基底142與接觸件145隔開。在這種情況下，介電層147可被稱為用於形成開口14（如圖1F中所示）的蝕刻停止層。介電層147可包含介電材料，例如氧化矽、氮化矽、氮氧化矽、其他合適的介電材料或其組合。在另一實施例中，如圖2B中所示，接觸件145的寬度可小於開口14的寬度或者小於TSV 156的寬度，這意味著接觸件145位於對應的開口14的區域內，使得接觸件145不與基底142接觸。應注意，在一些實施例中，RDL 158的導電特徵154與TSV 156的導電特徵154接觸。如圖2A到圖2D中所示，晶種層152不位於RDL 158的導電特徵154與TSV 156的導電特徵154之間。換句話說，如圖2A到圖2D中所示，導電特徵154中包含及分佈有多個金屬晶粒154G，且RDL 158與TSV 156共用所述多個金屬晶粒154G中的至少一個金屬晶粒154G。也就是說，RDL 158與TSV 156同時形成或在同一製程中形成。
在一些實施例中，如圖2A及圖2B中所示，TSV 156具有均勻的寬度，即TSV 156的側壁156s實質上垂直於接觸件145的頂表面。然而，本公開並非僅限於此。在一些替代實施例中，如圖2C中所示，TSV 156可包括下部部分156a及位於下部部分156a之上的上部部分156b。下部部分156a的側壁S1具有弧形輪廓或彎曲的輪廓，而上部部分156b的側壁S2具有實質上垂直於接觸件145的頂表面的直的輪廓。在這種情況下，下部部分156a的寬度W1大於或等於上部部分156b的寬度W2。絕緣結構150可通過對絕緣材料（例如，感光性材料）執行曝光及顯影製程來形成下部部分156a的弧形側壁S1而形成。在其他實施例中，如圖2D中所示，下部部分156a的側壁S1具有弧形輪廓或彎曲的輪廓，而上部部分156b的側壁S2具有與接觸件145的頂表面成鈍角的傾斜輪廓。
參照圖1I及圖1J，在形成導電圖案153之後，在包封體125及橋結構140的頂表面140t上形成重佈線層（RDL）結構160。RDL結構160通過TIV 132b電性連接到第一晶粒110及第二晶粒120。在一些實施例中，第一晶粒110通過接合結構134及橋結構140電性連接到第二晶粒120。在一些替代實施例中，第一晶粒110通過TIV 132b及RDL結構160電性連接到第二晶粒120。另外，RDL結構160通過TSV 156電性連接到橋結構140。在一些實施例中，RDL結構160包括交替堆疊的多個聚合物層PM1、PM2、PM3及PM4以及多個重佈線層RDL1、RDL2、RDL3及RDL4。聚合物層或重佈線層的數量不受本公開限制。
在一些實施例中，所述導電圖案153被稱為重佈線層RDL1，且所述絕緣結構150被稱為聚合物層PM1。重佈線層RDL1的一部分穿透聚合物層PM1以電性連接到TIV 132b，且重佈線層RDL1的另一部分穿透聚合物層PM1及基底142以電性連接到橋結構140的內連結構144。重佈線層RDL2穿透聚合物層PM2且電性連接到重佈線層RDL1。重佈線層RDL3穿透聚合物層PM3且電性連接到重佈線層RDL2。重佈線層RDL4穿透聚合物層PM4且電性連接到重佈線層RDL3。在一些實施例中，聚合物層PM2、PM3及PM4包含感光性材料，例如聚苯並噁唑（PBO）、聚醯亞胺（polyimide，PI）、苯並環丁烯（BCB）、其組合等。在一些實施例中，重佈線層RDL2、RDL3及RDL4包含導電材料。導電材料包含金屬，例如銅、鎳、鈦、其組合等，且通過電鍍製程形成。在一些實施例中，重佈線層RDL2、RDL3及RDL4分別包括晶種層（未示出）及形成在晶種層上的金屬層（未示出）。晶種層可為金屬晶種層，例如銅晶種層。在一些實施例中，晶種層包括第一金屬層（例如，鈦層）及位於第一金屬層之上的第二金屬層（例如銅層）。金屬層可為銅或其他合適的金屬。在一些實施例中，重佈線層RDL2、RDL3及RDL4分別包括彼此連接的多個通孔及多條跡線（trace）。通孔穿透聚合物層PM2、PM3及PM4且連接到跡線，且跡線分別位於聚合物層PM2、PM3及PM4上並分別在聚合物層PM2、PM3及PM4的頂表面上延伸。在一些實施例中，最頂部重佈線層RDL4還被稱為用於球安裝的球下金屬（under-ball metallurgy，UBM）層。
在下文中，在RDL結構160的重佈線層RDL4之上形成多個導電端子170，所述多個導電端子170電性連接到RDL結構160的重佈線層RDL4。在一些實施例中，導電端子170由具有低電阻率的導電材料（例如，Sn、Pb、Ag、Cu、Ni、Bi或其合金）製成，且通過合適的製程（例如，蒸鍍、鍍覆、落球（ball drop）、絲網印刷（screen printing）或球安裝製程）形成。導電端子170通過RDL結構160及TIV 132b電性連接到第一晶粒110及第二晶粒120。導電端子170通過RDL結構160電性連接到橋結構140。在形成導電端子170之後，便形成了第一實施例的封裝體1。
圖3是示出根據本公開第二實施例的封裝體的示意性剖視圖。
參照圖3，封裝體2的排列、材料及形成方法類似於封裝體1的排列、材料及形成方法，且已經在以上實施例中進行了詳細闡述。因此，此處省略其詳細說明。它們之間的區別在於，封裝體2的第一晶粒110及第二晶粒120還具有鈍化層106，以側向包封及保護連接件118及連接件128。換句話說，鈍化層106設置在連接件118之間、連接件128之間、包封體115與連接件118之間以及包封體115與連接件128之間。在一些實施例中，鈍化層106的頂表面、連接件118及128的頂表面可與包封體115的頂表面實質上共面。
在一些實施例中，鈍化層106可包含聚醯亞胺、環氧樹脂、丙烯酸樹脂、酚醛樹脂、苯並環丁烯（BCB）、聚苯並噁唑（PBO）或任何其他合適的聚合物系介電材料。在一些替代實施例中，鈍化層106可為單層式結構或多層式結構，包括氧化矽層、氮化矽層、氮氧化矽層、由其他合適的介電材料形成的介電層或其組合。在其他實施例中，第一晶粒110及第二晶粒120中的一者具有鈍化層106，而第一晶粒110及第二晶粒120中的另一者不具有鈍化層106。
圖4A到圖4D是示出根據本公開第三實施例的封裝體的製造方法的示意性剖視圖。
參照圖4A，結構3a是在圖1E中所示結構之後形成的。在形成圖1E中所示的結構之後，形成絕緣材料250且將絕緣材料250圖案化以形成多個開口24及26。開口24對應於接觸件145且開口26對應於TIV 132b。在一些實施例中，絕緣材料250可包含聚醯亞胺、環氧樹脂、丙烯酸樹脂、酚醛樹脂、苯並環丁烯（BCB）、聚苯並噁唑（PBO）或任何其他合適的聚合物系介電材料。在一些替代實施例中，絕緣材料250可包含氧化矽、氮化矽、氮氧化矽、其他合適的介電材料或其組合。在一些實施例中，絕緣材料250與絕緣結構150可具有相同的材料或不同的材料。
應注意，基底242與基底142可具有不同的材料。在一些實施例中，橋結構240的基底242由介電材料（例如，氧化矽、氮化矽、氮氧化矽等、或其組合）製成。在一些替代實施例中，基底242的厚度242h為5 μm到200 μm，內連結構144的厚度144h為1 μm到20 μm，且基底242的厚度242h對內連結構144的厚度144h的比率為0.1至200。
參照圖4A及圖4B，通過使用絕緣材料250作為蝕刻罩幕來執行非等向性蝕刻製程以移除橋結構240的基底242的一部分，從而在基底242中形成多個開口28。在非等向性蝕刻製程期間，基底242及絕緣材料250具有高的蝕刻選擇性。也就是說，當移除基底242的所述部分時，只有少量的絕緣材料250被移除。如圖4B中所示，開口28中的一個開口28的上部寬度大於其下部寬度。
參照圖4B及圖4C，在開口24、26、28中形成導電圖案253。詳細來說，晶種層252可為共形地覆蓋開口24、26、28及絕緣材料250的共形晶種層。在形成晶種層252之後，在開口24、26、28中填充導電材料，且移除位於絕緣材料250的頂表面之上的部分導電材料及部分晶種層252，從而形成導電圖案253。在一些實施例中，導電圖案253可包括晶種層252及位於晶種層252之上的導電特徵254。導電圖案253的一部分填充在開口24、28中以電性連接到接觸件145。導電圖案253的另一部分填充在開口26中以電性連接到TIV 132b。位於開口24及28中的部分導電圖案253可包括穿孔256及位於穿孔256之上的RDL 258。在本文中，穿孔256包括共形地覆蓋開口28的晶種層252及填充在開口28中的導電特徵254。由於穿孔256穿透基底242，因此開口28中的穿孔256被稱為基底穿孔（TSV）256。另一方面，RDL 258可包括位於開口24中的晶種層252及位於TSV 256之上的導電特徵254。應注意，如圖4C中所示，不存在延伸到開口28中以在側向上包封TSV 256的絕緣結構。由於基底242由介電材料製成，因此TSV 256可穿透基底242，使得各TSV 256通過基底242彼此電性隔離或實體隔離。因此，與圖1A到圖1J中所示的方法相比，在圖4A到圖4C的方法中可省略形成填充在開口中的絕緣結構的步驟，從而簡化製造步驟並節省製程成本。
如圖4C中所示，TSV 256電性連接到接觸件145且與接觸件145接觸。詳細來說，TSV 256中的一個TSV 256具有下部部分256a及上部部分256b，其中上部部分256b的寬度大於下部部分256a的寬度。也就是說，TSV 256中的一個TSV 256具有梯形輪廓。換句話說，TSV 256中的所述一個TSV 256具有傾斜的側壁。
參照圖4C及圖4D，在形成導電圖案253之後，在包封體125及橋結構240的頂表面240t上形成RDL結構160。之後，在RDL結構160的重佈線層RDL4之上形成多個導電端子170，所述多個導電端子170電性連接到RDL結構160的重佈線層RDL4。在以上實施例中已經詳細闡述了RDL結構160及導電端子170的排列、材料及形成方法。因此，此處省略其詳細說明。在形成導電端子170之後，形成第三實施例的封裝體3。
綜上所述，在上述實施例中，穿孔156或穿孔256與重佈線層RDL1在同一製程中形成。因此，可省略重佈線層RDL1的與穿孔156重疊的步驟。在這種情況下，形成穿孔156或穿孔256的製程裕度（process window）增大，從而提高良率。另外，形成穿孔156或穿孔256及重佈線層RDL1的步驟得到簡化，從而節省製程成本並實現高的產量。
圖5A到圖5G是示出根據本公開第四實施例的封裝結構的製造方法的示意性剖視圖。
參照圖5A，提供載體10。在載體10上形成剝離層11。通過黏著層12（例如晶粒貼合膜（DAF））將第一晶粒110及第二晶粒120並排貼合到位於載體10之上的剝離層11。在以上實施例中已經詳細闡述了第一晶粒110及第二晶粒120的排列、材料及形成方法。因此，此處省略其詳細說明。在本實施例中，第一晶粒110不同於第二晶粒120。舉例來說，第一晶粒110可為系統晶片（SoC），而第二晶粒120可為封裝體（例如記憶體封裝體）。在一些實施例中，記憶體封裝體可包括記憶體晶粒，例如動態隨機存取記憶體（dynamic random access memory，DRAM）晶粒、靜態隨機存取記憶體（static random access memory，SRAM）晶粒、高頻寬記憶體（High-Bandwidth Memory，HBM）晶粒、混合存儲立方體（Hybrid Memory Cube，HMC）晶粒等或其組合。在一些替代實施例中，第二晶粒120可包括記憶體晶粒及記憶體控制器，例如（舉例來說）四個或八個記憶體晶粒與記憶體控制器的堆疊。
具體來說，如圖6中所示，以下段落使用HBM作為第二晶粒120來進行示例。在圖6中，第二晶粒120可包括主體405。主體405可包括多個堆疊的記憶體晶粒408及底部晶粒412。堆疊的記憶體晶粒408可全部為相同的晶粒。作為另外一種選擇，記憶體晶粒408可包括不同類型和/或不同結構的晶粒。每一記憶體晶粒408通過多個連接件406連接到上覆的記憶體晶粒408和/或下方的記憶體晶粒408。連接件406可為微凸塊或其他合適的連接件。記憶體晶粒408可包括將下方的連接件406連接到上覆的連接件406的穿孔410。在一些實施例中，記憶體晶粒408各自具有介於從約10 µm到約775 µm的範圍內（例如約50 µm）的厚度T1。記憶體晶粒408的數量在本公開中不受限制。在一些替代實施例中，可根據實際設計需要來調節記憶體晶粒408的數量。
在一些實施例中，主體405可包括HBM和/或混合存儲立方體（HMC）模組，所述HBM和/或混合存儲立方體（HMC）模組可包括連接到邏輯晶粒402的一個或多個記憶體晶粒408。邏輯晶粒402可包括將內連區（未示出）的導電特徵連接到下方的連接件406及記憶體晶粒408的穿孔404。在一些實施例中，邏輯晶粒402可為記憶體控制器。
除了底部晶粒412比記憶體晶粒408厚之外，底部晶粒412可為與記憶體晶粒408類似（在功能及電路系統方面類似）的晶粒。在一些實施例中，底部晶粒412可為虛設晶粒。在一些替代實施例中，底部晶粒412具有介於從約10 µm到約775 µm（例如約200 µm）的範圍內的厚度T2。如圖6中所示，主體405可包封在包封體414中。包封體414可包含模制化合物、模制底部填充膠、環氧樹脂或樹脂。詳細來說，包封體414具有基材及位於基材中的多個填料粒子416。在一些實施例中，包封體414中的填料粒子416的（平均）粒徑大於包封體550中的填料粒子554（如圖7中所示）的（平均）粒徑。由於包封體414中的填料粒子416的粒徑大於包封體550中的填料粒子554的粒徑，可對封裝體或晶片形式進行更好的翹曲控制並降低非間隙填充應用的成本。然而，本公開並非僅限於此，在其他實施例中，包封體414中的填料粒子的（平均）粒徑等於或小於包封體550中的填料粒子（如圖7中所示）的（平均）粒徑。
返回參照圖5A，在導電墊114上進一步設置多個導通孔518。在本文中，導通孔518等同於導通孔132（如圖1C中所示），且導通孔518接觸導電墊114。導通孔518包括位於第一導電墊114a上的第一導通孔518a及位於第二導電墊114b上的第二導通孔518b。在一些實施例中，第一導通孔518a的高度小於第二導通孔518b的高度。類似地，在導電墊124上進一步設置多個導通孔528。在本文中，導通孔528等同於導通孔132，且導通孔528接觸導電墊124。導通孔528包括位於第一導電墊124a上的第一導通孔528a及位於第二導電墊124b上的第二導通孔528b。在一些實施例中，第一導通孔528a的高度小於第二導通孔528b的高度。
在將第一晶粒110及第二晶粒120並排設置在黏著層12上（如圖5A中所示）之後，由第一導通孔518a、528a及第二導通孔518b、528b環繞或構建容納空間131。在一些實施例中，容納空間131用於安裝橋結構140（如圖5B中所示）。
參照圖5A及圖5B，橋結構140以覆晶接合方式在容納空間131內接合到第一晶粒110及第二晶粒120。也就是說，將橋結構140顛倒，使得橋結構140的前側140a面朝載體10。在這種情況下，橋結構140的背側140b被稱為橋結構140的頂表面140t，而橋結構140的前側140a被稱為橋結構140的底表面140bt。
在圖5B中，將連接件148中的一個連接件148接合到形成在第一晶粒110上的第一導通孔518a以形成接合結構134a，且將連接件148中的另一連接件148接合到形成在第二晶粒120上的第一導通孔528a以形成另一接合結構134b。也就是說，橋結構140橫穿或橫跨形成在第一晶粒110與第二晶粒120之間的間隙G。如圖5B中所示，間隙G由橋結構140、第一晶粒110及第二晶粒120環繞或構建。
詳細來說，間隙G可包括第一間隙G1及位於第一間隙G1上的第二間隙G2。第一間隙G1由鄰近彼此的第一晶粒110的側壁110s與第二晶粒120的側壁120s以及鈍化層116或126的頂表面116t或126t環繞或界定。第二間隙G2由橋結構140的底表面140bt及接合結構134a、134b環繞或界定。第二間隙G2與第一間隙G1空間連通。
在一些實施例中，第一間隙G1的寬度W1是第一晶粒110與第二晶粒120之間的側向距離，即，第一晶粒110的側壁110s與第二晶粒120的側壁120s之間的側向距離。第一間隙G1的高度H1是半導體基底112的底表面112b與鈍化層116或126的頂表面116t或126t之間的縱向距離。在一些實施例中，第一間隙G1的寬度W1可為10 μm到1000 μm，第一間隙G1的高度H1可為10 μm到775 μm，且第一間隙G1的縱橫比（H1/W1）可為0.01至100。
在一些實施例中，第二間隙G2的寬度W2是接合結構134a與接合結構134b之間的側向距離。第二間隙G2的高度H2是橋結構140的底表面140bt與鈍化層116或126的頂表面116t或126t之間的縱向距離。在一些實施例中，第二間隙G2的寬度W2可為20 μm到1100 μm，且第二間隙G2的高度H2可為10 μm到50 μm。
參照圖5C，在載體10之上形成包封材料550a以填充在第一晶粒110、第二晶粒120及橋結構140之間的間隙G中，且包封材料550a包封第一晶粒110、第二晶粒120、橋結構140。另外，接合結構134及導通孔518及528被包封材料150a完全覆蓋而不被包封材料150a顯露出來。此外，包封材料150a被形成為覆蓋第二導通孔518b及528b的頂表面518t及528t以及橋結構140的頂表面140t。在一些實施例中，包封材料550a包含模制化合物、模制底部填充膠、樹脂（例如環氧樹脂）或其組合等。在一些替代實施例中，包封材料550a具有100帕斯卡·秒到600帕斯卡·秒的黏度。
參照圖5C，在一些實施例中，包封材料550a是通過壓縮模制製程形成。舉例來說，提供具有空腔（未示出）的模具。將包封材料550a設置在模具的空腔中。將圖5B中所示的結構顛倒並浸入包封材料550a中，使得包封材料550a填充在間隙G中並在側向上包封第一晶粒110、第二晶粒120及橋結構140。之後，對包封材料550a執行固化製程。與傳統的模制製程不同，在壓縮模制製程中，包封材料550a易於填充在具有高深寬比的第一間隙G1以及具有小的空間的第二間隙G2中。因此，包封材料550a能夠均勻地分佈在整個載體10上（包括在載體10的邊緣或中心處），且在填充在第一間隙G1及第二間隙G2中的包封材料550a中僅包括很少的空氣空隙。也就是說，壓縮模制製程由於製程流程得到簡化而適合於高的產量，且具有降低製程成本的優點。此外，壓縮模制製程還適合於小的封裝體形式。
在一些替代實施例中，包封材料550a是通過模制底部填充製程形成。在其他實施例中，包封材料550a通過底部填充製程以及壓縮模制製程形成。舉例來說，包封材料550a可通過以下步驟形成：形成填充在第一間隙G1中並在側向上包封第一晶粒110及第二晶粒120的第一模制化合物；研磨第一模制化合物；形成導通孔518及528，通過接合結構134將橋結構140接合到第一晶粒110及第二晶粒120上；形成填充在第二間隙G2中並在側向上包封接合結構134的底部填充膠；以及然後在第一模制化合物之上形成第二模制化合物且所述第二模制化合物在側向上包封底部填充膠、橋結構140及第二導通孔518b及528b。
參照圖5C及圖5D，在一些實施例中，可通過平坦化製程局部地移除包封材料550a直到暴露出第二導通孔518b及528b的頂表面518t及528t。在一些實施例中，在平坦化製程期間，第二導通孔518b及528b的上部部分和/或橋結構140的上部部分也可被移除。包封材料550a的平坦化可產生包封體550，包封體550位於載體10之上以填充在第一晶粒110、第二晶粒120及橋結構140之間的間隙G中，且在側向上包封第一晶粒110、第二晶粒120、橋結構140。在這種情況下，包封體550側向包封第二導通孔518b、528b，如圖5C中所示。因此，在下文中第二導通孔518b、528b可被稱為絕緣穿孔（TIV）518b、528b。在一些實施例中，包封材料550a的平坦化包括執行機械研磨製程和/或化學機械研磨（CMP）製程。在平坦化製程之後，橋結構140的頂表面140t以及TIV 518b及528b的頂表面518t及528t可與包封體550的頂表面550t實質上共面。
參照圖5D及圖5E，在橋結構140的頂表面140t及包封體550的頂表面550t之上形成絕緣材料250及嵌置在絕緣材料250中的導電圖案253。在一些實施例中，絕緣材料250及導電圖案253通過如圖4A到圖4C中所示的一系列步驟形成，且已經在以上實施例中進行了詳細闡述。因此，此處省略其詳細說明。在一些替代實施例中，絕緣材料250及導電圖案253通過如圖1E到圖1I中所示的一系列步驟形成。也就是說，絕緣材料可在側向上包封TSV以電性隔離TSV與橋結構的基底。
參照圖5E及圖5F，在形成導電圖案253之後，在包封體550及橋結構140的頂表面140t上形成RDL結構160。之後，在RDL結構160的重佈線層RDL4之上形成多個導電端子170，所述多個導電端子170電性連接到RDL結構160的重佈線層RDL4。在以上實施例中已經詳細闡述了RDL結構160及導電端子170的排列、材料及形成方法。因此，此處省略其詳細說明。
參照圖5F及圖5G，在RDL結構160上形成導電端子170之後，執行單體化製程以對圖5F中所示的結構進行切割，從而形成多個封裝結構4。在一些實施例中，單體化製程涉及用旋轉刀片或雷射光束執行晶片切割製程。換句話說，切割或單體化製程是雷射切割製程、機械切割製程或任何其他合適的製程。
在執行單體化製程之後，將黏著層12、剝離層11及載體10從封裝結構4分離，且然後移除黏著層12、剝離層11及載體10。在一些實施例中，用紫外雷射光照射剝離層11（例如，LTHC釋放層），使得載體10及剝離層11容易地從封裝結構4剝落。然而，剝離製程並非僅限於此，且在一些替代實施例中可使用其他合適的剝離方法。
在圖5G中，在從黏著層12、剝離層11及載體10釋放封裝結構4之後，可將封裝結構4安裝並接合到由框架560緊緊地固持的膠帶（tape）562。
圖7是圖5D的封裝結構的一部分500的放大圖。
參照圖5D及圖7，包封體550可以是一體形成，這意味著包封體550填充在第一間隙G1中、向上延伸以填充在第二間隙G2中、且繼續在側向上包封接合結構134以及TIV 518b及528b。在一些實施例中，包封體550包括第一部分P1、第二部分P2及第三部分P3。在本文中，第一部分P1被定義為填充在第一晶粒110與第二晶粒120之間的第一間隙G1中且在側向上包封第一晶粒110及第二晶粒120的區。第二部分P2被定義為填充在第二間隙G2中、在側向上包封第一晶粒110與橋結構140之間的接合結構134a、以及在側向上包封第二晶粒120與橋結構140之間的接合結構134b的區。第三部分P3被定義為在側向上包封橋結構140、第二部分P2以及TIV 518b及528b的區。在一些實施例中，第一部分P1、第二部分P2及第三部分P3具有相同的材料，例如模制化合物、模制底部填充膠、樹脂（例如環氧樹脂）等。在本文中，相同的材料意味著第一部分P1、第二部分P2及第三部分P3的材料具有實質上相同的黏度、相同平均直徑的填料粒子554、或相同含量的填料粒子554。在一些替代實施例中，填充在間隙G中的填料粒子554的平均直徑小於分佈在間隙G之外的其他區中的填料粒子554的平均直徑。
如圖7中所示，包封體550可包含基材552及基材552中的多個填料粒子554。在一些實施例中，基材552可為聚合物、樹脂、環氧樹脂等；且填料粒子554可為SiO2 、Al2 O3 、矽石等的介電粒子，且可具有球形形狀。在一些替代實施例中，填料粒子554可為實心的或空心的。另外，填料粒子554可具有多個不同的直徑。在一些實施例中，填料粒子554具有1 μm到75 μm的直徑。在一些其他實施例中，填料粒子554具有5 μm到25 μm的平均直徑。填料粒子554的直徑應足夠小以填充在小的間隙G中。在一些其他實施例中，以包封體550的總重量計，填料粒子554的含量為約50 wt%到約90 wt%。
應注意，在一些實施例中，由於包封體550的面對第一晶粒110、第二晶粒120及橋結構140的部分未通過CMP或機械研磨被平坦化，因此與所示的第一晶粒110的側壁110s、第二晶粒120的側壁120s、橋結構140的底表面140bt及橋結構140的側壁140s接觸的球形粒子556具有球形表面。相比之下，包封體550的與聚合物層PM1接觸的另一部分（例如，第三部分P3）已經在圖5E中所示的步驟中被平坦化。因此，與聚合物層PM1接觸的填料粒子554在平坦化製程期間被局部地切割，且因此將具有與聚合物層PM1接觸的實質上平坦的頂表面（而不是圓形的頂表面）。另一方面，未經受平坦化的內部球形粒子556保持具有非平坦（例如球形）表面的原始形狀。在本說明通篇中，在平坦化中已經被研磨的填料粒子554被稱為局部粒子558。也就是說，在一些實施例中，第一部分P1及第二部分P2充滿球形粒子556且不包含局部粒子558。在一些實施例中，局部粒子558的與RDL結構160（如圖5F中所示）接觸的表面558s與TIV 518b、528b的頂表面518t、528t實質上共面。
如圖7中所示，由於第一部分P1、第二部分P2及第三部分P3是在同一步驟（例如壓縮模制製程）中形成，因此在第一部分P1與第二部分P2之間不包括第一介面IS1，且在第二部分P2與第三部分P3之間不包括第二介面IS2。也就是說，第一部分P1與第二部分P2不存在介面，且第二部分P2與第三部分P3不存在另一介面。在本文中，第一介面IS1及第二介面IS2被視為實際上不存在於包封體550中的虛擬介面（在圖7中示出為虛線）。在圖7中，第一部分P1與第二部分P2共用球形粒子556中的至少一個球形粒子556（即，公共球形粒子），而第二部分P2與第三部分P3共用球形粒子556中的至少另一球形粒子556（即，另一公共球形粒子）。在一些其他實施例中，在第一介面IS1處及第二介面IS2處包括球形粒子556，但不包括局部粒子558。
圖8是示出根據本公開第四實施例的封裝結構的示意性俯視圖。
參照圖8，封裝結構4包括並排設置的第一晶粒110及第二晶粒120。在本實施例中，第一晶粒110是系統晶片（SoC），且第二晶粒120是記憶體封裝體（例如，HBM封裝體）。詳細來說，第一晶粒110的面積大於第二晶粒120的面積，且第二晶粒120的數量大於第一晶粒110的數量。第二晶粒120設置在第一晶粒110的兩側。橋結構140分別設置在第一晶粒110及第二晶粒120之上且對第一晶粒110與第二晶粒120進行電性連接。在替代實施例中，第二晶粒120可為另一記憶體封裝體，例如DRAM封裝體、SRAM封裝體、HMC封裝體等、或其組合。
綜上所述，在所述實施例中，可通過單個模制製程來包封第一晶粒110、第二晶粒120及橋結構140。在這種情況下，製造步驟得到簡化，從而縮短了週期時間並節省了製程成本。此外，由於模制步驟減少，因此可具有更大的覆晶接合偏移裕度（flip chip joint shift window）。
根據本公開的一些實施例，一種封裝體包括第一晶粒、第二晶粒、橋結構、包封體以及重佈線層（RDL）結構。所述第一晶粒與所述第二晶粒並排設置。所述橋結構設置在所述第一晶粒及所述第二晶粒之上，以電性連接所述第一晶粒與所述第二晶粒。所述包封體側向包封所述第一晶粒、所述第二晶粒及所述橋結構。所述重佈線層結構設置在所述橋結構的背側及所述包封體之上。所述重佈線層結構包括絕緣結構及導電圖案，所述導電圖案設置在所述絕緣結構之上且延伸穿過所述絕緣結構及延伸穿過所述橋結構的基底，以在所述橋結構的所述基底中形成至少一個穿孔並在所述至少一個穿孔之上形成重佈線層。在所述導電圖案中包含及分佈有多個金屬晶粒，且所述重佈線層與所述至少一個穿孔共用所述多個金屬晶粒中的至少一個金屬晶粒。
在一些實施例中，所述橋結構的所述基底包含半導體材料、介電材料或其組合。所述絕緣結構在所述橋結構的所述基底與所述至少一個穿孔之間延伸且側向包封所述至少一個穿孔，以電性隔離所述至少一個穿孔與所述橋結構的所述基底。所述至少一個穿孔包括上部部分及下部部分，且所述下部部分的側壁在橫截面中具有弧形輪廓。所述至少一個穿孔包括上部部分及下部部分，且所述上部部分的寬度大於所述下部部分的寬度。所述導電圖案包括晶種層及設置在所述晶種層上的導電特徵，所述晶種層共形地覆蓋所述橋結構的所述基底中的相應的通孔開口的底表面及側壁。所述重佈線層的所述導電特徵接觸相應的穿孔的所述導電特徵，且所述晶種層不位於所述重佈線層的所述導電特徵與所述相應的穿孔的所述導電特徵之間。所述包封體包括：第一部分，側向包封所述第一晶粒及所述第二晶粒且填充在所述第一晶粒與所述第二晶粒之間的間隙中；第二部分，側向包封設置在所述第一晶粒與所述橋結構之間以及設置在所述第二晶粒與所述橋結構之間的多個連接件；以及第三部分，側向包封所述橋結構及所述第二部分。所述包封體包括：多個球形粒子；以及多個局部粒子，接觸所述重佈線層結構，其中所述第一部分與所述第二部分共用所述多個球形粒子中的至少一個球形粒子，且所述第二部分與所述第三部分共用所述多個球形粒子中的至少另一球形粒子。所述封裝體更包括保護層，所述保護層將所述第一部分與所述第二部分及所述第三部分隔開。所述第一晶粒及所述第二晶粒分別包括高頻寬記憶體、系統晶片、動態隨機存取記憶體、靜態隨機存取記憶體、混合存儲立方體或其組合。
根據本公開的替代實施例，一種製造封裝體的方法包括以下步驟：提供並排設置的第一晶粒與第二晶粒；將橋結構以覆晶接合方式安裝到所述第一晶粒及所述第二晶粒；形成用於包封所述第一晶粒、所述第二晶粒及所述橋結構的包封體；執行平坦化製程，以薄化所述橋結構、移除所述包封體的一部分並暴露出所述橋結構的背側；在所述橋結構的基底中形成多個開口；以及在所述多個開口中形成多個穿孔以及在所述多個穿孔之上形成多個重佈線層（RDL）。
在一些實施例中，所述在所述多個開口中形成所述多個穿孔以及在所述多個穿孔之上形成所述多個重佈線層包括：在所述多個開口中形成絕緣材料，其中所述絕緣材料從所述多個開口延伸以覆蓋所述橋結構的所述背側；圖案化所述絕緣材料，以暴露出所述多個開口的底表面；以及以導電材料填充所述多個開口，所述導電材料延伸以覆蓋所述橋結構的所述背側，其中所述絕緣材料側向包封所述多個穿孔，以電性隔離所述多個穿孔與所述橋結構的所述基底。所述圖案化所述絕緣材料包括執行曝光及顯影製程，以使所述多個穿孔中的一個穿孔的下部側壁在橫截面中具有弧形輪廓。所述在所述橋結構的所述基底中形成所述多個開口包括：在所述橋結構的所述背側之上形成絕緣材料；以及移除所述絕緣材料的一部分及所述橋結構的所述基底的一部分，以在所述橋結構的所述基底中形成所述多個開口，其中所述多個開口中的一個開口的上部寬度大於所述一個開口的下部寬度。所述方法更包括在所述第一晶粒之上形成保護層，其中所述保護層從所述第一晶粒延伸以覆蓋所述第二晶粒。所述形成所述包封體包括壓縮模制製程、模制底部填充製程或其組合。
根據本公開的替代實施例，一種封裝結構包括系統晶片（SoC）、封裝體、橋結構、第一包封體以及重佈線層（RDL）結構。所述系統晶片與所述封裝體並排設置。所述橋結構設置在所述系統晶片及所述封裝體之上且電性連接所述系統晶片與所述封裝體。所述第一包封體側向包封所述系統晶片、所述封裝體及所述橋結構。所述重佈線層結構設置在所述橋結構及所述第一包封體之上。所述重佈線層結構包括絕緣結構及導電圖案，所述導電圖案設置在所述絕緣結構之上且延伸穿過所述絕緣結構及延伸穿過所述橋結構的基底，以在所述橋結構的所述基底中形成多個穿孔。
在一些實施例中，所述封裝體包括記憶體封裝體，所述記憶體封裝體包括記憶體晶粒堆疊及對所述記憶體晶粒堆疊進行包封的第二包封體。所述第二包封體中的填料的粒徑大於所述第一包封體中的填料的粒徑。
以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本發明的各個方面。所屬領域中的技術人員應知，其可容易地使用本發明作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，這些等效構造並不背離本發明的精神及範圍，而且他們可在不背離本發明的精神及範圍的條件下對其作出各種改變、代替及變更。
1、2、3、4:封裝體 3a:結構 10:載體 11:剝離層 12:黏著層 14、14a、16、24、26、28:開口 14w、142w:寬度 18:區 106、116、126:鈍化層 110:第一晶粒 110a、120a、140a:前側 110s、120s、140s、156s、S1、S2:側壁 112、122:半導體基底 112b、142b:底表面 114、124:導電墊 114a、124a:第一導電墊 114b、124b:第二導電墊 115、125、414、550:包封體 115t、116t、118t、125t、126t、128t、132t、140t、240t、518t、528t、550t:頂表面 118、128、148、406:連接件 118a、128a:第一連接件 118b、128b:第二連接件 120:第二晶粒 130:保護層 131:容納空間 132、518、528:導通孔 132a、518a、528a:第一導通孔 132b、518b、528b:第二導通孔 134、134a、134b:接合結構 140、240:橋結構 140b:背側 140bt:底表面 141、147:介電層 142、242:基底 142h1、142h2、144h、242h、T1、T2:厚度 143、153、253:導電圖案 144:內連結構 145:接觸件 146:罩幕圖案 148a:銅柱 148b:焊料頂蓋 150:絕緣結構 152、252:晶種層 154、254:導電特徵 154G:金屬晶粒 156、256:穿孔 156a、256a:下部部分 156b、256b:上部部分 158、258:重佈線層（RDL） 160:重佈線層（RDL）結構 170:導電端子 250:絕緣材料 402:邏輯晶粒 404、410:穿孔 405:主體 408:記憶體晶粒412:底部晶粒 416、554:填料粒子 500:封裝結構的一部分 550a:包封材料 552:基材 556:球形粒子 558:局部粒子 558s:表面 560:框架 562:膠帶 ∆H:高度差 G:間隙 G1:第一間隙 G2:第二間隙 H1、H2:高度 IS1:第一介面 IS2:第二介面 P1:第一部分 P2:第二部分 P3:第三部分 PM1、PM2、PM3、PM4:聚合物層 RDL1、RDL2、RDL3、RDL4:重佈線層 W1、W2:寬度
結合附圖閱讀以下詳細說明，會最好地理解本發明的各個方面。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1A到圖1J是示出根據本公開第一實施例的封裝體的製造方法的示意性剖視圖。 圖2A到圖2D是圖1I的區的各種放大圖。 圖3是示出根據本公開第二實施例的封裝體的示意性剖視圖。 圖4A到圖4D是示出根據本公開第三實施例的封裝體的製造方法的示意性剖視圖。 圖5A到圖5G是示出根據本公開第四實施例的封裝結構的製造方法的示意性剖視圖。 圖6是圖5A的記憶體封裝體的放大圖。 圖7是圖5D的封裝結構的一部分的放大圖。 圖8是示出根據本公開第四實施例的封裝結構的示意性俯視圖。
1:封裝體
10:載體
12:黏著層
110:第一晶粒
115、125:包封體
120:第二晶粒
130:保護層
132b:第二導通孔
134:接合結構
140:橋結構
142:基底
144:內連結構
150:絕緣結構
153:導電圖案
156:穿孔
160:重佈線層(RDL)結構
170:導電端子
PM1、PM2、PM3、PM4:聚合物層
RDL1、RDL2、RDL3、RDL4:重佈線層

Claims (1)

  1. 一種封裝體，包括： 並排設置的第一晶粒與第二晶粒； 橋結構，設置在所述第一晶粒及所述第二晶粒之上，以電性連接所述第一晶粒與所述第二晶粒； 包封體，側向包封所述第一晶粒、所述第二晶粒及所述橋結構；以及 重佈線層結構，設置在所述橋結構的背側及所述包封體之上，其中所述重佈線層結構包括絕緣結構及導電圖案，所述導電圖案設置在所述絕緣結構之上且延伸穿過所述絕緣結構及延伸穿過所述橋結構的基底，以在所述橋結構的所述基底中形成至少一個穿孔並在所述至少一個穿孔之上形成重佈線層， 其中在所述導電圖案中包含及分佈有多個金屬晶粒，且所述重佈線層與所述至少一個穿孔共用所述多個金屬晶粒中的至少一個金屬晶粒。
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