TWI782567B - 超越倍縮光罩極限之低成本、高頻寬單片系統整合之方法 - Google Patents

超越倍縮光罩極限之低成本、高頻寬單片系統整合之方法 Download PDF

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凱雷姆 阿卡爾瓦達爾
漢森 黃
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台灣積體電路製造股份有限公司
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Abstract

本發明實施例係關於一種半導體單片IC，其包含：一半導體基板，其在平面圖中具有一矩形形狀；多個小晶片，其等各自包括一電路，其中該多個小晶片放置於該半導體基板上方且藉由用一介電材料填充之晶粒間空間彼此分離；及複數個導電連接圖案，其等電連接該多個小晶片使得該多個小晶片之該電路之一組合用作一個功能電路。晶片區具有比用於製作第一及第二電路之一微影設備之一最大曝光面積大的一面積。

Description

超越倍縮光罩極限之低成本、高頻寬單片系統整合之方法
本發明實施例係關於超越倍縮光罩極限之低成本、高頻寬單片系統整合之方法。
隨著半導體工業已為了追求更高裝置密度、更高效能及更低成本而發展至奈米技術製程節點，來自製作及設計問題兩者之挑戰使三維整合及多晶片系統有必要(warrant for)。
本發明的一實施例係關於一種製造一半導體裝置之方法，其包括：提供一第一小晶片之一第一電路及一第二小晶片之一第二電路，其中該第一電路及該第二電路兩者形成於一半導體晶圓之一晶片區上方且藉由放置於該第一小晶片與該第二小晶片之間之一晶粒間空間上方的一介電層分離；及形成電連接該第一電路及該第二電路且放置於該晶粒間空間上方的一導電連接圖案。
本發明的一實施例係關於一種製造一半導體裝置之方法，其包括：在放置於一半導體晶圓上方之一下層(underlying layer)上方形成一第一光阻層；使用用於一第一小晶片之一第一光罩對該第一光阻層執行一第一曝光；使用用於一第二小晶片之一第二光罩對該第一光阻層執行一第二曝光，其中該第一曝光之一第一曝光區域中之一第一電路圖案區域未與該第二曝光之一第二曝光區域中之一第二電路圖案區域重疊；使該第一光阻層顯影以形成一第一光阻圖案；使用該第一光阻圖案作為一蝕刻遮罩對該下層執行一蝕刻操作以形成一下層圖案；在包含放置於該半導體晶圓上方之該下層圖案之一下層結構上方形成一第二光阻層；及使用一第三光罩對該第一光阻層執行一第三曝光，其中該第三曝光之一第三曝光區域與該第一曝光區域及該第二曝光區域部分重疊。
本發明的一實施例係關於一種半導體裝置，其包括：一半導體基板，其自一半導體晶圓切割(dice)；包括一第一電路之一第一小晶片及包括一第二電路之一第二小晶片，該等第一小晶片及第二小晶片兩者放置於該半導體基板上方且藉由用一介電材料填充之一晶粒間空間分離；及複數個導電連接圖案，其等連接該第一電路及該第二電路且放置於該晶粒間空間上方。
應瞭解，以下揭露提供用於實施本發明實施例之不同特徵之許多不同實施例或實例。下文描述組件及配置之特定實施例或實例以簡化本揭露。當然，此等僅為實例且非意欲限制。例如，元件之尺寸不限於所揭露之範圍或值，而是可取決於製程條件及/或裝置之所要性質。此外，在以下描述中，一第一構件形成於一第二構件上方或上可包含其中第一及第二構件經形成而直接接觸之實施例，且亦可包含其中額外構件可經形成而介入第一及第二構件使得第一及第二構件可未直接接觸之實施例。為簡單及清楚起見，各個構件可按不同比例任意繪製。
此外，為便於描述，諸如「在…下面」、「在…下方」、「下」、「在…上方」、「上」及類似者之空間相對術語可在本文中用於描述一個元件或構件與另一(些)元件或構件之關係，如圖中所繪示。空間相對術語除圖中所描繪之定向之外亦意欲涵蓋裝置在使用或操作中之不同定向。設備可以其他方式定向(旋轉90度或成其他定向)且因此可同樣解釋本文中所使用之空間相對描述符。另外，術語「由…製成」可意謂「包括」或「由…組成」。
歸因於更佳效能、更低功率消耗及可靠性，包含單片積體電路及系統之多晶片系統對於當前積體電路之離散替代例而言係較佳的。然而，當前，一具成本效益之高良率單片系統整合方案無法使用。替代例之一者係單片3D整合系統，其遭受歸因於循序整合之高成本、歸因於製程複雜性之低良率，及與上金屬佈線層之製程之熱限制相關聯之不良裝置效能。另一替代例係一2.5D/3D封裝，其係用於一「系統級封裝」(SiP)之一方法，且實現許多商業高效能運算產品。然而，此等系統及方法並非一單片積體電路，且需要一封裝中之多個晶片之一組裝製程。組裝製程通常需要以下製程之一或多者，其等增加成本：製作中介層及貫穿矽通路(through silicon via) (TSV)、一晶圓薄化製程、一接合製程及遮罩拼接技術。此外，在有限接合間距之情況下，晶粒間互連件之數目保持有限，此對可達成頻寬(每秒在晶粒之間傳送之位元組之數量)施加更高限制。
在本揭露中，提供一種達成一經改良單片系統之新穎製程及裝置，此使在一2D平面上組合超越一光罩面積極限之任意大數量的小晶片成為可能。
在本揭露中，一單片積體電路(IC)大體上指代包含形成於自一半導體晶圓切割之一單一半導體基板上方之多個小晶片的一半導體裝置。一晶片或一半導體晶片指代自一晶圓切割或待自晶圓切割之一半導體基板。在一些實施例中，使多個小晶片成型(mold)為具有引線框之一單一樹脂封裝。一小晶片亦被稱為一晶粒，其大體上意謂在具有或不具有另一小晶片之情況下執行給定功能性且藉由一切割道(scribe lane)及/或一晶粒間空間包圍之一電路區域。一小晶片之一大小大體上對應於在微影操作中設定之一曝光面積，且等於或小於可在一微影設備(步進器或掃描器)中設定之最大曝光面積。因此，具有一單一半導體基板上之多個小晶片之單片IC可具有比最大曝光面積大之一大小。一最先進曝光工具(例如，KrF、ArF掃描器或EUV掃描器)利用一6英寸倍縮光罩/光罩(一150 mm方形基板)以1/4倍縮小率成像於一晶圓上，使得晶圓上之一場之最大曝光面積係26 × 33 mm2 (在倍縮光罩上係104 × 132 mm2 )。
圖1A及圖1B繪示根據本揭露之實施例之一單片IC之示意性平面圖(佈局)。在圖1A中，在一些實施例中，四個小晶片CL1、CL2、CL3及CL4形成於一半導體基板10上。在一些實施例中，小晶片CL1、CL2、CL3及CL4具有不同電路佈局及/或不同功能。在一些實施例中，小晶片之一者可包括一記憶體裝置(諸如一動態隨機存取記憶體(DRAM)、一靜態RAM (SRAM)、一快閃記憶體或其他基於CMOS之記憶體裝置)作為其主要電路(例如，佔據小晶片面積之75%以上)。晶粒間空間DTDS設置於相鄰小晶片之間，且一切割道SL包圍四個小晶片。在單片IC之製作期間，多個單片IC形成於一半導體晶圓(例如，300 mm、200 mm或150 mm Si晶圓)上。在一些實施例中，切割道設置於相鄰單片IC區域之間，且具有與各單片IC內之晶粒間空間相同之寬度。由於藉由切割切割道而將晶圓切割成多個單片IC晶片，故切割道SL之寬度小於晶粒間空間DTDS之寬度。在一些實施例中，除電連接相鄰小晶片之佈線圖案外之未用作各小晶片之功能電路之一部分的測試圖案、量測圖案或其他圖案設置於切割道SL及/或晶粒間空間DTDS上。
如圖1A及圖1B中所展示，提供四個小晶片，但一個單片IC中之小晶片之數目不限於四個，且可為兩個、三個、五個、六個或更多。在一些實施例中，如圖1A中所展示，四個小晶片CL1至CL4具有相同面積(由切割道及晶粒間空間包圍之面積)。在其他實施例中，小晶片之一或多者具有與另一小晶片不同之大小。在一些實施例中，如圖1B中所展示，小晶片CL5及CL6具有相同大小(晶粒大小)且小晶片CL7及CL8具有彼此不同且與小晶片CL5及CL6不同之大小。在一些實施例中，晶粒間空間DTDS之寬度分別針對相鄰小晶片係相同的。在其他實施例中，晶粒間空間DTDS之寬度係不同的。圖2A、圖2B及圖2C繪示根據本揭露之實施例之一晶圓上方之小晶片之佈局。圖2A展示一晶片中之一單一類型之小晶片。圖2B展示其中兩種不同類型之小晶片形成於一個晶片中之一單片IC案例。圖2C展示其中四種不同類型之小晶片形成於一個晶片中之一單片IC案例。在執行製作晶片之全部必要製程之後，藉由沿著切割道切成多個晶片而切割晶圓。晶圓之輪廓僅經展示用於繪示目的，且晶圓之大小可大於所繪示(即，晶片大小小於所繪示)。在一些實施例中，一個晶片內之小晶片之大小係相同的。
圖3A、圖3B、圖3C及圖3D繪示根據本揭露之實施例之一晶圓上方之小晶片之佈局。晶圓之輪廓僅經展示用於繪示目的，且晶圓之大小可大於所繪示(即，晶片大小小於繪示)。不同於圖2B及圖2C之實施例，一個晶片內之小晶片之大小不相同。在一些實施例中，藉由調整遮罩葉片(mask blade)及曝光設備之步長而調整針對不同晶粒大小之曝光面積。
圖3A展示包含一晶片中之具有不同大小之兩個小晶片的一單片IC (晶片)。圖3B展示包含形成於一個晶片中之具有彼此不同之大小之三個小晶片的一單片IC。圖3C展示包含形成於一個晶片中之具有彼此不同之大小之四個小晶片的一單片IC。
圖3D展示包含五個小晶片之一單片IC。在一些實施例中，具有相同第一電路圖案(相同功能性)之兩個第一小晶片、具有相同第二電路圖案之兩個第二小晶片及具有一第三電路圖案之一個第三小晶片形成於一個晶片中。在一些實施例中，相同電路圖案意謂小晶片中之90%以上之電路圖案彼此相同。在一些實施例中，相同性(identicality)等於或小於100%。在一些實施例中，第一小晶片之大小與第二小晶片之大小相同且不同於第三小晶片。
小晶片之數目及/或小晶片之大小不限於圖2B、圖2C及圖3A至圖3D中所展示之數目及大小。
圖4繪示根據本揭露之實施例之用於一單片IC之一微影操作。圖4繪示針對各曝光步驟之對應於線X11-X11及X12-X12之一平面圖(佈局視圖)及剖面圖。
在一些實施例中，一光阻層PR形成於形成在一半導體晶圓上方之一待圖案化下層UL上方。在一項實施例中，晶圓包含至少在其表面部分上之一單晶半導體層。晶圓可包含一單晶半導體材料，諸如但不限於Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb及InP。光阻可為一正性(positive tone)或負性(negative tone)光阻。下層UL包含介電材料(例如，氧化矽、氮化矽、SiON、SiOCN、SiOC、氧化鋁、氧化鉿等)、半導體材料(磊晶形成之半導體材料、多晶矽、非晶矽等)或導電材料(金屬或金屬合金)之一或多者。
在第一曝光中，在曝光設備中設定具有用於第一小晶片CL1之電路圖案之一光罩，且執行一第一曝光製程以在光阻層PR中形成一潛在圖案。運用一列軸間距P1及一行軸間距P2以一步進重複(step-and-repeat)方式執行曝光。接著，在將晶圓保持在曝光設備之晶圓載物台上時，將用於第一小晶片CL1之光罩替換為用於第二小晶片CL2之一光罩。執行一第二曝光製程以運用列軸間距P1及行軸間距P2以一步進重複方式在光阻層PR中形成一潛在圖案。藉由使用用於第三小晶片CL3之一光罩及用於第四小晶片CL4之一光罩來執行類似操作。在執行四個曝光步驟之後，光阻層PR經受一顯影製程以形成一光阻圖案。接著，對整個晶圓上方之下層UL執行諸如一蝕刻操作之一或多個後續製程。在一些實施例中，用於製作多個小晶片之技術節點在小晶片間係相同的。例如，全部小晶片之一最小解析度或一設計規則係相同的。
應瞭解，甚至在晶片內之小晶片之大小不同之時，步進重複曝光製程仍大體上與上文所說明之製程相同。然而，在圖3D中所展示之佈局之情況中，可以兩個不同列軸間距執行第一及第二小晶片之曝光。
如上文所闡述，單片IC包含多個小晶片，其等之各者執行經設計功能。此等小晶片在單片IC中電連接以整體上用作一IC。圖5A及圖5B繪示用導電線連接相鄰小晶片之一佈線方案。在一些實施例中，藉由使用一或多個光罩來形成佈線圖案，其被稱為一晶粒間連接圖案。圖5A及圖5B繪示用於晶粒間(DTD)連接之此一光罩圖案。圖5A及圖5B之各者展示對應於線X1-X1及Y1-Y1之一平面圖(佈局)及一剖面圖。
類似於小晶片之各者中之電路圖案，DTD連接圖案使用一光罩將形成為光阻圖案。在一些實施例中，DTD連接圖案之曝光大小與小晶片之各者之曝光大小(晶粒大小)相同，其中小晶片具有相同晶粒大小。如圖5A中所展示，在一些實施例中，DTD連接圖案之曝光區域僅以一相等重疊量(50%)與第一小晶片CL1及第二小晶片CL2部分重疊。在其他實施例中，第一小晶片與第二小晶片之間之重疊量不同。在如圖5B中所展示之四個小晶片案例中，在一些實施例中，DTD連接圖案之曝光區域僅以一相等重疊量(25%)與第一、第二、第三及第四小晶片CL1至CL4部分重疊。在其他實施例中，第一小晶片至第四小晶片間之重疊量不同。在形成光阻圖案之後，執行一或多個蝕刻操作及導電膜形成操作以形成連接相鄰小晶片之一導電連接圖案。如圖5A及圖5B中所展示，導電連接圖案藉由一或多個介電層覆蓋。在一些實施例中，DTD連接圖案包含通路(垂直連接)及導線(橫向連接)，且因此使用至少兩個光罩(兩個微影製程)來形成此等導電連接圖案。
在其他實施例中，DTD連接圖案之曝光大小係不同的，例如，小於小晶片之各者之曝光大小(晶粒大小)，如圖6A及圖6B中所展示。
在一些實施例中，在形成小晶片中之全部金屬佈線層之後形成晶粒間連接圖案。在一些實施例中，在形成小晶片中之全部金屬佈線層(惟接墊圖案除外)之後形成晶粒間連接圖案。
圖7A至圖7E展示根據本揭露之實施例之用於製作晶粒間(DTD)連接圖案之一循序製程之各個視圖。應瞭解，可在藉由圖7A至圖7E展示之製程之前、期間及之後提供額外操作，且可針對方法之額外實施例替換或消除下文描述之一些操作。操作/製程之順序可為可互換的。
在一些實施例中，小晶片CL1及CL2之各者包含電晶體及多層佈線結構MW。在一晶圓上方同時執行小晶片CL1及CL2之製程，且因此，第一小晶片CL1與第二小晶片CL2之間之多層佈線之數目相同。
圖7A展示在形成待直接連接至DTD連接圖案之最上下層導電圖案ULP之後的一結構。一晶粒間空間DTDS放置於第一小晶片CL1與第二小晶片CL2之間。在一些實施例中，一或多個介電層形成於晶粒間空間DTDS上方。在一些實施例中，將一或多個導電材料片放置於晶粒間空間DTDS中，該一或多個導電材料片並非小晶片CL1及CL2之功能電路之一部分。在一些實施例中，最上下層導電圖案ULP包含一接墊，Au導線或一凸塊電極形成於該接墊上。
接著，一或多個介電層DL形成於下層導電圖案上方。在一些實施例中，介電層包含氧化矽、氮化矽、SiON、SiCN、SiOCN、SiON或任何其他適合介電材料之一或多者。藉由化學氣相沉積(CVD) (包含低壓CVD (LPCVD)及電漿輔助化學氣相沉積(plasma enhanced CVD) (PECVD))、物理氣相沉積(PVD)、原子層沉積(ALD)或其他適合製程來形成介電層。
接著，如圖7C中所展示，藉由使用一或多個微影及蝕刻操作來形成包含接點開口及凹槽之一開口圖案。隨後，用一或多種導電材料填充接點開口及凹槽且用一額外遮罩進行圖案化以形成一連接圖案CP，如圖7D中所展示。圖7E係圖7D之一俯視(平面)圖。
圖8至圖17展示根據本揭露之實施例之用於製作晶粒間(DTD)連接圖案之一循序製程之各個視圖。應瞭解，可在藉由圖8至圖17展示之製程之前、期間及之後提供額外操作，且可針對方法之額外實施例替換或消除下文描述之一些操作。操作/製程之順序可為可互換的。如關於前述實施例說明之材料、製程、方法、尺寸及/或組態可應用於以下實施例，且可省略其詳細描述。在一些實施例中，關於圖8至圖17說明之操作係關於一雙鑲嵌製程。
如圖8中所展示，諸如場效電晶體(FET)之下層裝置110形成於一半導體晶圓100上方之用於小晶片CL1及CL2之各者之區中。此外，下層裝置110藉由一或多個層間介電(ILD)層120覆蓋。在各項實施例中，FET包含鰭式場效電晶體(FinFET)、環繞式閘極FET (GAA FET)及/或其他MOS電晶體以及電容器、電阻及/或其他電子元件作為下層裝置。
小晶片CL1及CL2之各者包含互連結構，該等互連結構包含具有導電圖案之複數個互連圖案(佈線)層及用於將一個部分/構件中之各個構件連接至小晶片中之其他部分/構件之複數個接點孔/通路。在各項實施例中，互連及通路結構係由諸如金屬之導電材料形成，且小晶片之各者包含數個互連層。不同層中之互連層圖案亦透過垂直延伸於一個或數個互連層之間之通路彼此耦合。在一些實施例中，互連層圖案可表示位元線、訊號線、字線、電力供應線及各種輸入/輸出連接。在本揭露之一些實施例中，藉由雙鑲嵌或單鑲嵌製程來形成互連結構之各者，其中沉積一金屬間介電(IMD)材料層，形成溝槽及通路且用導電材料(例如，銅或鋁或各種合金)進行填充，且藉由化學機械拋光(CMP)平坦化表面，但在其他實施例中使用其他圖案化技術。使用多個圖案化微影製程來形成低於光微影製程之解析度極限之緻密配置互連件及/或通路。
在一些實施例中，半導體晶圓係矽晶圓。替代地，晶圓可包含：另一元素半導體，諸如鍺；化合物半導體，包含IV-IV族化合物半導體(諸如SiC及SiGe)、III-V族化合物半導體(諸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP)；或其等之組合。亦可使用非晶層(諸如非晶Si或非晶SiC)或一絕緣材料(諸如氧化矽)作為晶圓。晶圓可包含已適當地用雜質(例如，p型或n型導電性)摻雜之各個區。
ILD或IMD層包含氧化矽、氮化矽、氮氧化矽(SiON)、SiOCN、摻氟矽酸鹽玻璃(FSG)或一低介電係數材料，或任何其他適合介電材料。可藉由化學氣相沉積(CVD)或其他適合膜形成製程來形成ILD層。
在一些實施例中，互連層包含M個層，其中M係2或更大且20或更小之自然數。僅為了簡單起見，圖8展示例如最上第M佈線層130。然而，應注意，結構包含電連接至諸如電晶體之下層結構的第一至M-1互連層。如圖8中所展示，第M佈線層130嵌入於ILD層120之最上層中。在一些實施例中，小晶片之第M佈線層130包含一接墊，Au導線或一凸塊電極形成於該接墊上。類似於圖7A至圖7D，一或多個介電層140形成於晶粒間空間DTDS中。
接著，如圖9中所展示，一或多個介電層150形成於第M金屬佈線層130上方。介電層150包含氧化矽、氮化矽、氮氧化矽(SiON)、SiOCN、摻氟矽酸鹽玻璃(FSG)或一低介電係數材料，或任何其他適合介電材料。可藉由化學氣相沉積(CVD)或其他適合膜形成製程來形成介電層150。此外，在一些實施例中，一硬遮罩層160形成於介電層150上方。在一些實施例中，硬遮罩層160係由與介電層150不同之一材料製成，且包含氧化矽、氮化矽、氮氧化矽(SiON)、SiOCN、氧化鋁、氧化鉿或其他適合介電材料、非晶或多晶半導體材料(Si、Ge或SiGe)或導電材料(例如，TiN)之至少一者。
接著，如圖10中所展示，藉由使用一微影操作在硬遮罩層160上方形成具有一開口175之一第一遮罩圖案170。在一些實施例中，第一遮罩圖案170係一光阻圖案。在一些實施例中，第一遮罩圖案170係一有機底部抗反射塗覆(BARC)層或BARC層上之一光阻層。如上文所說明，用於形成第一遮罩圖案170之微影操作中之曝光區域僅與用於第一小晶片CL1及第二小晶片CL2之區部分重疊。
接著，如圖11中所展示，藉由使用一或多個蝕刻操作圖案化硬遮罩層160以形成一硬遮罩圖案160P。如圖11中所展示，硬遮罩圖案160P包含一溝槽圖案165。
進一步，如圖12中所展示，藉由使用一微影操作在硬遮罩圖案160P及介電層150上方形成具有一開口185之一第二遮罩圖案180。在一些實施例中，第二遮罩圖案180係一光阻圖案，且在其他實施例中，第二遮罩圖案180係一BARC層或BARC層上之一光阻層。如上文所說明，用於形成第二遮罩圖案180之微影操作中之曝光區域僅與用於第一小晶片CL1及第二小晶片CL2之區部分重疊。在一些實施例中，開口185係一孔圖案。
接著，藉由使用第二遮罩圖案180作為一蝕刻遮罩，介電層150經圖案化以形成孔155，如圖13中所展示。在一些實施例中，蝕刻在到達第M金屬佈線層130之前停止，且在其他實施例中，第M金屬佈線130在孔155之底部處暴露。隨後，移除第二遮罩圖案180。
接著，如圖14中所展示，藉由使用硬遮罩圖案160P作為一蝕刻遮罩，介電層150進一步經圖案化以形成一溝槽157。如圖14中所展示，第M金屬佈線130在孔155之底部處暴露。
在溝槽157及孔155形成於介電層150中之後，一或多個導電層190形成於溝槽157及孔155中及硬遮罩圖案160P上方，如圖15中所展示。導電層190包含導電材料(諸如鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、鎳、TiN、TaN、金屬合金、其他適合材料及/或其等之組合)之一或多個層。可藉由CVD、ALD、電鍍或其他適合方法來形成導電層190。
接著，執行諸如一CMP操作之一或多個平坦化操作以移除硬遮罩圖案160P上方之過量導電層190，如圖16中所展示。在一些實施例中，CMP操作在硬遮罩圖案160P處停止。接著，執行諸如一CMP操作之額外的一或多個平坦化操作以移除導電層190及硬遮罩圖案，藉此形成一晶粒間連接圖案190P，如圖17中所展示。在一些實施例中，CMP操作在介電層150處停止。在其他實施例中，在CMP操作中部分移除介電層150。用於形成DTD連接圖案190P之光微影操作(抗蝕劑塗覆、曝光及顯影)之次數係兩個。儘管圖17展示一個連接圖案190P，然應瞭解，在一些實施例中，複數個連接圖案190P經形成以電氣地且在功能上連接小晶片CL1及CL2。
在前述實施例中，DTD連接圖案190P形成為小晶片CL1及CL2之第M互連層上方之第M+1層。在其他實施例中，如圖7F中所展示，DTD連接圖案CPI形成於小晶片CL1及CL2之第二或第三至第M互連層(例如，第I互連層)之一或多者處。圖7F展示DTD連接圖案CP2、CP4、CP6及CP7，其中CP7係第M層。在此一情況中，運用與形成小晶片之互連圖案相同之導電圖案形成製程來執行用於DTD連接圖案190P之DTD連接圖案形成製程(例如，如藉由圖8至圖17展示之雙鑲嵌製程)。在其他實施例中，在用於小晶片CL1及CL2之相同互連圖案之導電圖案形成製程之前或之後針對DTD連接圖案190P執行一額外連接圖案形成製程。
儘管圖8至圖17繪示具有一個水平(橫向)部分及兩個垂直部分(通路)之一個連接圖案，然連接圖案之組態不限於此實施例。在一些實施例中，複數個連接圖案形成於晶粒間空間上方而電連接第一小晶片及第二小晶片。在一些實施例中，一個連接圖案包含在第一或第二小晶片之一者內之兩個或更多個通路。在一些實施例中，水平部分係分支的或具有一或多個彎曲部分(例如，一L形、一曲柄形等)。
圖18A及圖18B展示根據本揭露之實施例之晶粒間連接圖案(曝光區域)之佈局。如關於前述實施例說明之材料、製程、方法、尺寸及/或組態可應用於以下實施例，且可省略其詳細描述。
在圖5A及圖5B中所展示之實施例中，對應於晶粒間連接圖案之曝光區域與晶片區域中之全部小晶片部分重疊，且DTD連接圖案形成於相同互連層中，如關於圖8至圖17所說明。
在圖18A及圖18B之實施例中，對應於晶粒間連接圖案之曝光區域僅與晶片區域中之一些而非全部小晶片部分重疊，且DTD連接圖案形成於兩個或更多個不同互連層中。
在一些實施例中，小晶片CL1及CL3以及小晶片CL2及CL4分別藉由連接圖案300、305連接，如圖18A中所展示，且小晶片CL1及CL2以及小晶片CL3及CL4分別藉由連接圖案310、315連接，如圖18B中所展示。在一些實施例中，用於DTD連接圖案300之微影操作之曝光區域具有與小晶片CL1及CL3之曝光區域相同之面積，具有不同於(小於)小晶片CL1及CL3之曝光區域之一大小。類似地，在一些實施例中，用於DTD連接圖案305之微影操作之曝光區域具有與小晶片CL2及CL4之曝光區域相同之面積，具有不同於(小於)小晶片CL2及CL4之曝光區域之一大小。在一些實施例中，用於DTD連接圖案310之微影操作之曝光區域具有與小晶片CL1及CL2之曝光區域相同之面積，具有不同於(小於)小晶片CL1及CL2之曝光區域之一大小。類似地，在一些實施例中，用於DTD連接圖案315之微影操作之曝光區域具有與小晶片CL3及CL4之曝光區域相同之面積，具有不同於(小於)小晶片CL3及CL4之曝光區域之一大小。
如圖18B中所展示，DTD連接圖案310及315之互連層不同於DTD連接圖案300及305之互連層。在一些實施例中，DTD連接圖案300及305定位於第K互連層級處，且DTD連接圖案310及315定位於第L互連層級處，其中K及L係大於2且等於或小於M+1之自然數。在一些實施例中，K大於L，且在其他實施例中，K小於L。在一些實施例中，K與L之間之差係1至3之任何數字。在特定實施例中，K = M且L = M+1。在一些實施例中，運用用於小晶片之第K(或第L)互連圖案之導電圖案形成製程來執行用於DTD連接圖案300及305 (或310及315)之導電圖案形成製程(例如，如藉由圖8至圖17展示之雙鑲嵌製程)。在此一情況中，在一微影操作中，形成一光阻層，執行用於小晶片CL1至CL4及DTD連接圖案之曝光製程，使經曝光光阻層顯影，且執行一蝕刻操作。在其他實施例中，除用於小晶片之第K(或第L)互連圖案之導電圖案形成製程之外，亦針對DTD連接圖案300及305 (或310及315)執行一額外導電圖案形成製程。在此一情況中，在執行用於小晶片CL1至CL4之微影及蝕刻操作之前或之後，執行用於DTD連接圖案之微影及蝕刻操作。
在一些實施例中，DTD連接圖案300 (或305)之一遮罩圖案與DTD連接圖案305 (或315)之一遮罩圖案相同。在此一情況中，在一些實施例中，在整個晶片之原料中以半間距重複DTD連接圖案300及305之遮罩圖案之曝光。在其他實施例中，DTD連接圖案300 (或305)之遮罩圖案與DTD連接圖案305 (或315)之遮罩圖案不同。
圖19展示根據本揭露之一實施例之一曝光區域佈局。如上文所闡述，在圖8至圖17之雙鑲嵌技術中，採用一CMP操作。在一CMP操作中，當圖案密度或圖案大小不均勻時，目標層之蝕刻量不均勻，此可引起各種問題，諸如局部凹陷(dishing)。為避免此等問題，根據本揭露之一實施例形成虛設圖案。
在一些實施例中，在用於連接圖案之一微影操作中，在使用用於DTD連接圖案之溝槽圖案之一光罩對一光阻層進行一曝光操作之前或之後，對光阻層執行使用除用於DTD連接圖案之溝槽圖案之光罩以外之一或多個其他光罩的一或多個額外曝光操作，如圖19中所展示。一或多個其他光罩包含用於改良CMP操作之均勻性之虛設圖案。在用於DTD連接圖案之溝槽圖案及虛設圖案之曝光操作之後，執行經曝光光阻劑之一顯影製程。
在一些實施例中，虛設圖案包含具有實質上等於DTD連接圖案之一圖案大小及/或密度之一圖案大小及/或密度的週期性或規則配置之線、框或孔圖案。在一些實施例中，一曝光區域中之圖案密度及/或虛設圖案之密度小於一曝光區域中之DTD連接圖案之溝槽圖案之圖案大小及/或密度的約± 10%。在一些實施例中，規則配置之虛設圖案之一些部分取決於下層佈線圖案之佈局而缺失以減小寄生電容。在一些實施例中，當執行針對CMP操作之虛設圖案曝光時，微影操作之次數係三個。
圖20展示接墊或墊電極BP及接墊上方之一開口BPO之一配置。在形成DTD連接圖案之後，一或多個絕緣層(鈍化層)形成於DTD連接圖案上方，且藉由使用一或多個微影及蝕刻操作來形成接墊或墊電極之開口。圖20展示在形成開口BPO之後沿著線X2-X2之一平面圖(佈局視圖)及一剖面圖。
在一些實施例中，如圖20中所展示，沿著沿整個晶片之外周邊之小晶片CL1及CL2之各者之(僅)三個側配置接墊或墊電極BP (定位於開口BPO下方)。更明確言之，沿著小晶片CL1及CL2之各者之三個側(僅三個側，且因此並非全部四個側)配置三個或更多個開口BPO (及因此三個或更多個接墊或墊電極BP)。在一些實施例中，一或多個導電層形成於接墊BP上方之接墊之開口BPO中。在一些實施例中，無墊電極或墊電極開口形成於DTD連接圖案上方。換言之，晶粒間連接圖案僅用於連接相鄰小晶片中之電路且未用於連接至晶片外部。在其他實施例中，一選用開口BPO'沿著晶片之周邊形成於DTD連接圖案上方之晶粒間空間DTDS中，如圖20中所展示。
在其他實施例中，如圖20中所展示，沿著沿整個晶片之外周邊之小晶片CL1至CL4之各者之(僅)兩個側配置接墊或墊電極BP (定位於開口BPO下方)。更明確言之，沿著小晶片CL1至CL4之各者之兩個側(僅兩個側，且因此並非全部四個側)配置兩個或更多個開口BPO (及因此三個或更多個接墊或墊電極BP)。在一些實施例中，一或多個導電層形成於接墊BP上方之接墊之開口BPO中。在一些實施例中，無墊電極或墊電極之開口形成於DTD連接圖案上方。換言之，晶粒間連接圖案僅用於連接相鄰小晶片中之電路且未用於連接至晶片外部。在其他實施例中，一選用開口BPO'沿著晶片之周邊形成於DTD連接圖案上方之晶粒間空間DTDS中，如圖20中所展示。在一些實施例中，當形成用於CMP操作之虛設圖案時，虛設圖案定位於與連接圖案之水平部分相同之層級(高度)處。虛設圖案未電連接至第一或第二小晶片，且可為電浮動的(未連接至包含接地之任何固定電位)。
圖21A至圖21C繪示根據本揭露之實施例之封裝半導體裝置。在一些實施例中，如圖21A中所展示，藉由模樹脂(mold resin)使包含自一半導體晶圓切出之一半導體基板(例如，Si基板)及形成於半導體基板上之兩個或更多個小晶片(晶粒)的一半導體晶片成型。半導體晶片放置於一晶粒墊上且經由Au導線電連接至引線框。如上文所闡述，晶粒間連接圖案DTDCP形成於半導體基板上之小晶片之間之晶粒間空間中之一或多個介電層上方，且電連接相鄰小晶片。在一些實施例中，在模樹脂中使各自包含多個小晶片之兩個或更多個半導體晶片成型。
在其他實施例中，如圖21B中所展示，半導體晶片經由球形電極電連接至一中介層基板。中介層基板包含重佈佈線及貫穿通路電極，且經由球形電極連接至一佈線板。
在一些實施例中，如圖21C中所展示，半導體裝置包含如上文說明之一或多個單片IC及封裝在一起之一或多個個別IC (其等之各者具有在微影設備之曝光區域內之一晶片大小)。
在一些實施例中，具有一矩形形狀之晶片(經切割半導體基板)之大小大於858 mm2 (26 × 33 mm2 )。在其他實施例中，具有一矩形形狀之晶片之至少較短側大於26 mm。根據實施例之半導體裝置包含一單一半導體基板(半導體電路在其上形成為藉由橋接於晶粒間空間上方之連接圖案連接之多個小晶片)，且具有比對應於光罩(倍縮光罩)之一有效曝光面積大之一大小，且半導體基板成型為一單一半導體封裝。
本文中所描述之各項實施例或實例提供優於現有技術之數種優點。在本揭露之實施例中，由於藉由晶粒間連接圖案連接多個小晶片，故可獲得超越倍縮光罩大小極限之一大規模單片整合。
將瞭解，本文中不一定已論述全部優點，無特定優點對於全部實施例或實例而言為必需的，且其他實施例或實例可提供不同優點。
根據本揭露之一個態樣，在製造一半導體裝置之一方法中，提供一第一小晶片之一第一電路及一第二小晶片之一第二電路。第一電路及第二電路兩者形成於一半導體晶圓之一晶片區上方且藉由放置於第一小晶片與第二小晶片之間之一晶粒間空間上方的一介電層分離。電連接第一電路及第二電路之導電連接圖案形成於晶粒間空間上方。在前述及以下實施例之一或多者中，晶片區具有比用於製作第一及第二電路之一微影設備之一最大曝光面積大之一面積。在前述及以下實施例之一或多者中，半導體晶圓經切割以形成包含晶片區之一半導體晶片，第一小晶片及第二小晶片設置於在該晶片區上。在前述及以下實施例之一或多者中，用於製作第一電路之微影操作中之一曝光面積、用於製作第二電路之微影操作中之一曝光面積及用於製作導電連接圖案之微影操作中之一曝光面積係相同的。在前述及以下實施例之一或多者中，用於製作導電連接圖案之微影操作中之一曝光面積小於用於製作第一電路之微影操作中之一曝光面積、用於製作第二電路之微影操作中之一曝光面積。在前述及以下實施例之一或多者中，導電連接圖案連接第一電路之一最上導電層處之圖案及第二電路之一最上導電層處之圖案。在前述及以下實施例之一或多者中，除導電連接圖案以外，晶粒間空間不包括電連接至第一電路或第二電路之至少一者的功能電路。
根據本揭露之另一態樣，在製造一半導體裝置之一方法中，在放置於一半導體晶圓上方之一下層上方形成一第一光阻層，使用用於一第一小晶片之一第一光罩對第一光阻層執行一第一曝光，且使用用於一第二小晶片之一第二光罩對第一光阻層執行一第二曝光。第一曝光之一第一曝光區域中之一第一電路圖案區域未與第二曝光之一第二曝光區域中之一第二電路圖案區域重疊。使第一光阻層顯影以形成一第一光阻圖案。使用第一光阻圖案作為一蝕刻遮罩對下層執行一蝕刻操作以形成一下層圖案。在包含放置於半導體晶圓上方之下層圖案之一下層結構上方形成一第二光阻層，且對第一光阻層執行使用一第三光罩之一第三曝光，其中第三曝光之一第三曝光區域與第一曝光區域及第二曝光區域部分重疊。在前述及以下實施例之一或多者中，第一曝光區域、第二曝光區域及第三曝光區域具有相同大小。在前述及以下實施例之一或多者中，第一曝光區域之大小不同於第二曝光區域。在前述及以下實施例之一或多者中，第三曝光區域之大小不同於第一曝光區域或第二曝光區域之至少一者。在前述及以下實施例之一或多者中，半導體晶圓經切割以形成複數個半導體晶片，使得複數個半導體晶片之各者包括第一曝光區域、第二曝光區域及第三曝光區域。在前述及以下實施例之一或多者中，複數個半導體晶片之各者之一大小具有比第一、第二及第三曝光中所使用之一微影設備之一最大曝光面積大之一面積。在前述及以下實施例之一或多者中，重複第一、第二及第三曝光之各者以形成具有一列間距P1及一行間距P2之一曝光區域矩陣。
根據本揭露之另一態樣，在製造一半導體裝置之一方法中，形成一第一小晶片至一第M互連層級之一第一電路及一第二小晶片至第M互連層級之一第二電路。第一電路及第二電路兩者形成於一半導體晶圓之一晶片區上方且藉由放置於第一小晶片與第二小晶片之間之一晶粒間空間上方的一介電層分離。一介電層形成於第一及第二電路以及晶粒間空間上方，一硬遮罩層形成於介電層上方，執行一第一微影操作以在第一電路、第二電路及晶粒間空間上方形成包含一第一開口之一第一抗蝕劑圖案，藉由透過使用第一抗蝕劑圖案作為一蝕刻遮罩來圖案化硬遮罩層而形成具有對應於第一開口之一第二開口之一硬遮罩圖案，且執行一第二微影操作以分別在第一電路及第二電路上方形成包含第三開口之一第二抗蝕劑圖案。無開口形成於晶粒間空間上。藉由透過使用第二抗蝕劑圖案作為一蝕刻遮罩來圖案化介電層而在介電層中形成孔，藉由透過使用硬遮罩圖案作為一蝕刻遮罩來圖案化介電層而在介電層中形成一溝槽，用一或多個導電層填充溝槽及孔，且藉由對一或多個導電層執行一化學機械拋光操作而形成連接第一電路及第二電路之一連接圖案。在前述及以下實施例之一或多者中，一或多個鈍化層形成於連接圖案上方，且開口經形成以暴露第一電路及第二電路之墊電極。沿著第一及第二小晶片之各者之至少兩個側而非全部四個側配置三個或更多個開口。在前述及以下實施例之一或多者中，半導體晶圓經切割以形成包含晶片區之一半導體晶片，第一小晶片及第二小晶片設置於在該晶片區上。在前述及以下實施例之一或多者中，第一及第二微影操作中之一曝光區域與第一小晶片及第二小晶片部分重疊。在前述及以下實施例之一或多者中，在第二微影操作中，在介電層上方形成一光阻層，使用用於第一開口之一第一光罩對光阻層執行一第一曝光，使用用於虛設圖案之一第二光罩對光阻層執行一第二曝光，且使光阻層顯影。在前述及以下實施例之一或多者中，化學機械拋光操作包含在硬遮罩圖案處停止之一第一化學機械拋光操作、及移除硬遮罩圖案之一第二化學機械拋光操作。
根據本揭露之另一態樣，一種半導體裝置包含：一半導體基板，其自一半導體晶圓切割；包括一第一電路之一第一小晶片及包括一第二電路之一第二小晶片，其等兩者放置於半導體基板上方且藉由用一介電材料填充之一晶粒間空間分離；及複數個導電連接圖案，其等連接第一電路及第二電路且放置於晶粒間空間上方。在前述及以下實施例之一或多者中，半導體基板之至少較短側大於26 mm。在前述及以下實施例之一或多者中，除複數個導電連接圖案以外，晶粒間空間不包括電連接至第一電路或第二電路之至少一者之功能電路。在前述及以下實施例之一或多者中，半導體裝置進一步包含覆蓋第一電路、第二電路及複數個連接圖案的一或多個鈍化層。在前述及以下實施例之一或多者中，半導體裝置進一步包含囊封具有第一及第二小晶片及複數個連接圖案之半導體基板的一模樹脂。在前述及以下實施例之一或多者中，複數個導電連接圖案連接第一電路之一最上導電層處之圖案及第二電路之一最上導電層處之圖案。在前述及以下實施例之一或多者中，第一及第二電路之各者包含互連層之M個層，其中M係大於2之自然數，且複數個導電連接圖案連接第一電路之M個層之一第I層處之圖案及第二電路之M個層之第I層處之圖案，其中N小於M。在前述及以下實施例之一或多者中，半導體裝置進一步包含形成於與複數個連接圖案相同之一層級處的虛設導電圖案。
根據本揭露之另一態樣，一種在一模樹脂中成型之半導體裝置包含：一半導體基板；包含一第一電路之一第一小晶片、包含一第二電路之一第二小晶片、包含一第三電路之一第三小晶片及包含一第四電路之一第四小晶片，其等全部分別放置於半導體基板上方且藉由用一介電材料填充之晶粒間空間分離；及複數個導電連接圖案，其等電連接第一電路、第二電路、第三電路及第四電路且放置於晶粒間空間上方。在前述及以下實施例之一或多者中，第一、第二、第三及第四小晶片之大小彼此相同。在前述及以下實施例之一或多者中，第一、第二、第三及第四小晶片之至少一者具有與剩餘小晶片之至少一者不同之一大小。在前述及以下實施例之一或多者中，半導體基板之至少較短側大於26 mm。在前述及以下實施例之一或多者中，除複數個導電連接圖案以外，晶粒間空間不包括電連接至第一、第二、第三及第四電路之功能電路。在前述及以下實施例之一或多者中，第一、第二、第三及第四電路之各者包含互連層之M個層，其中M係大於2之自然數，複數個導電連接圖案連接第一電路之M個層之一第K層處之圖案及第二電路之M個層之第K層處之圖案，其中K係等於或小於M之自然數，且複數個導電連接圖案連接第三電路之M個層之一第L層處之圖案及第四電路之M個層之第L層處之圖案，其中L係自然數且等於或小於M。在前述及以下實施例之一或多者中，K不同於L。在前述及以下實施例之一或多者中，K及L等於M。在前述及以下實施例之一或多者中，第一、第二、第三及第四小晶片之至少兩者具有相同功能性。
根據本揭露之另一態樣，一種在一模樹脂中成型之半導體裝置包含：一半導體基板，其在平面圖中具有一矩形形狀；多個小晶片，其等各自包括一電路，其中該多個小晶片放置於半導體基板上方且藉由用一介電材料填充之晶粒間空間彼此分離；及複數個導電連接圖案，其等電連接多個小晶片使得多個小晶片之電路之一組合用作一個功能電路。複數個導電連接圖案放置於晶粒間空間上方。在前述及以下實施例之一或多者中，半導體基板之至少較短側大於26 mm。在前述及以下實施例之一或多者中，半導體裝置進一步包含在其上形成一電路之另一半導體基板，且該另一半導體基板之大小小於26 × 33 mm2 。在前述及以下實施例之一或多者中，小晶片之至少一者包含佔據小晶片之至少一者之一面積之75%以上的一記憶體裝置。前文概括數項實施例或實例之特徵，使得熟習此項技術者可更佳地理解本揭露之態樣。熟習此項技術者應瞭解，其等可容易使用本揭露作為用於設計或修改其他製程及結構之一基礎以實行相同目的及/或達成本文中所介紹之實施例或實例之相同優點。熟習此項技術者亦應認識到，此等等效構造不背離本揭露之精神及範疇，且其等可在不背離本揭露之精神及範疇之情況下在本文中進行各種改變、置換及更改。
10:半導體基板 100:半導體晶圓 110:下層裝置 120:層間介電(ILD)層 130:最上第M佈線層/第M金屬佈線層/第M金屬佈線 140:介電層 150:介電層 155:孔 157:溝槽 160:硬遮罩層 160P:硬遮罩圖案 165:溝槽圖案 170:第一遮罩圖案 175:開口 180:第二遮罩圖案 185:開口 190:導電層 190P:晶粒間(DTD)連接圖案 300:晶粒間(DTD)連接圖案 305:晶粒間(DTD)連接圖案 310:晶粒間(DTD)連接圖案 315:晶粒間(DTD)連接圖案 BP:接墊/墊電極 BPO:接墊上方之開口/接墊之開口 BPO':選用開口 CL1:第一小晶片 CL2:第二小晶片 CL3:第三小晶片 CL4:第四小晶片 CL5:小晶片 CL6:小晶片 CL7:小晶片 CL8:小晶片 CP:連接圖案 CPI:晶粒間(DTD)連接圖案 CP2:晶粒間(DTD)連接圖案 CP4:晶粒間(DTD)連接圖案 CP6:晶粒間(DTD)連接圖案 CP7:晶粒間(DTD)連接圖案 DL:介電層 DTDCP:晶粒間連接圖案 DTDS:晶粒間空間 ILD:層間介電 M1:互連層 M2:互連層 M3:互連層 M4:互連層 M5:互連層 M6:互連層 M7:互連層 MW:多層佈線結構 P1:列軸間距/列間距 P2:行軸間距/行間距 PR:光阻層 SL:切割道 UL:下層 ULP:最上下層導電圖案
當結合附圖閱讀時，自以下[實施方式]最佳理解本揭露。應強調，根據工業中之標準實踐，各種構件未按比例繪製且僅用於繪示目的。事實上，為清楚論述起見，可任意增大或減小各種構件之尺寸。
圖1A及圖1B繪示根據本揭露之實施例之一半導體單片IC之示意性平面圖(佈局)。
圖2A、圖2B及圖2C繪示根據本揭露之實施例之一晶圓上方之小晶片(晶粒)之佈局。
圖3A、圖3B、圖3C及圖3D繪示根據本揭露之實施例之一晶圓上方之小晶片(晶粒)之佈局。
圖4繪示根據本揭露之實施例之包含一訊號晶片中之多個小晶片(晶粒)之一半導體裝置之一微影操作。
圖5A及圖5B繪示根據本揭露之實施例之用導電線連接相鄰小晶片(晶粒)之一佈線方案。
圖6A及圖6B繪示根據本揭露之實施例之用導電線連接相鄰小晶片(晶粒)之一佈線方案。
圖7A、圖7B、圖7C、圖7D及圖7E展示根據本揭露之實施例之用於製作晶粒間(DTD)連接圖案之一循序製程之各個視圖。圖7F展示根據本揭露之實施例之晶粒間(DTD)連接圖案之一剖面圖。
圖8、圖9、圖10、圖11、圖12、圖13、圖14、圖15、圖16及圖17展示根據本揭露之實施例之用於製作晶粒間(DTD)連接圖案之一循序製程之各個階段。
圖18A及圖18B繪示根據本揭露之實施例之用導電線連接相鄰小晶片(晶粒)之一佈線方案。
圖19繪示根據本揭露之實施例之一曝光圖(佈局)。
圖20繪示根據本揭露之實施例之接墊或墊電極之佈局或配置。
圖21A、圖21B及圖21C繪示根據本揭露之實施例之包含一訊號晶片中之多個小晶片(晶粒)之半導體裝置之封裝。
CL1:第一小晶片
CL2:第二小晶片
CP:連接圖案
DTDS:晶粒間空間

Claims (10)

  1. 一種製造一半導體裝置之方法，其包括：提供一第一小晶片之一第一電路及一第二小晶片之一第二電路，其中該第一電路及該第二電路兩者形成於一半導體晶圓之一晶片區上方且藉由放置於該第一小晶片與該第二小晶片之間之一晶粒間空間上方的一介電層分離；及形成電連接該第一電路及該第二電路且放置於該晶粒間空間上方的一導電連接圖案，其中該導電連接圖案連接該第一電路之一最上導電層處之圖案及該第二電路之一最上導電層處之圖案。
  2. 如請求項1之方法，其中該晶片區具有比用於製作該等第一及第二電路之一微影設備之一最大曝光面積大之一面積。
  3. 如請求項2之方法，其進一步包括切割該半導體晶圓以形成包含該晶片區之一半導體晶片，該第一小晶片及該第二小晶片設置於該晶片區上。
  4. 一種製造一半導體裝置之方法，其包括：在放置於一半導體晶圓上方之一下層上方形成一第一光阻層；使用用於一第一小晶片之一第一光罩對該第一光阻層執行一第一曝光；使用用於一第二小晶片之一第二光罩對該第一光阻層執行一第二曝 光，其中該第一曝光之一第一曝光區域中之一第一電路圖案區域未與該第二曝光之一第二曝光區域中之一第二電路圖案區域重疊；使該第一光阻層顯影以形成一第一光阻圖案；使用該第一光阻圖案作為一蝕刻遮罩對該下層執行一蝕刻操作以形成一下層圖案；在包含放置於該半導體晶圓上方之該下層圖案之一下層結構上方形成一第二光阻層；及使用一第三光罩對該第一光阻層執行一第三曝光，其中該第三曝光之一第三曝光區域與該第一曝光區域及該第二曝光區域部分重疊。
  5. 如請求項4之方法，其進一步包括切割該半導體晶圓以形成複數個半導體晶片，使得該複數個半導體晶片之各者包括該第一曝光區域、該第二曝光區域及該第三曝光區域。
  6. 如請求項5之方法，其中該複數個半導體晶片之各者之一大小具有比在該等第一、第二及第三曝光中使用之一微影設備之一最大曝光面積大之一面積。
  7. 一種半導體裝置，其包括：一半導體基板，其自一半導體晶圓切割；包括一第一電路之一第一小晶片及包括一第二電路之一第二小晶片，該等第一小晶片及第二小晶片兩者放置於該半導體基板上方且藉由用一介電材料填充之一晶粒間空間分離；及 複數個導電連接圖案，其等連接該第一電路及該第二電路且放置於該晶粒間空間上方，其中該複數個導電連接圖案連接該第一電路之一最上導電層處之圖案及該第二電路之一最上導電層處之圖案。
  8. 如請求項7之半導體裝置，其中該半導體基板之至少一較短側大於26mm。
  9. 如請求項7之半導體裝置，其中除該複數個導電連接圖案以外，該晶粒間空間不包括電連接至該第一電路或該第二電路之至少一者的功能電路。
  10. 如請求項7之半導體裝置，其進一步包括覆蓋該第一電路、該第二電路及該複數個連接圖案的一或多個鈍化層。
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