CN117673028A - 芯片及其制备方法、电子设备 - Google Patents

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徐润
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Abstract

本申请实施例提供一种芯片及其制备方法、电子设备，涉及半导体技术领域，用于提高芯片性能。芯片是本领域的多核芯片，芯片可以是裸芯片，芯片也可以是封装后的芯片。芯片包括并排设置在衬底上的第一器件块和第二器件块和覆盖第一器件块和第二器件块的N层布线层。第一器件模块位于第一掩模域，第二器件模块位于第二掩模域，第一器件块和第二器件块之间具有第一间隙。每层布线层包括位于第一器件块上方的第一信号传输部分和位于第二器件块上方的第二信号传输部分。有至少两层布线层中的每层均包括位于第一间隙上方的第一互联部分，即，不再是仅在顶层设置第一互联部分，次顶层等布线层中也设置有第一互联部分，以提高第一互联部分的布线密度。

Description

芯片及其制备方法、电子设备
技术领域
本申请涉及半导体技术领域，尤其涉及一种芯片及其制备方法、电子设备。
背景技术
随着科技的发展，高性能计算(high performance computing，HPC)与云计算和大数据等领域融合，使得科研界和产业界对高性能计算需求越来越多。而随着用户需求(计算量、计算速度等)的不断提升，高性能计算要求芯片单核尺寸越来越大、核数越来越多、集成密度越来越大。但是受限于工艺设计约束(即掩模域尺寸(reticle field))，单核尺寸不能无限增大。
为了解决单核尺寸不能无限增大的技术问题，本领域技术人员将多个器件块集成在同一芯片中。但是，器件块之间的互联效果，直接影响芯片的性能。因此，如何提高器件块之间的互联效果，以提高芯片的可靠性成为本领域技术人员需要解决的技术问题。
发明内容
本申请实施例提供一种芯片及其制备方法、电子设备，用于提高芯片性能。
为达到上述目的，本申请采用如下技术方案：
本申请实施例的第一方面，提供一种芯片，芯片可以是封装后的芯片，芯片也可以是未封装的裸芯片。芯片例如可以是中央处理器(CPU core)或者静态随机存取存储器(SRAM)。芯片划分有第一掩模域和第二掩模域，所述第一掩模域和所述第二掩模域交叠；芯片包括：衬底，衬底位于第一掩模域和第二掩模域。芯片还包括设置在衬底上的第一器件块和第二器件块、以及设置在第一器件块与第二器件块远离衬底一侧的N层布线层。第一器件块和第二器件块例如是通过前段制程制备得到的，N层布线层例如是通过后段制程制备得到的。第一器件块和第二器件块二维排布在衬底上，所述第一器件块位于所述第一掩模域，所述第二器件块位于所述第二掩模域，第一器件块与第二器件块之间具有第一间隙。N层布线层沿远离衬底的方向依次排布，N层布线层设置在所述第一器件块和所述第二器件块上，位于第一掩模域和第二掩模域。每层布线层包括第一信号传输部分和第二信号传输部分，第一信号传输部分位于第一器件块上方，第二信号传输部分位于第二器件块上方。或者理解为，布线层中位于第一器件块所在区域的部分为第一信号传输部分，布线层中位于第二器件块所在区域的部分为第二信号传输部分。N层布线层中的第一信号传输部分叠加构成第一器件块的线路部分，N层布线层中的第二信号传输部分叠加构成第二器件块的线路部分。其中，N层布线层中的至少两层布线层中的每层布线层均还包括第一互联部分。也就是说，包括第一互联部分的布线层中，第一互联部分位于第一信号传输部分和第二信号传输部分之间。每个第一互联部分的两端，与位于N层布线层顶层的第N层布线层的第一信号传输部分及第二信号传输部分分别耦接。也就是说，N层布线层中有多层布线层包括第一互联部分，每层中的第一互联部分均与顶层的第一信号传输部分和第二信号传输部分耦接。第一互联部分位于第一间隙上方，且跨过第一间隙的中线。或者理解为，第一互联部分横跨第一掩模域和第二掩模域。也就是说，第一互联部分有部分结构位于第一掩模域，有部分结构位于第二掩模域。
本申请实施例提供的芯片，通过使布线层中的第一互联部分与第N层布线层的第一信号传输部分和第二信号传输部分分别耦接，来实现第一器件块和第二器件块的跨掩模域互联。且N层布线层中一层以上布线层包括第一互联部分，也就是说，用于实现第一器件块和第二器件块互联、且跨掩模域的走线分布于多层布线层中，而不再是分布于一层布线层中。这样一来，由于增多了可以设置第一互联部分的布线层的数量，因此，在不增大第一器件块与第二器件块之间间隙的面积的情况下，可以增加跨掩模域走线的密度和数量。在跨掩模域走线数量固定的情况下，可以减少每层中第一互联部分的数量。在保证系统可靠性的同时，可满足芯片高速互联的需求。
另外，本申请实施例提供的芯片，第一互联部分横跨第一间隙的中线。相当于说，第一互联部分横跨掩模域交叠区。那么，第一互联部分需要通过对应第一信号传输部分的掩模板和对应第二信号传输部分的掩模板在掩模域交叠区对位曝光才可制备得到。但是，芯片中仅部分布线层包括第一互联部分，部分布线层不包括第一互联部分。对于不包括第一互联部分的布线层而言，无需要求对应第一信号传输部分的掩模板和对应第二信号传输部分的掩模板在掩模域交叠区对位曝光。可以减少掩模板的对位次数，降低错位风险，提高芯片良率。
在一种可能的实现方式中，每层布线层中的第一互联部分先向下转接至位于该互联部分所在层下方的布线层中，然后再向上转接至顶层布线层的第一信号传输部分。N层布线层中的至少部分布线层中包括第一转接部分，第一互联部分通过各层中的第一转接部分完成转接。也就是说，第G层布线层包括第一互联部分，G∈{2，3，...，N}；第G-K层布线层和第N层布线层还包括第一转接部分，K≥1；第一转接部分位于第一间隙上方、且相对第一互联部分靠近第一信号传输部分设置；第G层布线层的第一互联部分转接至第G-K层布线层中的第一转接部分，第G-K层布线层中的第一转接部分转接至第N层布线层中的第一转接部分，第N层布线层中的第一转接部分与第一信号传输部分耦接。通过先向下层布线层转接，再向上层布线层转接，可使第一互联部分和与其同层的其他部分断开，从而实现应力的阻断，提高芯片性能。
在一种可能的实现方式中，每层布线层中的第一互联部分先向下转接至位于该互联部分所在层下方的布线层中，然后再向上转接至顶层布线层的第二信号传输部分。N层布线层中的至少部分布线层中包括第二转接部分，第一互联部分通过各层中的第二转接部分完成转接。也就是说，第G层布线层包括第一互联部分，G∈{2，3，...，N}；第G-K层布线层和第N层布线层还包括第二转接部分，K≥1；第二转接部分位于第一间隙上方、且相对第一互联部分靠近第二信号传输部分设置；第一互联部分转接至第G-K层布线层中的第二转接部分，第G-K层布线层中的第二转接部分转接至第N层布线层中的第二转接部分，第N层布线层中的第二转接部分与第二信号传输部分耦接。通过先向下层布线层转接，再向上层布线层转接，可使第一互联部分和与其同层的其他部分断开，从而实现应力的阻断，提高芯片性能。
在一种可能的实现方式中，第一转接部分之间通过第一过孔耦接。也就是说，第G-K层布线层到第N层布线层之间的每层布线层还包括第一转接部分；第G层布线层的第一互联部分，通过位于第G层布线层与第G-K层布线层之间的布线层中的第一转接部分、以及与第一转接部分耦接的第一过孔，转接至第G-K层布线层中的第一转接部分；第G-K层布线层中的第一转接部分，通过位于第G-K层布线层与第N层布线层之间的布线层中的第一转接部分以及第一过孔，转接至第N层布线层中的第一转接部分。这是一种具体的实现方式。
在一种可能的实现方式中，第二转接部分之间通过第二过孔耦接。也就是说，第G-K层布线层到第N层布线层之间的每层布线层还包括第二转接部分；第G层布线层的第一互联部分，位于通过第G层布线层与第G-K层布线层之间的布线层中的第二转接部分以及与第二转接部分耦接的第二过孔，转接至第G-K层布线层中的第二转接部分；第G-K层布线层中的第二转接部分，通过位于第G-K层布线层与第N层布线层之间的布线层中的第二转接部分以及第二过孔，转接至第N层布线层中的第二转接部分。这是一种具体的实现方式。
在一种可能的实现方式中，第G层布线层中，第一互联部分，与第一转接部分和第二转接部分之间分别具有间隙。第一互联部分与同层的其他部分独立设置，可以避免应力干扰。
在一种可能的实现方式中，包括第一互联部分的多层布线层，连续层叠设置。这样一来，结构简单，工艺简单。
在一种可能的实现方式中，芯片还包括第一密封环；每层布线层还包括第一密封部分，第一密封部分绕第一信号传输部分一圈设置、且与第一信号传输部分具有间隙；相邻布线层中的第一密封部分通过第三过孔互连，构成第一密封环；其中，包括第一转接部分的布线层中的第一密封部分具有第一开口，第一转接部分穿过第一开口。第一密封环的存在可以对第一信号传输部分起到密封保护作用，可以提高芯片抵抗侧面湿气侵蚀的能力。
在一种可能的实现方式中，第一过孔相对第三过孔靠近第一信号传输部分。这样一来，第一转接部分和第一过孔位于第一密封环围成的区域内，第一密封环可以对第一转接部分和第一过孔起到比较好的密封保护作用
在一种可能的实现方式中，芯片还包括第二密封环；每层布线层还包括第二密封部分，第二密封部分位于第一转接部分与第一信号传输部分之间、绕第一信号传输部分一圈设置、且与第一信号传输部分具有间隙；相邻布线层中的第二密封部分通过第四过孔互连，构成第二密封环；其中，第N层布线层中的第二密封部分具有第二开口，第一转接部分穿过第二开口。通过在芯片中设置第二密封圈，第二密封圈位于第一密封环内侧，第二密封环上开口的数量减小，第一密封环和第二密封环的双重密封保护可进一步提高芯片抵抗侧面湿气侵蚀的能力。
在一种可能的实现方式中，芯片还包括形成于衬底上的第三器件块和第四器件块；第一器件块与第三器件块之间具有第二间隙，第二器件块与第四器件块之间具有第三间隙，第三器件块与第四器件块之间具有第四间隙；每层布线层还包括第三信号传输部分和第四信号传输部分；第三信号传输部分位于第三器件块上方，第四信号传输部分位于第四器件块上方；包括第一互联部分的多层布线层还包括第二互联部分、第三互联部分以及第四互联部分，第二互联部分位于第二间隙上方，且跨过第二间隙的中线；第三互联部分位于第三间隙上方，且跨过第三间隙的中线；第四互联部分位于第四间隙上方，且跨过第四间隙的中线；任一第二互联部分与第N层布线层的第一信号传输部分及第三信号传输部分分别耦接；任一第三互联部分与第N层布线层的第二信号传输部分及第四信号传输部分分别耦接；任一第四互联部分与第N层布线层的第三信号传输部分及第四信号传输部分分别耦接。本申请实施例提供的芯片可以是2核、4核、8核、16核、32核、64核、128核等任意核数的芯片，适用范围广。
在一种可能的实现方式中，包括第一互联部分的布线层，还包括第一冗余部分和第二冗余部分；第一冗余部分位于第一信号传输部分靠近芯片边缘一侧、与第一信号传输部分之间具有间隙，每个第一冗余部分与第N层布线层的第一信号传输部分耦接；第二冗余部分位于第二信号传输部分靠近芯片边缘一侧、与第二信号传输部分之间具有间隙，每个第二冗余部分与第N层布线层的第二信号传输部分耦接。
这样一来，在芯片制备过程中，任意相邻的器件块之间均设置有互联部分，而在设计过程中，将待切割的互联部分直接设计为不具有互联功能(没有电信号传输)，无需切割的互联部分设计为具有互联功能。沿设定切割道进行切割后，芯片中器件块的数量为目标数量，对待切割的互联部分进行切割，得到第一冗余部分和第二冗余部分。而通过调整设计，可调整待切割的互联部分的位置，从而调整芯片中器件块的数量，形成不同核数的芯片。由于任意相邻的器件块之间均设置有互联部分，因此，形成核数不同的芯片，仅需调整高层掩模板的设计，改变不具有互联功能的互联部分的设计即可实现。相关技术中，待切割位置处不具有互联部分，因此，形成核数不同的芯片，需要重新设计全部掩模板。基于此，本申请的芯片中所包括的器件块的数量根据需求任意扩展，且制备成本较低。另外，相关技术中，是在同一片晶圆上制备CPUcore和SRAM，CPU core和SRAM为二维(2D)排列，面积大，集成密度低。本申请中可以采用较低的成本制备不同核数的芯片，因此，可以将CPU core和SRAM分开制造，然后根据需求，切割出不同核数的CPU core和SRAM后，将二者进行三维(3D)堆叠，以满足不同的应用场景、减小面积、提高集成度、降低成本，提升良率。
在一种可能的实现方式中，第一冗余部分与第一信号传输部分的耦接方式，和，第一互联部分与第一信号传输部分的耦接方式相同。这样一来，结构简单、工艺简单。
在一种可能的实现方式中，第二冗余部分与第二信号传输部分的耦接方式，和，第一互联部分与第二信号传输部分的耦接方式相同。这样一来，结构简单、工艺简单。
本申请实施例的第二方面，提供一种电子设备，包括芯片和印刷电路板，芯片为第一方面任一项的芯片。
本申请实施例的第三方面，提供一种芯片的制备方法，包括：提供基底，基底包括多个掩模域，横纵交叉的切割道围成的区域对应掩模域；在掩模域内形成器件块；在器件块远离基底一侧形成N层布线膜，N层布线膜设置在器件块上；其中，每层布线膜包括信号传输部分，信号传输部分位于器件块上方；N层布线膜中的至少两层布线层中的每层布线层均包括互联部分，任意相邻信号传输部分之间设置有互联部分，互联部分跨过相邻器件块之间间隙的中线；每个互联部分，与位于第N层布线膜、且位于该互联部分两侧的信号传输部分分别耦接；沿设定切割道进行切割，形成芯片；芯片包括衬底、设置在衬底上的至少两个器件块以及N层布线层，相邻器件块之间设置有互联部分，器件块靠近芯片边缘一侧设置有冗余部分；位于设定切割道上的互联部分被切割后形成冗余部分。
本申请实施例提供的芯片的制备方法，通过在N层布线膜中的部分布线膜中设置互联部分，对于包括互联部分的布线膜，相邻掩模域对应的掩模板需要对位，对于不包括互联部分的布线膜而言，相邻掩模域对应的掩模板无需对位。可以减少掩模板的对位次数，降低错位风险，提高芯片良率。另外，每个互联部分均与第N层布线膜的信号传输部分耦接，与该互联部分所在层的信号传输部分不再耦接。即，每个互联部分与该互联部分两侧的信号传输部分之间均具有间隙。那么，在沿切割道对互联部分进行切割时，切割力不会直接传输至信号传输部分，大大降低了芯片切割风险，提高产品良率。再者，由于仅部分布线膜包括互联部分，因此，与每层布线膜均包括互联部分相比，可降低切割难度。
附图说明
图1为本申请实施例示意的一种芯片的俯视示意图；
图2为本申请实施例示意的另一种芯片的俯视示意图；
图3A为本申请实施例提供的一种芯片的俯视示意图；
图3B为本申请实施例提供的一种沿图3A中A1-A2向的截面图；
图3C为本申请实施例提供的另一种沿图3A中A1-A2向的截面图；
图3D为本申请实施例提供的一种沿图3A中B1-B2向的截面图；
图3E为本申请实施例提供的另一种芯片的俯视示意图；
图4A为本申请实施例提供的一种第一互联部分与第一信号传输部分和第二信号传输部分的耦接方式示意图；
图4B为本申请实施例提供的另一种第一互联部分与第一信号传输部分和第二信号传输部分的耦接方式示意图；
图5A为本申请实施例提供的一种芯片的截面示意图；
图5B-图5E为不同布线层中第一互联部分与第一信号传输部分和第二信号传输部分的耦接方式示意图；
图6A为本申请实施例提供的又一种芯片的俯视示意图；
图6B为本申请实施例提供的一种沿图6A中E1-E2向的截面图；
图6C为本申请实施例提供的一种沿图6A中F1-F2向的截面图；
图7A为本申请实施例提供的一种第一类布线层中第一密封部分的结构示意图；
图7B为本申请实施例提供的一种图7A中W处的放大示意图；
图7C为本申请实施例提供的另一种图7A中W处的放大示意图；
图7D为本申请实施例提供的一种第二类布线层中第一密封部分的结构示意图；
图8A为本申请实施例提供的一种第三过孔的结构示意图；
图8B为本申请实施例提供的另一种第三过孔的结构示意图；
图9A为本申请实施例提供的又一种芯片的俯视示意图；
图9B为本申请实施例提供的一种沿图9A中G1-G2向的截面图；
图9C为本申请实施例提供的一种沿图9A中H1-H2向的截面图；
图10A为本申请实施例提供的另一种第一类布线层中第一密封部分的结构示意图；
图10B为本申请实施例提供的又一种第一类布线层中第一密封部分的结构示意图；
图10C为本申请实施例提供的另一种第二类布线层中第一密封部分的结构示意图；
图11为本申请实施例提供的又一种芯片的俯视示意图；
图12A为本申请实施例提供的又一种芯片的俯视示意图；
图12B为本申请实施例提供的一种沿图12A中I1-I2向的截面图；
图13A-图13E为不同布线层中冗余部分的结构示意图；
图14A为本申请实施例提供的又一种芯片的俯视示意图；
图14B为本申请实施例提供的一种沿图14A中J1-J2向的截面图；
图15A-图15E为本申请实施例提供的一种芯片的制备过程示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。
以下，术语″第一″、″第二″等仅用于描述方便，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有″第一″、″第二″等的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。
此外，本申请实施例中，“上”、“下”、″左″、″右″等方位术语可以包括但不限于相对附图中的部件示意置放的方位来定义的，应当理解到，这些方向性术语可以是相对的概念，它们用于相对于的描述和澄清，其可以根据附图中部件附图所放置的方位的变化而相应地发生变化。
在本申请实施例中，除非另有明确的规定和限定，术语“连接”应做广义理解，例如，“连接”可以是固定连接，也可以是可拆卸连接，或成一体；可以是直接相连，也可以通过中间媒介间接相连。此外，术语″相耦接″可以是直接的电性连接，也可以通过中间媒介间接的电性连接。术语″接触″可以是直接接触，也可以是通过中间媒介间接的接触。
本申请实施例中，″和/或″，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B的情况，其中A，B可以是单数或者复数。字符″/″一般表示前后关联对象是一种″或″的关系。
随着国内产业的发展，在科研界和产业界对高性能计算需求越来越多，高性能计算可以应用于超算中心、大学高校、科研机构、制造工程、天体物理、动漫渲染、能源与材料等领域。当前高性能计算与云计算和大数据等领域融合，广泛的应用于人工智能(例如深度学习、大数据计算、AI模型训练)、设计仿真(例如汽车碰撞仿真、流体动力学模拟、材料模拟、风电、芯片设计)、基因测序、科研教育(例如科学计算)、地震模拟、地震波数据处理、气象环保(例如天气预报模拟、天体物理模拟、分子动力学模拟)、渲染仿真(例如动漫渲染、视频转码与编码、图像分析处理)等场景中。
申请实施例提供一种的电子设备。该电子设备例如为是高性能计算(highperformance computing，HPC)机群、计算集群等包含高性能计算的电子设备。
高性能计算要求芯片单核尺寸越来越大、核数越来越多、集成密度越来越大。但是受限于工艺设计约束(即掩模域尺寸，如26mmx33mm)，单核尺寸不能无限增大。
基于此，在一些技术中，提供一种芯片。通过将多个单核拼接，以解决单核尺寸不能无限增大的问题，从而满足高性能计算的需求。
如图1所示，芯片包括衬底10、设置在衬底10上的多个器件块以及覆盖多个器件块的布线叠层。布线叠层包括多层布线层，图1中仅示意出一层布线层。其中，图1以芯片包括器件块1、器件块2、器件块3以及器件块4为例进行示意。
四个器件块通过四组掩模板分别制备得到，四组掩模板中两两之间存在交叠区域，布线层通过四个掩模板拼接制备得到。
示例的，在衬底10上形成器件块1、器件块2、器件块3以及器件块4。然后沉积介电层，在介电层之上沉积光刻胶。第一掩模板位于器件块1上方，通过第一掩模板将光刻胶暴露于第一曝光。然后，继续通过第二掩模板将光刻胶暴露于第二曝光。其中，第二掩模板位于器件块2上方，且第一掩模板与第二掩模板存在第一交叠区，第一交叠区先后被暴露于第一曝光及第二曝光，第一交叠区位于器件块1与器件块2之间。以此类推，通过第三掩模板和第四掩模板将光刻胶暴露于第三曝光和第四曝光，并形成第二交叠区、第三交叠区、第四交叠区。
曝光结束后，将光刻胶显影并将介电层图案化以形成图1中的对齐标记，对齐标记设置在第一交叠区、第二交叠区、第三交叠区、第四交叠区中，且各个交叠区中对齐标记的形状不相同。对齐标记用于为制备下一层布线层提供对齐参考，实现跨掩模域布线设计。
然后在介电层上形成布线层，请继续参考图1，布线层中包括跨过第一交叠区、第二交叠区、第三交叠区和第四交叠区中至少一个的走线，用于实现器件块之间的互联。
但是，布线层中均存在上述跨第一交叠区、第二交叠区、第三交叠区和第四交叠区中至少一个的走线，而通过上述制备方法可知，每个交叠区均需要两次曝光，而两次曝光过程中对位不精准会出现错位，导致上述跨交叠区的走线错位而无法耦接(例如图1中跨过第四交叠区的走线)，影响芯片良率。而在每层或者多层布线层中均存在跨交叠区的走线的情况下，走线错位风险更会大大提高。而且，走线位于交叠区的部分与位于器件块上方的部分为一体结构，在切割过程中，容易导致位于器件块上方的部分出线裂纹，影响产品良率。
在另一些技术中，提供一种芯片。如图2所示，芯片包括衬底10、设置在衬底10上的多个器件块以及覆盖多个器件块的布线叠层。布线叠层包括多层布线层，图2中仅示意出布线叠层中的顶层布线层。其中，图2以芯片包括器件块1和器件块2为例进行示意。
如图2所示，用于实现器件块1和器件块2互联耦接的互联走线，穿过器件块1外围的密封环5与器件块1上方的信号走线耦接，以实现互联走线与器件块1的互联。互联走线穿过器件块2外围的密封环6与器件块2上方的信号走线耦接，以实现互联走线与器件块2的互联，从而实现器件块1与器件块2的跨掩模域互联。
对于非顶层布线层而言，器件块1上方的信号走线转接至与顶层布线层中的互联走线耦接，器件块2上方的信号走线也转接至与顶层布线层中的互联走线耦接，从而实现器件块1与器件块2的跨掩模域互联。
因此，芯片中的所有互联走线均位于顶层布线层中，互联走线可以与布线叠层中不同布线层中的信号走线互联。
但是，由于上述结构中所有的互联走线均位于顶层布线层中，器件块1与器件块2间的传输速率高会导致互联走线数量较大，进而导致密封环5和密封环6的开窗区域较大，影响芯片的可靠性。另外，所有的互联走线均位于顶层布线层中，在器件块1与器件块2之间间隙面积固定的情况下，会限制互联走线的数量和布线密度，从而限制器件块1与器件块2间的传输速率。
基于此，本申请实施例还提供一种芯片，芯片可以是裸芯片，芯片也可以是封装后的芯片。
如图3A所示，芯片包括第一掩模域D1和第二掩模域D2，第一掩模域D1和第二掩模域D2交叠。第一掩模域D1内具有第一有源区C1，第二掩模域D2内具有第二有源区C2。
结合图3A和图3B所示，芯片包括衬底10，设置在衬底10上且位于第一有源区C1的第一器件块21，设置在衬底10上且位于第二有源区C2的第二器件块22，以及覆盖第一掩模域D1和第二掩模域D2的N层布线层。
本申请实施例中定义第一方向X和第二方向Y均为平行于衬底10的方向，第一方向X与第二方向Y相交。第三方向Z为垂直于衬底10的方向，第一器件块21和N层布线层沿第三方向Z层叠设置。
其中，衬底10可是硅、锗、硅锗、碳化硅、氮化镓、砷化镓等半导体衬底，衬底10也可以是绝缘体上硅(silicon-on-insulator，SOI)衬底。
第一器件块21和第二器件块22，可以理解为是通过前段制程(front end ofline，FEOL)形成的包括晶体管、电阻、电容、电感等器件的器件单元。
示例的，第一器件块21为用于实现存储功能的多个器件的组合，或者，第一器件块21为用于实现逻辑处理功能的多个器件的组合。示例的，第二器件块22为用于实现存储功能的多个器件的组合，或者，第二器件块22为用于实现逻辑处理功能的多个器件的组合。第一器件块21和第二器件块22可以是通过不同的掩模板制备得到。
第一器件块21位于第一有源区C1，第二器件块22位于第二有源区C2。沿第一方向X，第一器件块21和第二器件块22并排设置在衬底10上，第一器件块21和第二器件块22之间具有第一间隙S1。
N层布线层，可以理解为是通过后道工艺(back end of line，BEOL)形成的包括多层布线层的叠层结构，相邻布线层之间设置有介电层。
N层布线层覆盖第一器件块21和第二器件块22，N层布线层中的任意一层布线层30i包括第一信号传输部分31和第二信号传输部分32，第一信号传输部分31位于第一器件块21上方，第二信号传输部分32位于第二器件块22上方。其中，i∈{1，2，...，n}。
第一信号传输部分31位于第一器件块21上方，可以理解为，第一信号传输部分31在衬底10上的投影位于第一器件块21在衬底10上的投影内。同理，第二信号传输部分32位于第二器件块22上方，可以理解为，第二信号传输部分32在衬底10上的投影位于第二器件块22在衬底10上的投影内。
或者理解为，任意一层布线层30i中的第一信号传输部分31位于第一有源区C1，任意一层布线层30i中的第二信号传输部分32位于第二有源区C2。
在此基础上，N层布线层中的多层布线层还包括第一互联部分33，第一互联部分33位于第一间隙S1上方、且跨过第一间隙S1的中线O1-O1。
也就是说，第一互联部分33在衬底10上的投影位于第一间隙S1在衬底10上的投影内，且第一互联部分33在衬底10上的投影与第一间隙S1的中线O1-O1相交。或者理解为，第一互联部分33位于第一信号传输部分31和第二信号传输部分32的中间，第一互联部分33与第一信号传输部分31之间具有间隙，第一互联部分33与第二信号传输部分32之间也具有间隙。
也可以理解为，第一互联部分33横跨第一掩模域D1和第二掩模域D2。即，第一互联部分33的一部分位于第一掩模域D1，第一互联部分33的另一部分位于第二掩模域D2。
应当理解的是，此处第一间隙S1的中线O1-O1，是指第一间隙S1的沿第二方向Y延伸的中线。第一器件块21和第二器件块22位于中线O1-O1的两侧。第一互联部分33沿第一方向X延伸，第一方向X为从第一器件块21到第二器件块22的方向。其中，第一间隙S1的中线O1-O1，与第一掩模域D1和第二掩模域D2的交叠区的中线重合。
本申请实施例中为了便于说明，将包括第一互联部分33的布线层称为第一类布线层M1，将不包括第一互联部分33的布线层称为第二类布线层M2。
在一些实施例中，如图3B所示，多层第一类布线层M1并非连续层叠设置，至少部分相邻第一类布线层M1之间设置有第二类布线层M2。
在另一些实施例中，如图3C所示，多层第一类布线层M1连续层叠设置。也就是说，包括第一互联部分33的多层布线层连续层叠设置。
示例的，如图3C所示，多层第一类布线层M1中的一层第一类布线层M1为最顶层布线层(第N层布线层30n)。也就是说，多层第一类布线层M1为从第N层布线层30n开始，向下连续层叠设置的多层布线层。例如，多层第一类布线层M1为4层第一类布线层M1、为第N-3层布线层30n-3～第N层布线层30n。
在此基础上，如图3B和图3C所示，每层第一类层布线M1中的第一互联部分33，均与第N层布线层30n的第一信号传输部分31和第二信号传输部分32分别耦接。图3B和图3C中以点化线示意出第一互联部分33与第一信号传输部分31和第二信号传输部分32的耦接。
也就是说，本申请实施例中，第一互联部分33可以分布在多层布线层中，不是仅设置在第N层布线层30n中。而且，每层第一类层布线M1中的第一互联部分33均是与第N层布线层30n的第一信号传输部分31和第二信号传输部分32分别耦接，而不再是与第一互联部分33所在层的第一信号传输部分31和第二信号传输部分32分别耦接。
其中，第一类布线层M1中可以仅包括一个第一互联部分33，第一类布线层M1中也可以包括多个第一互联部分33。在第一类布线层M1中包括多个第一互联部分33的情况下，多个第一互联部分33应间隔设置、相互绝缘。
在一些实施例中，如图3D所示，芯片包括多层第一类布线层M1(图3D中以4层第一类布线层M1为例进行示意)，每层第一类布线层M1中包括多个第一互联部分33。
通过上述描述可知，本申请实施例中，N层布线层覆盖第一器件块21和第二器件块22，那么，衬底10位于第一掩模域D1的部分、第一器件块21、N层布线层中位于第一掩模域D1的部分构成本申请实施例提供的芯片中的第一单核芯片。同理，衬底10位于第二掩模域D2的部分、第二器件块22、N层布线层中位于第二掩模域D2的部分构成本申请实施例提供的芯片中的第二单核芯片，第一单核芯片和第二单核芯片通过第一互联部分33实现跨掩模域互联。
本申请实施例对第一互联部分33与第N层布线层30n的第一信号传输部分31和第二信号传输部分32的耦接方式不做限定，能够实现第一互联部分33与第一信号传输部分31和第二信号传输部分32的耦接即可。
本申请实施例提供的芯片，通过使布线层中的第一互联部分33与第N层布线层30n的第一信号传输部分31和第二信号传输部分32分别耦接，来实现第一器件块21和第二器件块22的跨掩模域互联。且N层布线层中一层以上布线层包括第一互联部分33，也就是说，用于实现第一器件块21和第二器件块22互联、且跨掩模域的第一互联部分33分布于多层布线层中，而不再是分布于一层布线层中。这样一来，由于增多了可以设置第一互联部分33的布线层的数量，因此，在不增大第一器件块21与第二器件块22之间间隙的面积的情况下，可以增加跨掩模域走线的密度和数量。在跨掩模域走线数量固定的情况下，可以减少每层中第一互联部分33的数量。在保证系统可靠性的同时，可满足芯片高速互联的需求。
在芯片制备过程中，在衬底上形成第一器件块21和第二器件块22。第一器件块21位于第一掩模域，第二器件块22位于第二掩模域，因此，第一器件块21和第二器件块22各自的曝光区域在掩模域范围内，无需重叠曝光。
然后，在第一器件块21和第二器件块22上形成介电层(介电层的材料可以为氧化硅、碳化硅、氮化硅等)。然后在介电层上沉积光刻胶，通过光刻掩模板将光刻胶曝光显影形成设计图案，沉积金属形成布线层。
对于第二类布线层M2，由于不包括第一互联部分33，光刻胶位于第一掩模域D1的部分通过第一掩模板暴露于第一曝光，光刻胶位于第二掩模域D2的部分通过第二掩模板暴露于第二曝光，光刻胶位于掩模域交叠区的部分无需重叠曝光，然后沉积金属形成布线层。
对于第一类布线层M1，由于包括第一互联部分33，光刻胶位于第一掩模域D1的部分通过第一掩模板暴露于第一曝光，光刻胶位于第二掩模域D2的部分通过第二掩模板暴露于第二曝光，光刻胶位于掩模域交叠区的部分先后被暴露于第一曝光及第二曝光，然后沉积金属形成布线层。
因此，本申请实施例提供的芯片，第一互联部分33横跨第一间隙S1的中线。相当于说，第一互联部分33横跨掩模域交叠区。那么，第一互联部分33需要通过对应第一信号传输部分31的掩模板和对应第二信号传输部分32的掩模板在掩模域交叠区对位曝光才可制备得到。但是，芯片中仅部分布线层包括第一互联部分33，部分布线层不包括第一互联部分33。对于不包括第一互联部分33的布线层而言，无需要求对应第一信号传输部分31的掩模板和对应第二信号传输部分32的掩模板在掩模域交叠区对位曝光。可以减少掩模板的对位次数，降低错位风险，提高芯片良率。
在一些实施例中，如图3E所示，基于工艺偏差，会出现第一互联部分33位于掩模域交叠区的部分的宽度S大于其余部分的宽度。也就是说，第一互联部分33位于掩模域交叠区的部分出现鼓胀(bulging)。
通过增加第一互联部分33位于掩模域交叠区的部分的宽度S，可增加第一互联部分33位于第一掩模域D1的部分和第一互联部分33位于第二掩模域D2的部分的对位面积。这样一来，即使第一互联部分33位于第一掩模域D1的部分和第一互联部分33位于第二掩模域D2的部分有微小的错位(displace)，也不会影响对位效果，可提高产品良率。
下面，对第一互联部分33与第N层布线层30n的第一信号传输部分31的耦接方式，和第一互联部分33与第N层布线层30n的第二信号传输部分32的耦接方式进行示意说明。
在一些实施例中，如图4A所示，第G层布线层30g包括第一互联部分33g，其中，G∈{2，3，...，N}，即，第G层布线层30g可以是第2层布线层到第N层布线层中的任意一层布线层，图4A中以第G层布线层30g为第N-2层布线层例进行示意。
第N层布线层30n还包括第一转接部分34n，第一转接部分34n位于第一间隙S1上方、且第一转接部分34n与第N层布线层30n的第一信号传输部分31n耦接。图4A以第一转接部分34n与第一信号传输部分31n为一体结构、二者接触耦接为例进行示意。
第G层布线层30g的第一互联部分33g直接向上转接至第N层布线层30n的第一转接部分34n，通过第一转接部分34n与第一信号传输部分31n耦接，以实现第一互联部分33g与第一信号传输部分31n耦接。
示例的，第G层布线层30g与第N层布线层30n之间的每层布线层均包括第一转接部分34，第一互联部分33g通过第一过孔a1与相邻布线层中的第一转接部分34耦接，相邻布线层中的第一转接部分34通过第一过孔a1耦接，以实现第一互联部分33g直接向上转接至第一转接部分34n。
当然，可以理解的是，如图4A所示，除了第N层布线层30n以外，其余布线层中的第一转接部分34与第一信号传输部分31之间应具有间隙，二者不耦接。或者理解为，除了第N层布线层30n以外，其余布线层中的第一转接部分34与第一有源区C1之间具有间隙。
同理，请继续参考图4A，第N层布线层30n还包括第二转接部分35n，第二转接部分35n位于第一间隙S1上方、且第二转接部分35n与第N层布线层30n的第二信号传输部分32n耦接。图4A以第二转接部分35n与第二信号传输部分32n为一体结构、二者接触耦接为例进行示意。
第G层布线层30g的第一互联部分33g直接向上转接至第N层布线层30n的第二转接部分35n，通过第二转接部分35n与第二信号传输部分32n耦接，以实现第一互联部分33g与第二信号传输部分32n耦接。
示例的，第G层布线层30g与第N层布线层30n之间的每层布线层均包括第二转接部分35，第一互联部分33g通过第二过孔a2与相邻布线层中的第二转接部分35耦接，相邻布线层中的第二转接部分35通过第二过孔a2耦接，以实现第一互联部分33g直接向上转接至第二转接部分35n。
当然，可以理解的是，如图4A所示，除了第N层布线层30n以外，其余布线层中的第二转接部分35与第二信号传输部分32之间应具有间隙，二者不耦接。或者理解为，除了第N层布线层30n以外，其余布线层中的第二转接部分35与第二有源区C2之间具有间隙。
在另一些实施例中，如图4B所示，第G层布线层30g包括第一互联部分33g，其中，G∈{2，3，...，N}，即，第G层布线层30g可以是第2层布线层到第N层布线层中的任意一层布线层，图4B中以第G层布线层30g为第N-2层布线层例进行示意。
第G-K层布线层30g-k还包括第一转接部分34g-k，第一转接部分34g-k与第一互联部分33g耦接。第N层布线层30n还包括第一转接部分34n，第一转接部分34n与第一信号传输部分31n耦接。第一转接部分34g-k和第一转接部分34n，均位于第一间隙S1上方、且相对第一互联部分33g靠近第一信号传输部分31(也就是第一有源区C1)设置。
其中，K≥1。也就是说，K可以为1、2、3、4、5等正整数。图4B中以K＝1为例进行示意。
第G层布线层30g的第一互联部分33g转接至位于第G层布线层30g下方的第G-K层布线层30g-k中的第一转接部分34g-k，第G-K层布线层30g-k中的第一转接部分34g-k转接至第N层布线层30n中的第一转接部分34n，以实现第一互联部分33g与第一信号传输部分31n耦接。
示例的，如图4B所示，第G-K层布线层30g-k到第N层布线层30n之间的每层布线层均还包括第一转接部分34。
第一互联部分33g，通过位于第G层布线层30g与第G-K层布线层之间的布线层中的第一转接部分34(也就是位于第一互联部分33g与第一转接部分34g-k之间的第一转接部分34)，和与第一转接部分34耦接的第一过孔a1，转接至第G-K层布线层30g-k中的第一转接部分34g-k。
需要强调的是，在K＝1的情况下，第一互联部分33g与第一转接部分34g-k之间没有的第一转接部分34。那么，第一互联部分33g通过位于第一互联部分33g与第一转接部分34g-k之间的第一过孔a1转接至第一转接部分34g-k。在K＞1的情况下，第一互联部分33g与第一转接部分34g-k之间具有至少一层第一转接部分34。那么，第一互联部分33g通过位于第一互联部分33g与第一转接部分34g-k之间的至少一层第一转接部分34和第一过孔a1转接至第一转接部分34g-k。其中，第一互联部分33g与第一过孔a1耦接。
第一转接部分34g-k，再通过位于第G-K层布线层30g-k与第N层布线层30n之间的布线层中的第一转接部分34(也就是位于第一转接部分34g-k与第一转接部分34n之间的第一转接部分34)和与第一转接部分34耦接的第一过孔a1，转接至第N层布线层30n中的第一转接部分34n，以实现第一互联部分33g先向下转接，再向上转接至第一转接部分34n。
同理，第G-K层布线层30g-k还包括第二转接部分35g-k，第二转接部分35g-k与第一互联部分33g耦接。第N层布线层30n还包括第二转接部分35n，第二转接部分35n与第二信号传输部分32n耦接。第二转接部分35g-k和第二转接部分35n，均位于第一间隙S1上方、且相对第一互联部分33g靠近第二信号传输部分32(也就是第二有源区C2)设置。
第G层布线层30g的第一互联部分33g转接至位于第G层布线层30g下方的第G-K层布线层30g-k中的第二转接部分35g-k，第G-K层布线层30g-k中的第二转接部分35g-k转接至第N层布线层30n中的第二转接部分35n，以实现第一互联部分33g与第二信号传输部分32n耦接。
示例的，如图4B所示，第G-K层布线层30g-k到第N层布线层30n之间的每层布线层均还包括第二转接部分35。
第一互联部分33g，通过位于第G层布线层30g与第G-K层布线层之间的布线层中的第二转接部分35(也就是位于第一互联部分33g与第二转接部分35g-k之间的第二转接部分35)，和与第二转接部分35耦接的第二过孔a2，转接至第G-K层布线层30g-k中的第二转接部分35g-k。
需要强调的是，在K＝1的情况下，第一互联部分33g与第二转接部分35g-k之间没有的第二转接部分35。那么，第一互联部分33g通过位于第一互联部分33g与第二转接部分35g-k之间的第二过孔a2转接至第二转接部分35g-k。在K＞i的情况下，第一互联部分33g与第二转接部分35g-k之间具有至少一层第二转接部分35。那么，第一互联部分33g通过位于第一互联部分33g与第二转接部分35g-k之间的至少一层第二转接部分35和第二过孔a2转接至第二转接部分35g-k。其中，第一互联部分33g与第二过孔a2耦接。
第二转接部分35g-k，再通过位于第G-K层布线层30g-k与第N层布线层30n之间的布线层中的第二转接部分35(也就是位于第二转接部分35g-k与第二转接部分35n之间的第二转接部分35)和第二过孔a2，转接至第N层布线层30n中的第二转接部分35n，以实现第一互联部分33g先向下转接，再向上转接至第二转接部分35n。
应当明白的是，本申请实施例中的第一过孔a1和第二过孔a2是位于相邻布线层之间的介电层中，第一过孔a1和第二过孔a2均是具有导电功能的过孔。
可以理解的是，第一类布线层M1中的每个第一互联部分33均可以通过上述方式与第一信号传输部分31n和第二信号传输部分32n耦接。N层布线层中任意一层第一类布线层M1中的第一互联部分33均可以通过上述方式与第一信号传输部分31n和第二信号传输部分32n耦接。当然，上述耦接方式，仅为一种示意，不做任何限定。
请继续参考图4B，在一些实施例中，第G层布线层30g中，第一互联部分33g与第一转接部分34之间具有间隙，第一互联部分33g与第二转接部分35之间具有间隙。
通过上述对转接路径的描述可知，第一互联部分33g先向下转接至第G-K层布线层30g-k中，然后再向上转接至第N层布线层30n。那么，向上转接的过程中，会途径第G层布线层30g中的第一转接部分34和第二转接部分35，第一互联部分33g与该第一转接部分34和该第二转接部分35之间具有间隙。
需要指出的是，在芯片中具有多个第一互联部分33通过第一转接部分34与第一信号传输部分31n耦接时，同一层布线层中会包括多个第一转接部分34，同一层布线层中的多个第一转接部分34之间应间隔设置、相互绝缘。同理，在芯片中具有多个第一互联部分33通过第二转接部分35与第二信号传输部分32n耦接时，同一层布线层中会包括多个第二转接部分35，同一层布线层中的多个第二转接部分35之间应间隔设置、相互绝缘。且，第G层布线层30g中的第一互联部分33g与该层中的多个第一转接部分34和多个第二转接部分35之间均应间隔设置、相互绝缘。
也就是说，如图5A所示，在某一截面下，只会展现出一个第一互联部分33与第一信号传输部分31n和第二信号传输部分32n的转接路径，不会同时展现出多个第一互联部分33与第一信号传输部分31n和第二信号传输部分32n的转接路径，多条转接路径应是相互独立，错位排布。
在一些实施例中，如图5A所示，多层第一类布线层M1为靠近顶层的4层布线层。即，多层第一类布线层M1为第N层布线层30n(顶层布线层)、第N-1层布线层30n-1(次顶层布线层)、第N-2层布线层30n-2(倒数第三层层布线层)、第N-3层布线层30n-3(倒数第四层布线层)。
如图5B所示，第N层布线层30n中的第一互联部分33先向下转接，再向上转接，通过第一转接部分34与第一信号传输部分31n耦接，通过第二转接部分35与第二信号传输部分32n耦接。
如图5C所示，第N-1层布线层30n-1中的第一互联部分33先向下转接，再向上转接，通过第一转接部分34与第一信号传输部分31n耦接，通过第二转接部分35与第二信号传输部分32n耦接。
如图5D所示，第N-2层布线层30n-2中的第一互联部分33先向下转接，再向上转接，通过第一转接部分34与第一信号传输部分31n耦接，通过第二转接部分35与第二信号传输部分32n耦接。
如图5E所示，第N-3层布线层30n-3中的第一互联部分33先向下转接，再向上转接，通过第一转接部分34与第一信号传输部分31n耦接，通过第二转接部分35与第二信号传输部分32n耦接。
在一些实施例中，如图6A所示，芯片还包括第一密封环(seal-ring，SR)SR1和第三密封环SR3。
第一密封环SR1位于第一器件块21的外围，例如第一密封环SR1可以绕第一器件块21一圈设置。也就是说，第一密封环SR1位于芯片的第一掩模域D1，且第一密封环SR1位于芯片的第一有源区C1的外围。其中，第一密封环SR1属于第一单核芯片的结构。
第三密封环SR3位于第二器件块22的外围，例如第三密封环SR3可以绕第二器件块22一圈设置。也就是说，第三密封环SR3位于芯片的第二掩模域D2，且第三密封环SR3位于芯片的第二有源区C2的外围。其中，第二密封环SR2属于第二单核芯片的结构。
关于第一密封环SR1的结构，在一些实施例中，如图6B所示，任意一层布线层30i还包括第一密封部分36，相邻布线层中的第一密封部分36通过第三过孔a3互连，多层第一密封部分36和多个第三过孔a3构成第一密封环SR1。其中，i∈{1，2，...，n}。
应当明白的是，任意一层布线层30i中的第一密封部分36应与该层布线层中的第一互联部分33、第一转接部分34间隔设置(相互独立)。也就是说，如图6B所示，E1-E2截面处，由于没有设置第一互联部分33和第一转接部分34，该截面下每一层中的第一密封部分36都是可以看到的。如图6C所示，F1-F2截面处，由于设置有第一互联部分33和第一转接部分34，在设置有第一互联部分33和第一转接部分34的布线层中，第一间隙S 1上方处则看不到第一密封部分36。也可以理解为，第一密封圈SR1上具有开口，第一互联部分33穿过第一密封圈SR1上的开口。
从俯视图上来看，如图7A所示，第一密封部分36绕第一有源区C1一圈设置、且第一密封部分36与第一有源区C1之间具有间隙。
如图7A所示，以属于第一类布线层M1的第G层布线层30g为例，某一位置设置了第一转接部分34或者第一互联部分33，该位置处就不会再设置第一密封部分36。也可以理解为，第一密封部分36上具有第一开口，第一互联部分33穿过第一密封部分36上的第一开口。
关于第一互联部分33穿过第一密封部分36上第一开口的方式，在一些实施例中，如图7B(图7A中W处的放大图)所示，第一密封部分36包括沿第二方向Y延伸的第一密封条361、第二密封条362、第三密封条363，第一密封条361和第二密封条362通过沿第一方向X延伸的封口部分耦接，第二密封条362和第三密封条363通过沿第一方向X延伸的封口部分耦接。
第一密封条361上具有第一开窗，第二密封条362上具有第二开窗，第三密封条363上具有第三开窗，第一开窗、第二开窗、第三开窗错位设置，第一开窗、第二开窗、第三开窗的连线为折线。
需要说明的是，第一密封条361、第二密封条362、第三密封条363可以分别绕第一有源区C1一圈设置，在这种情况下，第一密封部分36包括三条密封条。也可以是第一密封条361、第二密封条362、第三密封条363中的一个密封条(例如第二密封条362)绕第一有源区C1一圈设置，其余密封条(第一密封条361和第三密封条363)仅在第一开口处起辅助形成第一开口的作用。在这种情况下，第一密封部分36包括一条密封条。
当然，第一密封部分36包括沿第二方向Y延伸的第一密封条361、第二密封条362、第三密封条363，仅为一种示意，第一密封部分36包括的密封条的数量，可以根据需要合理设置。
第一开窗、第二开窗、第三开窗构成第一密封部分36上的一个开窗，第一开窗、第二开窗、第三开窗错位排布，可增加水汽从该开窗进入芯片的第一有源区C1的难度，可提高第一密封圈SR1的密封效果。
关于第一互联部分33穿过第一密封部分36上第一开口的方式，在一些实施例中，如图7C(图7A中W处的放大图)所示，第一互联部分33也可以垂直穿过第一密封部分36，而无需以弯折的方式穿过第一密封部分36。
如图7D所示，以属于第二类布线层M2的第H层布线层30h为例，由于第二类布线层M2中没有第一互联部分33和第一转接部分34，因此，第二类布线层M2中的第一密封部分36不具有第一开口。例如，第一密封部分36为封闭结构。
关于第三过孔a3的结构，如图8A所示，第三过孔a3为柱状结构或者条状结构，相邻第一密封部分36之间设置有多个第三过孔a3。
在另一些实施例中，如图8B所示，第三过孔a3为封闭环状结构，以使第三过孔a3所在层没有开口，提高第一密封环SR1的密封效果。
在一些实施例中，如图6C所示，第一过孔a1比第三过孔a3更靠近第一信号传输部分31。或者理解为，第一过孔a1比第三过孔a3更靠近第一有源区C1。
这样一来，第一转接部分34和第一过孔a1位于第一密封环SR1围成的区域内，第一密封环SR1可以对第一转接部分34和第一过孔a1起到比较好的密封保护作用。
关于第三密封环SR3的结构，请继续参考图6B，任意一层布线层30i还包括第三密封部分37，相邻布线层中的第三密封部分37通过第五过孔a5互连，多层第三密封部分37和多个第五过孔a5构成第三密封环SR3。
第三密封部分37的结构，可以与第一密封部分35的结构相同，可参考上述关于第一密封部分35的相关描述，此处不再赘述。第五过孔a5的结构，可以与第三过孔a3的结构相同，可参考上述关于第三过孔a3的相关描述，此处不再赘述。
在一些实施例中，如图9A所示，芯片还包括第二密封环SR2和第四密封环SR4。
第二密封环SR2位于第一器件块21的外围、且位于第一密封环SR1靠近第一器件块21一侧。例如，第二密封环SR2可以绕第一器件块21一圈设置。也就是说，第二密封环SR2位于芯片的第一掩模域D1，且第二密封环SR2位于芯片的第一有源区C1与第一密封环SR1之间。其中，第二密封环SR2属于第一单核芯片的结构。
第四密封环SR4位于第二器件块22的外围、且位于第三密封环SR3靠近第二器件块22一侧。例如，第四密封环SR4可以绕第二器件块22一圈设置。也就是说，第四密封环SR4位于芯片的第二掩模域D2，且第四密封环SR4位于芯片的第二有源区C2与第三密封环SR3之间。其中，第四密封环SR4属于第二单核芯片的结构。
关于第二密封环SR2的结构，在一些实施例中，如图9B所示，任意一层布线层30i还包括第二密封部分38，相邻布线层中的第二密封部分38通过第四过孔a4互连，多层第二密封部分38和多个第四过孔a4构成第二密封环SR2。其中，i∈{1，2，...，n}。
应当明白的是，任意一层布线层30i中的第二密封部分38应与该层布线层中的第一互联部分33、第一转接部分34、第一密封部分36间隔设置(相互独立)。也就是说，如图9B所示，G1-G2截面处，由于没有设置第一互联部分33和第一转接部分34，该截面下每一层中的第二密封部分38都是可以看到的。如图9C所示，H1-H2截面处，由于设置有第一转接部分34，在设置有第一转接部分34的布线层中(最顶层布线层)，第一间隙S1上方处则看不到第二密封部分38。也可以理解为，第二密封圈SR2上具有开口，第一转接部分34穿过第二密封圈SR2上的开口。
其中，第二密封部分38位于第一转接部分34与第一信号传输部分31之间、且第二密封部分38与第一信号传输部分31具有间隙。这样一来，第一转接部分34相当于位于第一密封圈SR1和第二密封圈SR2之间。
从俯视图上来看，如图10A所示，第二密封部分38与第一密封部分36相同，均是绕第一有源区C1一圈设置，且第二密封部分38位于第一密封部分36与第一有源区C1之间的间隙中，当然，第二密封部分38与第一信号传输部分31也不接触。
由于第二密封部分38设置在第一转接部分34与第一信号传输部分31之间，因此，第N层布线层30n中的第一转接部分34需要穿过第二密封部分38与第一信号传输部分31耦接。除了第N层布线层30n外，其余布线层中的第一转接部分34均无需穿过第二密封部分38。
因此，如图10A所示，第N层布线层30n中的第二密封部分38具有第二开口，第一转接部分34穿过第二密封部分38上的第二开口与第一信号传输部分31耦接。
第一转接部分34穿过第二密封部分38上的第二开口的方式，可以与图7B中所示的第一互联部分33穿过第一密封部分36上第一开口的方式相同，此处不再赘述。
但需要强调的是，若第一密封部分36包括多个密封条，第二密封部分38包括多个密封条，区分密封条属于第一密封部分36还是属于第二密封部分38的途径有两种。一种是，第一密封部分36所包括的密封条位于第一转接部分34远离第一信号传输部分31一侧，第二密封部分38所包括的密封条位于第一转接部分34靠近第一信号传输部分31一侧。另一种是，第一密封部分36所包括的密封条之间相互耦接，第二密封部分38所包括的密封条之间相互耦接，但第一密封部分36所包括的密封条和第二密封部分38所包括的密封条之间不耦接。
如图10B和图10C所示，除第N层布线层30n以外的其他布线层中，第二密封部分38不具有第二开口。例如，第二密封部分38为封闭结构。
如图10B所示，除第N层布线层30n以外的其他布线层中，第一类布线层M1中的第一密封部分38应具有第一开口。
如图10C所示，除第N层布线层30n以外的其他布线层中，第二类布线层M2中的第一密封部分38应没有上述第一开口。
第四过孔a4的结构，可以与第三过孔a3的结构相同，可以参考上述关于第三过孔a3的相关描述。
通过在芯片中设置第二密封圈SR2和第四密封圈SR4，第二密封圈SR2和第四密封圈SR4上开口的数量减小，双重密封保护可进一步提高芯片抵抗侧面湿气侵蚀的能力。
在一些实施例中，如图11所示，芯片还包括设置在衬底10上的第三器件块23和第四器件块24。
第一器件块21与第三器件块23之间具有第二间隙S2，第二器件块22与第四器件块24之间具有第三间隙S3，第三器件块23与第四器件块24之间具有第四间隙S4。
每层布线层(图11中以第N层布线层30n为例进行示意)还包括第三信号传输部分41和第四信号传输部分42。第三信号传输部分41位于第三器件块23上方，第四信号传输部分42位于第四器件块24上方。
第一类布线层M1还包括第二互联部分43、第三互联部分44以及第四互联部分45，第二互联部分42位于第二间隙S2上方，且跨过第二间隙S2的中线O2-O2。第三互联部分44位于第三间隙S3上方，且跨过第三间隙S3的中线O3-O3。第四互联部分45位于第四间隙S4上方，且跨过第四间隙S4的中线O4-O4。
其中，每层第一类布线层M1中的第二互联部分43，均与第N层布线层30n的第一信号传输部分31及第三信号传输部分41分别耦接。每层第一类布线层M1中的第三互联部分44，均与第N层布线层30n的第二信号传输部分32及第四信号传输部分42分别耦接。每层第一类布线层M1中的第四互联部分45，均与第N层布线层30n的第三信号传输部分41及第四信号传输部分42分别耦接。
第二互联部分43与第一信号传输部分31及第三信号传输部分41的耦接方式，第三互联部分44与第二信号传输部分32及第四信号传输部分42的耦接方式，第四互联部分45与第三信号传输部分41及第四信号传输部分42的耦接方式，可以参考上述关于第一互联部分33与第一信号传输部分31及第二信号传输部分32的耦接方式的相关描述，此处不再赘述。
当然，上述仅是以芯片包括2个或者4个器件块为例进行示意。芯片也可以包括6个、8个、10个或者12个等多个器件块。相邻两个器件块的结构关系与第一器件块21和第二器件块22的结构关系相同。
其中，每个器件块均可以对应设置有上述第一密封环SR1和上述第二密封环SR2，具体结构可以参考上述相关描述。
在一些实施例中，如图12A所示，芯片中的第一类布线层M1还包括第一冗余部分46和第二冗余部分47。第一冗余部分46和第二冗余部分47位于第一互联部分33相对的两侧。
第一冗余部分46位于第一信号传输部分31(也就是第一有源区C1)靠近芯片边缘一侧、与第一信号传输部分31(也就是第一有源区C1)之间具有间隙。
第二冗余部分47位于第二信号传输部分32(也就是第二有源区C2)靠近芯片边缘一侧、与第二信号传输部分32(也就是第二有源区C2)之间具有间隙。
如图12B所示，每个第一冗余部分46与第N层布线层30n的第一信号传输部分31n耦接，每个第二冗余部分47与第N层布线层30n的第二信号传输部分32n耦接。
在一些实施例中，第一冗余部分46与第一信号传输部分31n的耦接方式，和，第一互联部分33与第一信号传输部分31n的耦接方式相同。
在一些实施例中，第二冗余部分47与第二信号传输部分32n的耦接方式，和，第一互联部分33与第二信号传输部分32n的耦接方式相同。
示例的，如图13A所示，第G层布线层30g包括第一冗余部分46g和第二冗余部分47g，其中，G∈{2，3，...，N}，即，第G层布线层30g可以是第2层布线层到第N层布线层中的任意一层布线层。图13A中以第G层布线层30g为第N-1层布线层30n为例进行示意。
第G-K层布线层30g-k还包括第三转接部分48g-k和第四转接部分49g-k，第三转接部分48g-k与第一冗余部分46g耦接，第四转接部分49g-k与第二冗余部分47g耦接。第N层布线层30n还包括第三转接部分48n和第四转接部分49n，第三转接部分48n与第一信号传输部分31n耦接，第四转接部分49n与第二信号传输部分32n耦接。
其中，K≥1。也就是说，K可以为1、2、3、4、5等正整数。图13A中以K＝1为例进行示意。
从俯视图上来看，第三转接部分48位于第一冗余部分46与第一信号传输部分31之间，第四转接部分49位于第二冗余部分47与第二信号传输部分32之间。
也就是说，第G层布线层30g的第一冗余部分46g转接至位于第G层布线层30g下方的第G-K层布线层30g-k中的第三转接部分48g-k，第G-K层布线层30g-k中的第三转接部分48g-k转接至第N层布线层30n中的第三转接部分48n，以实现第一冗余部分46g与第一信号传输部分31n耦接。
同理，第G层布线层30g的第二冗余部分47g转接至位于第G层布线层30g下方的第G-K层布线层30g-k中的第四转接部分49g-k，第G-K层布线层30g-k中的第四转接部分49g-k转接至第N层布线层30n中的第四转接部分49n，以实现第二冗余部分47g与第二信号传输部分32n耦接。
在一些实施例中，多层第一类布线层M1为靠近顶层的4层布线层。即，多层第一类布线层M1为第N层布线层30n(顶层布线层)、第N-1层布线层30n-1(次顶层布线层)、第N-2层布线层30n-2(倒数第三层层布线层)、第N-3层布线层30n-3(倒数第四层布线层)。
如图13B所示，第N层布线层30n中的第一冗余部分46n先向下转接，再向上转接，通过第三转接部分48与第一信号传输部分31n耦接。第N-1层布线层30n-1中的第二冗余部分47n先向下转接，再向上转接，通过第四转接部分49与第二信号传输部分32n耦接。
如图13C所示，第N-1层布线层30n-1中的第一冗余部分46n-1先向下转接，再向上转接，通过第三转接部分48与第一信号传输部分31n耦接。第N-1层布线层30n-1中的第二冗余部分47n-1先向下转接，再向上转接，通过第四转接部分49与第二信号传输部分32n耦接。
如图13D所示，第N-2层布线层30n-2中的第一冗余部分46n-2先向下转接，再向上转接，通过第三转接部分48与第一信号传输部分31n耦接。第N-2层布线层30n-1中的第二冗余部分47n-2先向下转接，再向上转接，通过第四转接部分49与第二信号传输部分32n耦接。
如图13E所示，第N-3层布线层30n-3中的第一冗余部分46n-3先向下转接，再向上转接，通过第三转接部分48与第一信号传输部分31n耦接。第N-3层布线层30n-3中的第二冗余部分47n-3先向下转接，再向上转接，通过第四转接部分49与第二信号传输部分32n耦接。
当然，结合图14A和图14B所示，在芯片还包括第一密封环SR1、第二密封环SR2、第三密封环SR3以及第四密封环SR4的情况下，第一冗余部分46穿过第一密封环SR1上的第一开口和第二密封环SR2上的第二开口与第一信号传输部分31耦接。具体结构可以与第一互联部分33穿过第一密封环SR1上的第一开口和第二密封环SR2上的第二开口与第一信号传输部分31耦接的结构相同。同理，第二冗余部分47穿过第三密封环SR3上的第三开口和第四密封环SR4上的第四开口与第二信号传输部分32耦接。具体结构可以与第一互联部分33穿过第三密封环SR3上的第三开口和第四密封环SR4上的第四开口与第二信号传输部分32耦接的结构相同。
在一些实施例中，如图14B所示，芯片中第一冗余部分46和第一互联部分33中位于第一间隙中线以内的部分对称的设置在第一有源区C1相对的两侧。第三转接部分48和第一转接部分34对称的设置在第一有源区C1相对的两侧。
芯片中第二冗余部分47和第一互联部分33中位于第一间隙中线以内部分对称的设置在第二有源区C2相对的两侧。第四转接部分49和第二转接部分35对称的设置在第二有源区C2相对的两侧。
在一些实施例中，如图14B所示，第一转接部分34和第二转接部分35沿第一间隙的中线对称设置，第三转接部分48和第四转接部分49沿第一间隙的中线对称设置。
在一些实施例中，如图14B所示，芯片中第一冗余部分46的结构与第一互联部分33位于第二掩模域D2的部分的结构相同，第三转接部分48与第二转接部分35的结构相同。第二冗余部分47的结构与第一互联部分33位于第一掩模域D1的部分的结构相同，第四转接部分49与第一转接部分34结的结构相同。
当然，在芯片包括四个及以上器件块的情况下，任意两个器件块之间通过互联部分耦接任意两个器件块之间的互联部分的结构可以参考上述关于第一互联部分33的描述。
本申请实施例还提供一种芯片的制备方法，用于制备上述提供的任一种芯片。
下面，示意一种本申请实施例提供的芯片的制备方法，包括：
S10、如图15A所示，提供基底10′。
其中，基底10′包括多个掩模域D，多个掩模域D例如可以阵列排布。基底10′还包括横纵交叉的多个切割道，横纵交叉的切割道围成的区域对应掩模域D。
S20、如图15B所示，在掩模域D内形成器件块20。
例如，可以采用前段制程形成器件块20，每个器件块20对应各自的掩模板，器件块20之间无需掩模板对位。
S30、如图15C所示，在器件块20远离基底10′一侧形成N层布线膜，N层布线膜覆盖基底10′。
其中，如图15D所示，每层布线膜包括信号传输部分，信号传输部分位于器件块20上方。N层布线膜中的至少两层布线层中的每层布线层均包括互联部分，任意相邻信号传输部分之间设置有互联部分，互联部分跨过相邻器件块之间间隙的中线。每个互联部分，与位于第N层布线膜、且位于该互联部分两侧的信号传输部分分别耦接。例如，信号传输部分与互联部分之间还设置有转接部分，相邻转接部分通过过孔耦接，互联部分通过转接部分与信号传输部分耦接。
例如，可以采用后段制程形成N层布线膜。对于包括互联部分的布线膜，相邻掩模域D对应的掩模板需要对位，每个掩模板形成互联部分的一部分(例如一半)，相邻掩模域D中的一半互联部分进行对位拼接，形成互联部分。多个切割道中仅有部分切割道被设计为待切割的切割道，本申请实施例中将待切割的切割道称为设定切割道V，每个互联部分均跨过两个掩模域D，仅部分互联部分跨过设定切割道V，跨过设定切割道V的互联部分后续会被切割。
S40、如图15E所示，沿设定切割道V进行切割，形成芯片。
芯片包括衬底10、设置在衬底10上的至少两个器件块20(例如第一器件块21和第二器件块22)以及N层布线层，相邻器件块20之间设置有互联部分(例如第一互联部分33)，N层布线层中的多层布线层中设置有互联部分，设置有互联部分的布线层中还设置有冗余部分(例如第一冗余部分46和第二冗余部分47)，冗余部分位于器件块20靠近芯片边缘一侧。其中，位于设定切割道V上的互联部分被切割后分成两部分，每部分作为各自芯片的冗余部分。
可以理解的是，如图15C所示，位于最外围的一圈掩模域D，由于靠近基底10′边缘一侧没有相邻掩模域D，因此，在最外围一圈掩模域D中会直接形成冗余部分。
本申请实施例提供的芯片的制备方法，通过在N层布线膜中的部分布线膜中设置互联部分，对于包括互联部分的布线膜，相邻掩模域D对应的掩模板需要对位，对于不包括互联部分的布线膜而言，相邻掩模域D对应的掩模板无需对位。可以减少掩模板的对位次数，降低错位风险，提高芯片良率。
另外，每个互联部分均与第N层布线膜的信号传输部分耦接，与该互联部分所在层的信号传输部分不再耦接。即，每个互联部分与该互联部分两侧的信号传输部分之间均具有间隙。那么，在沿切割道对互联部分进行切割时，切割力不会直接传输至信号传输部分，大大降低了芯片切割风险，提高产品良率。
再者，由于仅部分布线膜包括互联部分，因此，与每层布线膜均包括互联部分相比，可降低切割难度。
通过上述描述可知，本申请实施例中，在芯片制备过程中，任意相邻的器件块之间均设置有互联部分，而在设计过程中，将待切割的互联部分直接设计为不具有互联功能(没有电信号传输)，无需切割的互联部分设计为具有互联功能。沿设定切割道进行切割后，芯片中器件块的数量为目标数量，对待切割的互联部分进行切割，得到上述第一冗余部分46和第二冗余部分47。而通过调整设计，可调整待切割的互联部分的位置，从而调整芯片中器件块的数量，形成不同核数的芯片。由于任意相邻的器件块之间均设置有互联部分，因此，形成核数不同的芯片，仅需调整高层掩模板的设计，改变不具有互联功能的互联部分的设计即可实现。相关技术中，待切割位置处不具有互联部分，因此，形成核数不同的芯片，需要重新设计全部掩模板。基于此，本申请的芯片中所包括的器件块的数量根据需求任意扩展，且制备成本较低。
另外，相关技术中，是在同一片晶圆上制备核心处理器(CPU core)和静态随机存取存储器(static random-access memory，SRAM)，CPU core和SRAM为二维(2D)排列，面积大，集成密度低。本申请中可以采用较低的成本制备不同核数的芯片，因此，可以将CPUcore和SRAM分开制造，然后根据需求，切割出不同核数的CPU core和SRAM后，将二者进行三维(3D)堆叠，以满足不同的应用场景、减小面积、提高集成度、降低成本，提升良率。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何在本申请揭露的技术范围内的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (15)

1.一种芯片，其特征在于，所述芯片划分有第一掩模域和第二掩模域，所述第一掩模域和所述第二掩模域交叠；
所述芯片包括：
衬底，位于所述第一掩模域和所述第二掩模域；
第一器件块和第二器件块，设置于所述衬底上；所述第一器件块位于所述第一掩模域，所述第二器件块位于所述第二掩模域，所述第一器件块和所述第二器件块之间具有第一间隙；
N层布线层，设置在所述第一器件块和所述第二器件块上；每层所述布线层包括第一信号传输部分和第二信号传输部分，所述第一信号传输部分位于所述第一器件块上方，所述第二信号传输部分位于所述第二器件块上方；
其中，所述N层布线层中的至少两层布线层中的每层布线层均包括第一互联部分；所述第一互联部分位于所述第一间隙上方，且跨过所述第一间隙的中线；
每个所述第一互联部分，与位于所述N层布线层顶层的第N层布线层的所述第一信号传输部分及所述第二信号传输部分分别耦接。
2.根据权利要求1所述的芯片，其特征在于，第G层布线层包括所述第一互联部分，G∈{2，3，...，N}；
第G-K层布线层和所述第N层布线层还包括第一转接部分，K≥1；所述第一转接部分位于所述第一间隙上方、且相对所述第一互联部分靠近所述第一信号传输部分设置；
所述第G层布线层的所述第一互联部分转接至所述第G-K层布线层中的所述第一转接部分，所述第G-K层布线层中的所述第一转接部分转接至所述第N层布线层中的所述第一转接部分，所述第N层布线层中的所述第一转接部分与所述第一信号传输部分耦接。
3.根据权利要求1或2所述的芯片，其特征在于，第G层布线层包括所述第一互联部分，G∈{2，3，...，N}；
第G-K层布线层和所述第N层布线层还包括第二转接部分，K≥1；所述第二转接部分位于所述第一间隙上方、且相对所述第一互联部分靠近所述第二信号传输部分设置；
所述第一互联部分转接至所述第G-K层布线层中的所述第二转接部分，所述第G-K层布线层中的所述第二转接部分转接至所述第N层布线层中的所述第二转接部分，所述第N层布线层中的所述第二转接部分与所述第二信号传输部分耦接。
4.根据权利要求2所述的芯片，其特征在于，所述第G-K层布线层到所述第N层布线层之间的每层布线层还包括所述第一转接部分；
所述第G层布线层的所述第一互联部分，通过位于所述第G层布线层与所述第G-K层布线层之间的布线层中的所述第一转接部分、以及与所述第一转接部分耦接的第一过孔，转接至所述第G-K层布线层中的所述第一转接部分；所述第G-K层布线层中的所述第一转接部分，通过位于所述第G-K层布线层与所述第N层布线层之间的布线层中的所述第一转接部分以及所述第一过孔，转接至所述第N层布线层中的所述第一转接部分。
5.根据权利要求3所述的芯片，其特征在于，所述第G-K层布线层到所述第N层布线层之间的每层布线层还包括所述第二转接部分；
所述第G层布线层的所述第一互联部分，位于通过所述第G层布线层与所述第G-K层布线层之间的布线层中的所述第二转接部分以及与所述第二转接部分耦接的第二过孔，转接至所述第G-K层布线层中的所述第二转接部分；所述第G-K层布线层中的所述第二转接部分，通过位于所述第G-K层布线层与所述第N层布线层之间的布线层中的所述第二转接部分以及所述第二过孔，转接至所述第N层布线层中的所述第二转接部分。
6.根据权利要求3所述的芯片，其特征在于，所述第G层布线层中，所述第一互联部分，与所述第一转接部分和所述第二转接部分之间分别具有间隙。
7.根据权利要求1-6任一项所述的芯片，其特征在于，包括所述第一互联部分的所述多层布线层，连续层叠设置。
8.根据权利要求2所述的芯片，其特征在于，所述芯片还包括第一密封环；
每层所述布线层还包括第一密封部分，所述第一密封部分绕所述第一信号传输部分一圈设置、且与所述第一信号传输部分具有间隙；相邻所述布线层中的所述第一密封部分通过第三过孔互连，构成所述第一密封环；
其中，包括所述第一转接部分的所述布线层中的所述第一密封部分具有第一开口，所述第一转接部分穿过所述第一开口。
9.根据权利要求8所述的芯片，其特征在于，所述第一过孔相对所述第三过孔靠近所述第一信号传输部分。
10.根据权利要求2所述的芯片，其特征在于，所述芯片还包括第二密封环；
每层所述布线层还包括第二密封部分，所述第二密封部分位于所述第一转接部分与所述第一信号传输部分之间、绕所述第一信号传输部分一圈设置、且与所述第一信号传输部分具有间隙；相邻所述布线层中的所述第二密封部分通过第四过孔互连，构成所述第二密封环；
其中，所述第N层布线层中的所述第二密封部分具有第二开口，所述第一转接部分穿过所述第二开口。
11.根据权利要求1-10任一项所述的芯片，其特征在于，所述芯片还包括形成于所述衬底上的第三器件块和第四器件块；所述第一器件块与所述第三器件块之间具有第二间隙，所述第二器件块与所述第四器件块之间具有第三间隙，所述第三器件块与所述第四器件块之间具有第四间隙；
每层所述布线层还包括第三信号传输部分和第四信号传输部分；所述第三信号传输部分位于所述第三器件块上方，所述第四信号传输部分位于所述第四器件块上方；
包括所述第一互联部分的所述多层布线层还包括第二互联部分、第三互联部分以及第四互联部分，所述第二互联部分位于所述第二间隙上方，且跨过所述第二间隙的中线；所述第三互联部分位于所述第三间隙上方，且跨过所述第三间隙的中线；所述第四互联部分位于所述第四间隙上方，且跨过所述第四间隙的中线；
任一所述第二互联部分与所述第N层布线层的所述第一信号传输部分及所述第三信号传输部分分别耦接；任一所述第三互联部分与所述第N层布线层的所述第二信号传输部分及所述第四信号传输部分分别耦接；任一所述第四互联部分与所述第N层布线层的所述第三信号传输部分及所述第四信号传输部分分别耦接。
12.根据权利要求1-11任一项所述的芯片，其特征在于，包括所述第一互联部分的所述布线层，还包括第一冗余部分和第二冗余部分；
所述第一冗余部分位于所述第一信号传输部分靠近所述芯片边缘一侧、与所述第一信号传输部分之间具有间隙，每个所述第一冗余部分与所述第N层布线层的所述第一信号传输部分耦接；
所述第二冗余部分位于所述第二信号传输部分靠近所述芯片边缘一侧、与所述第二信号传输部分之间具有间隙，每个所述第二冗余部分与所述第N层布线层的所述第二信号传输部分耦接。
13.根据权利要求12所述的芯片，其特征在于，所述第一冗余部分与所述第一信号传输部分的耦接方式，和，所述第一互联部分与所述第一信号传输部分的耦接方式相同；
和/或，
所述第二冗余部分与所述第二信号传输部分的耦接方式，和，所述第一互联部分与所述第二信号传输部分的耦接方式相同。
14.一种电子设备，其特征在于，包括芯片和印刷电路板，所述芯片为权利要求1-13任一项所述的芯片。
15.一种芯片的制备方法，其特征在于，包括：
提供基底，所述基底包括多个掩模域，横纵交叉的切割道围成的区域对应所述掩模域；
在所述掩模域内形成器件块；
在所述器件块远离所述基底一侧形成N层布线膜，所述N层布线膜设置在所述器件块上；其中，每层所述布线膜包括信号传输部分，所述信号传输部分位于所述器件块上方；所述N层布线膜中的至少两层布线层中的每层布线层均包括互联部分，任意相邻所述信号传输部分之间设置有所述互联部分，所述互联部分跨过相邻所述器件块之间间隙的中线；每个所述互联部分，与位于第N层布线膜、且位于该互联部分两侧的所述信号传输部分分别耦接；
沿设定切割道进行切割，形成所述芯片；所述芯片包括衬底、设置在衬底上的至少两个所述器件块以及N层布线层，相邻所述器件块之间设置有所述互联部分，所述器件块靠近所述芯片边缘一侧设置有冗余部分；位于所述设定切割道上的所述互联部分被切割后形成所述冗余部分。
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US10325861B2 (en) * 2016-09-30 2019-06-18 Intel IP Corporation Methods and structures for dicing integrated circuits from a wafer
TWI668813B (zh) * 2016-11-02 2019-08-11 以色列商馬維爾以色列股份有限公司 晶片上的密封環
CN113517205A (zh) * 2020-04-27 2021-10-19 台湾积体电路制造股份有限公司 半导体器件及其形成方法
US11735515B2 (en) * 2020-06-30 2023-08-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method for low-cost, high-bandwidth monolithic system integration beyond reticle limit

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