KR100603678B1 - 폴딩된 메모리 층 - Google Patents

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한스 구드 구데센
퍼-에릭 노르달
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띤 필름 일렉트로닉스 에이에스에이
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Abstract

매트릭스-어드레서블 메모리 어레이(M)의 워드 라인(2a)과 비트 라인(4a)을 형성하는 스트립형 전극을 포함하는 제 1 및 제 2 전극 층(2,4) 사이에 샌드위치되게 제공되는 메모리 재료를 구비한 강유전성 또는 일렉트레트 볼륨 메모리 소자에서, 메모리 셀은 두 개의 교차하는 워드 라인(2a)과 비트 라인(4a) 사이의 메모리 재료의 볼륨 내에 형성되고 다수의 메모리 어레이(M)는 스택된 배열로 제공된다. 메모리 어레이(M)의 스택(S)은 둘 이상의 리본식 구조물(R)로 형성되고 이들은 서로 폴딩 및 브레이딩 중 적어도 하나로 구성된다. 각각의 리본식 구조물(R)은 기판의 각 표면에 각각 제공된 전극 층(2a;4a)과 비전도성 재료의 가요성 기판(3)을 포함하고 리본식 구조물(R)을 따라 연장하는 평행한 스트립형 전극을 포함한다. 메모리 재료(1) 층은 전극 층(2,4)의 하나를 커버하여 스택(S)의 각각의 메모리 어레이(M)는 실질적으로 직교 관계로 교차하는 인접하는 한쌍의 리본식 구조물(RK, RK+1)의 일부를 중첩시킴으로써 형성된다.

Description

폴딩된 메모리 층 {FOLDED MEMORY LAYERS}
본 발명은 강유전성 또는 일렉트레트(electret) 볼륨 메모리 소자(volumetric memory device)에 관한 것이며, 강유전성 또는 일렉트레트 메모리 재료는 매트릭스-어드레서블 메모리 어레이(matrix-addressable memory array)의 워드 라인과 비트 라인을 형성하는 제 1 및 제 2의 평행한 스트립형 전극을 각각 포함하는 제 1 및 제 2 전극 층 사이에 샌드위치되게 제공되며, 상기 어레이의 워드 라인과 비트 라인은 실질적으로 서로 직각으로 배향되고, 메모리 셀은 각각의 교차하는 워드 라인과 비트 라인 사이에 샌드위치된 메모리 재료의 볼륨 내에 형성되며, 다수의 메모리 어레이는 하나 이상의 스택으로 제공되어 상기 하나 이상의 메모리 어레이의 스택이 볼륨 구조를 갖는 메모리 소자를 구현한다.
보다 넓은 의미에서 본 발명은 또한 강유전성 박막에 기초한 데이타 저장 장치 및 프로세싱 장치 중 적어도 하나의 장치에 관한 것이다.
본 발명에서 개시된 바와 같은 브레이딩(braiding)/폴딩(folding)에 직접적으로 관련된 종래기술은 확인되지 않았다. 그러나, 간략하고 일반적인 배경기술은 종래 기술의 현상태를 설명하기 위해 주어지며, 본 발명을 그러한 상태에서 판단하고 본 발명의 목적을 강조한다.
메모리 칩은 종래의 자기적, 광학적 및 다른 기계적 저장 소자에 비해 매우 신속하게 판독 및 기록할 수 있는 장점을 갖는다. 더욱이, 메모리 칩은 고체 상태이고, 상당히 낮은 동력을 소모하고 높은 전송 속도를 제공한다. 단점은 이들의 정보를 저장하는 제한된 성능, 및 저장 용량에 비례한 매우 높은 제조 단가이다. 일반적으로 1 cm2/칩 이하로 제한된 제한 영역 및 스케일링 문제점으로 인해, 이러한 상황은 당분간 변경될 것 같지 않다.
전술된 제한을 우회하는 고체 상태의 메모리 개념은 하이브리드 실리콘/폴리머 칩에 기초하여 개발되었다. 이러한 접근 방식은 폴리머 메모리 필름의 박층을 실리콘 기판 상에 적층하는 단계와 기판 회로를 통해 수동으로 어드레스된 메모리 층을 액세스하는 단계를 포함한다. 그러나, 이러한 해결책과 관련된 문제점은 스택 내 메모리 층의 수가 일반적으로 8-16 층으로 제한된다는 것이다. 이러한 수를 증가시키는 것이 기술적으로 가능하지만, 일반적으로 대량 생산에는 실용적이지 못하다. 이러한 관점에서의 부정적인 인자는 드라이버 회로(특히 센스 증폭기들 및 디코더)에 대한 과잉 총경비 및 부동산 비용; 증가된 프로세싱 단계 수로 인한 감소된 수율; 메모리 층의 수가 전술한 범위 보다 클 때 평탄화와 관련된 문제점; 및 하부 폴리머 층이 악영향을 받아 결과적으로 기능성을 감소시키는 위험을 증가시키는 많은 수의 프로세싱 단계를 포함한다.
또한 실리콘 부품을 제조하는 것이 복잡하고 진보된(표준이지만) 제조 프로세싱을 요구하는 반면, 메모리 스택 자체를 형성하는 것은 매우 단순하고 저가의 과정이어서, 리소그래피 툴 없이 잠재적으로 외부 팹에서 수행가능하다는 점에서 하이브리드 메모리 개념에 불균형이 존재한다. 그러나, 이러한 스택이 실리콘 상에 형성될 때 전술된 인자들이 결합되어 이를 요구되는 것보다 비용 및 용량적으로 제한을 가하여, 예를 들어 동일한 용량을 달성하기 위해 둘 이상의 칩을 사용하는 것이 비용측면에서 보다 효과적이다.
또한, 메모리 필름을 실리콘 상에 증착하는데 사용되는 과정은 실제적으로 단순한 스핀 코팅으로 제한된다. 상기 증착 기술은 다양한 장점을 갖지만, 요구되는 것보다 큰 내부 응력의 형성, 필름 형상 및 균일성의 제어 문제점 등과 같은 원치 않는 부작용을 야기할 수도 있다. 필름 형상을 개선하기 위해 사용되는 한 과정은 하이브리드의 경우에는 적용될 수 없는 필름의 스트레칭이며, 다른 과정은 (스핀 코팅 및 실리콘 같은 강성 기판이 사용될 때, 어느 것에도 적용 불가능한 고압 하에서 필름을 어닐링하는 것이다.
실리콘 계 소자와 관련된 영역 제한 때문에, 유일하게 실행가능한 패턴화 방식은 고해상도 라인 피치(line pitch)를 제공하는 표준 포토 마이크로 리소그래피이다. 이는 잉크젯 프린팅 및 마이크로 패터닝과 같은 저가의, 비리소그래피 패터닝 툴을 배제시킨다.
하이브리드 개념과 관련된 또다른 문제점은 폴리머의 용융 온도(60℃ 이상) 보다 훨씬 높은 온도를 요구하는 패키징, 특히 땜납이다. 폴리머는 그 용융 온도 이상의 온도에 노출될 때 반드시 파괴되는 것은 아니지만, 재가공(재어닐링)이 필름 특성을 회수하기 위해 요구된다. 보다 큰 문제는 전극/필름 계면에서 발생되는데, 이는 폴리머가 액상으로 유입될 때 용이하게 파괴된다. 이는 다층 스택이 관 련될 때 특히 문제가 된다.
필름 특성은 전극 도포에 의해 상당히 영향을 받는데, 예를 들어 상부 전극 증착은 예를 들어 폴리머 필름에서 피로 프로세스를 개시시킬 수도 있는 원치 않는 이온 전달을 개시시킴으로써 바닥 전극 계면에 악영향을 줄 수도 있다. 또한 체인 형상의 결함이 야기될 수도 있다.
전술한 단점과 관련하여, 본 발명의 제 1 목적은 신규한 구조이고 고체 상태의 박막계 소자를 제공하고자 하는 것이며, 이에 의해 데이타 저장 및 데이터 프로세싱 중 적어도 하나의 용도로 이용가능한 유효 영역은 조밀 볼륨 구조 내에 개별 층의 적층을 통해 커질 수 있다.
본 발명의 제 2 목적은 어떻게 적층이 실질적인 방식으로 달성되고 동시에 스택 외부로부터 액세스 가능한 제한된 수의 전기 연결부를 통해 스택 내부의 위치에 대해 개별 주소 지정 능력(addressability)을 제공하는지를 규정하고자 하는 것이다.
본 발명의 제 3 목적은 다중 매트릭스를 포함하는 스택을 제공하고자 하는 것이며, 여기서 각각의 매트릭스는 수동 매트릭스 어드레싱(passive matrix addressing)을 통해 개별적으로 연결될 수 있는 수많은 박막 셀을 포함한다.
본 발명의 제 4 목적은 특정 기능을 갖는 소자, 및 둘 이상의 별도 적층된 유닛의 성능을 추가한 보다 큰 유닛 중 적어도 하나의 장치로 통합되기에 적절한 모듈 형태의 유닛에 개별 스택을 제공하고자 하는 것이다.
본 발명의 제 5 목적은 서로 양립할 수 없는 프로세스 단계를 요구하는 서브유닛을 포함하는 데이타 저장 및 프로세싱 장치 중 적어도 하나의 장치의 제조에 스택 개념을 적용하고자 하는 것이다.
상기한 목적 뿐만 아니라 또다른 특징 및 장점은 본 발명에 따라 메모리 어레이의 스택이 서로 폴딩 및 브레이딩 중 적어도 하나로 구성되는 둘 이상의 리본식 구조물로 형성되며, 각각의 리본식 구조물은 비전도성 재료의 가요성 기판을 포함하며, 상기 기판의 표면 각각에는 제 1 및 제 2 전극 층이 각각 제공됨으로써, 상기 전극층들 각각은 상기 리본식 구조물을 따라 연장하는 평행한 스트립형 전극을 포함하고, 메모리 재료 층은 상기 전극 층들 중 하나를 커버하여 상기 리본식 구조물의 에지들 사이를 연속적으로 연장하며, 상기 스택의 각각의 메모리 어레이는 폴딩 및 브레이딩 중 적어도 하나로 구성되는 한 쌍의 인접한 리본식 구조물의 일부를 겹치게 함으로써 형성되어 상기 한 쌍의 인접한 리본식 구조물의 일부가 실질적으로 수직 관계로 교차하며, 스택 내의 메모리 어레이의 워드 라인들과 메모리 층은 상기 한 쌍의 인접한 리본식 구조물의 제 1 리본식 구조물 내에 포함되고 비트 라인들은 상기 한 쌍의 인접한 리본식 구조물의 제 2 리본식 구조물 내에 포함되는 것을 특징으로 하는 메모리 소자로 구현된다.
본 발명의 또다른 특징 및 장점은 종속항에 의해 개시된다.
본 발명은 이제 바람직한 실시예 및 첨부 도면을 참조하여 보다 자세히 설명될 것이다.
도 1a는 본 발명에 사용되는 리본식 구조물의 횡단면도이며,
도 1b는 도 1a의 종단면도이며,
도 1c는 오버랩 영역 내에 메모리 어레이를 형성하도록 서로 교차되고 접촉한 두 개의 리본식 구조물을 도시하며,
도 2a는 본 발명에 따른 리본식 구조물의 스택의 일 예이며,
도 2b는 도 2a와 유사한 두 개의 스택을 갖는 본 발명의 일 예이며,
도 3은 도 2b에서 제 1 및 제 2 스택 각각의 횡단면도이며,
도 4a는 전방 및 후방에 연결 영역 또는 접촉 필드들을 갖는 리본식 구조물의 개략도이며,
도 4b는 본 발명의 또다른 실시예에 따라 적층된 메모리 어레이를 형성하기 위해 리본식 구조물이 어떻게 제공되는지를 도시하는 도면이다.
도 1a 및 도 1b에 도시된 본 발명에 따라, 평행한 전극(2, 종방향)의 상부에 있는 메모리 필름(1)의 박층으로 일 표면이 코팅된 가요성 재료(예를 들어, 폴리머 또는 금속)의 캐리어 기판(3)을 갖는 리본이 제공되며, 리본의 반대 표면은 유사한 구조 또는 층의 평행 전극(4) 만을 가져, 전체 실시예는 본 발명에서 사용되는 것처럼 리본식 구조물(R, 이후 단지 "리본"으로 지칭됨)을 구성한다.
메모리 필름(1)은 어드레싱, 전하 저장(쌍안정(bistability)) 및 스위치 가능 중 적어도 하나의 성능을 가져 서로 접촉하고 약 90°의 각도로 상호 배향된 둘 이상의 리본의 적절한 배열에 의해 메모리 매트릭스가 수동적으로 어드레스되고 메모리 셀이 교차 전극(2,4) 사이에 샌드위치된 메모리 필름(1)에 의해 구성되게 한다.
본 발명의 바람직한 실시예에 따라 둘 이상의 리본(R)은 각각의 계면 부분에서 메모리 어레이(M)가 인접하는 리본 내에 형성되고, 상부 및 바닥 전극(2,4) 및 그 사이의 메모리 필름(1)으로 표시되도록 서로 적층된다. 이는 보다 큰 스택의 일부를 구성할 수도 있는 두 개의 리본(RK 및 RK+1) 사이의 교차 상태를 도시하는 도 1c에 도시된다. 리본(R)은 최종 스택이 정방형/입방체(칩 형태)를 갖도록 서로 90°의 각도로 배향되고 임의의 폭을 가질 수도 있다. 도 2a는 어떻게 리본(R2)이 리본(R1)에 대해 적층되지는, 리본(R3)이 리본(R2)에 대해, 등에서, 리본(R10)이 리본(R9)에 대해 적층되는지를 도시한다.
도 2a에서 홀수 리본(R1,...R9)은 제 1 서브세트 또는 조립체(X1)를 형성하고, 짝수 리본(R2,...R10)은 제 2 조립체(X2)를 형성하며, 제 2 조립체는 제 1 조립체에 수직으로 배향되어 있다. 최종 메모리 어레이는 스택(S)을 형성한다.
리본 오버랩은 예를 들어 고진공/고압 하에서 어닐링 프로세스를 통해 라미네이트(laminate)된다. 유사한 구조물, 예를 들어 메모리 필름에 대해 메모리 필름을 이용함으로써, 라미네이션 프로세스와 관련된 호환성 문제점이 상당히 감소될 수도 있다.
대안적인 실시예에서 리본은 예를 들어 도 2b에 도시된 바와 같이, 콘서티나(concertina) 방식, 달걀 모양, 원형/링 또는 꼬인 방식을 포함하는 다양한 패턴에 따라 폴딩된다. 직물(fabric) 등을 다시 제조할 수 있는 "직조된" 실이 형성될 수도 있다. 이러한 방식으로 큰 면적의 구조물을 형성할 수 있어서, 곡선 또는 다른 표면 등에의 "상부 코팅"과 같이, 다른 소자, 이동 전화의 케이싱에 메모리의 집적화가 가능해진다.
제 1 서브세트 또는 조립체(X1)에 배열된 리본(R1,...R9)과 제 2 서브세트 또는 조립체(X2)에 배열된 리본(R2,...R10)은 본 발명에 따라 메모리 소자에 도포된다. 도 2b에 도시된 그러한 메모리 소자의 실시예는 교차된 윤관선(switched outline)의 박스로 표시된 것처럼 두 개의 상이하게 적층된 구조물(S1, S2)을 형성한다. 리본(R1-R10) 각각은 홀수 및 짝수 리본의 쌍이 스택(S1) 내의 리본의 연속과 관련하여 스택(S2) 내에서 교환(permute)되도록 굽힌다. 이는 예를 들어 스택(S1) 내의 최하부 리본(R9)이 위로 굽혀 리본(R10)과 쌍을 이루고, 예를 들어 스택(S1) 내의 리본(R10)과 쌍을 이룬 리본(R1)이 아래로 굽혀 스택(S2) 내의 리본(R2)과 쌍을 이룬다.
도 2b에 도시된 실시예가 본 발명에 따른 소자 내의 리본의 배열에 관한 평면도라면, 당업자는 변위 및 엇갈림의 조합이 각각의 스택을 형성하는 별도의 메모리 어레이(M) 사이의 용량성 누화(capacitive crosstalk) 또는 다른 바람직하지 않은 커플링의 최소화에 대해 상당한 기여를 할 것임을 용이하게 이해할 것이다. 스택의 메모리 어레이 내의 각각의 개개 메모리 셀이 예를 들어 출력 신호의 신호 대 잡음비를 상당히 감소시키는 원치않는 교란 없이 어드레스, 즉 기록 또는 판독될 수 있을 뿐만 아니라, 게다가 어레이 내의 모든 메모리 셀 및 필요하다면 스택 내의 모든 메모리 셀의 병렬 어드레싱(parallel addressing)이 가능하고 동시에 소정의 교란 영향을 최소한으로 유지시킬 것이다.
본 발명에 따른 메모리 소자 내의 스택(S1, S2)의 배열이 도 3의 3a 및 3b에 횡단면도로 도시된다. 스택(S1, 도 3의 3a)에서 제 1 리본(R9)이 제 2 리본(R2)에 수직으로 제공되고 리본(R9) 내의 제 2 전극(2)이 이제 메모리 어레이(M1)에서 워드 라인으로 간주되고 비트 라인은 리본(R2) 내의 전극(4)에 의해 주어진다. 즉 메모리 어레이(M)는 스택(S) 내의 리본(RK, RK+1)의 인접한 쌍 각각의 일부를 포함하고 그 일부에 의해 형성된다. 도 3의 3b에 도시된 바와 같이 스택(S2)은 도 3의 3a의 스택(S1)과 유사하지만, 리본(R)의 인접한 쌍의 방향이 90°회전되어 스택(S2) 내의 연속 리본 사이의 수직 교차가 유지된다. 도 2b로부터 홀수 리본(R1....R9)의 제 1 조립체(X1)와 짝수 리본(R2...R10)의 제 2 조립체(X2) 각각이 측방향(즉, 나란한 배열로)으로 대응하는 배향을 갖는 유사한 인접 리본 조립체를 수반할 수 있어서 조립체(X1, X2)가 교차하는 영역에 추가 스택된 구조물(S)이 형성될 수 있음을 알 수 있을 것이다. 또한 추가 리본 조립체는 요구된다면 엇갈린 배열로 제공될 수 있다. 더욱이 도 2b의 배열로부터 엇갈림 방향이 메모리 어레이의 이웃하는 스택 사이에서 반전될 수 있으며, 즉 예를 들어 스택(S1) 내의 리본(R9)은 스택(S2) 내의 리본(R10)과 쌍을 이루지만, 투영된 위치에서는 이제 스택(S2) 내의 리본(R1)과 쌍을 이루며, 물론 리본(R1)은 스택(S2) 내의 리본(R2)과 쌍을 이루지만, 투영된 위치에서는 이제 도 2b에 도시된 바와 같이 리본(R9)과 쌍을 이룬다. 이는 물론 리본(R2,...R10)의 짝수 조립체(X2) 내의 리본의 엇갈림에도 유사하게 적용될 수 있음을 의미한다. 하나의 스택(S1) 내의 메모리 어레이(M)와 다른 스택(S2) 내의 메모리 어레이(M) 사이에 전극(2,4)과 리본(R)의 길이에 의해 측정된 거리는 유사할 것이다.
리본(R)의 단부에는 도 4a 및 도 4b에 도시된 바와 같이 연결 및 접촉 수단(5)이 제공될 수 있다. 이는 예를 들어 전극(2,4)이 도시되지 않은 하부의 실리콘 칩 상의 패드에 수동적으로 연결되도록 허용하며, 이 경우 충분한 중복성(redundancy)이 소정 정도의 오정렬을 허용하기 위해 요구된다. 대안적으로 또는 이에 부가하여 전극 단부에 박막 트랜지스터(TFT)에 기초한 소정(예를 들어 디코더/라우터(router) ) 회로가 제공되어, 보다 강력한 연결을 용이하게 하기 위해 접촉 포인트의 수를 감소시킨다. 이러한 강력함은 보다 조밀한 전극 패턴, 및 증가된 저장 밀도를 허용할 뿐만 아니라, 폴딩된(및 패킹된) 메모리 스택이 실리콘 칩(또는 최종 사용자에 의해 실리콘 칩에 연결된 패드)에 연결되게 허용하여, 매우 저가의 추가 저장 메모리 모듈을 개시한다.
이러한 개념의 또다른 향상점은 감지 회로를 포함하여, 리본 단부에서 메모리를 작동시키는데 필요한 모든 드라이버 회로를 제공하는 것이다. 이는 폴딩된 메모리 스택이 완전히 자체 유지된 유닛으로 되게 할 것이다.
또다른 향상점은 요구된 회로를 리본 상에 균일하게 분포시키고, 행 및 열 드라이버/디코더로서 각각의 개개 메모리 매트릭스와(측부에서) 직접 접촉되어, 이들 모두를 리본 상의 공통 버스/트래픽 코디네이터에 접촉시키고 고정배선 또는 무선 접촉을 통해 외부 하드웨어와 통신한다.
지지 기판 상에 실리콘 또는 실리콘/TFT 회로가 사용될 때, 리본 표면은 도시되지 않은 하부의 소자 기판 표면 상의 접촉 패드에 부착되기 전에 도 4b에 도시된 바와 같이 다른 표면 단부에 대해 하나의 표면 단부를 굽힘으로써 실리콘 드라이버 회로에 부착될 수 있다. 모든 드라이버 회로가 리본 상에 형성된다면 이러한 굽힘은 요구되지 않는다.
이러한 방식으로 형성된 최종 메모리 스택(S)은 도입부에서 논의된 문제점에 대한 해결책과 신규한 접근방법을 나타낸다. 기본적으로 구조적 견지에서 일어나는 것은 각각의 메모리 어레이(M)가 개개 기판 상에 형성되기 때문에, 도전사항은 단일층 메모리를 형성하는 것에 관한 것으로 거의 축소된다. 이는 개개 리본으로 표시되는 단순 모듈라 서브-유닛과 관련되며, 이는 스택 내에 치수 조절 방식으로 조립되기 전에 특별 제조 설비에서 제조될 수 있다.
이러한 개념은 매우 많은 수의 스택 가능한 메모리 리본의 이용을 허용하며, 유일한 제한은 실리콘 또는 하이브리드 실리콘/TFT 회로 경우에 실리콘 부동산으로의 액세스이며, 이는 "리본 상의 모든 회로(모든 TFT)" 경우 존재하지 않는 제한이다. 이는 모든 TFT 경우에 임의의 대형 저장 성능 또는 초대형 저장 성능으로 직접 변환시킨다.
이러한 접근방식은 모두는 아니지만, 대부분 단일층 메모리의 프로세싱에 근접하기 때문에, 다층 프로세싱과 관련된 프로세스 및 온도 호환성은 사라진다.
유사하게, 상부 전극을 메모리 필름 상에 직접 증착하는 것을 방지함으로써, 이러한 과정에서 가능한 악영향이 방지될 수 있다. 필름 형상에의 또다른 긍정적인 영향은 베이킹 전에 필름의 스트레칭을 이용할 수 있는 가능성이며, 보다 규칙 적인 결정 구조를 보장한다. 딥-코팅(deep-coating)/닥터 블레이딩(doctor blading)/메니스커스 코팅(meniscus coating)과 같이, 스핀 코팅의 대안적인 증착 기술이 또한 필름 형상에 긍정적인 영향을 줄 수도 있다.
이용가능 영역이 크기 때문에, 훨씬 완화된 패터닝 프로세스가 수행될 수 있고, 비-리소그래피 툴 및 순수 오픈 릴식(true reel-to-reel) 프로세싱이 구현된다. 이는 그러한 과정에서의 제조 비용을 현저히 감소시킬 것이다.
이용될 수 있는 큰 최소배선폭은, 단지 셀 크기가 훨씬 커지기 때문에, 셀 신호와 관련된 신호 대 잡음비를 개선시킬 것이다. 이는 필름 두께 등의 보다 큰 편차를 허용하여, 가요성 기판 상의 프로세싱 메모리 구조물과 관련된 잠재적인 문제점을 감소시킨다.
실리콘 부품은 폴리머가 부착되기 전에 프로세스되고 납땜될 수 있기 때문에, 고온 패키징은 소자가 실리콘 칩 상에 형성되는 경우 용이하게 된다.

Claims (12)

  1. 강유전성 또는 일렉트레트 볼륨 메모리 소자로서,
    강유전성 또는 일렉트레트 메모리 재료(1)는 매트릭스-어드레서블 메모리 어레이(M, matrix-addressable memory array)의 워드 라인들(2a)과 비트 라인(4a)을 형성하는 제 1 및 제 2의 평행 스트립형 전극을 각각 포함하는 제 1 및 제 2 전극 층(2,4) 사이에 제공되며, 상기 어레이(M)의 워드 라인들(2a)과 비트 라인들(4a)이 실질적으로 서로 직각으로 배향되고, 메모리 셀들은 각각의 교차하는 워드 라인들(2)과 비트 라인들(4) 사이의 메모리 재료(1)의 볼륨 내에 형성되며, 다수의 메모리 어레이들이 적어도 하나의 스택(S)으로 제공됨으로써 적어도 하나의 메모리 어레이 스택이 볼륨 구조를 갖는 상기 메모리 소자를 구현하는, 강유전성 또는 일렉트레트 볼륨 메모리 소자에 있어서,
    상기 메모리 어레이들(M)의 스택(S)은 서로 폴딩(fold) 및 브레이딩(braid) 중 적어도 하나로 구성되는 둘 이상의 리본식 구조물들(R)에 의해 형성되며, 각각의 상기 리본식 구조물들(S)은 비전도성 재료의 가요성 기판(3)을 포함하고, 상기 기판의 각 표면 상에 적어도 하나의 전극층(2, 4)이 제공되며, 상기 적어도 하나의 전극층(2, 4)은 상기 리본식 구조물(R)을 따라 연장하도록 제공되는 평행한 스트립형 전극들(2a, 4a)을 각각 포함하고, 상기 메모리 재료(1) 층은 적어도 하나의 전극 층을 커버하고 상기 리본식 구조물의 에지들 사이에서 연속적으로 연장하며, 상기 스택(S)의 각각의 메모리 어레이(M)는 폴딩 및 브레이딩 중 적어도 하나로 구성된 한 쌍의 인접한 리본식 구조물들(R)의 일부를 중첩시킴으로써 형성되어 상기 한 쌍의 인접한 리본식 구조물들이 실질적으로 수직 관계로 교차되며, 상기 스택(S) 내의 메모리 어레이(M)의 워드 라인들(2a)과 메모리 층(1)은 이러한 종류의 상기 한 쌍의 인접한 리본식 구조물들(R) 중 제 1 구조물 내에 포함되고 비트 라인들(4a)은 상기 한 쌍의 인접한 리본식 구조물들(S) 중 제 2 구조물 내에 포함되는, 강유전성 또는 일렉트레트 볼륨 메모리 소자.
  2. 제 1 항에 있어서,
    상기 스택(S)의 각 두번째 메모리 어레이(M)는 상호 엇갈리는 배열로 제공되는 것을 특징으로 하는 강유전성 또는 일렉트레트 볼륨 메모리 소자.
  3. 제 1 항에 있어서,
    두개 이상의 상기 스택(S)이 제공되며,
    상기 리본식 구조물들(R)은 스택에서 스택까지 연속적인 리본식 구조물들의 짝 교환(a pair-wise permutation)을 구현하기 위한 방식으로 폴딩 및 브레이딩 중 적어도 하나로 구성되는 것을 특징으로 하는 강유전성 또는 일렉트레트 볼륨 메모리 소자.
  4. 제 1 항에 있어서,
    상기 리본식 구조물들(R)은 두개 이상의 서브세트들(X) 내에 배열되고, 각각의 상기 서브-세트 내의 상기 리본식 구조물(R)은 상기 스택의 상부에서 볼 때 서로 평행하게 배향되며, 다른 서브세트들 내의 리본식 구조물(R)과는 평행하지 않게 배향되는 것을 특징으로 하는 강유전성 또는 일렉트레트 볼륨 메모리 소자.
  5. 제 4 항에 있어서,
    적어도 두개의 상기 서브세트들(X) 각각으로부터의 적어도 하나의 리본식 구조물(R)의 일 측상에는 종방향 전극들(2,4)이 제공되고 다른 측상에는 메모리 층(1)이 제공되는 것을 특징으로 하는 강유전성 또는 일렉트레트 볼륨 메모리 소자.
  6. 제 4 항에 있어서,
    상기 리본식 구조물들(R)과 그것의 서브세트들(X)의 개수는 상기 스택(S)의 주어진 기능성과 호환될 수 있는 리본식 구조물들(R)의 길이를 최소화시키도록 선택되는 것을 특징으로 하는 강유전성 또는 일렉트레트 볼륨 메모리 소자.
  7. 제 1 항에 있어서,
    상기 리본식 구조물들(R) 각각은 일 표면 또는 양 표면, 및 횡단면 중 적어도 하나의 표면에, 절연층 및 전도층 및 반도체층 중 적어도 하나를 포함하는 층들 및 구조물들로 예비 성형되고 준비되는 것을 특징으로 하는 강유전성 또는 일렉트레트 볼륨 메모리 소자.
  8. 제 1 항에 있어서,
    상기 스택(S) 내의 두개 이상의 각각의 상기 리본식 구조물들(R)은, 기판(3)의 대향 표면들 상에 각각 제공되어 상기 리본식 구조물의 길이를 따라 연장하는 전극들(2a, 4a)의 세트를 포함하는 것을 특징으로 하는 강유전성 또는 일렉트레트 볼륨 메모리 소자.
  9. 제 8 항에 있어서,
    상기 전극 세트(2a;4a) 각각은 상기 리본식 구조물들(R)의 일 단부 또는 양 단부에서 또는 그 부근에서 능동 회로 및 수동 회로 중 적어도 하나의 회로를 병합시키는 접촉 필드 또는 접촉 영역에 연결됨으로써 전기적으로 액세스되며, 상기 접촉 필드는 차례대로, 상기 리본식 구조물의 외부에 있는 회로에 전기적으로 또는 광학적으로 연결되는 것을 특징으로 하는 강유전성 또는 일렉트레트 볼륨 메모리 소자.
  10. 제 1 항에 있어서,
    상기 스택(S)은 적어도 두개의 상이한 유형의 리본식 구조물들(R)을 포함하는 것을 특징으로 하는 강유전성 또는 일렉트레트 볼륨 메모리 소자.
  11. 제 1 항에 있어서,
    상기 스택(S) 내의 적어도 하나의 상기 리본식 구조물(R)은 일 표면 또는 양 표면 상에 절연 층들을 갖는 것을 특징으로 하는 강유전성 또는 일렉트레트 볼륨 메모리 소자.
  12. 제 1 항에 있어서,
    상기 스택(S) 내의 적어도 하나의 상기 리본식 구조물(R)은 상기 스택(S) 내의 다른 리본식 구조물(R)과는 상이한 길이를 갖는 것을 특징으로 하는 강유전성 또는 일렉트레트 볼륨 메모리 소자.
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