RU2237948C2 - Устройство памяти и/или обработки данных и способ его изготовления - Google Patents

Устройство памяти и/или обработки данных и способ его изготовления Download PDF

Info

Publication number
RU2237948C2
RU2237948C2 RU2002125873A RU2002125873A RU2237948C2 RU 2237948 C2 RU2237948 C2 RU 2237948C2 RU 2002125873 A RU2002125873 A RU 2002125873A RU 2002125873 A RU2002125873 A RU 2002125873A RU 2237948 C2 RU2237948 C2 RU 2237948C2
Authority
RU
Russia
Prior art keywords
layers
layer
substrate
shifted
foot
Prior art date
Application number
RU2002125873A
Other languages
English (en)
Other versions
RU2002125873A (ru
Inventor
Пер-Эрик НОРДАЛ (NO)
Пер-Эрик НОРДАЛ
Ханс Гуде ГУДЕСЕН (BE)
Ханс Гуде Гудесен
Гейрр И. ЛЕЙСТАД (NO)
Гейрр И. Лейстад
Гёран ГУСТАФССОН (SE)
Гёран ГУСТАФССОН
Original Assignee
Тин Филм Электроникс Аса
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Тин Филм Электроникс Аса filed Critical Тин Филм Электроникс Аса
Publication of RU2002125873A publication Critical patent/RU2002125873A/ru
Application granted granted Critical
Publication of RU2237948C2 publication Critical patent/RU2237948C2/ru

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2405—Shape
    • H01L2224/24051—Conformal with the semiconductor or solid-state device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/24146—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the HDI interconnect connecting to the same level of the lower semiconductor or solid-state body at which the upper semiconductor or solid-state body is mounted
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24226—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2512—Layout
    • H01L2224/25175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/76—Apparatus for connecting with build-up interconnects
    • H01L2224/7615—Means for depositing
    • H01L2224/76151—Means for direct writing
    • H01L2224/76155—Jetting means, e.g. ink jet
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821—Forming a build-up interconnect
    • H01L2224/82101—Forming a build-up interconnect by additive methods, e.g. direct writing
    • H01L2224/82102—Forming a build-up interconnect by additive methods, e.g. direct writing using jetting, e.g. ink jet
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06551—Conductive connections on the side of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01055—Cesium [Cs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

Использование: в устройствах памяти и обработки данных. Сущность изобретения: в устройстве памяти и/или обработки данных, содержащем, по меньшей мере, два слоя (L), образующих стопу, расположенную на подложке или образующую отдельную структуру типа сэндвича, в которой указанные слои образуют контуры памяти и/или обработки данных с межслойными соединениями или соединениями с контурами, выполненными в подложке, взаимное расположение слоев выбрано таким образом, что протяженные слои образуют сдвинутую структуру, по меньшей мере, вдоль одного края устройства. При этом предусмотрен, по меньшей мере, один краевой соединитель, который выступает за кромку одного слоя и проходит вниз на одну ступень. Тем самым обеспечивается электрическое соединение с проводником в любом из последующих слоев в стопе. Предлагаемый способ изготовления устройства описанного типа предусматривает операции по последовательному добавлению подобных слоев таким образом, чтобы слои формировали сдвинутую структуру. При этом один или более слоев снабжают, по меньшей мере, одной контактной площадкой для присоединения к одному или более межслойному краевому соединению. Техническим результатом изобретения является создание электрических соединений, в состав которых входит стопа, содержащая две или более функциональных части в виде листов или пленок, которые частично или полностью перекрывают друг друга, и использование при этом недорогих технологий массового производства. 2 н. и 12 з.п. ф-лы, 11 ил.

Description

Область техники, к которой относится изобретение
Настоящее изобретение относится к запоминающему устройству (устройству памяти) и/или к устройству обработки данных, содержащему, по меньшей мере, два слоя, образующих стопу. Стопа представляет собой отдельную структуру или, альтернативно, расположена на подложке и содержит, по меньшей мере, одну структуру, сдвинутую, по меньшей мере, в одном направлении. В результате в сдвинутой структуре сформированы ступени, образованные открытыми частями отдельных слоев, причем высота h ступени определяется толщиной соответствующего слоя. Изобретение относится также к способу изготовления устройства памяти и/или обработки данных, содержащего, по меньшей мере, два слоя, образующих стопу, которая представляет собой отдельную структуру или, альтернативно, расположена на подложке и содержит, по меньшей мере, одну структуру, сдвинутую, по меньшей мере, в одном направлении. В результате в сдвинутой структуре формируются ступени, образованные открытыми частями отдельных слоев, причем высота h ступени определяется толщиной соответствующего слоя.
Уровень техники
Современные электронные микросхемы в типичном случае формируются путем нанесения слоя за слоем на кремниевые кристаллы при выполнении последовательности технологических операций. При этом для разделения отдельных слоев, содержащих металлические, изоляционные или полупроводниковые материалы, имеющие определенную топологию и формируемые с применением различных методов нанесения и травления, используются изолирующие слои.
Интегральной частью создаваемой таким образом архитектуры являются электрические соединения между компонентами и частями контуров, которые расположены в подложке и в слоях, лежащих над подложкой. Соответствующие межслойные соединители в типовом случае выполняются в виде металлических стержней или проводов, которые проходят сквозь один или более слоев промежуточных материалов, разделяющих соединяемые компоненты. Подобные межслойные соединители формируются либо в процессе нанесения слоев, либо проводятся сквозь уже существующие слои путем создания межслойных каналов (например, путем травления) с последующим заполнением каналов металлическими заполнителями.
Изготовление кремниевых микросхем в соответствии с уровнем техники может включать 20-30 операций маскирования; при этом количество отдельных слоев, в которых сформированы внутрислойные металлические проводники, прямо или посредством других элементов соединенные с межслойными соединителями, равно в типовом случае 3-5. Каждый межслойный соединитель требует выделения ему некоторого пространства в каждом слое, который он пересекает или соединяет. В дополнение к площади поперечного сечения металлического межслойного соединителя вокруг него должна быть образована буферная зона для изолирования межслойного соединителя от прилежащих контуров, которые не должны находиться в прямом контакте с межслойными соединителями. При этом должны быть сделаны допуски на погрешности, с которыми может быть сформирована топология каждого слоя, а также на неточности совмещения технологических масок.
В работе S.F. Al-sarawi, D. Abbot and P.D. Franzon, "A Review of 3-D Packaging Technology", IEEE Transactions on Components, Packaging, and Manufacturing Technology", part B, v. 21, No. 1 (Feb. 1998) дан обзор разработок в области технологий трехмерной компоновки при достижении высокой степени интеграции. В нескольких местах данного обзора описано, каким образом целые стопы чипов с интегральными схемами могут быть электрически соединены друг с другом с использованием межслойных соединителей и токопроводящих дорожек, выполненных на боковых сторонах указанных чипов. Описано также применение связывающих проводов для соединения материнского и дочернего чипа в случае, когда дочерний чип установлен на материнском чипе таким образом, что открытая поверхность материнского чипа образует ступень стопы. В этом случае связывающие провода механически присоединены к контактным точкам на используемых чипах.
Кроме того, в патенте Норвегии №308149 и в патентной заявке Норвегии №19995975 в весьма общей форме описаны устройства памяти и обработки данных, в которых отдельные слои в стопе образованы, по существу, несколькими тонкопленочными слоями органического материала, а проводники, расположенные в тонких пленках отдельных слоев, подведены к электрическим соединителям на боковых сторонах слоев. В патентной заявке Норвегии №19995975 соединения между слоями могут дополнительно обеспечиваться посредством межслойных соединителей, которые в принципе могут быть изготовлены как проводящие структуры в том же материале, который входит в состав тонкой пленки и, следовательно, составлять интегральную часть пленки. Там же представлена концепция, названная "сдвинутые межслойные соединители". В соответствии с ней отдельные слои в стопе выполнены взаимно сдвинутыми, причем они электрически соединены между собой или с нижележащей подложкой с помощью так называемых сдвинутых межслойных соединителей, расположенных в сдвинутой части стопы. Ни в патенте Норвегии №308149, ни в патентной заявке Норвегии №19995975 не содержится никаких указаний, каким образом описанные краевые соединения могут быть реализованы в физическом и практическом аспектах.
Вышеупомянутые известные решения в целом оказались адекватными для устройств, выполненных описанным способом на кремниевых подложках, когда количество слоев и межслойных соединителей находится в пределах от малого до умеренного и когда ультрапрецизионная литография является интегральной частью процесса изготовления чипа. Однако использование межслойных соединителей приводит к существенному усложнению процесса изготовления в целом, что отражается на производительности и затратах. Кроме того, ожидается, что в течение нескольких ближайших лет появятся устройства с совершенно новыми типами архитектуры и новые методы производства электронных устройств обработки и хранения данных, которые смогут серьезно претендовать на захват значительных сегментов рынка. Общей характеристикой новых архитектур станет то, что они будут включать в себя тонкопленочные электронные элементы в виде плотных стоп, содержащих очень большое количество слоев. Во многих случаях подобные устройства будут производиться с применением технологий массового производства, таких как обработка на тонких полимерных подложках методом "с катушки на катушку". В этом контексте традиционные технологии соединения посредством межслойных соединителей станут совершенно неадекватными как технически, так и экономически.
Сущность изобретения
Настоящее изобретение направлено, прежде всего, на разработку методологии и технических решений, позволяющих создавать электрические соединения между слоями и/или между слоями и нижележащей подложкой в устройствах обработки и/или хранения данных, в состав которых входит стопа, содержащая две или более функциональных части в виде листов или пленок, которые частично или полностью перекрывают друг друга.
Задачей, решаемой настоящим изобретением, является также разработка методологии и технических решений, которые могут быть использованы в случаях, когда количество упомянутых функциональных частей в виде листов или пленок становится значительным, превышая в типичном случае 5-10.
Еще одной задачей является разработка методологии и технических решений, которые могут быть использованы в случаях, когда изготовление функциональных частей в форме листов или пленок, а также сборка устройств производятся с использованием недорогих технологий массового производства.
В соответствии с настоящим изобретением решение перечисленных задач и реализация дополнительных свойств и преимуществ обеспечиваются созданием устройства, которое характеризуется тем, что на каждой ступени сдвинутой структуры образованы одна или более контактных площадок, электрически соединенных с контурами памяти и/или обработки данных в соответствующем слое. При этом поверх ступени в каждом слое сформированы одно или более краевых соединений в виде электропроводных структур, нанесенных над указанной ступенью и за ее кромкой между ступенями в каждом слое на поверхности этого слоя. Указанные электрические краевые соединения находятся в контакте с одной или более контактными площадками в слоях и обеспечивают электрическое соединение для каждого слоя, а также в случае наличия подложки - между слоями и контактными площадками, выполненными в подложке.
Представляется предпочтительным, чтобы в устройстве по изобретению две или более контактных площадки в одном или более слоев были соединены между собой посредством электропроводных структур, сформированных на ступени в соответствующем слое. Желательно также, чтобы электрические краевые соединения были выполнены в виде протяженных токопроводящих дорожек между контактными площадками, по меньшей мере, в трех последовательных слоях стопы или при наличии подложки между контактными площадками, по меньшей мере, в двух смежных слоях стопы и подложке, прилежащей к одному из указанных слоев. Альтернативно, электрические краевые соединения могут быть выполнены в виде локальных проводящих дорожек между двумя смежными слоями стопы или при наличии подложки между подложкой и слоем, смежным с подложкой.
В предпочтительном варианте выполнения стопа в устройстве по изобретению образует, по меньшей мере, часть ступенчатой пирамидальной структуры, в которой слои имеют различные площади поверхности.
В другом предпочтительном варианте отдельные слои стопы взаимно сдвинуты таким образом, что сдвинутая структура содержит, по меньшей мере, одну сдвинутую часть, в которой ступени образуют открытую зону верхней поверхности соответствующих слоев стопы, и, по меньшей мере, одну сдвинутую часть, в которой ступени образуют открытую зону нижней поверхности соответствующих слоев стопы. При этом одна или более контактных площадок на каждой ступени каждой части электрически должны быть соединены с проводящими структурами, выполненными на соответственно противоположных поверхностях слоев.
Еще в одном предпочтительном варианте устройства по изобретению, в котором стопа выполнена на подложке, она образует, по меньшей мере, часть обращенной ступенчатой пирамидальной структуры, в которой площадь поверхности каждого слоя увеличивается по мере увеличения расстояния этого слоя от подложки. В данном варианте вышележащие слои выполнены выступающими за кромки нижележащих слоев и частично наложены непосредственно на подложку. При этом данные слои сформированы с одной или более сдвинутыми частями, а количество ступеней в сдвинутой части слоя соответствует количеству расположенных под ним слоев. Кроме того, в той части подложки, на которую наложены слои, целесообразно выполнить одну или более контактных площадок.
Представляется также желательным, чтобы в устройстве по изобретению боковая кромка каждого слоя между ступенями была выполнена закругленной или образующей наклонную поверхность.
Вышеперечисленные задачи, как и дополнительные преимущества и достоинства обеспечиваются также применением способа изготовления устройства памяти и/или обработки данных по изобретению. Предлагаемый способ характеризуется тем, что
каждый слой добавляют к стопе посредством отдельных последовательных операций, причем
каждый последующий слой стопы формируют с площадью поверхности, отличной от площади поверхности предыдущего смежного слоя, или сдвинутым относительно указанного предыдущего слоя, в результате чего формируют стопу, имеющую, по меньшей мере, одну структуру, сдвинутую в одном направлении, при этом открытые части наносимых слоев образуют ступени в сдвинутой структуре,
на ступени в каждом слое наносят структуры из проводящего материала с образованием, по меньшей мере, одной или более токопроводящих дорожек и одной или более контактных площадок и
наносят протяженные и/или локальные электропроводные структуры, образующие электрические краевые соединения между контактными площадками двух или более слоев и/или между контактными площадками одного или более слоев и подложкой.
При этом слои предпочтительно наносят таким образом, чтобы стопа формировала, по меньшей мере, часть ступенчатой пирамидальной структуры. Альтернативно, слои формируют на подложке, причем таким образом, чтобы стопа формировала, по меньшей мере, часть обращенной ступенчатой пирамидальной структуры, в которой каждый вышележащий слой выполнен выступающим за кромку нижележащего слоя и частично наложен непосредственно на подложку. При этом вышележащие слои будут сформированы с одной или более сдвинутыми частями, а количество ступеней в сдвинутой части слоя соответствует количеству расположенных под ним слоев.
В этом случае в той части подложки, на которую наложены слои, целесообразно выполнить одну или более контактных площадок.
При осуществлении способа по изобретению электрические краевые соединения предпочтительно выполняют с использованием процесса, выбранного из следующей группы процессов: литография, сухое травление, струйная печать, шелкография, мягкая литография, электростатическое осаждение, электролиз или преобразование in situ.
Краткое описание чертежей
Далее изобретение будет описано более подробно, с обсуждением примеров его выполнения и со ссылками на прилагаемые чертежи.
На фиг.1а, на виде сбоку, представлена первая базовая версия устройства по настоящему изобретению.
На фиг.1b приведен, на виде сверху, первый вариант выполнения устройства по фиг.1а.
На фиг.1с приведен, на виде сверху, второй вариант выполнения устройства по фиг.1а.
На фиг.2 приведен, на виде сверху, третий вариант выполнения устройства по фиг.1а.
На фиг.3 приведен, на виде сверху, четвертый вариант выполнения устройства по фиг.1а.
На фиг.4а-4с представлены альтернативные варианты выполнения устройства по фиг.1а без использования подложки.
На фиг.4d представлена модификация варианта устройства по фиг.4а, в которой обеспечена возможность двустороннего доступа.
Фиг.5а-5е иллюстрируют вариант последовательности операций при изготовлении устройства типа показанного на фиг.1а.
Фиг.6a-6d иллюстрируют другой вариант последовательности операций при изготовлении устройства типа показанного на фиг.1а.
Фиг.7 представляет собой вид сбоку на вторую базовую версию устройства по настоящему изобретению.
Фиг.8а-8g иллюстрируют вариант последовательности операций при изготовлении устройства типа показанного на фиг.7.
Фиг.9а иллюстрирует геометрические соотношения при формировании электрических краевых соединений устройства по фиг.1а.
Фиг.9b иллюстрирует геометрические соотношения при формировании электрических краевых соединений устройства по фиг.7.
Фиг.10 схематично иллюстрирует расположение электродов в пассивном устройстве с матричной адресацией, соответствующем уровню техники.
Фиг.11а-11m иллюстрируют вариант последовательности операций при изготовлении устройства памяти в виде стопы с матричной адресацией, основанного на устройстве по настоящему изобретению.
Осуществление изобретения
Перед тем как будут представлены подробное описание и обсуждение примеров осуществления устройства по настоящему изобретению, будет дано краткое описание предпосылок настоящего изобретения.
Ожидается, что по мере того как активные контуры, основанные на тонких пленках с применением неорганических веществ, олигомеров или полимеров, включаются в основные технологии современной электроники, применение устройств, содержащих стопы "интеллектуальных" слоев, т.е. слоев, обладающих возможностью индивидуальной обработки информации, станет повсеместным. Помимо того что при этом будет иметь место развитие возможностей, заложенных в принципе стопы, отсюда следует, что краевые соединители типа шины смогут нести сообщения, которые распределяются глобальным образом по стопе и селективно воспринимаются теми слоями, которым они предназначены. С другой стороны, концепция межслойных соединений в рамках настоящего изобретения может предусматривать наличие стоп, содержащих листы или слои, не несущие декодирующих контуров. В этом случае необходимо обеспечить соединения, предназначенные именно для таких слоев. Предельный случай в данном варианте соответствует тому, что все слои являются "неинтеллектуальными" и каждый слой имеет специальное средство подключения к управляющему контуру на подложке или на специальной схеме в месте присоединения к кабелю. В дальнейшем эти аспекты возможных электронных соединений в индивидуальных слоях не будут рассматриваться более детально, поскольку выбор соответствующих решений в рамках настоящего изобретения будет очевиден специалисту в данной области.
Далее приводится более конкретное описание устройств, выполненных согласно изобретению, а также конкретных примеров осуществления изобретения и производственных операций, соответствующих предпочтительным вариантам осуществления способа по настоящему изобретению и позволяющих реализовать различные варианты выполнения устройства по изобретению.
На фиг.1а, на виде сбоку, представлена в общем виде первая базовая версия выполнения устройства по изобретению. Данное устройство может быть описано, как имеющее структуру ступенчатой пирамиды. Оно включает в себя функциональные элементы, образующие стопу и сформированные в отдельных, взаимно прилегающих слоях типа листов или пленок, выполненных на подложке. Контуры, выполненные на верхней поверхности конкретного слоя, электрически соединены с контактными площадками на открытых краевых зонах слоя. На фиг.1 показаны 4 подобных слоя L1-L4, которые совместно образуют стопу 1. Из фиг.1 видно, что в правой части слои L1-L4 образуют сдвинутую структуру, поверх которой сформировано электрическое краевое соединение 3. Это соединение расположено от верхней поверхности слоя L4 вниз до контактной площадки 5 на подложке 2. Электрическое краевое соединение 3 находится в контакте, т.е. соединено с электрическими проводниками, выполненными на верхней поверхности каждого слоя L. На фиг.1а эти проводники изображены, без специального обозначения, более жирными линиями.
На фиг.1b показан первый конкретный вариант осуществления устройства по фиг.1а. Здесь показано, что слои L1-L4 в стопе 1 взаимно сдвинуты только в одном направлении, а именно слева направо. На каждом слое L1-L4 выполнены контактные площадки 4, из которых обозначена только одна. Электрическое краевое соединение 3 выполнено соответственно таким образом, что оно находится в контакте со всеми контактными площадками 4 и далее электрически соединяет слои L1-L4 с контактными площадками 5 на подложке 2. Контактные площадки в слоях L1-L3 выполнены на открытом участке соответствующих слоев, образующем ступень в сдвинутой структуре. В пределах верхнего слоя на фиг.1b показан заштрихованный квадратный участок (или зона), который соответствует наличию электронных контуров. Эта зона, не изображенная подробно, может состоять из отдельных или взаимосвязанных компонентов или сетей, объединенных в различные контура. На представленном на фиг.1b примере показаны две проводящие соединительных дорожки 3, ведущие к подложке. Очевидно, что в варианте по фиг.1b и на других фигурах заштрихованной зоне в верхнем слое соответствуют эквивалентные зоны в других, нижележащих слоях.
На фиг.1с представлен, на виде сверху, другой вариант выполнения устройства по фиг.1а. Здесь показана стопа, слои L1-L4 которой сдвинуты в двух взаимно ортогональных направлениях. За счет этого обеспечивается значительное расширение поверхности открытых зон, которая может быть использована для обеспечения соединений. Данный вариант позволяет также применить альтернативное расположение контактных площадок 4, соответствующее их более разнесенному положению, как и открытых участков и контактных площадок 5 на подложке. Одновременно обеспечивается хорошее разделение между двумя краевыми соединениями 3, которые находятся в контакте с контактными площадками 4 во всех слоях, а также с контактными площадками 5 на подложке, т.к. в этом случае краевые соединения соответствуют каждому направлению взаимного сдвига слоев.
На фиг.2 представлен третий вариант устройства по фиг.1а. Здесь частям краевого соединения 6, выполненным на отдельных слоях L1-L4, придана закругленная форма. Такая форма выполнения имеет преимущества в том случае, когда краевое соединение охватывает ступени, образованные всеми слоями, вплоть до подложки 2. Если ступени являются не прямоугольными, а закругленными, как в данном варианте, уменьшается риск разрыва в краевом электрическом соединении. Подобный риск разрыва в краевом соединении, выполненном в виде нанесенного тонкого электропроводного слоя, всегда имеет место при наличии острых кромок, присутствующих в вариантах, показанных на фиг.1а-1с. При этом в варианте по фиг.2 ступени не обязательно выполнять закругленными: они могут быть сформированы также с плавным наклоном между отдельными ступенями.
На фиг.3 представлен четвертый вариант устройства по фиг.1а, аналогичный варианту по фиг.1с. Здесь также стопа состоит из четырех слоев L1-L4, выполненных на подложке 2. Как и в варианте по фиг.1с, на подложке имеются две контактных площадки 5. Однако только одно из краевых соединений 3 выполнено в виде непрерывного соединения, расположенного от верхнего слоя 1-4 до контактной площадки 5 на подложке и одновременно контактирующего со всеми контактными площадками 4 на открытых частях слоев, т.е. на ступенях слоев L1-L4. В данном варианте на каждой из ступеней, соответствующей одному из слоев, выполнено несколько контактных площадок 4, как это показано в правой нижней части структуры стопы 1. В частности, на каждой ступени в этой части имеются три контактных площадки 4. Тем самым обеспечивается возможность выполнения независимых взаимных соединений между двумя или более слоями с помощью короткого локального краевого соединения 3, как это показано на фиг.3. Появляется также дополнительная возможность коррекции электрических соединений как между отдельными слоями, так и в пределах одного слоя, как это показано для слоя L1. При этом может быть выполнено также дополнительное краевое соединение 3 к контактной площадке 5 на подложке.
Должно быть понятно, что благодаря настоящему изобретению становится также возможным сформировать стопу в виде многогранной пирамиды с 3, 4, 5 и более направлениями сдвига. При этом для специалистов в данной области очевидно, что такое решение представляет собой прямое развитие принципов изобретения, проиллюстрированных фиг.1b и 1с. Поэтому в его дальнейшем описании нет необходимости.
На фиг.4а-4с показаны дальнейшие модификации базового варианта осуществления изобретения. Краевые соединения 3 схематично изображены в виде линий, расположенных между слоями и над ними. Отличие этих модификаций от варианта по фиг.1а в том, что стопа 1 не находится на подложке, т.е. слои L образуют автономную, самоподдерживающуюся структуру. Таким образом, на фиг.4а представлен аналог варианта по фиг.1а, не имеющий подложки. Стопа 1 содержит 5 самоподдерживающихся слоев L1-L5, и на каждом слое выполнены контактные площадки 4. При этом для каждого из слоев L1-L4 имеется краевое соединение 3, связанное с контактными площадками 4. На фиг.4b представлен вариант, также не имеющий подложки и представляющий собой многогранную, в том числе правильную ступенчатую пирамиду. Краевые соединения 3 в правой части стопы, связанные с контактными площадками 4 для слоев L1-L4, обеспечивают единое соединение между всеми слоями с использованием нескольких проводящих дорожек. В левой части выполнены частичные (локальные) соединения, поскольку контактные площадки 4 предусмотрены только для открытых участков слоев L2 и L3. Таким образом, можно легко сформировать электрическое соединение между двумя или более слоями в стопе 1, причем слои не обязательно должны быть смежными. На фиг.4с снова показана стопа в форме ступенчатой пирамиды, с краевыми соединениями, выполненными для двух направлений сдвига слоев. В варианте, показанном на фиг.4с, краевые соединения выполнены на двух противоположных сторонах слоев, а контактные площадки 4 имеются для каждого шага структуры, состоящей из 6 слоев L1-L6.
Первая базовая версия по настоящему изобретению может быть реализована также с расположением контактов на двух сторонах слоев, как это показано на фиг.4d. Для того чтобы сформировать разделенные зоны ступеней, открывающие обе поверхности каждого из слоев L1-L5, предпочтительно с одинаковой площадью этих зон, соответствующие слои взаимно смещены (сдвинуты). В результате может быть обеспечено формирование контактов для двух сторон каждого слоя L с использованием краевых соединений 3 и контактных площадок 4 на каждой ступени, т.е. на открытых участках слоев. При этом указанные участки на одной стороне ступеней образуют инвертированную ступенчатую структуру по отношению к соответствующим участкам на противоположной стороне ступеней, т.е. открывается доступ к противоположным поверхностям каждого слоя L. Как видно из фиг.4d, расположение краевых соединений 3 и контактных площадок 4 одинаковое для обеих сторон устройства.
В общем случае краевые соединения 3 в вариантах по фиг.1-4 могут быть сформированы в каждом отдельном слое путем выделения открытой части каждого слоя в стопе 1 специально для целей обеспечения контакта. Как указывалось, краевая зона формируется на открытой части каждого слоя в стопе 1, причем указанные открытые части создаются благодаря выполнению стопы 1 в виде структуры со сдвигом. Данный сдвиг может иметь место в одном или более направлениях, как уже упоминалось. Образующиеся ступени, очевидно, должны оставаться открытыми в момент формирования контактов.
В общем случае каждый слой L в стопе 1 может быть выполнен многослойным, в виде слоистой структуры, или "сэндвича", состоящего из субслоев, которые могут содержать электрические проводники, активные контуры и/или материалы со свойствами памяти для хранения данных. Если каждый слой выполнен в виде сэндвича из подобных субслоев предпочтительно с использованием технологии тонких пленок, отдельные слои могут быть предназначены для различных функциональных целей, т.е., например, обеспечивать функции активных контактов и проводников. Альтернативно, они могут включать в себя активные контуры, например, выполненные по технологии тонких пленок, или полностью состоять из функциональных частей, например материалов со свойствами памяти для целей хранения данных. Для специалистов в данной области, даже без приведения дополнительных сведений, будет ясно, что каждый отдельный слой может быть изготовлен на соответствующей несущей пленке до того, как он будет установлен в стопу. Альтернативно, слой может быть сформирован в процессе его нанесения или с помощью нескольких таких процессов, осуществляемых на поверхности самой стопы. В любом случае каждый подслой должен иметь толщину, нижний предел которой задается несущей способностью несущего слоя по отношению к силам, действию которых он подвергается на предварительных этапах изготовления и при добавлении слоя к стопе. При использовании принципа добавления слоев толщины отдельных слоев могут быть существенно уменьшены, поскольку в принципе подслои могут быть нанесены как монослои.
Далее будет более подробно описано, как можно эффективно формировать краевые соединения в устройстве по настоящему изобретению. В вариантах, представленных на фиг.1-3, краевые соединения могут быть образованы в результате одной операции нанесения электрода или последовательности подобных операций, как это будет описано ниже. В последнем случае подразумевается, что каждая отдельная операция нанесения относится только к части высоты полного краевого соединения, например к одной ступени краевой структуры. В этом случае протяженное краевое соединение, охватывающее множество ступеней, обеспечивается последовательным нанесением перекрывающихся электродов.
Технологии, обеспечивающие высокую точность при изготовлении краевых соединений, включают литографию с сухим или влажным травлением, струйную печать, шелкографию, обработку мелкими частицами, прецизионную тампонную печать типа "мягкой" литографии и электролиз. Общей характеристикой большинства технологий высокого разрешения является ограниченная глубина поля, ограничивающая высоту каждой ступени и/или количества ступней, которые могут быть электрически соединены за одну производственную операцию. В подобных случаях может быть осуществлен простой вариант формирования общего проводника (для подачи питания, образования шины и т.п.) за одну операцию.
Фиг.5а-5е иллюстрируют первый вариант последовательности операций изготовления краевых соединений в стопе, которая образует устройство в соответствии с настоящим изобретением. В частности, на фиг.5а показана подложка перед нанесением на нее слоев L, образующих стопу 1. В подложке или на ней сформирована зона Cs расположения электронных контуров, которая сама может представлять такой контур. Данная зона соединена с контактными площадками 5 подложки. На следующей операции, которую иллюстрирует фиг.5b, формируют изолирующий субслой IL1. Из его обозначения видно, что он связан с первым слоем L1 стопы. Затем на субслое IL1 формируют зону СL1 расположения контуров, соответствующую слою L1, и соединяют его с контактными площадками 4, предусмотренными на изолирующем субслое IL1. Фиг.5с иллюстрирует аналогичную операцию для слоя L2. Этому слою соответствует изолирующий субслой IL2, который выполнен с таким расположением, что результирующие слои L1 и L2 образуют сдвинутую структуру. Аналогично, на субслое IL2 формируют зону CL2, соответствующую слою L2, а также контактные площадки 4, связанные с этой зоной.
На фиг.5d показано нанесение третьего изолирующего субслоя IL3 для третьего слоя L3 стопы с соответствующей зоной СL3 и связанными с ней контактными площадками 4. Пример, проиллюстрированный фиг.5a-5d, показывает, как формируют слои L1-L3, состоящие из соответствующих изолирующих субслоев IL1-IL3 и зон СL1-СL3 для формирования контуров, соединенных с соответствующими контактными площадками 4. На заключительной операции (см. фиг.5е) формируют сплошные (непрерывные) проводящие дорожки, которые образуют краевые соединения 3, связывающие все контактные площадки 4 в каждом из нанесенных слоев между собой, а также с контактными площадками 5 на подложке.
Вместо того чтобы наносить краевые соединения 3 за одну операцию, можно, как уже упоминалось, наносить их пошаговым образом, как это будет описано далее со ссылкой на фиг.6. На фиг.6 показано формирование таких же слоев и субслоев, что и на фиг.5, но при пошаговом нанесении краевых соединений 3.
На фиг.6а показана подложка 2 с зоной Cs расположения электронных контуров и с контактными площадками 5. На фиг.6b показана подложка 2 с нанесенным на нее первым изолирующим субслоем IL1 и зоной СL1 расположения электронных контуров для первого слоя L1 стопы. Затем производят нанесение краевых соединений 3 поверх кромки изолирующего субслоя IL1. Эти соединения 3 создают контакт между зоной СL1 и контактными площадками 5 на подложке 2. Фиг.6с соответствует нанесению еще одного изолирующего субслоя IL2 с зоной CL2, а также с краевыми соединениями 3, которые расположены над кромкой изолирующего субслоя IL2 и доходят до краевого соединения 3 на нижележащем изолирующем субслое IL1. В результате на краевых соединениях 3, показанных на фиг.6b, формируются контактные площадки 4.
Описанный процесс повторяют, как это видно из фиг.6d, для третьего слоя L3, имеющего изолирующий субслой IL3, зону СL3 и очередные краевые соединения 3 с контактными площадками 4. В результате получают, как это видно из фиг.6d, непрерывное краевое соединение 3, нанесенное пошаговым методом и расположенное от верхнего слоя стопы над контактными площадками 4 в промежуточных слоях вплоть до контактных площадок 5 подложки. Из сказанного вытекает, что для каждого краевого соединения 3 операция нанесения и формирование контактов происходят также в пошаговом режиме; как следствие, может быть получена любая желаемая высота стопы. Таким образом, толщина наносимого слоя, который образуется с использованием процессов, основанных на технологии фотолитографии, должна быть в этом случае согласована только с высотой реальной ступени. Более того, в принципе высота отдельной ступени может быть точно согласована с реальной и ограниченной глубиной поля, которая может быть достигнута с помощью фотолитографии высокого разрешения при изготовлении краевых соединений 3.
На фиг.7 представлена другая базовая версия устройства в соответствии с изобретением. Данное устройство также выполнено в форме ступенчатой пирамиды, но перевернутой. Поэтому ее можно назвать обращенной ступенчатой пирамидой. Подобно устройству по фиг.1, устройство по фиг.7 также состоит из слоев L1-L4, которые образуют стопу 1 из функциональных элементов, входящих в данное устройство. Стопа 1 со слоями L, нанесенными на подложку 2, реализует концепцию "обращенной ступенчатой пирамиды", состоящую в том, что первый слой L1 в стопе 1 имеет самую маленькую площадь поверхности, тогда как площадь поверхности каждого слоя увеличивается по мере увеличения его расстояния от подложки.
Слой, лежащий над предыдущим слоем, выполнен выступающим за кромку этого слоя и за кромки нижележащих слоев. В результате каждый отдельный слой L в стопе 1 включает в себя часть, лежащую непосредственно на подложке 2. Для каждого из таких слоев L на подложке предусмотрены контактные площадки 5, как это показано на фиг.7. При этом данные площадки в каждом из слоев L находятся в контакте с краевыми соединениями 3, которые соединяют контуры функциональных единиц с подложкой. Краевые соединения 3 расположены над кромками ступеней, образованных отдельными слоями L, и проходят до подложки 2. В частности, в устройстве, показанном на фиг.7, можно, например, обеспечить прямое электрическое соединение с драйверными и управляющими контурами, предусмотренными в подложке 2. Подобная схема может, например, иметь место, если подложка выполнена в виде кристалла кремния.
Далее будет описан пример изготовления стопы 1 в форме обращенной ступенчатой пирамиды, показанной на фиг.7. На фиг.8а показана подложка 2, снабженная контактными площадками 5. На подложку 2 наносят первый изолирующий субслой IL1 (см. фиг.8b), который снабжают двумя электродами ЕL1, соединенными посредством краевых соединений 3 с контактными площадками 5 на подложке 2, как это показано на фиг.8с. Подразумевается, что на изолирующих субслоях IL могут быть сформированы зоны для размещения контуров и функциональные элементы (не рассматриваемые подробно), которые через электроды ЕL1 находятся в контакте с нижележащим слоем. На фиг.8d показано, как происходит образование следующего слоя, включающее формирование изолирующего субслоя IL2, который располагается поверх первого изолирующего субслоя IL1, но выступает за него, создавая ступень над его кромкой, и проходит вниз до подложки. Здесь часть этого слоя доходит, по меньшей мере, до контактных площадок 5, выполненных на подложке.
Затем, как показано на фиг.8е, формируются электроды ЕL2 для соединения зон формирования контуров и функциональных элементов второго слоя с подложкой посредством контакта через краевое соединение 3 и вниз, вплоть до контактных площадок 5 на подложке. Фиг 8f иллюстрирует повторение описанного процесса путем нанесения еще одного изолирующего субслоя IL3, который маскирует электроды EL2 и который, как это видно из фиг.8g, снабжается набором электродов EL3, находящимся в контакте с контактными площадками 5 на подложке 2. Таким образом, на фиг.8а-8g показано образование стопы из трех слоев, которые в отличие от варианта устройства по фиг.1а формируют обращенную ступенчатую пирамиду, у которой площадь поверхности каждого слоя увеличивается по мере увеличения расстояния от него до подложки 2. Можно видеть, что устройство по фиг.7, изготовленное способом, проиллюстрированным фиг.8а-8g, обеспечивает возможность раздельного доступа к подложке 2 и к лежащему над ней слою L, входящему в структуру стопы 1. Таким образом, способ, соответствующий фиг.8а-8g, существенно отличается от способов, проиллюстрированных фиг.5 и 6.
В случае использования фотолитографической технологии для формирования заданной топологии электродов, токопроводящих дорожек, краевых соединений и других элементов в стопе относительно малая глубина поля может привести к тому, что одновременно можно будет сформировать только небольшое количество ступеней. Это означает, что фотолитографическую процедуру нужно повторить многократно. Это делает изготовление устройства более сложным и значительно увеличивает его стоимость. Для того чтобы избежать увеличения количества операций с увеличением количества слоев в стопе и, соответственно, количества ступеней в стопе, может быть применен альтернативный способ фотолитографического формирования контактов и токопроводящих дорожек. При его использовании для формирования каждого слоя требуется только одна операция, при этом обеспечивается возможность нанесения любого слоя. Это иллюстрируется фиг.9а для устройства по фиг.1а.
На фиг.9а стопа 1 (изображенная без подложки) имеет такое смещение слоев, что ее наклон становится линейным. Как следствие, глубина поля уменьшается и становится примерно равной самому большому значению hмaх толщины слоев L в стопе 1. При этом нет необходимости в том, чтобы все слои стопы имели одинаковую высоту (т.е. толщину). В частности, на фиг.9а применительно к устройству по фиг.1а показано, что слой L2 имеет значительно меньшую толщину, чем другие слои. Требуемая глубина поля в данном случае, как показано наклонными штриховыми линиями, относится к стопе по всей ее высоте. В оптимальном случае направление лучей перпендикулярно к линии наклона стопы. Соответствующая ситуация для устройства по фиг.7 показана на фиг.9b. Здесь также можно видеть, что требуемая глубина поля должна быть меньше или равной h, где h - это высота (толщина) одной из ступеней L1-L4 в стопе. В данном случае стопа 1 расположена на подложке, снабженной контактными площадками 5. При этом краевые соединения могут быть снова сформированы за одну фотолитографическую операцию, например, при выборе направления лучей перпендикулярно линии наклона, изображенной штриховыми линиями.
Каждый отдельный слой L в устройстве по фиг.1 или 7 может представлять собой пассивное устройство с матричной адресацией, как это показано на фиг.10. Такое устройство содержит первый набор Ew электродов, представляющих собой взаимно параллельные полосковые электроды W, и второй набор Ев электродов. Он также содержит взаимно параллельные полосковые электроды В, которые, однако, ориентированы перпендикулярно электродам W первого набора Ew. Функциональный материал, т.е. среда со свойствами памяти или среда, испускающая свет, может быть размещена подобно сэндвичу между наборами электродов Ев и Ew. Архитектура, подобная показанной на фиг.10, может быть применена для формирования пассивного устройства ферроэлектрической памяти с матричной адресацией, в котором среда со свойствами памяти представляет собой, применительно к ферроэлектрической памяти, неорганический или органический материал, в последнем случае предпочтительно полимер или сополимер.
Отдельные ячейки памяти в устройстве памяти такого рода будут формироваться в точках пересечения электродов W, которые соответствуют числовым шинам (линиям), и электродов В, которые соответствуют разрядным шинам (линиям). Если подобная структура электродов применена в дисплее, где электроды, по меньшей мере, одного набора выполнены из прозрачного материала, пикселы соответственно будут формироваться в материале, испускающем свет и расположенном между наборами Ев, Ew электродов в точках пересечения электродов этих наборов. В рассматриваемом устройстве памяти запись, считывание и стирание информации в конкретной ячейке памяти могут быть осуществлены путем активации электродов W и В, пересекающихся в этой ячейке. В устройстве по фиг.10 могут быть активированы все электроды WB, соответствующие числовым шинам, и тем самым активированы все ячейки, находящиеся в точках пересечения с заштрихованным электродом В. Матричная память, которая содержит слой материала со свойствами памяти, расположенный между числовыми и разрядными шинами, по схеме, представленной на фиг.10, может содержать несколько сотен или тысяч электродов каждой ориентации и иметь макроскопические размеры (соответствующие миллиметрам или сантиметрам). Толщина каждого отдельного слоя, например, образованного слоями, формирующими электроды, а также запоминающей средой, будет порядка 1 мкм или менее. Подобные матрицы могут собираться в стопу с образованием устройства по изобретению. В результате будет получена монолитная структура, в которой каждый отдельный слой, образующий матрицу, электрически изолирован для предотвращения перекрестных помех от других слоев в стопе. Тем самым достигается чрезвычайно высокая объемная плотность в ячейке памяти.
В стопе крупных пассивных матриц высокой плотности количество линий, которые связаны с соответствующими драйверными и управляющими контурами, должно быть очень большим. Если слои в стопе являются полностью пассивными, тогда как все контуры, обеспечивающие переключения, мультиплексирование, детектирование и обработку, находятся на несущей подложке или в ней, количество прямых электрических соединений между индивидуальными слоями в стопе может быть сравнимо с общим количеством линий, образующих матрицу, т.е. с количеством числовых и разрядных шин. Проблемы, связанные с изготовлением подобных устройств, приобретают особое значение.
Далее будет приведено описание предпочтительного способа изготовления устройства согласно изобретению, отдельные слои которого представляют устройства с матричной адресацией, как это было описано выше. При этом устройство по изобретению представляет собой стопу подобных слоев с образованием объемного устройства памяти с матричной адресацией. Способ пооперационно иллюстрируется фиг.11а-11m. Однако для облегчения понимания количество числовых шин ограничено двумя, а количество разрядных - тремя. В результате каждый отдельный слой представляет собой матрицу 2×3, т.е. имеет не более 6 адресуемых ячеек. При этом стопа ограничена только тремя слоями. С помощью способа, операции которого представлены на фиг.11а-11m, может быть получена матрица в виде стопы высокой плотности, образованной пассивными устройствами с матричной адресацией. Этот результат достигается тем, что последовательность производственных операций позволяет обеспечить электрические соединения с подложкой, характеризующиеся высокой плотностью. В приведенном примере числовые шины в отдельных слоях соединены с общим проводником, тогда как в каждом слое создается отдельный набор разрядных шин. Изолирующие субслои на фиг.11а-11m обозначены как IL, где индекс L указывает на номер слоя (L1, L2, L3 и т.д.); подложка обозначена как S, а числовые и разрядные шины - как WL и BL.
На фиг.11а показана подложка S до нанесения на нее первого слоя. Подложка выполнена с одним контактным полем для разрядных шин, в котором расположены контактные площадки В1-В3 соответственно для первой-третьей разрядных шин в каждом слое и контактное поле для числовых шин, содержащее только две контактные площадки W1, W2 для каждой из двух разрядных шин WL во всех слоях. На фиг.11b подложка представлена с первым изолирующим субслоем IL1, обеспечивающим защиту от электрических и химических помех между подложкой и формируемой над ней стопой. Фиг.11с иллюстрирует формирование разрядных шин для первого слоя, т.е. для первого устройства с матричной адресацией в стопе, и их соединение с первым набором контактных площадок для разрядных шин на подложке S. На фиг.11d показан слой МL1 функционального материала, нанесенный поверх разрядных шин ВL1 и находящийся в контакте с ними. В данном случае этот слой является материалом со свойствами памяти. На фиг.11е показано, как числовые шины WL1 соединяют с контактами для числовых шин на подложке S. Из фиг.11f видно, что на первый слой, т.е. на первое устройство памяти в стопе, наносят следующий изолирующий субслой IL2, который затем снабжается разрядными шинами ВL2 для второго слоя (см. фиг.11g). Поверх снова наносится слой МL2 материала со свойствами памяти для второго слоя, находящийся в контакте с указанными разрядными шинами (фиг.11h). На фиг.11i показаны нанесенные числовые шины WL2. Эти шины находятся в контакте с числовыми шинами WL1, в результате чего обеспечивается общий контакт для числовых шин.
Далее, как видно из фиг.11j, наносят новый изолирующий субслой IL3, соответствующий третьему слою стопы. Он снабжается разрядными шинами BL3 (фиг.11k). На фиг.11I показан слой МL3 материала со свойствами памяти, нанесенный поверх шин BL3. Этот слой снабжают числовыми шинами WL3, которые выходят за кромку каждого слоя и образуют краевые соединения с числовыми шинами WL2 предшествующего слоя (см. фиг.11m).
Способ с операциями, проиллюстрированными на фиг.11а-11m, обеспечивает создание пассивного устройства памяти в виде стопы с матричной адресацией, которое полностью соответствует устройству по настоящему изобретению. Разумеется, должно быть ясно, что ограничение количества числовых и разрядных шин в примере, показанном на фиг.11а-11m, не соответствует реальным условиям. Действительно, устройство по изобретению, выполненное в виде пассивного устройства памяти с матричной адресацией, может содержать большее количество слоев и, по меньшей мере, по несколько тысяч числовых и разрядных шин в каждом слое. Например, показана возможность получения двумерных устройств памяти в виде матриц 8000×8000, т.е. содержащих 64000000 ячеек памяти с матричной адресацией. Очевидно, что образование стопы приведет к росту количества ячеек пропорционально количеству слоев в стопе. В результате будет получено объемное устройство по изобретению с большой емкостью и с высокой плотностью хранения информации.
Можно также модифицировать изготовление отдельных слоев типа показанных на фиг.11а-11m, поскольку в реальном случае могут быть применены различные производственные процедуры. Например, числовые шины могут быть сформированы за одну операцию с использованием способа, аналогичного проиллюстрированному на фиг.5а-5е. При этом разрядные шины могут формироваться, как это показано на фиг.11k. В этом случае оказывается необходимым при выполнении одной операции воздействовать на большое количество слоев. Если это представляет собой проблему, может быть использована альтернативная схема, основанная на геометрии, представленной на фиг.9а. Кроме того, краевые соединения 3 могут быть сформированы последовательно, с использованием локальных соединений с нижележащим слоем по аналогии с операциями, проиллюстрированными на фиг.6а-6d.
Даже в том случае, если оказывается возможным сочетать принципы настоящего изобретения с использованием сквозных межслойных соединителей, соответствующих уровню техники, можно отметить некоторые качественные различия между этими двумя подходами.
- В соответствии с настоящим изобретением вертикальные соединения по глубине стопы, а также локальные (корректирующие) межслойные соединения могут быть созданы уже после нанесения слоев, образующих стопу. Тем самым достигается повышение гибкости в выборе производственных стратегий (в том числе связанных с вопросами совместимости материалов или индивидуализации устройств, например, после получения стопы).
- Настоящее изобретение не предусматривает какого-либо травления, сверления или аналогичной операции для формирования каналов, проходящих сквозь слои стопы.
Таким образом, настоящее изобретение открывает реальные перспективы крупномасштабного производства устройств, собранных в стопу, с применением недорогих высокопроизводительных операций типа изготовления в режиме "с катушки на катушку" устройств на основе полимеров.

Claims (14)

1. Устройство памяти и/или обработки данных, содержащее, по меньшей мере, два слоя (L), которые снабжены изолирующими субслоями (IL) и образуют стопу (1), представляющую собой отдельную структуру или расположенную на подложке (2) и содержащую, по меньшей мере, одну структуру, сдвинутую, по меньшей мере, в одном направлении, в результате чего в сдвинутой структуре сформированы ступени, образованные открытыми частями отдельных слоев (L) в стопе (1), причем высота (h) ступени определяется толщиной соответствующего слоя, отличающееся тем, что на каждой ступени сдвинутой структуры образованы одна или более контактных площадок (4), электрически соединенных с контурами памяти и/или обработки данных в соответствующем слое (L); поверх ступени в каждом слое (L) сформированы одно или более краевых соединений (3) в виде электропроводных структур, нанесенных над указанной ступенью и за ее кромкой между ступенями в каждом слое (L) на поверхности этого слоя, причем электрические краевые соединения (3) находятся в контакте с одной или более контактными площадками (4) в слоях (L) и обеспечивают электрическое соединение для каждого слоя, а также, в случае наличия подложки, между слоями и контактными площадками (5), выполненными в подложке (2).
2. Устройство памяти и/или обработки данных по п.1, отличающееся тем, что две или более контактных площадок (4) в одном или более слоев (L) соединены между собой посредством электропроводных структур, сформированных на ступени в соответствующем слое.
3. Устройство памяти и/или обработки данных по п.1, отличающееся тем, что электрические краевые соединения (3) выполнены в виде протяженных токопроводящих дорожек между контактными площадками (4) в, по меньшей мере, трех последовательных слоях (L) стопы (1) или, при наличии подложки (2), между контактными площадками (4) в, по меньшей мере, двух смежных слоях (L) стопы (1) и подложке (2), прилежащей к одному из указанных слоев.
4. Устройство памяти и/или обработки данных по п.1, отличающееся тем, что электрические краевые соединения (3) выполнены в виде локальных проводящих дорожек между двумя смежными слоями (L) стопы (1) или, при наличии подложки (2), между подложкой (2) и слоем (L1), смежным с подложкой.
5. Устройство памяти и/или обработки данных по п.1, отличающееся тем, что стопа (1) образует, по меньшей мере, часть ступенчатой пирамидальной структуры, в которой слои (L) имеют различные площади поверхности.
6. Устройство памяти и/или обработки данных по п.1, отличающееся тем, что отдельные слои (L) стопы (1) взаимно сдвинуты таким образом, что сдвинутая структура содержит, по меньшей мере, одну сдвинутую часть, в которой ступени образуют открытую зону верхней поверхности соответствующих слоев (L) стопы (1), и, по меньшей мере, одну сдвинутую часть, в которой ступени образуют открытую зону нижней поверхности соответствующих слоев (L) стопы (1), причем одна или более контактных площадок (4) на каждой ступени каждой части электрически соединены с проводящими структурами, выполненными на противоположных поверхностях слоев (L).
7. Устройство памяти и/или обработки данных по п.1, отличающееся тем, что стопа (1) выполнена на подложке (2) и образует, по меньшей мере, часть обращенной ступенчатой пирамидальной структуры, в которой площадь поверхности каждого слоя (L) увеличивается по мере увеличения расстояния от слоя до подложки (2), вышележащие слои выполнены выступающими за кромки нижележащих слоев и частично наложены непосредственно на подложку (2), вышележащие слои (L) сформированы с одной или более сдвинутыми частями, причем количество ступеней в сдвинутой части слоя соответствует количеству расположенных под ним слоев.
8. Устройство памяти и/или обработки данных по п.7, отличающееся тем, что в той части подложки, на которую наложены слои (L), выполнены одна или более контактных площадок (5).
9. Устройство памяти и/или обработки данных по п.1, отличающееся тем, что боковая кромка каждого слоя (L) между ступенями закруглена или образует наклонную поверхность.
10. Способ изготовления устройства памяти и/или обработки данных, содержащего, по меньшей мере, два слоя (L), которые снабжены изолирующими субслоями (IL.) и образуют стопу (1), представляющую собой отдельную структуру или расположенную на подложке (2) и содержащую, по меньшей мере, одну структуру, сдвинутую, по меньшей мере, в одном направлении, в результате чего в сдвинутой структуре сформированы ступени, образованные открытыми частями отдельных слоев (L), причем высота (h) ступени определяется толщиной соответствующего слоя, отличающийся тем, что каждый слой добавляют к стопе посредством отдельных последовательных операций, причем каждый последующий слой стопы формируют с площадью поверхности, отличной от площади поверхности предыдущего смежного слоя, или сдвинутым относительно указанного предыдущего слоя, в результате чего формируют стопу, имеющую, по меньшей мере, одну структуру, сдвинутую в одном направлении, при этом открытые части наносимых слоев образуют ступени в сдвинутой структуре, на ступени в каждом слое наносят структуры из проводящего материала с образованием, по меньшей мере, одной или более токопроводящих дорожек и одной или более контактных площадок и наносят протяженные и/или локальные электропроводные структуры, образующие электрические краевые соединения между контактными площадками двух или более слоев и/или между контактными площадками одного или более слоев и подложкой.
11. Способ по п.10, отличающийся тем, что слои наносят таким образом, чтобы стопа образовывала, по меньшей мере, часть ступенчатой пирамидальной структуры.
12. Способ по п.10, отличающийся тем, что слои (L) формируют на подложке (2), причем таким образом, чтобы стопа образовывала, по меньшей мере, часть обращенной ступенчатой пирамидальной структуры, в которой каждый вышележащий слой выполнен выступающим за кромку нижележащего слоя и наложен непосредственно на подложку, причем вышележащие слои сформированы с одной или более сдвинутыми частями, а количество ступеней в сдвинутой части слоя соответствует количеству расположенных под ним слоев.
13. Способ по п.12, отличающийся тем, что в той части подложки, на которую наложены слои, выполняют одну или более контактных площадок.
14. Способ по п.10, отличающийся тем, что электрические краевые соединения выполняют с использованием процесса, выбранного из следующей группы процессов: литография, сухое травление, струйная печать, шелкография, мягкая литография, электростатическое осаждение, электролиз или преобразование in situ.
RU2002125873A 2000-03-15 2001-03-15 Устройство памяти и/или обработки данных и способ его изготовления RU2237948C2 (ru)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
NO20001360 2000-03-15
NO20001360A NO20001360D0 (no) 2000-03-15 2000-03-15 Vertikale elektriske forbindelser i stabel

Publications (2)

Publication Number Publication Date
RU2002125873A RU2002125873A (ru) 2004-03-27
RU2237948C2 true RU2237948C2 (ru) 2004-10-10

Family

ID=19910880

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2002125873A RU2237948C2 (ru) 2000-03-15 2001-03-15 Устройство памяти и/или обработки данных и способ его изготовления

Country Status (11)

Country Link
US (2) US20030024731A1 (ru)
EP (1) EP1287560A1 (ru)
JP (3) JP2003526945A (ru)
KR (1) KR100488256B1 (ru)
CN (1) CN1214462C (ru)
AU (1) AU775011B2 (ru)
CA (1) CA2403231C (ru)
HK (1) HK1054616A1 (ru)
NO (2) NO20001360D0 (ru)
RU (1) RU2237948C2 (ru)
WO (1) WO2001069679A1 (ru)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2529663C2 (ru) * 2009-08-03 2014-09-27 Кембридж Энтерпрайз Лимитед Печатное электронное устройство

Families Citing this family (87)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6756620B2 (en) * 2001-06-29 2004-06-29 Intel Corporation Low-voltage and interface damage-free polymer memory device
US6624457B2 (en) 2001-07-20 2003-09-23 Intel Corporation Stepped structure for a multi-rank, stacked polymer memory device and method of making same
JP3838218B2 (ja) 2003-05-19 2006-10-25 ソニー株式会社 面発光型半導体レーザ素子及びその製造方法
US6959134B2 (en) * 2003-06-30 2005-10-25 Intel Corporation Measuring the position of passively aligned optical components
JP3801160B2 (ja) * 2003-09-11 2006-07-26 セイコーエプソン株式会社 半導体素子、半導体装置、半導体素子の製造方法、半導体装置の製造方法及び電子機器
JP2005093703A (ja) * 2003-09-17 2005-04-07 Seiko Epson Corp タイル状素子用配線形成方法、タイル状素子用配線構造物及び電子機器
JP4206885B2 (ja) 2003-09-26 2009-01-14 ソニー株式会社 半導体装置の製造方法
US7732904B2 (en) * 2003-10-10 2010-06-08 Interconnect Portfolio Llc Multi-surface contact IC packaging structures and assemblies
US7652381B2 (en) 2003-11-13 2010-01-26 Interconnect Portfolio Llc Interconnect system without through-holes
WO2005050708A2 (en) * 2003-11-13 2005-06-02 Silicon Pipe, Inc. Stair step printed circuit board structures for high speed signal transmissions
NO320176B1 (no) * 2004-02-03 2005-11-07 Kim Oyhus Stablede lag av gitter-minne koblet til integrert krets.
US7278855B2 (en) 2004-02-09 2007-10-09 Silicon Pipe, Inc High speed, direct path, stair-step, electronic connectors with improved signal integrity characteristics and methods for their manufacture
DE102004008135A1 (de) 2004-02-18 2005-09-22 Infineon Technologies Ag Halbleiterbauteil mit einem Stapel aus Halbleiterchips und Verfahren zur Herstellung desselben
TW200530655A (en) * 2004-03-05 2005-09-16 Toppoly Optoelectronics Corp Display panel, lead pad structure, lead pad array structure and method of fabricating the same
JP2006303408A (ja) * 2004-09-09 2006-11-02 Seiko Epson Corp 電子装置及びその製造方法
JP3992038B2 (ja) * 2004-11-16 2007-10-17 セイコーエプソン株式会社 電子素子の実装方法、電子装置の製造方法、回路基板、電子機器
JP2006270009A (ja) * 2005-02-25 2006-10-05 Seiko Epson Corp 電子装置の製造方法
NO324539B1 (no) * 2005-06-14 2007-11-19 Thin Film Electronics Asa Fremgangsmate i fabrikasjonen av en ferroelektrisk minneinnretning
US7706165B2 (en) * 2005-12-20 2010-04-27 Agfa-Gevaert Nv Ferroelectric passive memory cell, device and method of manufacture thereof
US7901989B2 (en) 2006-10-10 2011-03-08 Tessera, Inc. Reconstituted wafer level stacking
US7829438B2 (en) * 2006-10-10 2010-11-09 Tessera, Inc. Edge connect wafer level stacking
US8513789B2 (en) 2006-10-10 2013-08-20 Tessera, Inc. Edge connect wafer level stacking with leads extending along edges
JP5018024B2 (ja) * 2006-11-08 2012-09-05 セイコーエプソン株式会社 電子部品の実装方法、電子基板、及び電子機器
JP5572089B2 (ja) 2007-07-27 2014-08-13 テッセラ，インコーポレイテッド 適用後パッド延在部を伴う再構成ウエハ積層パッケージング
JP4940063B2 (ja) * 2007-08-28 2012-05-30 株式会社東芝 半導体装置およびその製造方法
JP2009094432A (ja) * 2007-10-12 2009-04-30 Toshiba Corp 積層型半導体パッケージの製造方法
JP5126002B2 (ja) 2008-11-11 2013-01-23 セイコーエプソン株式会社 半導体装置及び半導体装置の製造方法
US9082438B2 (en) 2008-12-02 2015-07-14 Panasonic Corporation Three-dimensional structure for wiring formation
US9070393B2 (en) 2009-01-27 2015-06-30 Panasonic Corporation Three-dimensional structure in which wiring is provided on its surface
KR101359117B1 (ko) 2009-01-27 2014-02-05 파나소닉 주식회사 반도체 칩의 실장 방법, 그 방법을 이용하여 얻어진 반도체 장치 및 반도체 칩의 접속 방법, 및, 표면에 배선이 설치된 입체 구조물 및 그 제법
US8476749B2 (en) * 2009-07-22 2013-07-02 Oracle America, Inc. High-bandwidth ramp-stack chip package
TW201203041A (en) * 2010-03-05 2012-01-16 Canatu Oy A touch sensitive film and a touch sensing device
JP5289484B2 (ja) * 2011-03-04 2013-09-11 株式会社東芝 積層型半導体装置の製造方法
US8765598B2 (en) 2011-06-02 2014-07-01 Micron Technology, Inc. Conductive structures, systems and devices including conductive structures and related methods
PL2782843T3 (pl) 2011-11-25 2016-08-31 Hoffmann Neopac Ag Wylewka tubki do dozowania kropli, z wkładką
DE102012024599B4 (de) * 2011-12-20 2020-07-09 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Anordnung mit optisch transparenten und funktionalen Bauelementen
US20130234330A1 (en) * 2012-03-08 2013-09-12 Infineon Technologies Ag Semiconductor Packages and Methods of Formation Thereof
WO2013165601A1 (en) 2012-05-03 2013-11-07 Yknots Industries Llc Moment compensated bending beam sensor for load measurement on platform supported by bending beams
US9082632B2 (en) 2012-05-10 2015-07-14 Oracle International Corporation Ramp-stack chip package with variable chip spacing
US9891759B2 (en) 2012-09-28 2018-02-13 Apple Inc. Frustrated total internal reflection and capacitive sensing
US10817096B2 (en) 2014-02-06 2020-10-27 Apple Inc. Force sensor incorporated into display
CN104969158A (zh) 2012-12-14 2015-10-07 苹果公司 通过电容变化进行力感测
US9983715B2 (en) 2012-12-17 2018-05-29 Apple Inc. Force detection in touch devices using piezoelectric sensors
KR102190382B1 (ko) 2012-12-20 2020-12-11 삼성전자주식회사 반도체 패키지
JP2014130877A (ja) * 2012-12-28 2014-07-10 Yamaha Corp 半導体装置及びその製造方法
CN103325767B (zh) * 2013-02-07 2015-07-08 程君 一种集成化半导体显示板
CN103985683B (zh) * 2013-02-08 2017-04-12 精材科技股份有限公司 晶片封装体
JP2016507119A (ja) 2013-02-08 2016-03-07 アップル インコーポレイテッド 容量感知に基づく力判定
US9351400B1 (en) 2013-02-21 2016-05-24 Apple Inc. Electrical connections between conductive contacts
WO2014164477A1 (en) 2013-03-12 2014-10-09 Apple Inc. Lowering the sheet resistance of a conductive layer
US9952703B2 (en) 2013-03-15 2018-04-24 Apple Inc. Force sensing of inputs through strain analysis
US10209148B2 (en) 2013-03-15 2019-02-19 Apple Inc. Force-sensitive fingerprint sensing input
US9851828B2 (en) 2013-03-15 2017-12-26 Apple Inc. Touch force deflection sensor
US9638591B1 (en) 2013-05-24 2017-05-02 Apple Inc. Display area force sensing using Bragg grating based wave guide sensors
TWI489922B (zh) * 2013-07-15 2015-06-21 Mpi Corp Multilayer circuit boards
US9671889B1 (en) 2013-07-25 2017-06-06 Apple Inc. Input member with capacitive sensor
US10120478B2 (en) 2013-10-28 2018-11-06 Apple Inc. Piezo based force sensing
AU2015100011B4 (en) 2014-01-13 2015-07-16 Apple Inc. Temperature compensating transparent force sensor
CN106068490B (zh) 2014-02-12 2019-02-22 苹果公司 采用片式传感器和电容阵列的力确定
US10198123B2 (en) 2014-04-21 2019-02-05 Apple Inc. Mitigating noise in capacitive sensor
WO2016046339A1 (en) * 2014-09-24 2016-03-31 Koninklijke Philips N.V. Printed circuit board and printed circuit board arrangement
US10006937B2 (en) 2015-03-06 2018-06-26 Apple Inc. Capacitive sensors for electronic devices and methods of forming the same
US9691820B2 (en) * 2015-04-24 2017-06-27 Sony Semiconductor Solutions Corporation Block architecture for vertical memory array
US10161814B2 (en) 2015-05-27 2018-12-25 Apple Inc. Self-sealing sensor in an electronic device
US9612170B2 (en) 2015-07-21 2017-04-04 Apple Inc. Transparent strain sensors in an electronic device
US10055048B2 (en) 2015-07-31 2018-08-21 Apple Inc. Noise adaptive force touch
US9715301B2 (en) 2015-08-04 2017-07-25 Apple Inc. Proximity edge sensing
US9874965B2 (en) 2015-09-11 2018-01-23 Apple Inc. Transparent strain sensors in an electronic device
US10019085B2 (en) 2015-09-30 2018-07-10 Apple Inc. Sensor layer having a patterned compliant layer
US9886118B2 (en) 2015-09-30 2018-02-06 Apple Inc. Transparent force sensitive structures in an electronic device
US20170242506A1 (en) 2016-02-19 2017-08-24 Apple Inc. Force Sensing Architectures
US10006820B2 (en) 2016-03-08 2018-06-26 Apple Inc. Magnetic interference avoidance in resistive sensors
US9941209B2 (en) 2016-03-11 2018-04-10 Micron Technology, Inc. Conductive structures, systems and devices including conductive structures and related methods
JP2017168641A (ja) 2016-03-16 2017-09-21 東芝メモリ株式会社 不揮発性半導体記憶装置及びその製造方法
US10007343B2 (en) 2016-03-31 2018-06-26 Apple Inc. Force sensor in an input device
US10209830B2 (en) 2016-03-31 2019-02-19 Apple Inc. Electronic device having direction-dependent strain elements
US10090320B2 (en) 2016-05-19 2018-10-02 Toshiba Memory Corporation Semiconductor device and method for manufacturing the same
US10133418B2 (en) 2016-09-07 2018-11-20 Apple Inc. Force sensing in an electronic device using a single layer of strain-sensitive structures
US10444091B2 (en) 2017-04-11 2019-10-15 Apple Inc. Row column architecture for strain sensing
US10309846B2 (en) 2017-07-24 2019-06-04 Apple Inc. Magnetic field cancellation for strain sensors
CN107567206B (zh) * 2017-08-11 2020-11-10 惠州市超频三全周光智能照明科技有限公司 双面导通构造加工方法、线性电路板加工方法及线光源
CN107613665B (zh) * 2017-08-11 2020-08-21 惠州市超频三全周光智能照明科技有限公司 多层导通构造加工方法、线性电路板加工方法及线光源
CN108257878A (zh) * 2018-01-11 2018-07-06 郑州云海信息技术有限公司 一种增强qfn封装焊接效果的方法及qfn封装
US10866683B2 (en) 2018-08-27 2020-12-15 Apple Inc. Force or touch sensing on a mobile device using capacitive or pressure sensing
US10782818B2 (en) 2018-08-29 2020-09-22 Apple Inc. Load cell array for detection of force input to an electronic device enclosure
US11024551B1 (en) 2020-01-07 2021-06-01 International Business Machines Corporation Metal replacement vertical interconnections for buried capacitance
US11490519B2 (en) * 2021-01-11 2022-11-01 X-Celeprint Limited Printed stacked micro-devices

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5093708A (en) * 1990-08-20 1992-03-03 Grumman Aerospace Corporation Multilayer integrated circuit module
EP0522518A2 (en) * 1991-07-09 1993-01-13 Hughes Aircraft Company Stacked chip assembly and manufacturing method therefor
SU1616439A1 (ru) * 1989-02-03 1996-01-20 Д.М. Боднарь Способ создания многоуровневых межсоединений интегральных схем
US5502289A (en) * 1992-05-22 1996-03-26 National Semiconductor Corporation Stacked multi-chip modules and method of manufacturing

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58178547A (ja) * 1982-04-12 1983-10-19 Matsushita Electric Ind Co Ltd 電気部品組立体およびその製造方法
US5969380A (en) 1996-06-07 1999-10-19 Micron Technology, Inc. Three dimensional ferroelectric memory
FR2751328B1 (fr) * 1996-07-17 1998-10-09 Oxis International Sa Utilisation de nouveaux composes organoselenies comme agents pro-oxydants ainsi que leurs procedes de preparation et des compositions pharmaceutiques en comportant application
JP3565319B2 (ja) * 1999-04-14 2004-09-15 シャープ株式会社 半導体装置及びその製造方法
JP3765952B2 (ja) * 1999-10-19 2006-04-12 富士通株式会社 半導体装置
US6376904B1 (en) * 1999-12-23 2002-04-23 Rambus Inc. Redistributed bond pads in stacked integrated circuit die package
US6621155B1 (en) * 1999-12-23 2003-09-16 Rambus Inc. Integrated circuit device having stacked dies and impedance balanced transmission lines
US6664639B2 (en) * 2000-12-22 2003-12-16 Matrix Semiconductor, Inc. Contact and via structure and method of fabrication

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU1616439A1 (ru) * 1989-02-03 1996-01-20 Д.М. Боднарь Способ создания многоуровневых межсоединений интегральных схем
US5093708A (en) * 1990-08-20 1992-03-03 Grumman Aerospace Corporation Multilayer integrated circuit module
EP0522518A2 (en) * 1991-07-09 1993-01-13 Hughes Aircraft Company Stacked chip assembly and manufacturing method therefor
US5502289A (en) * 1992-05-22 1996-03-26 National Semiconductor Corporation Stacked multi-chip modules and method of manufacturing

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2529663C2 (ru) * 2009-08-03 2014-09-27 Кембридж Энтерпрайз Лимитед Печатное электронное устройство

Also Published As

Publication number Publication date
NO20011330L (no) 2001-09-17
US7211885B2 (en) 2007-05-01
JP2003526945A (ja) 2003-09-09
AU4487701A (en) 2001-09-24
CN1214462C (zh) 2005-08-10
JP2008182252A (ja) 2008-08-07
KR20020080484A (ko) 2002-10-23
CN1418374A (zh) 2003-05-14
KR100488256B1 (ko) 2005-05-11
WO2001069679A1 (en) 2001-09-20
CA2403231A1 (en) 2001-09-20
AU775011B2 (en) 2004-07-15
JP2008177589A (ja) 2008-07-31
EP1287560A1 (en) 2003-03-05
NO313679B1 (no) 2002-11-11
NO20011330D0 (no) 2001-03-15
HK1054616A1 (en) 2003-12-05
RU2002125873A (ru) 2004-03-27
CA2403231C (en) 2007-05-01
US20030218191A1 (en) 2003-11-27
NO20001360D0 (no) 2000-03-15
US20030024731A1 (en) 2003-02-06

Similar Documents

Publication Publication Date Title
RU2237948C2 (ru) Устройство памяти и/или обработки данных и способ его изготовления
US11462597B2 (en) Organic light-emitting display device having touch sensor
US6800872B2 (en) Active matrix thin film transistor
US8115205B2 (en) Electrophoretic display device and method of manufacturing and repairing the same
CN113284922A (zh) 有机发光显示器及其制造方法
JP4667505B2 (ja) 表示パネル用の基板、この基板を備える表示パネル、表示パネル用基板の製造方法および表示パネルの製造方法
CN105068349A (zh) 阵列基板、显示面板、显示装置以及阵列基板的制作方法
GB2576423A (en) Display device having touch sensor
KR100296158B1 (ko) 반도체 기판 및 반도체 장치의 제조방법
CN100530606C (zh) 薄膜晶体管阵列基板的制造方法
US10180749B2 (en) Touch screen panels and methods of manufacturing the same
US20080048188A1 (en) Electronic devices integrated on a single substrate and method for fabricating the same
US20190073059A1 (en) Touch sensor and method of manufacturing the same
US6833593B2 (en) Electrode means, a method for its manufacture, an apparatus comprising the electrode means as well as use of the latter
CN1582481A (zh) 存储结构的电极、方法和设备
CN115172390A (zh) 一种显示面板及其制造方法
RU2275699C2 (ru) Устройство объемного хранения данных, содержащее множество собранных в пакет запоминающих устройств с матричной адресацией
RU2274913C2 (ru) Трехмерное запоминающее устройство
CN112394611B (zh) 掩膜板以及三维存储器的制作方法
WO2022217608A1 (zh) 一种驱动背板、其制作方法及发光基板
JP2003131258A (ja) 液晶表示装置
US7358549B2 (en) Multi-layered metal routing technique
CN117479692A (zh) 显示面板及显示装置
JP2004111931A (ja) 相互接続用の導電性ラインパッド
KR20100078785A (ko) 전기영동표시소자의 제조방법

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20090316