TWI489922B - Multilayer circuit boards - Google Patents
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Description
本發明係與電路板有關;特別是指一種多層式電路板。
印刷電路板係以不交叉的導線電性連接各個安裝其上的電子元件,由於電路板的面積有限,電路設計又漸趨複雜,單單一個平面的導線已不敷使用,故現今的印刷電路板多是以複數個基板堆疊而成。每個基板上都佈設有預先設計好的電路線,而位於不同基板上的電路線再透過貫穿多個基板的導電孔導通,使印刷電路板的佈線方式可往平面之外的第三維度延伸。
但即使如此,印刷電路板所能安裝或連接的電子元件仍然受限於電路板的表面面積,這是因為無論電路板內部如何藉由該些基板佈設電路線,該些電路線同樣需導通至電路板的表面。是故,若印刷電路板的結構能再改良,使可茲利用的表面積進一步擴增,自然有助於縮小電子產品的尺寸,也就能有更廣泛的應用與發展。
有鑑於此,本發明之目的用於提供一種多層式電路板,具有較習知的電路板更大的可利用表面。
緣以達成上述目的,本發明所提供一種多層式電路板包含有複數個堆疊的基板、複數個第一接點與複數個
第二接點,其中,每一基板具有一電路線,且相鄰接基板之一者的一側表面具有未受該側鄰接基板所覆蓋的一開放面,各該開放面上設置一該第一接點,各該第二接點則設置於最外側基板之表面,各該基板之電路線一端電性連接對應的第一接點,另一端則電性連接對應的第二接點。
本發明再提供一種多層式電路板,包含有複數個堆疊的基板、複數個第一接點與複數個第二接點,其中,每一基板具有一電路線,且相鄰接基板之一者的一側表面具有未受該側鄰接基板所覆蓋的一第一開放面及一第二開放面,各該第一開放面上設置一該第一接點,各該第二開放面上設置一該第二接點,且各該基板之電路線一端電性連接對應的第一接點,另一端則電性連接對應的第二接點。
藉此,本發明多層式電路板之效果在於能進一步擴增電路板的可利用表面積,故能有較佳的應用。
10‧‧‧多層式電路板
12‧‧‧基板
122‧‧‧電路線
124‧‧‧開放面
14‧‧‧第一接點
16‧‧‧第二接點
18‧‧‧導電孔
20‧‧‧多層式電路板
22‧‧‧基板
222‧‧‧電路線
224‧‧‧第一開放面
226‧‧‧第二開放面
24‧‧‧第一接點
26‧‧‧第二接點
28‧‧‧導電孔
30‧‧‧多層式電路板
32‧‧‧基板
322‧‧‧電路線
324‧‧‧第一開放面
326‧‧‧第二開放面
34‧‧‧第一接點
36‧‧‧第二接點
38‧‧‧導電孔
圖1係本發明第一較佳實施例之剖面示意圖,揭露本發明具有除了二側表面之外的外露面;圖2係本發明第二較佳實施例之剖面示意圖,揭露較圖1較佳實施例更大的外露面;圖3係本發明第三較佳實施例之剖面示意圖,為不同於圖1及圖2較佳實施例的另一種實施態樣。
為能更清楚地說明本發明,茲舉較佳實施例並配合圖示詳細說明如後,請參圖1所示,為本發明第一較佳
實施例之多層式電路板10,包含有複數個堆疊的基板12、複數個第一接點14、複數個第二接點16與複數導電孔18;各該基板12具有一電路線122,相鄰的二該基板12其中之一者的一側表面具有未受該側鄰近基板12所覆蓋的一開放面124,各該開放面124設置有一該第一接點14,各該第二接點16設置於最外側基板12之表面;該些導電孔18分別貫穿至少一該基板12,各該基板12的該電路線122之一端透過一該導電孔18連接對應的該第一接點14,另一端則透過另一該導電孔18連接對應的該第二接點16;換言之,藉由該些導電孔18,各該基板12的該電路線122之二端分別電性連接對應的一該第一接點14與一該第二接點16。
由於本第一較佳實施例的該些基板12具有一開放面124,且該些開放面124皆設置有一該第一接點14,外界的電子元件(圖未示)可藉由該些第一接點14以及該些第二接點16電性連接各該基板12的各該電路線122,所以該些開放面124可提供未見於習知電路板的外露面,因此本發明之多層式電路板10能夠連接較習知電路板更多的電子元件。
請參照圖2,本發明第二較佳實施例之多層式電路板20同樣包含有複數個堆疊的基板22、複數個第一接點24、複數個第二接點26與複數導電孔28,各該基板亦具有一電路線222;本第二較佳實施例與前一較佳實施例概略相同,不同之處在於:相鄰的二該基板22其中之一者的一側表面除了具有未受該側相鄰接基板22所覆蓋的一開放面224(為方便說明,此處定義該開放面224為第一開放面224),更具有一第二開放面226;各該第一開放面224上設置一該第一接點24,各該第二開放面226上設置一該第二接點26,且各該基板22之該電路線222之一端透過一該導
電孔28電性連接對應的一該第一接點24,另一端透過另一該導電孔28電性連接對應的一該第二接點26。
藉此,本第二較佳實施例的該些基板22皆具有一該第一開放面224與一該第二開放面226,外界的電子元件(圖未示)如前一較佳實施例所述,可藉由該些第一接點24與該些第二接點26與該些電路線222電性連接,故本第二較佳實施例能提供較前一較佳實施例更多的外露面,換言之,本發明之多層式電路板20能連接更多的電子元件。
請參照圖3,為本發明第三較佳實施例之多層式電路板30,與前些較佳實施例雷同,亦包含有複數個堆疊的基板32、複數個第一接點34、複數個第二接點36與複數導電孔38,各該基板亦具有一電路線322;本第三較佳實施例與前一較佳實施例的不同之處在於:雖該些基板32具有未受鄰接的另一基板32覆蓋的一第一開放面324,但並非所有的該些基板32都具有未受鄰接的另一基板32覆蓋的一第二開放面326。故,雖然各該第一開放面324設置有一該第一接點34,各該第二開放面326亦設置有至少一該第二接點36,但顯然本第三較佳實施例所提供的外露面不如前一較佳實施例多,惟仍較習知電路板為多。
綜上所述,本發明多層式電路板具有除了二側表面之外的額外外露面,故其可利用的表面積得到進一步擴增,故能有更為廣泛的應用。需特別說明的是,圖1至圖3所示的第一至第三較佳實施例只為示範之目的而已,並不做為本發明多層式電路板的實施限制;於實務上,該些開放面(124、224、226、324、326)、該些電路線(122、222、322)與該些導電孔(18、28、38)之設置安排當然能有更多樣的變化,只要電路板能透過相鄰堆疊的基板之一具有未受另一基板覆蓋的開放面(即外露面),而擴增可茲利用的表面積
即可。
更明確來說,以上所述僅為本發明較佳可行實施例而已,舉凡應用本發明說明書及申請專利範圍所為之等效結構變化,理應包含在本發明之專利範圍內。
10‧‧‧多層式電路板
12‧‧‧基板
122‧‧‧電路線
124‧‧‧開放面
14‧‧‧第一接點
16‧‧‧第二接點
18‧‧‧導電孔
Claims (4)
- 一種多層式電路板,包括有複數個堆疊的基板、複數個第一接點與複數個第二接點,其中,每一基板具有一電路線,且相鄰接基板之一者的一側表面具有未受該側鄰接基板所覆蓋的一開放面,各該開放面上設置一該第一接點,各該第二接點則設置於最外側基板之表面,各該基板之電路線一端電性連接對應的第一接點,另一端則電性連接對應的第二接點。
- 如請求項1所述多層式電路板,包括有複數導電孔,該些導電孔分別貫穿至少一該基板,各該基板之電路線一端透過一該導電孔電性連接對應的該第一接點,另一端透過另一該導電孔電性連接對應的該第二接點。
- 一種多層式電路板,包括有複數個堆疊的基板、複數個第一接點與複數個第二接點,其中,每一基板具有一電路線,且相鄰接基板之一者的一側表面具有未受該側鄰接基板所覆蓋的一第一開放面及一第二開放面,各該第一開放面上設置一該第一接點,各該第二開放面上設置一該第二接點,且各該基板之電路線一端電性連接對應的第一接點,另一端則電性連接對應的第二接點。
- 如請求項3所述多層式電路板,包括有複數導電孔,該些導電孔分別貫穿至少一基板,各該基板之電路線一端透過一該導電孔電性連接對應的該第一接點,另一端亦透過另一該導電孔電性連接對應的該第二接點。
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Citations (1)
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US5136471A (en) * | 1987-02-26 | 1992-08-04 | Nec Corporation | Laminate wiring board |
US5491362A (en) * | 1992-04-30 | 1996-02-13 | Vlsi Technology, Inc. | Package structure having accessible chip |
US5557502A (en) * | 1995-03-02 | 1996-09-17 | Intel Corporation | Structure of a thermally and electrically enhanced plastic ball grid array package |
US5787575A (en) * | 1996-09-09 | 1998-08-04 | Intel Corporation | Method for plating a bond finger of an intergrated circuit package |
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