NO313679B1 - Vertikale elektriske forbindelser i en stabel - Google Patents

Vertikale elektriske forbindelser i en stabel Download PDF

Info

Publication number
NO313679B1
NO313679B1 NO20011330A NO20011330A NO313679B1 NO 313679 B1 NO313679 B1 NO 313679B1 NO 20011330 A NO20011330 A NO 20011330A NO 20011330 A NO20011330 A NO 20011330A NO 313679 B1 NO313679 B1 NO 313679B1
Authority
NO
Norway
Prior art keywords
layers
stack
layer
substrate
steps
Prior art date
Application number
NO20011330A
Other languages
English (en)
Other versions
NO20011330L (no
NO20011330D0 (no
Inventor
Per-Erik Nordal
Hans Gude Gudesen
Geirr I Leistad
Goeran Gustafsson
Original Assignee
Thin Film Electronics Asa
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Thin Film Electronics Asa filed Critical Thin Film Electronics Asa
Priority to NO20011330A priority Critical patent/NO313679B1/no
Publication of NO20011330D0 publication Critical patent/NO20011330D0/no
Publication of NO20011330L publication Critical patent/NO20011330L/no
Publication of NO313679B1 publication Critical patent/NO313679B1/no

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2405—Shape
    • H01L2224/24051—Conformal with the semiconductor or solid-state device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/24146—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the HDI interconnect connecting to the same level of the lower semiconductor or solid-state body at which the upper semiconductor or solid-state body is mounted
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24226—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2512—Layout
    • H01L2224/25175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/76—Apparatus for connecting with build-up interconnects
    • H01L2224/7615—Means for depositing
    • H01L2224/76151—Means for direct writing
    • H01L2224/76155—Jetting means, e.g. ink jet
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821—Forming a build-up interconnect
    • H01L2224/82101—Forming a build-up interconnect by additive methods, e.g. direct writing
    • H01L2224/82102—Forming a build-up interconnect by additive methods, e.g. direct writing using jetting, e.g. ink jet
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06551—Conductive connections on the side of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01055—Cesium [Cs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance

Description

Oppfinnelsen angår en minne- og/eller databehandlingsinnretning som omfatter minst to lag anordnet i stabel, hvor stabelen enten danner en selvbærende struktur eller alternativt er anordnet på et substrat, og hvor stabelen omfatter en i minst én retning avtrappet struktur, slik at trinn i den avtrappede struktur dannes av blottlagte partier av de enkelte lag i stabelen og med en trinnhøyde svarende til tykkelsen av de respektive lag.
Moderne elektroniske mikrokretser er typisk bygget opp lag for lag på silisiumbrikker i en serie av prosesstrinn hvor isolerende lag adskiller lag som inneholder metalliske og isolerende og halvledende materialer som mønstres og behandles med forskjellige avsetnings- og etseteknikker. I ett med de resulterende arkitekturer anordnes elektriske forbindelser mellom komponenter og underkretser som er plassert i substratet og i lagene på toppen av substratet. Disse forbindelsene, betegnet viaer, forekommer typisk i form av metalliske stolper eller tråder som går gjennom ett eller flere lag i det mellomliggende materiale som adskiller komponentene som skal forbindes. Slike viaer blir enten fremstilt under den lagdannende prosess eller de innsettes gjennom allerede eksisterende lag ved å danne kanaler gjennom lagene (f.eks. ved etsing), etterfulgt av fylling av metallplugger i kanalene.
Silisiumbrikker i henhold til teknikkens stand kan innbefatte 20-30 masketrinn og antallet separate lag som inneholder mønstrede ledere mellom sjiktene og som skaffer direkte eller indirekte forbindelse til en via utgjør typisk 3-5. Hver via krever en viss mengde areal tilordnet i hvert lag som gjennomløpes eller forbindes. I tillegg til metalltverrsnittet i selve viaen, må det også tilordnes en buffersone enten som isolerer viaen fra tilstøtende kretser som ikke skal befinne seg i umiddelbar kontakt med viaen og det må tas hensyn til den endelige presisjon hvormed mønstringen i hvert lag kan gjøres såvel som registreringsnøyaktigheten til mønstringsmaskene.
I artikkelen "A review of 3-D Packaging Technology" av S.F. Al-sarawi, D. Abbott og P.D. Franzon, IEEE Transactions on components, packaging, and manufacturing technology, del B, bind 21, nr. 1 (feb. 1998) er det gitt en oversikt over teknikkens stand med hensyn til tredimensjonal pakketeknologi beregnet på storskalaintegrasjon. Her er det flere steder vist til hvordan stabler med integrerte kretsbrikker kan forbindes elektrisk innbyrdes, blant annet med bruk av vertikale viaer og strømløp anordnet på sideflatene av kretsbrikkestabler, samt bruk av båndetråder for å forbinde henholdsvis mor- og datterbrikke hvor datterbrikken er anordnet stablet på morbrikken, slik at den blottlagte overflate av morbrikken utgjør et trinn i stabelen. I dette tilfelle er det benyttet båndetråder som er mekanisk festet til kontaktpunkter på brikkene. Rent generelt er det forøvrig i norsk patent nr. 308 149 og i norsk patentsøknad nr. 19995975 vist minne- og databehandlingsinnretninger hvor de enkelte lag i stabelen hovedsakelig er utført med undersjikt av tynnfilmer i organisk materiale og hvor ledere på tynnfilmene i de enkelte lag er ført til elektriske kantforbindelser på siden av lagene. I norsk patentsøknad nr. 19995975 kan i tillegg forbindelsen mellom lagene også være dannet ved viaer, som i prinsippet vil være utført som ledende strukturer i det samme materiale som inngår i tynnfilmene og derfor utgjør en integrert del av disse, og det er dessuten vist et konsept kalt "avtrappede viaer" hvor de enkelte lag i en slik stabel er anordnet innbyrdes avtrappet og lagene i stabelen forbundet elektrisk innbyrdes eller til et underliggende substrat ved at det er benyttet såkalte avtrappede viaer over det avtrappede parti. Hverken i norsk patent nr. 308 149 eller i norsk patentsøknad nr. 19995975 er det imidlertid gitt en anvisning på hvordan de omtalte kantforbindelser realiseres i en fysisk og praktisk utførelse.
Den ovenfor omtalte kjente teknikk har generelt vist seg å være utilstrekkelig for innretninger anordnet på silisiumsubstrater som omtalt ovenfor, hvor antallet lag og viaer er lavt og hvor litografi med ultrahøy presisjon utgjør en integrert del av fremstillingsprosessen for brikken. Imidlertid representerer viaer en vesentlig kompliserende trekk i den samlede fremstillingsprosess med konsekvenser for utbytte og kostnader. Det er videre forventet at helt nye typer av komponentarkitekturer og fremstillingmetoder for elektroniske databehandlings- og lagringinnretninger vil dukke opp i løpet av de kommende år og utgjøre alvorlige utfordrere for store markedssegmenter. Et vanlig trekk for slike nye arkitekturer vil være at de innbefatter tynnfilmelektronikk i tette stabler som rommer et meget stort antall lag eller sjikt. I mange tilfeller vil disse innretninger kunne fremstilles i høyvolumteknologier, f.eks. i løpende bane og med bruk av tynne polymersubstrater. I denne sammenheng vil tradisjonelle teknologier for forbindelser over viaer vise seg totalt utilstrekkelig, både teknisk såvel som med hensyn til kostnader.
Det er en vesentlig hensikt med den foreliggende oppfinnelse å skaffe fremgangsmåter og tekniske løsninger hvorved elektriske sammenkoblinger kan dannes mellom lag og/eller mellom lag og et underliggende substrat i minne-og/eller prosesseringsinnretninger som innbefatter en stabel som inneholder to eller flere ark- eller filmlignende funksjonelle komponenter som helt eller delvis overlapper hverandre.
Det er også en hensikt med den foreliggende oppfinnelse å skaffe slike fremgangsmåter og tekniske løsninger som kan implementeres i tilfeller hvor antall slike ark- eller filmlignende funksjonelle komponenter er meget stort, typisk mer enn 5-10.
, Det er en ytterligere hensikt med den foreliggende oppfinnelse å skaffe slike fremgangsmåter og tekniske løsninger som kan implementeres i tilfeller hvor de ark- eller filmlignede funksjonelle komponenter er fremstilt og innretningen montert med høyteknologi som gir høyt volum til lav kostnad.
De ovennevnte hensikter og ytterligere trekk og fordeler realiseres i henhold til oppfinnelsen med en innretning som er kjennetegnet ved at det på hvert trinn i den avtrappede struktur er anordnet ett eller flere kontaktseter i elektrisk forbindelse med minne- og/eller prosesseringskretser i det angjeldende lag, og at det på og over trinnet i hvert lag er anordnet én eller flere elektriske kantforbindelser i form av på trinnet og over kanten mellom trinnene i hvert lag elektrisk ledende strukturer avsatt på lagenes overflate, idet de elektriske kantforbindelser kontakterer ett eller flere kontaktseter i lagene og skaffer elektrisk forbindelse mellom lagene innbyrdes og mellom lagene og kontaktseter anordnet på et eventuelt substrat.
I innretningen i henhold til oppfinnelsen er det ansett som fordelaktig at to eller flere kontaktseter i ett eller flere lag er innbyrdes forbundet av elektrisk ledende strukturer anordnet på trinnet i det angjeldende lag. Videre er det i innretningen i henhold til oppfinnelsen ansett som fordelaktig at de elektriske kantforbindelser er anordnet som sammenhengende strømløp mellom kontaktseter i minst tre påfølgende lag i stabelen eller mellom kontaktseter i minst to tilstøtende lag i stabelen og et eventuelt substrat tilstøtende ett av disse lagene og/eller at de elektriske kantforbindelser er anordnet som et lappet ("patchet") strømløp mellom to tilstøtende lag i stabelen eller mellom et eventuelt substrat og det til substratet tilstøtende lag.
Fortrinnsvis utgjør i innretningen i henhold til oppfinnelsen stabelen i det minste en del av en trinnpyramidelignende struktur, slik at lagene har forskjellig areal.
I en fordelaktig utførelse av innretningen i henhold til oppfinnelsen er de enkelte lag i stabelen innbyrdes forskjøvet, slik at den avtrappede struktur omfatter minst ett avtrappet parti hvor trinnene utgjør et blottlagt parti av en overside av respektive lag i stabelen og minst ett avtrappet parti hvor trinnene utgjør en underside av respektive lag i stabelen, idet ett eller flere kontaktseter på hvert trinn i hvert tilfelle er elektrisk forbundet med ledende strukturer henholdsvis anordnet på motstående overflater av lagene.
I en annen fordelaktig utførelse av innretningen i henhold til oppfinnelsen, hvor stabelen er anordnet på et substrat, utgjør stabelen i det minste en del av en omvendt trinnpyramidelignende struktur, slik at arealet av hvert lag øker med avstanden fra substratet, og at overliggende lag er ført over kanten av underliggende lag og til anlegg mot substratet, idet overliggende lag er dannet med ett eller flere avtrappede partier, hvorved antall trinn i det eller de avtrappede partier i et lag svarer til det antall lag som befinner seg under dette, og fortrinnsvis er det i den forbindelse i substratet anordnet ett eller flere kontaktseter hvor lagene kommer til anlegg mot substratet.
Endelig er det i innretningen i henhold til oppfinnelsen ansett som fordelaktig at sidekanten av hvert lag mellom trinnene er avrundet eller danner en skrå flate.
Ovennevnte hensikter og ytterligere trekk og fordeler realiseres også i henhold til oppfinnelsen med en fremgangsmåte som er kjenntegnet ved å tilføye hvert lag i stabelen i separate, påfølgende trinn, å anordne hvert påfølgende lag i stabelen med et areal forskjellig i forhold til det foregående tilstøtende lag eller forskjøvet i forhold til dette, slik at stabelen dannes med den minst i den ene retning avtrappede struktur, idet trinn i den avtrappede struktur dannes av blottlagte partier i de anordnede lag, å avsette strukturer av ledende materiale på trinnene i hvert lag, slik at det dannes ett eller flere strømløp og ett eller flere kontaktseter på hvert lag, og å avsette kontinuerlig og/eller lappede ("patchede") elektrisk ledende strukturer som danner elektriske kantforbindelser mellom kontaktsetene på to eller flere lag og/eller mellom kontaktsetene på ett eller flere lag og substratet.
I fremgangsmåten i henhold til oppfinnelsen er det ansett fordelaktig å avsette lagene slik at stabelen utgjør i det minste en del av en trinnpyramidelignende struktur, eller å avsette lagene slik at stabelen utgjør i det minste en del av en omvendt trinnpyramidelignende struktur, idet overliggende lag er avsatt over kanten av underliggende lag og til anlegg mot substratet, hvorved overliggende lag dannes med ett eller flere avtrappede partier hvor antall trinn i det eller de avtrappede partier i et lag svarer til det antall lag som befinner seg under dette.
I det sistnevnte tilfelle anordnes fortrinnsvis ett eller flere kontaktseter i substratet hvor lagene kommer til anlegg mot substratet.
Endelig er det i fremgangsmåten i henhold til den foreliggende oppfinnelse ansett som fordelaktig å danne de elektriske kantforbindelser i en prosess valgt blant en av de følgende, nemlig litografi, tørretsing, blekkstråletrykking, silketrykking, myklitografi, elektrolyse, elektrostatisk avsetning eller in situ omdannelse.
I det følgende vil oppfinnelsen beskrives mer detaljert med drøftelse av utførelseseksempler og med henvisning til den ledsagende tegning, hvor fig. la viser et oppriss av en første generisk innretning i henhold til den foreliggende oppfinnelse,
fig. lb et grunnriss av en første utførelse av innretningen på fig. la,
fig. lc et grunnriss av en annen utførelse av innretningen på fig. la,
fig. 2 et grunnriss av en tredje utførelse av innretningen på fig. la,
fig. 3 et grunnriss av en fjerde utførelse av innretningen på fig. la,
fig. 4a-c analoge utførelser av innretningen på fig. la uten bruk av substrat,
fig. 4d et oppriss av en variant av utførelsene på fig. 4a-c, men med mulighet for aksessering fra begge sider,
fig. 5a-e et første eksempel på fabrikasjonstrinn for å danne en innretning av den art som er vist på fig. la,
fig. 6a-d et annet eksempel på fabrikasjonstrinn for å danne en innretning av den art som er vist på fig. la,
fig. 7 et oppriss av en annen generisk innretning i henhold til den foreliggende oppfinnelse,
fig. 8a-g et eksempel på fabrikasjonstrinn for å danne en innretning av den art som er vist på fig. 7,
fig. 9a geometriske forhold ved mønstring av elektriske kantforbindelser på innretningen i henhold til fig. la,
fig. 9b geometriske forhold ved mønstring av elektriske kantforbindelser på innretningen på fig. 7,
fig. 10 viser skjematisk anordningen av elektrodene i en passiv, matriseadresserbar innretning i henhold til kjent teknikk, og fig. 1 la-m viser eksempler på fabrikasjonstrinn for å danne en stablet matriseadresserbar minneinnretning som bygger på innretningen i henhold til den foreliggende oppfinnelse.
Før det gis en mer inngående omtale og drøftelse av eksempler på utførelser av innretningen i henhold til oppfinnelsen, skal det gis en kort redegjørelse for den generelle bakgrunn for oppfinnelsen.
Etterhvert som tynnfilmbaserte, aktive kretser som benytter uorganiske materialer, oligomerer eller polymerer, blir vanlige i kommersiell elektronikk, er det forventet at stablede innretninger med "smarte" lag, dvs. lag som har individuelle prosesseringsmuligheter skal bli allstedsnærværende. I tillegg til å øke de iboende mulighetene som stablingskonseptet medfører, innebærer dette at kantforbindelser av busstypen kan føre meldinger som distribueres globalt over stabelen og tas opp selektivt av de lagene de er tiltenkt. På den annen side vil sammenkoblingskonseptene i henhold til den foreliggende oppfinnelse innebære stabler som inneholder ark eller lag uten dekoderkretser, i hvilket tilfelle dediserte kantforbindelser til disse arkene må anordnes. Et ekstremt tilfelle av det sistnevnte er hvor alle lagene er "dumme" og hvor hvert lag har dediserte elektriske forbindelser til drivkretser på et bærende substrat eller kretser på et kabelforbundet annet sted. I det følgende skal disse forskjellige aspekter av mulige elektroniske løsninger i de individuelle sjikt ikke behandles i ytterligere detalj, da de egnede løsningsvalg i henhold til den foreliggende oppfinnelse vil være åpenbare for fagfolk.
Nå skal det gis en mer spesifikk omtale av generiske innretninger i henhold til den foreliggende oppfinnelse, eksempler på utførelse av slike samt en redegjørelse for fabrikasjonstrinn i foretrukkede utførelser av fremgangsmåten i henhold til oppfinnelsen, slik disse kan benyttes til å danne utførelser av innretningen i henhold til oppfinnelsen.
Spesifikt viser fig. la et oppriss av en første generisk innretning i henhold til oppfinnelsen. Denne generiske innretning kan betegnes som en "trinnpyramide"-struktur. Den består av stablede, funksjonelle enheter som er anordnet på separate, men innbyrdes tilstøtende arklignende eller filmlignende lag anordnet på et substrat. Kretser på toppoverflaten av et gitt lag er elektrisk forbundet med kontaktseter på et blottlagt kantområde av laget. I opprisset på fig. 1 er det vist fire slike lag L1-L4som tilsammen utgjør en stabel 1. Som vist i opprisset danner lagene LrL4på høyre side en avtrappet struktur og over denne er det anordnet en elektrisk kantforbindelse 3 som strekker seg fra toppflaten av laget L4og ned til et kontaktsete 5 på substratet 2. Den elektriske kantforbindelse 3 kontakterer og er forbundet med elektriske ledere anordnet på toppflaten av hvert lag L og antydet med en tykkere, ikke nærmere benevnt strek, slik det fremgår av fig. la.
Fig. lb viser en første utførelse av innretningen på fig. la og det vil her ses at lagene LrL4i stabelen 1 er avtrappet i én retning, nemlig mot høyre. På hvert av lagene LrL4er det da anordnet kontaktseter 4, hvorav ett er fremhevet på figuren, og en elektriske kantforbindelse 3 er nå anordnet slik at den kontakterer kontaktsetene 4 og forbinder da lagene LrL4elektrisk til kontaktseter 5 på substratet 2. Kontaktsetene i lagene LrL3er anordnet i et blottlagt parti av disse som utgjør trinnene i den avtrappede struktur. På fig. lb er det i topplaget vist.et rektangulært, skravert område som representerer et kretsområde. Uten at det er vist i detalj, kan dette kretsområde bestå av fysisk adskilte komponenter og nettverk eller kretser forbundet i ett eller flere nettverk og i tilfelle av utførelsen på fig. lb, to forbindelsesveier 3 til substratet som vist. Det skal naturligvis forstås at både på fig. lb og på de øvrige figurer vil dette skraverte område i topplaget ha sin motsvarighet i tilsvarende kretsområder i de øvrige underliggende lag.
På fig. lc er vist et grunnriss av en annen utførelse av innretningen på fig. la hvor stabelen 1 med lagene LrL4nå er avtrappet i to innbyrdes ortogonale retninger, slik at det fås et mye større blottlagt trinnareal som kan benyttes til koblingsformål. Denne utførelsen tillater også alternative og mer spredte plasseringer av både kontaktsetene 4, de blottlagte partier og kontaktsetene 5 på substratet. Samtidig oppnås det god separasjon mellom de to kantforbindelser 3 som kontakterer kontaktsetene 4 i samtlige lag og dessuten kontaktsetene 5 på substratet, idet kantforbindelsene er anordnet i hver av de to trinnretninger. Fig. 2 viser en tredje utførelse av innretningen på fig. la, men som det vil ses er her kantene til de enkelte lag LrL4i stabelen 1 avrundet i trinnområdet og dette kan by på fordeler når kantforbindelsen som her er betegnet 6, skal føres over trinnet dannet av samtlige lag og ned til substratet 2. Dersom trinnet ikke er vinkelrett, men avrundet, vil utførelsen på fig. 2 redusere risikoen for et brudd i den elektriske kantforbindelsen. Når den føres over en skarp kant, slik tilfelle er i utførelsene på fig. la-c, vil det alltid være en viss fare for at det oppstår brudd i en kantforbindelse dannet som et avsatt, tynt ledende sjikt. I en variant av utførelsen på fig. 2 behøver trinnene ikke å være avrundet, men kan være dannet med en gradvis skråning mellom de enkelte trinn. Fig. 3 viser en fjerde utførelse av innretningen på fig. la og helt i analogi med utførelsesformen på fig. lc. Også her omfatter stabelen 1 fire lag LrL4anordnet på substratet 2 som tilsvarende utførelsen på fig. lc er forsynt med to kontaktseter 5. Imidlertid er bare én av kantforbindelsene 3 anordnet som en kontinuerlig forbindelse fra øverste lag L4og til kontaktsetet 5 på substratet, samtidig som den kontakterer samtlige kontaktseter 4 på de blottlagte partier, dvs. trinnene i lagene LrL4som vist. Det er også anordnet flere kontaktseter 4 på hvert av trinnene i lagene, som vist nederst til høyre i den stablede struktur 1. Her er det eksempelvis anordnet tre kontaktseter 4 på hvert trinn og dette gir muligheter for uavhengige forbindelser mellom to og flere lag innbyrdes over en kort kantforbindelse 3 som vist og dessuten muligheter for lapping ("patching") av elektriske forbindelser både mellom enkelte lag og innbyrdes innen et lag som vist for laget L\og eventuelt med ytterligere videre kantforbindelse 3 til kontaktsetet 5 på substratet 2.
Det skal forstås at det i henhold til den foreliggende utførelse også vil være mulig å danne stabelen 1 som en mangekantet pyramide med 3, 4, 5 osv. trinnretninger, men det vil for fagfolk være innlysende at dette bare en direkte utvidelse av prinsippet for utførelsene som er tilkjennegitt på fig. lb og lc, og de skal derfor ikke omtales nærmere her.
Fig. 4a-c viser utførelser av den første generiske innretning i henhold til den foreliggende oppfinnelse med de elektriske kantforbindelser 3 skjematisk antydet som streker mellom og over lagene. Den skiller seg fra den på fig. la ved at stabelen 1 ikke er anordnet på et substrat, men at lagene L er selvbærende strukturer. Fig. 4a viser således i oppriss en analog utførelse til den på fig. la, men uten substrat. Stabelen 1 omfatter fem selvbærende sjikt Li-L5og det er på hvert trinn i stabelen anordnet kontaktseter 4 og for hvert av lagene LrL4en kantforbindelse 3 forbundet med kontaktsetene 4. Fig. 4b viser en selvbærende innretning utført som enten en regulær trinnpyramide, eller eventuelt som en mangekantet trinnpyramide. Til høyre danner kantforbindelsen 3 via kontaktsetene 4 på lagene LrL4en sammenhengende forbindelse mellom alle lag fra L! til L5 med bruk av flere lederbaner samt lapping som antydet på figuren 4b til venstre, hvor det vil ses at det bare på de blottlagte partier av L2og L3er anordnet kontaktseter 4. På denne måte er det lett å danne elektrisk forbindelse mellom to eller flere av lagene L i stabelen 1 og disse behøver ikke å være tilstøtende. Tilsvarende viser fig. 4c igjen stabelen 1 som en trinnpyramidestruktur, men med kantforbindelser 3 til minst to trinnretninger. På fig. 4c er kantforbindelsene 3 anordnet diametralt motsatt på hver side og kontaktseter 4 er anordnet på hvert trinn av den stablede struktur som her er vist med 6 lag LrL6.
Den første generiske innretning i henhold til oppfinnelsen kan dessuten spesielt være realisert med mulighet for dobbelsidig kontaktering, slik dette er vist på fig. 4d. For å danne adskilte trinnområder som blottlegger begge overflater av hvert enkelt av de fem lag LrL5, er disse, som godt kan ha samme utstrekning, trinnvis forskjøvet innbyrdes. Dermed kontakteres begge overflater av hvert lag L med kantforbindelser 3 og kontaktseter 4 på hvert av trinnene, dvs. de blottlagte partier av lagene, idet disse partier på en side av stabelen danner en omvendt trinnstruktur i forhold til tilsvarende partier på den motsatte side og således skaffer adgang til den motsatte overflate av hvert lag L. Men ellers er anordningen av kantforbindelsene 3 og kontaktsetene 4 den samme på begge sider av innretningen, som vist på fig. 4d.
Generelt vil kantforbindelsene 3 i utførelsesformene vist på fig. 1-4 kunne dannes i hvert enkelt lag ved at det benyttes en kantområde spesifikt for kontaktformål, idet kantområdet er dannet i et blottlagt parti av hvert lag i stabelen 1 og disse blottlagte partier dannes ved å utføre stabelen som en trappetrinnstruktur med avtrapning i én eller flere retninger, som ovenfor nevnt. Trinnene vil naturligvis være blottlagt når kontaktene fremstilles.
Generelt kan også hvert enkelt lag L i stabelen 1 selv være dannet som en sandwich av undersjikt som kan romme elektriske ledere, aktive kretser og funksjonelle materialer, f.eks. minnematerialer for datalagringsformål. Når hvert lag er bygget opp som en sandwich av slike undersjikt, foretrukket i tynnfilmteknologi, kan enkelte undersjikt være realisert med spesifikke funksjonelle formål, f.eks. for å oppnå kontakterings- og lederfunksjoner eller de kan romme aktive kretser, eksempelvis dannet i tynnfilmteknikk eller i sin helhet bestå av funksjonelle materialer, eksempelvis minnematerialer for datalagringsformål. Uten å gå i detalj vil det være innlysende for fagfolk at hvert enkelt lag kan fremstilles på en bærende film før det monteres i stabelen eller det kan dannes ved en avsetningsprosess eller en serie av slike på over-flaten av stabelen selv. I hvert tilfelle må hvert undersjikt da ha en tykkelse hvis nedre grense vil være gitt av bæreevnen til bæresjiktet i relasjon til den påkjen-ning det utsettes for under prefabrikasjons- og stabeladdisjonsprosessene. Ved bruk av additive prosesser kan imidlertid tykkelsen av enkeltlag gjøres meget mindre, idet undersjiktene i utgangspunktet kunne være avsatt som monosjikt.
Det skal nå gis en nærmere omtale av hvordan kantforbindelsene hensiktsmessig kan dannes i innretningen i henhold til oppfinnelsen. I utførelsesformer som spesifikt vist på fig. 1-3, kan kantforbindelsen dannes ved en enkeltelektrodeavsetning eller en sekvens av avsetningsoperasjoner, slik dette skal omtales nærmere nedenfor. I det sistnevnte tilfelle innebærer hver avsetningsoperasjon at det skal tas hånd om bare en mindre del av den totale kanthøyde, dvs. et enkelt trinn i kantstrukturen, og kontinuiteten i den elektriske kantforbindelse over en rekke trinn vil da være oppnådd ved at de i rekkefølge avsatte elektroder overlapper.
Teknikker for å danne kantforbindelser med høy presisjon innbefatter litografiske teknikker basert på våtetsing eller tørretsing samt partikkelfresing, høypresisjonstansing så som "myklitografi" og elektrolyse. Felles for de fleste teknikker som gir høy oppløsning, er begrenset dybdeskarphet, noe som igjen begrenser høyden av hvert enkelt trinn og/eller antall trinn som kan forbindes elektrisk i et enkelt produksjonstrinn. I slike tilfeller kan det benyttes en enkel påføring av en felles leder som utgjør f.eks. en kraftforsyningslinje, busslinje osv.
Fig. 5a-e viser et første eksempel på fabrikasjonstrinn for å danne kantforbindelser i stabelen som utgjør innretningen i henhold til oppfinnelsen. Spesifikt viser fig. 5a substratet 2 forut for anordningen av lagene L som utgjør selve stabelen 1. Et kretsområde Cs er anordnet i eller på substratet 2 og kan i seg selv utgjøre en krets og dette kretsområde Cs er dessuten forbundet med kontaktseter 5 på substratet. I neste fabrikasjonstrinn vist på fig. 5b, anordnes et isolasjonssjikt IL1hvis betegnelse viser at det er tilknyttet det første lag L]i stabelen. På isolasjonslaget ILianordnes det nå et kretsområde CL1for laget L]og som forbindes med kontaktseter 4 anordnet på isolasjonssjiktet IL1. Fig. 5c gjengir det samme fabrikasjonstrinn for laget L2, her med et isolasjonssjikt IL2som er anordnet og utformet slik at resulterende lag Li og L2nå vil danne en avtrappet struktur. Også på isolasjonssjiktet IL2er det anordnet et kretsområde CL2og kontaktseter 4 forbundet med dette kretsområde. Fig. 5d viser så anordningen av et tredje isolasjonssjikt IL3for det tredje lag L3i stabelen og med et tilsvarende kretsområde CL3og kontaktseter 4 forbundet med dette. Eksempelet vist på fig. 5a-5d illustrerer hvordan det dannes lag LrL3bestående av respektive isolasjonssjikt Iu-Iu°g kretsområder CLi-CL3forbundet med respektive kontaktseter 4.1 et endelig fabrikasjonstrinn blir kontinuerlige strømløp eller lederbaner 3 anordnet og utgjør kantforbindelsene som nå forbinder samtlige kontaktseter 4 i hvert av lagene innbyrdes og med kontaktsetene 5 på substratet.
I stedet for å avsette kantforbindelsene 3 i én eneste operasjon, kan de som nevnt også avsettes trinnsvis, slik det skal bli omtalt med henvisning til fig. 6, som hva angår de enkelte lag og undersjikt viser disse dannet tilsvarende dem på fig. 5, men ellers illustrerer trinnvis avsetning av kantforbindelsene 3.
Fig. 6a viser et substrat 2 med kretsområde Cs og kontaktseter 5, mens fig. 6b viser substratet 2 med et anordnet isolasjonssjikt IL1og kretsområde Cu for et første lag Li i stabelen. Det avsettes nå kantforbindelser 3 over kanten på isolasjonssjiktet IL1, idet disse kantforbindelser danner kontakt mellom kretsområdet Cu og kontaktsetene 5 på substratet 2. På fig. 6c påføres nok et isolerende lag IL2med et kretsområde CL2samt kantforbindelser 3 som fører over kanten på isolasjonslaget IL2og ned til kantforbindelsen 3 på det underliggende isolasjonslag IL1slik at det dannes kontaktseter 4 på de på fig. 6b avsatte kantforbindelser 3. Prosessen gjentas på fig. 6d for et tredje lag L3med isolasjonssjikt IL3, kretsområde CL3 og ytterligere kantforbindelser 3 med kontaktseter 4. Dette resulterer at utførelsen som vist på fig. 6d, realiserer en sammenhengende, men trinnvis avsatt kantforbindelse 3 fra det øverste lag i stabelen og over kontaktseter 4 i de mellomliggende lag og ned til kontaktsetet 5 i substratet. Dette innebærer at også selve avsetnings- og kontakteringsoperasjonen for hver kantforbindelse 3 håndteres trinnvis og repetitivt og det kan dermed tas hånd om hvilken som helst ønsket høyde på stabelen. Dybdeskarpheten som fås med avsetningsprosesser basert på fotolitografisk teknikk, behøver derfor bare å være tilpasset en aktuell trinnhøyde og i prinsippet kan da høyden av det enkelte trinn nettopp svare til den aktuelle og begrensede dybdeskarphet som fås med
høyoppløsnings-fotolitografi til fremstilling av kantforbindelser 3.
På fig. 7 er det vist en annen generisk innretning i henhold til den foreliggende oppfinnelse. Også den er utført som en slags trinnpyramide, men snudd på hodet, og kunne derfor betegnes som en omvendt trinnpyramide. I likhet med innretningen på fig. 1 består også innretningen på fig. 7 av lag LrL4som danner en stabel 1 av funksjonelle enheter i innretningen. Stabelen 1 med lagene L er anordnet på et substrat 2 og betegnelsen "omvendt trinnpyramide" bygger på det faktum at det er det første lag Li i stabelen 1 som har minst areal, men arealet av hvert lag øker med avstanden fra substratet. Et lag som ligger over et annet strekker seg forbi dette og over kanten av de underliggende lag, slik at hvert eneste lag L i stabelen 1 får et parti i direkte anlegg mot substratet 2. For hvert av lagene L er det på substratet anordnet ett eller flere kontaktseter 5 slik dette er vist på fig. 7 og disse kontakterer i hvert av lagene L kantforbindelser 3 som forbinder kretsområder eller funksjonelle enheter i disse lagene til substratet. Kantforbindelsene 3 er ført over kantene på trinnene dannet i de enkelte lag L og ned til substratet 2. I innretningen på fig. 7 oppnås det f.eks. at de enkelte lag har direkte elektrisk forbindelse til f.eks. driv- og kontrollkretser anordnet i substratet 2, slik det kan være tilfelle dersom substratet er dannet av en silisiumbrikke.
Det skal nå gis et eksempel på hvordan en stabel 1 som utgjør en omvendt trinnpyramide som vist på fig. 7 kan fremstilles. På fig. 8a er det vist et substrat 2 med kontaktseter 5. Et første isolasjonslag IL1anordnes over et parti av substratet 2, slik dette er vist på fig. 8b, og forsynes som her vist, med to elektroder EL1som via kantforbindelsene 3 er forbundet med kontaktseter 5 på substratet 2, slik det er vist på fig. 8c. Det skal forståes at det på de isolerende lag II kan være dannet kretsområder og ikke nærmere viste funksjonelle enheter som via elektrodene Eu kontakteres til et underliggende lag. Fig. 8d viser nå hvordan det neste lag dannes ved at det legges et isolerende sjikt IL2over det første isolerende sjikt IL1, men som strekker seg forbi det sistnevnte og danner et trinn over kanten og ned til substratet hvor et parti av sjiktet IL2i det minste strekker seg helt til kontaktseter 5 på substratet. Igjen er det som vist på fig. 8e, anordnet elektroder EL2for å forbinde kretsområder og funksjonelle enheter i det annet lag med substratet via kontakt over en kantforbindelse 3 og til kontaktsetene 5 i substratet. Fig. 8f viser hvordan prosessen gjentas med påføring av nok et isolerende sjikt IL3som maskerer elektrodene EL2og som vist på fig. 8g, forsynes med et elektrodesett EL3som kontakterer kontaktsetene 5 på substratet 2. Dermed fås det en stabel som vist på fig. 8a-g med tre stablede lag, men som i motsetning til innretningen på fig. la er anordnet som en omvendt trinnpyramide, dvs. at arealet av hvert lag øker med dets avstand i stabelen fra substratet 2. Det vil ses at innretningen på fig. 7a utført som vist på fig. 8a-8e skaffer separat aksess mellom substratet 2 og de overliggende lag L i den stablede struktur 1. I så måte står fremgangsmåten som illustrert ved fig. 8a-8g i motsetning til de fremgangsmåter som er vist på fig. 5 og 6.
Ved bruk av fotolitografisk teknikk for å mønstre elektroder, strømløp, kantforbindelser osv. i en stabel kan en forholdsvis lav dybdeskarphet føre til at det i høyden kan mønstres noen få trinn av gangen, og dersom antall lag i stabelen er stort, betyr det at en fotolitografisk operasjon må gjentas en rekke ganger, noe som både gjør fabrikasjonen av innretningen mer komplisert og dessuten er svært fordyrende. For å unngå at antallet operasjoner øker med antall stablede lag og antall trinn i stabelen, kan det benyttes en alternativ fremgangsmåte til fotolitografisk mønstring av kontakter og strømløp slik at det fås en eneste operasjon for hvert lag, samtidig som samtlige trinn i stabelen kan tas hånd om. Dette er vist på fig. 9a for innretningen på fig. la. Her er stabelen 1, som ikke er vist anordnet på et substrat, avtrappet på siden slik at skråningen blir lineær. Den nødvendige dybdeskarphet vil derfor være mindre eller tilnærmet lik en største høyde hMAXav ett av lagene L i stabelen 1. Det er heller ikke nødvendig at samtlige lag i stabelen har samme trinnhøyde, jf. at på fig. 9a har laget L2en meget mindre høyde enn de øvrige lag. Den nødvendige dybdeskarphet som vist ved avstanden mellom de parallelle, stiplede skrå linjer til høyre, strekker seg over hele høyden av stabelen. Optimalt kan nå stråleretningen være ortogonal på helningslinjen for trinnene. En tilsvarende situasjon slik den vil være for innretningen vist på fig. 7 er vist på fig. 9b, og det vil igjen ses at den nødvendige dybdeskarphet vil være mindre eller lik h, hvor h er høyden av ett av trinnene LrL4i stabelen, som her er anordnet på et substrat forsynt med kontaktseter 5. Igjen kan kantforbindelsene mønstres fra topp til bunn i en eneste fotolitografisk operasjon, ved f.eks. å la stråleretningen være ortogonal på helningslinjen som vist ved de stiplede linjer på figurene.
Hvert enkelt lag L i innretningen på fig. la eller på fig. 7 kan være dannet som en passiv matriseadresserbar innretning slik den er vist på fig. 10. Den omfatter et første elektrodesett Ewbestående av innbyrdes parallelle stripeelektroder W og et annet elektrodesett EB som likeledes omfatter innbyrdes parallelle stripeelektroder B, men anordnet ortogonalt til elektrodene W i elektrodesettet EB. Et funksjonelt materiale, f.eks. et minnemedium eller et lysemitterende medium, kan nå være anordnet i sandwich mellom henholdsvis elektrodesettet EB og Ew. En arkitektur som vist i fig. 10, kan benyttes til å realisere en passiv, matriseadresserbar ferroelektrisk minneinnretning, hvor minnemediet da i tilfelle et ferroelektrisk minnemateriale, f.eks. et uorganisk eller organisk materiale, og det siste tilfelle spesielt foretrukket en polymer eller kopolymer. De enkelte minneceller i et slikt minne vil dannes i krysningspunktet mellom elektrodene W som realiserer ordlinjer og elektrodene B som realiserer bitlinjer i minneinnretningen. Dersom elektrodearrangementet 10 benyttes i et display hvor elektrodene i minst ett elektrodesett vil være utført i gjennomsiktig materiale, vil tilsvarende pikslene kunne dannes i det lysemitterende materiale anordnet i sandwich mellom elektrodesettene Ew,Ebog i krysningspunktene mellom elektrodene i de respektive sett. I en minneinnretning av den omtalte art vil en gitt minnecelle kunne skrives, leses og slettes ved å aktivere ordlinjeelektrodene W og bitlinjeelektrodene B som krysser ved denne celle. På fig. 10 kunne f.eks. samtlige ordlinjer W være aktivert og derfor adressere samtlige celler ved krysningene med den skraverte bitlinjeelektrode B som vist. En minnematrise som inneholder et sjikt av minnemateriale i sandwich mellom ord- og bitlinjer i et arrangement som vist på fig. 10 kan omfatte flere hundre eller tusenvis av elektroder i hver retning og strekker seg lateralt over makroskopiske avstander (millimetre til centimetre). Tykkelsen av hvert enkelt lag, dvs. sammensatt av sjikt som utgjør elektrodesjikt og minnemedium, vil være av størrelsesorden lu.m eller mindre. Slike matriser kan stables og danne stabelen i en innretning i henhold til oppfinnelsen, og det fås da en monolittisk struktur hvor hvert enkelt lag som rommer en matrise isoleres elektrisk mot krysstale og interferens fra de øvrige lag i stabelen, slik at det fås en ekstremt høy volumetrisk minnecelletetthet.
I en høytetthetstabel av store, passive matriser vil antallet linjer i innretningen som forbindes med egnede driv- og kontrollkretser være meget stort. Hvis lagene i stabelen er helt passive med samtlige kretser for svitsjing, multipleksing, deteksjon og prosessering plassert på eller i et bærende substrat, kan antallet direkte elektriske forbindelser mellom individuelle lag i stabelen og substratet bli sammenlignbart med det totale antall matriselinjer, dvs. ord og bitlinjer i innretningen, og problemer knyttet til fabrikasjonen av slike innretninger vil derfor være av vesentlig betydning.
Det skal nå gis en omtale av en foretrukket fremgangsmåte til fabrikasjon av en innretning i henhold til oppfinnelsen, hvor de enkelt lag er matriseadresserbare innretninger som ovenfor omtalt, og hvor innretningen i henhold til oppfinnelsen således utgjør en stabel av slike, slik at det eksempelvis fås en volumetrisk, matriseadresserbar minneinnretning. Fremgangsmåten er vist trinn for trinn på fig. 1 la-1 lm, men for enkelthets skyld er antallet ordlinjer begrenset til 2 og antall bitlinjer til 3, slik at hvert enkelt lags matriseadresserbare innretning blir en 2-3-matrise, altså med høyst 6 adresserbare celler, og med stabelen begrenset til bare 3 lag. Med bruk av fremgangsmåtetrinnene vist på fig. 1 la-m, kan det fås en tett stablet matrise av passive, matriseadresserbare innretninger, idet serien av fremstillingstrinn sørger for å skaffe elektrisk konnektivitet med høy tetthet til substratet. I det viste eksempel er ordlinjene i de enkelte lag forbundet med en felles leder, mens det er anordnet et separat sett av bitlinjer for hvert lag. På de etterfølgende fig. 1 la-1 lm betegner IL isolasjonssjikt, S substrat, WLordlinjer og BL bitlinjer, mens indeks L viser henholdsvis til lag Li, L2, L3.
Fig. Ila viser substratet S med henholdsvis et bitlinjekontaktfelt Bji-B3imed kontaktseter for henholdsvis første til tredje bitlinjer i hvert lag og et ordlinjekontaktfelt med bare to kontaktseter Wi,W2for hver av ordlinjene WLi samtlige lag, men før det første lag i stabelen er avsatt, fig. 1 lb substratet S med et første isolasjonssjikt Iu for å beskytte mot elektrisk og kjemisk interferens mellom substratet S og den derpå anordnede stabel, og fig. lic hvordan bitlinjer Bli fra det første lag, dvs. den første matriseadresserbare innretning i stabelen, er anordnet og forbundet med den første sett av kontaktseter for bitlinjene på substratet S. På fig. 1 ld er det vist anordnet et sjikt MLiav funksjonelt materiale, i dette tilfelle et minnemateriale, over bitlinjene BL1og som kontakterer disse, mens fig. Ile viser hvordan ordlinjer WLiforbindes med ordlinjekontakter i substratet S. Et annet isolasjonssjikt IL2er på fig. 1 lf vist anordnet over det første lag eller den første minneinnretning i stabelen og påføres deretter bitlinjene BL2for lag 2, slik det er vist på fig. 1 lg, og derover anordnes igjen et minnesjikt ML2for det annet lag og som kontakterer bitlinjene BL2, slik det fremgår av fig. 1 lh. Fig. Ili viser anordnet ordlinjer WL2. Disse kontakterer ordlinjene WL1slik at det fås felles kontaktering for ordlinjene.
Et nytt isolasjonssjikt IL3for det tredje lag anordnes som vist på fig. 1 lj og påføres bitlinjer BL3som vist på fig. 1 lk. Fig. 111 viser minnesjiktet ML3for det tredje lag avsatt over BL3og det blir som vist på fig. 1 lm, påført ordlinjer WL3som strekker seg over kanten av hver lag og danner kantforbindelser til ordlinjer WL2på det underliggende lag.
Fremgangsmåtetrinnene som vist på fig. 1 la-1 lm, realiserer en stablet, passiv matriseadresserbar minneinnretning som helt ut svarer til innretningen i henhold til oppfinnelsen. Det skal naturligvis forstås at begrensningen av ord- og bitlinjer i det viste eksempel på fig. 1 la-1 lm naturligvis ikke svarer til realitetene, da en innretning i henhold til oppfinnelsen utført som en passiv matriseadresserbar minneinnretning godt kan omfatte større antall sjikt og i hvertfall opptil flere tusen ord- og bitlinjer i hvert sjikt. Eksempelvis har det vist seg mulig å realisere todimensjonale minneinnretninger som 8000x8000-matriser, altså med 64 000 000 matriseadresserbare minneceller og ved stabling vil naturligvis antall celler øke proporsjonalt med antall lag i stabelen, slik at det oppnås en volumetrisk innretning i henhold til oppfinnelsen med høy lagringsgkapasitet og høy lagringstetthet.
I de enkelte trinn som vist på fig. 1 la-1 lm, kan det for øvrig være mulig å modifisere fabrikasjonen, da det i realiteten står flere prosedyrer til rådighet. Eksempelvis kunne ordlinjene dannes i et enkelt trinn ved å benytte en fremgangsmåte i analogi med de trinn som er vist på fig. 5a-e og tilsvarende vil anordningen av bitlinjene, eksempelvis som vist på fig. 1 lk, gjøre det nødvendig at et større antall lag må tas hånd om i ett eneste fabrikasjonstrinn. Utgjør dette et problem, kan det benyttes et mønstringsalternativ som bygger på geometrien som vist på fig. 9a eller kantforbindelsene kan dannes sekvensielt med lapping (patching) til et underliggende trinn analogt med fabrikasjonstrinnene vist på fig. 6a-d.
Selv om det er mulig å kombinere prinsippene i den foreliggende oppfinnelse med gjennomgående viaer i henhold til kjent teknikk, skal det bemerkes visse vesentlige trekk som adskiller de to kvalitativt.
- I den foreliggende oppfinnelse kan vertikal konnektivitet i stabelen såvel som lapping mellom sjiktene oppnås i fremstillingsoperasjoner etter at lagene i stabelen er blitt anordnet, noe som gir øket fleksibilitet med tanke på å velge
fremstillingsstrategier (kompatibilitet mellom materialer; spesialtilpasning av innretningen, f.eks. etter stabling).
I den foreliggende oppfinnelse er det ikke nødvendig med noe etse- eller boreoperasjoner e.l. for å oppnå forbindelseskanaler gjennom lag i stabelen. - Den foreliggende oppfinnelse gir en realistisk vei mot fremstilling i stor skala av stablede innretninger i operasjoner med lav kostnad og høyt volum, så som produksjon av polymerbaserte komponenter i løpende bane.

Claims (14)

1. Minne- og/eller databehandlingsinnretning som omfatter minst to lag (L) anordnet i stabel (1), hvor stabelen (1) enten danner en selvbærende struktur eller alternativt er anordnet på et substrat (2), og hvor stabelen (1) omfatter en i minst én retning avtrappet struktur, slik at trinn i den avtrappede struktur dannes av blottlagte partier av de enkelte lag (L) i stabelen (1) og med en trinnhøyde svarende til tykkelsen av de respektive lag, karakterisert vedat det på hvert trinn i den avtrappede struktur er anordnet ett eller flere kontaktseter (4) i elektrisk forbindelse med minne-og/eller prosesseringskretser i det angjeldende lag (L), og at det på og over trinnet i hvert lag (L) er anordnet én eller flere elektriske kantforbindelser (3) i form av på trinnet og over kanten mellom trinnene i hvert lag (L) elektrisk ledende strukturer avsatt på lagenes (L) overflate, idet de elektriske kantforbindelser (3) kontakterer ett eller flere kontaktseter (4) i lagene (L) og skaffer elektrisk forbindelse mellom lagene innbyrdes og mellom lagene og kontaktseter (5) anordnet på et eventuelt substrat (2).
2. Minne- og/eller databehandlingsinnretning i henhold til krav 1,karakterisert vedat to eller flere kontaktseter (4) i ett eller flere lag (L) er innbyrdes forbundet av elektrisk ledende strukturer anordnet på trinnet i det angjeldende lag.
3. Minne- og/eller databehandlingsinnretning i henhold til krav 1,karakterisert vedat de elektriske kantforbindelser (3) er anordnet som sammenhengende strømløp mellom kontaktseter (4) i minst tre påfølgende lag (L) i stabelen (1) eller mellom kontaktseter (4) i minst to tilstøtende lag (L) i stabelen (4) og et eventuelt substrat (2) tilstøtende et av disse lagene.
4. Minne- og/eller databehandlingsinnretning i henhold til krav 1,karakterisert vedat de elektriske kantforbindelser (3) er anordnet som et lappet ("patchet") strømløp mellom to tilstøtende lag (L) i stabelen (1) eller mellom et eventuelt substrat (2) og det til substratet tilstøtende lag (L).
5. Minne- og/eller databehandlingsinnretning i henhold til krav 1,karakterisert vedat stabelen (1) utgjør i det minste en del av en trinnpyramidelignende struktur, slik at lagene (L) har forskjellig areal.
6. Minne- og/eller databehandlingsinnretning i henhold til krav 1,karakterisert vedat de enkelte lag (L) i stabelen (1) er innbyrdes forskjøvet, slik at den avtrappede struktur omfatter minst ett avtrappet parti hvor trinnene utgjør et blottlagt parti av en overside av respektive lag (L) i stabelen (1) og minst ett avtrappet parti hvor trinnene utgjør en underside av respektive lag (L) i stabelen (1), idet ett eller flere kontaktseter (4) på hvert trinn i hvert tilfelle er elektrisk forbundet med ledende strukturer henholdsvis anordnet på motstående overflater av lagene (L).
7. Minne- og/eller databehandlingsinnretning i henhold til krav 1, hvor stabelen er anordnet på et substrat (2), karakterisert vedat stabelen (1) utgjør i det minste en del av en omvendt trinnpyramidelignende struktur, slik at arealet av hvert lag (L) øker med avstanden fra substratet (2), og at overliggende lag er ført over kanten av underliggende lag og til anlegg mot substratet (2), idet overliggende lag (L) er dannet med ett eller flere avtrappede partier, hvorved antall trinn i det eller de avtrappede partier i et lag svarer til det antall lag som befinner seg under dette.
8. Minne- og/eller databehandlingsinnretning i henhold til krav 7,karakterisert vedat det i substratet (2) er anordnet ett eller flere kontaktseter (5) hvor lagene (L) kommer til anlegg mot substratet (2)
9. Minne- og/eller databehandlingsinnretning i henhold til krav 1,karakterisert vedat sidekanten av hvert lag (2) mellom trinnene er avrundet eller danner en skrå flate.
10. Fremgangsmåte til fremstilling av minne- og/eller databehandlingsinnretning som omfatter minst to lag (L) anordnet i stabel (1), hvor stabelen enten danner en selvbærende struktur eller alternativt er anordnet på et substrat (2), og hvor stabelen (1) omfatter en i minst én retning avtrappet struktur, slik at trinn i den avtrappede struktur dannes av blottlagte partier av de enkelte lag (L) i stabelen (1) og med en trinnhøyde svarende til tykkelsen av de respektive lag, karakterisert vedå tilføye hvert lag (L) i stabelen (1) i separate, påfølgende trinn, å anordne hvert påfølgende lag i stabelen med et areal forskjellig i forhold til det foregående tilstøtende lag eller forskjøvet i forhold til dette, slik at stabelen dannes med den minst i den ene retning avtrappede struktur, idet trinn i den avtrappede struktur dannes av blottlagte partier i de anordnede lag, å avsette strukturer av ledende materiale på trinnene i hvert lag, slik at det dannes ett eller flere strømløp og ett eller flere kontaktseter på hvert lag, og å avsette kontinuerlig og/eller lappede ("patchede") elektrisk ledende strukturer som danner elektriske kantforbindelser mellom kontaktsetene på to eller flere lag og/eller mellom kontaktsetene på ett eller flere lag og substratet.
11. Fremgangsmåte i henhold til krav 10, karakterisert vedå avsette lagene slik at stabelen utgjør i det minste en del av en trinnpyramidelignende struktur.
12. Fremgangsmåte i henhold til krav 10, hvor lagene (L) er anordnet på et bærende substrat (2), karakterisert vedå avsette lagene slik at stabelen utgjør i det minste en del av en omvendt trinnpyramidelignende struktur, idet overliggende lag er avsatt over kanten av underliggende lag og til anlegg mot substratet, hvorved overliggende lag dannes med ett eller flere avtrappede partier hvor antall trinn i det eller de avtrappede partier i et lag svarer til det antall lag som befinner seg under dette.
13. Fremgangsmåte i henhold til krav 12, karakterisert vedå anordne ett eller flere kontaktseter i substratet hvor lagene kommer til anlegg mot substratet.
14. Fremgangsmåte i henhold til krav 10, karakterisert vedå danne de elektriske kantforbindelser i en prosess valgt blant en av de følgende, nemlig litografi, tørretsing, blekkstråletrykking, silketrykking, myklitografi, elektrolyse, elektrostatisk avsetning eller in situ omdannelse.
NO20011330A 2000-03-15 2001-03-15 Vertikale elektriske forbindelser i en stabel NO313679B1 (no)

Priority Applications (1)

Application Number Priority Date Filing Date Title
NO20011330A NO313679B1 (no) 2000-03-15 2001-03-15 Vertikale elektriske forbindelser i en stabel

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
NO20001360A NO20001360D0 (no) 2000-03-15 2000-03-15 Vertikale elektriske forbindelser i stabel
NO20011330A NO313679B1 (no) 2000-03-15 2001-03-15 Vertikale elektriske forbindelser i en stabel

Publications (3)

Publication Number Publication Date
NO20011330D0 NO20011330D0 (no) 2001-03-15
NO20011330L NO20011330L (no) 2001-09-17
NO313679B1 true NO313679B1 (no) 2002-11-11

Family

ID=19910880

Family Applications (2)

Application Number Title Priority Date Filing Date
NO20001360A NO20001360D0 (no) 2000-03-15 2000-03-15 Vertikale elektriske forbindelser i stabel
NO20011330A NO313679B1 (no) 2000-03-15 2001-03-15 Vertikale elektriske forbindelser i en stabel

Family Applications Before (1)

Application Number Title Priority Date Filing Date
NO20001360A NO20001360D0 (no) 2000-03-15 2000-03-15 Vertikale elektriske forbindelser i stabel

Country Status (11)

Country Link
US (2) US20030024731A1 (no)
EP (1) EP1287560A1 (no)
JP (3) JP2003526945A (no)
KR (1) KR100488256B1 (no)
CN (1) CN1214462C (no)
AU (1) AU775011B2 (no)
CA (1) CA2403231C (no)
HK (1) HK1054616A1 (no)
NO (2) NO20001360D0 (no)
RU (1) RU2237948C2 (no)
WO (1) WO2001069679A1 (no)

Families Citing this family (88)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6756620B2 (en) * 2001-06-29 2004-06-29 Intel Corporation Low-voltage and interface damage-free polymer memory device
US6624457B2 (en) 2001-07-20 2003-09-23 Intel Corporation Stepped structure for a multi-rank, stacked polymer memory device and method of making same
JP3838218B2 (ja) 2003-05-19 2006-10-25 ソニー株式会社 面発光型半導体レーザ素子及びその製造方法
US6959134B2 (en) * 2003-06-30 2005-10-25 Intel Corporation Measuring the position of passively aligned optical components
JP3801160B2 (ja) * 2003-09-11 2006-07-26 セイコーエプソン株式会社 半導体素子、半導体装置、半導体素子の製造方法、半導体装置の製造方法及び電子機器
JP2005093703A (ja) * 2003-09-17 2005-04-07 Seiko Epson Corp タイル状素子用配線形成方法、タイル状素子用配線構造物及び電子機器
JP4206885B2 (ja) 2003-09-26 2009-01-14 ソニー株式会社 半導体装置の製造方法
US7732904B2 (en) * 2003-10-10 2010-06-08 Interconnect Portfolio Llc Multi-surface contact IC packaging structures and assemblies
US7280372B2 (en) * 2003-11-13 2007-10-09 Silicon Pipe Stair step printed circuit board structures for high speed signal transmissions
US7652381B2 (en) 2003-11-13 2010-01-26 Interconnect Portfolio Llc Interconnect system without through-holes
NO320176B1 (no) * 2004-02-03 2005-11-07 Kim Oyhus Stablede lag av gitter-minne koblet til integrert krets.
US7278855B2 (en) 2004-02-09 2007-10-09 Silicon Pipe, Inc High speed, direct path, stair-step, electronic connectors with improved signal integrity characteristics and methods for their manufacture
DE102004008135A1 (de) * 2004-02-18 2005-09-22 Infineon Technologies Ag Halbleiterbauteil mit einem Stapel aus Halbleiterchips und Verfahren zur Herstellung desselben
TW200530655A (en) * 2004-03-05 2005-09-16 Toppoly Optoelectronics Corp Display panel, lead pad structure, lead pad array structure and method of fabricating the same
JP2006303408A (ja) * 2004-09-09 2006-11-02 Seiko Epson Corp 電子装置及びその製造方法
JP3992038B2 (ja) * 2004-11-16 2007-10-17 セイコーエプソン株式会社 電子素子の実装方法、電子装置の製造方法、回路基板、電子機器
JP2006270009A (ja) * 2005-02-25 2006-10-05 Seiko Epson Corp 電子装置の製造方法
NO324539B1 (no) * 2005-06-14 2007-11-19 Thin Film Electronics Asa Fremgangsmate i fabrikasjonen av en ferroelektrisk minneinnretning
US7706165B2 (en) * 2005-12-20 2010-04-27 Agfa-Gevaert Nv Ferroelectric passive memory cell, device and method of manufacture thereof
US8513789B2 (en) 2006-10-10 2013-08-20 Tessera, Inc. Edge connect wafer level stacking with leads extending along edges
US7901989B2 (en) 2006-10-10 2011-03-08 Tessera, Inc. Reconstituted wafer level stacking
US7829438B2 (en) * 2006-10-10 2010-11-09 Tessera, Inc. Edge connect wafer level stacking
JP5018024B2 (ja) * 2006-11-08 2012-09-05 セイコーエプソン株式会社 電子部品の実装方法、電子基板、及び電子機器
WO2009017758A2 (en) 2007-07-27 2009-02-05 Tessera, Inc. Reconstituted wafer stack packaging with after-applied pad extensions
JP4940063B2 (ja) * 2007-08-28 2012-05-30 株式会社東芝 半導体装置およびその製造方法
JP2009094432A (ja) * 2007-10-12 2009-04-30 Toshiba Corp 積層型半導体パッケージの製造方法
JP5126002B2 (ja) 2008-11-11 2013-01-23 セイコーエプソン株式会社 半導体装置及び半導体装置の製造方法
US9082438B2 (en) 2008-12-02 2015-07-14 Panasonic Corporation Three-dimensional structure for wiring formation
US9070393B2 (en) 2009-01-27 2015-06-30 Panasonic Corporation Three-dimensional structure in which wiring is provided on its surface
KR20130091794A (ko) 2009-01-27 2013-08-19 파나소닉 주식회사 반도체 칩의 실장 방법, 그 방법을 이용하여 얻어진 반도체 장치 및 반도체 칩의 접속 방법, 및, 표면에 배선이 설치된 입체 구조물 및 그 제법
US8476749B2 (en) * 2009-07-22 2013-07-02 Oracle America, Inc. High-bandwidth ramp-stack chip package
GB0913456D0 (en) * 2009-08-03 2009-09-16 Cambridge Entpr Ltd Printed electronic device
TW201203041A (en) * 2010-03-05 2012-01-16 Canatu Oy A touch sensitive film and a touch sensing device
JP5289484B2 (ja) * 2011-03-04 2013-09-11 株式会社東芝 積層型半導体装置の製造方法
US8765598B2 (en) * 2011-06-02 2014-07-01 Micron Technology, Inc. Conductive structures, systems and devices including conductive structures and related methods
US9090384B2 (en) 2011-11-25 2015-07-28 Hoffmann Neopac Ag Insert for a tube for dispensing liquid content and tube with such an insert
DE102012024599B4 (de) * 2011-12-20 2020-07-09 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Anordnung mit optisch transparenten und funktionalen Bauelementen
US20130234330A1 (en) * 2012-03-08 2013-09-12 Infineon Technologies Ag Semiconductor Packages and Methods of Formation Thereof
US10088937B2 (en) 2012-05-03 2018-10-02 Apple Inc. Touch input device including a moment compensated bending sensor for load measurement on platform supported by bending beams
US9082632B2 (en) 2012-05-10 2015-07-14 Oracle International Corporation Ramp-stack chip package with variable chip spacing
US9891759B2 (en) 2012-09-28 2018-02-13 Apple Inc. Frustrated total internal reflection and capacitive sensing
US10817096B2 (en) 2014-02-06 2020-10-27 Apple Inc. Force sensor incorporated into display
US10168814B2 (en) 2012-12-14 2019-01-01 Apple Inc. Force sensing based on capacitance changes
US9983715B2 (en) 2012-12-17 2018-05-29 Apple Inc. Force detection in touch devices using piezoelectric sensors
KR102190382B1 (ko) 2012-12-20 2020-12-11 삼성전자주식회사 반도체 패키지
JP2014130877A (ja) * 2012-12-28 2014-07-10 Yamaha Corp 半導体装置及びその製造方法
CN103325767B (zh) * 2013-02-07 2015-07-08 程君 一种集成化半导体显示板
CN103985683B (zh) * 2013-02-08 2017-04-12 精材科技股份有限公司 晶片封装体
EP2954392B1 (en) 2013-02-08 2022-12-28 Apple Inc. Force determination based on capacitive sensing
US9351400B1 (en) 2013-02-21 2016-05-24 Apple Inc. Electrical connections between conductive contacts
US9532450B2 (en) 2013-03-12 2016-12-27 Apple Inc. Lowering the sheet resistance of a conductive layer
WO2014149023A1 (en) 2013-03-15 2014-09-25 Rinand Solutions Llc Force sensing of inputs through strain analysis
US9851828B2 (en) 2013-03-15 2017-12-26 Apple Inc. Touch force deflection sensor
US10209148B2 (en) 2013-03-15 2019-02-19 Apple Inc. Force-sensitive fingerprint sensing input
US9638591B1 (en) 2013-05-24 2017-05-02 Apple Inc. Display area force sensing using Bragg grating based wave guide sensors
TWI489922B (zh) * 2013-07-15 2015-06-21 Mpi Corp Multilayer circuit boards
US9671889B1 (en) 2013-07-25 2017-06-06 Apple Inc. Input member with capacitive sensor
WO2015066086A1 (en) 2013-10-28 2015-05-07 Changello Enterprise Llc Piezo based force sensing
AU2015100011B4 (en) 2014-01-13 2015-07-16 Apple Inc. Temperature compensating transparent force sensor
EP3072040B1 (en) 2014-02-12 2021-12-29 Apple Inc. Force determination employing sheet sensor and capacitive array
WO2015163843A1 (en) 2014-04-21 2015-10-29 Rinand Solutions Llc Mitigating noise in capacitive sensor
CN106717135B (zh) * 2014-09-24 2019-09-27 皇家飞利浦有限公司 印刷电路板和印刷电路板布置
US10006937B2 (en) 2015-03-06 2018-06-26 Apple Inc. Capacitive sensors for electronic devices and methods of forming the same
US9691820B2 (en) * 2015-04-24 2017-06-27 Sony Semiconductor Solutions Corporation Block architecture for vertical memory array
US10161814B2 (en) 2015-05-27 2018-12-25 Apple Inc. Self-sealing sensor in an electronic device
US9612170B2 (en) 2015-07-21 2017-04-04 Apple Inc. Transparent strain sensors in an electronic device
US10055048B2 (en) 2015-07-31 2018-08-21 Apple Inc. Noise adaptive force touch
US9715301B2 (en) 2015-08-04 2017-07-25 Apple Inc. Proximity edge sensing
US9874965B2 (en) 2015-09-11 2018-01-23 Apple Inc. Transparent strain sensors in an electronic device
US9886118B2 (en) 2015-09-30 2018-02-06 Apple Inc. Transparent force sensitive structures in an electronic device
US10019085B2 (en) 2015-09-30 2018-07-10 Apple Inc. Sensor layer having a patterned compliant layer
WO2017143242A1 (en) 2016-02-19 2017-08-24 Apple Inc. Force sensing architectures
US10006820B2 (en) 2016-03-08 2018-06-26 Apple Inc. Magnetic interference avoidance in resistive sensors
US9941209B2 (en) 2016-03-11 2018-04-10 Micron Technology, Inc. Conductive structures, systems and devices including conductive structures and related methods
JP2017168641A (ja) 2016-03-16 2017-09-21 東芝メモリ株式会社 不揮発性半導体記憶装置及びその製造方法
US10209830B2 (en) 2016-03-31 2019-02-19 Apple Inc. Electronic device having direction-dependent strain elements
US10007343B2 (en) 2016-03-31 2018-06-26 Apple Inc. Force sensor in an input device
US10090320B2 (en) 2016-05-19 2018-10-02 Toshiba Memory Corporation Semiconductor device and method for manufacturing the same
US10133418B2 (en) 2016-09-07 2018-11-20 Apple Inc. Force sensing in an electronic device using a single layer of strain-sensitive structures
US10444091B2 (en) 2017-04-11 2019-10-15 Apple Inc. Row column architecture for strain sensing
US10309846B2 (en) 2017-07-24 2019-06-04 Apple Inc. Magnetic field cancellation for strain sensors
CN107613665B (zh) * 2017-08-11 2020-08-21 惠州市超频三全周光智能照明科技有限公司 多层导通构造加工方法、线性电路板加工方法及线光源
CN107567206B (zh) * 2017-08-11 2020-11-10 惠州市超频三全周光智能照明科技有限公司 双面导通构造加工方法、线性电路板加工方法及线光源
CN108257878A (zh) * 2018-01-11 2018-07-06 郑州云海信息技术有限公司 一种增强qfn封装焊接效果的方法及qfn封装
US10866683B2 (en) 2018-08-27 2020-12-15 Apple Inc. Force or touch sensing on a mobile device using capacitive or pressure sensing
US10782818B2 (en) 2018-08-29 2020-09-22 Apple Inc. Load cell array for detection of force input to an electronic device enclosure
US11024551B1 (en) 2020-01-07 2021-06-01 International Business Machines Corporation Metal replacement vertical interconnections for buried capacitance
US11490519B2 (en) * 2021-01-11 2022-11-01 X-Celeprint Limited Printed stacked micro-devices

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58178547A (ja) * 1982-04-12 1983-10-19 Matsushita Electric Ind Co Ltd 電気部品組立体およびその製造方法
SU1616439A1 (ru) * 1989-02-03 1996-01-20 Д.М. Боднарь Способ создания многоуровневых межсоединений интегральных схем
US5093708A (en) * 1990-08-20 1992-03-03 Grumman Aerospace Corporation Multilayer integrated circuit module
US5311401A (en) * 1991-07-09 1994-05-10 Hughes Aircraft Company Stacked chip assembly and manufacturing method therefor
US5422435A (en) * 1992-05-22 1995-06-06 National Semiconductor Corporation Stacked multi-chip modules and method of manufacturing
US5969380A (en) 1996-06-07 1999-10-19 Micron Technology, Inc. Three dimensional ferroelectric memory
FR2751328B1 (fr) * 1996-07-17 1998-10-09 Oxis International Sa Utilisation de nouveaux composes organoselenies comme agents pro-oxydants ainsi que leurs procedes de preparation et des compositions pharmaceutiques en comportant application
JP3565319B2 (ja) * 1999-04-14 2004-09-15 シャープ株式会社 半導体装置及びその製造方法
JP3765952B2 (ja) * 1999-10-19 2006-04-12 富士通株式会社 半導体装置
US6621155B1 (en) * 1999-12-23 2003-09-16 Rambus Inc. Integrated circuit device having stacked dies and impedance balanced transmission lines
US6376904B1 (en) * 1999-12-23 2002-04-23 Rambus Inc. Redistributed bond pads in stacked integrated circuit die package
US6664639B2 (en) * 2000-12-22 2003-12-16 Matrix Semiconductor, Inc. Contact and via structure and method of fabrication

Also Published As

Publication number Publication date
KR20020080484A (ko) 2002-10-23
HK1054616A1 (en) 2003-12-05
RU2237948C2 (ru) 2004-10-10
US20030218191A1 (en) 2003-11-27
CA2403231A1 (en) 2001-09-20
JP2008177589A (ja) 2008-07-31
JP2003526945A (ja) 2003-09-09
NO20011330L (no) 2001-09-17
NO20001360D0 (no) 2000-03-15
RU2002125873A (ru) 2004-03-27
AU775011B2 (en) 2004-07-15
NO20011330D0 (no) 2001-03-15
EP1287560A1 (en) 2003-03-05
US20030024731A1 (en) 2003-02-06
AU4487701A (en) 2001-09-24
US7211885B2 (en) 2007-05-01
WO2001069679A1 (en) 2001-09-20
KR100488256B1 (ko) 2005-05-11
CN1418374A (zh) 2003-05-14
CN1214462C (zh) 2005-08-10
JP2008182252A (ja) 2008-08-07
CA2403231C (en) 2007-05-01

Similar Documents

Publication Publication Date Title
NO313679B1 (no) Vertikale elektriske forbindelser i en stabel
US6552409B2 (en) Techniques for addressing cross-point diode memory arrays
EP3017474B1 (en) Semiconductor devices including stair step structures, and related methods
CA2333973C (en) Scaleable integrated data processing device
CN104424134B (zh) 一种存储器装置及其制造方法
JP2003036684A (ja) 不揮発性メモリ
CN1240132C (zh) 用于存储器件的装配结构和制造多层存储单元的方法
CN1395312A (zh) 减小便携廉价耐用存储器阵列中串音的器件和制作工艺
CN1419696A (zh) 电子器件的多维寻址结构
US10700123B2 (en) Magnetoresistive device design and process integration with surrounding circuitry
CN1397952A (zh) 寻址和读出一个交叉点二极管存储器阵列
RU2201639C1 (ru) Масштабируемое устройство обработки данных
US10424587B2 (en) Memory metal scheme
CN102148329A (zh) 一种电阻转换存储器结构及其制造方法
US7919407B1 (en) Method of high density field induced MRAM process
CN1953185A (zh) 包括埋藏闪速存储器的存储器结构的系统及方法
CN1424760A (zh) 消除二极管间相互影响的检测方法和装置
CN1582481A (zh) 存储结构的电极、方法和设备
NO314373B1 (no) Matriseadresserbart apparat med en eller flere minneinnretninger
TWI223816B (en) Memory circuit
NO310899B1 (no) Leseminne og leseminneinnretninger