DE102020128855A1 - Chiplets-3d-soic-systemintegrations- und herstellungsverfahren - Google Patents

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Chen-Hua Yu
Kuo-Chung Yee
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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    • H01L2924/181—Encapsulation

Abstract

Ein Verfahren umfasst das Bilden von integrierten Schaltungen an einer Vorderseite eines ersten Chips, das Ausführen eines Rückseitenschleifens an dem ersten Chip zum Offenlegen mehrerer Durchkontaktierungen in dem ersten Chip und das Bilden einer ersten Brückenstruktur an einer Rückseite des ersten Chips unter Verwendung eines Damaszenprozesses. Die Brückenstruktur weist ein erstes Bondpad, ein zweites Bondpad und eine leitfähige Bahn auf, das das erste Bondpad elektrisch mit dem zweiten Bondpad verbindet. Das Verfahren umfasst ferner das Verbinden eines zweiten Chips und eines dritten Chips mit dem ersten Chip durch Front-zu-Rückseitenverbindung. Ein drittes Bondpad des zweiten Chips ist mit dem ersten Bondpad des ersten Chips verbunden. Ein viertes Bondpad des dritten Chips ist mit dem zweiten Bondpad des ersten Chips verbunden.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 63/028,117 , eingereicht am 21. Mai 2020, mit dem Titel „Chiplets 3D SoIC System Integration and Fabrication Methods“, die durch Bezugnahme in die vorliegende Anmeldung aufgenommen ist.
  • HINTERGRUND
  • Im Packaging integrierter Schaltungen können mehrere Chiplets mit demselben größeren unteren Chip verbunden sein. Die Chiplets müssen möglicherweise miteinander kommunizieren. Konventionell erfolgte die Kommunikation durch die Siliziumdurchkontaktierungen, die das Substrat des unteren Chips und weiter die Interconnect-Struktur in dem unteren Chip durchdringen. Diese Verbindungsschema kann die zunehmenden Anforderung an die integrierten Schaltungen nicht erfüllen. Beispielsweise sind die Verdrahtungspfade der Packages, die dieses Schema übernehmen, lang, und möglicherweise nicht in der Lage, die Anforderungen an hohe Leistungseffizienz und geringe Latenz zu erfüllen.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 bis 9 illustrieren die Querschnittsansichten von Zwischenstufen in der Bildung von Rückseitenbrückenstrukturen in einem Wafer nach einigen Ausführungsformen.
    • 10 illustriert eine vergrößerte Ansicht einer Damazenstruktur nach einigen Ausführungsformen.
    • 11 illustriert Draufsichten einiger Brückenstrukturen nach einigen Ausführungsformen.
    • 12 bis 16 illustrieren die Querschnittsansichten einiger Packages, einschließlich Rückseitenbrückenstrukturen nach einigen Ausführungsformen.
    • 17 bis 20 illustrieren die Querschnittsansichten einiger Packages nach einigen Ausführungsformen.
    • 21 illustriert einen Prozessablauf zum Bilden eins Packages, das Rückseitenbrückenstrukturen umfasst, nach einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele für die Umsetzung verschiedener Merkmale der Erfindung bereit. Spezifische Beispiele von Bauteilen und Anordnungen sind nachfolgend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele, die nicht als einschränkend zu verstehen sind. Beispielsweise kann das Bilden eines ersten Elements oder eines zweiten Elements in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt gebildet sind, und es kann außerdem Ausführungsformen umfassen, in denen weitere Elemente zwischen dem ersten und dem zweiten Element gebildet werden können, sodass das erste und das zweite Element nicht in direktem Kontakt stehen müssen. Weiterhin kann diese Offenbarung Referenzziffern und/oder -buchstaben der verschiedenen Beispiele wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und diktiert nicht für sich eine Beziehung zwischen den verschiedenen erklärten Ausführungsformen und/oder Konfigurationen.
  • Ferner können räumlich relative Begriffe wie „darunterliegend“, „unter“, „unterer“, „darüberliegend“, „oberer“ und dergleichen hierin für eine einfachere Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Element(en) oder Merkmal(en) wie in den Figuren illustriert zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der Ausrichtung, die in den Figuren dargestellt ist, verschiedene Ausrichtungen der Vorrichtung in der Verwendung oder im Betrieb umfassen. Die Vorrichtung kann anderweitig ausgerichtet sein (um 90 Grad gedreht oder in einer anderen Ausrichtung) und die räumlich relativen Bezeichnungen, die hierin verwendet werden, können ebenfalls entsprechend ausgelegt werden.
  • Ein Package, das Rückseitenbrückenstrukturen umfasst, und das Verfahren zum Bilden derselben, sind nach einigen Ausführungsformen bereitgestellt. Nach einigen Ausführungsformen dieser Offenbarung sind die Rückseitenbrückenstrukturen an der Rückseite eines Chips der ersten Ebene gebildet. Mehrere Chips der zweiten Ebene sind an den Chip der ersten Ebene über ein Frontan-Rückseiten-Verbindungsschema verbunden, und elektrische Pfade sind zwischen den Chips der zweiten Ebene gebildet. Die elektrischen Pfade umfassen die vorgeformten Rückseitenbrückenstrukturen in dem Chip der ersten Ebene. Wenn die Brückenstrukturen an der Rückseite des unteren Chips gebildet sind, sind die elektrischen Pfade kurz, und daher kann das entstehende Package die Leistungseffizienz und die Latenzanforderungen erfüllen. Hierin beschriebene Ausführungsformen sollen Beispiele bereitstellen, um den Inhalt dieser Offenbarung herzustellen oder zu verwenden, und eine Person mit gewöhnlichen Fähigkeiten auf dem Fachgebiet versteht leicht Modifikationen, die vorgenommen werden können, ohne die betrachteten Umfänge verschiedener Ausführungsformen zu verlassen. In den verschiedenen Ansichten und illustrativen Ausführungsformen sind gleiche Bezugszeichen verwendet, um gleiche Elemente zu bezeichnen. Wenn auch hierin Verfahrensausführungsformen als in einer bestimmten Reihenfolge ausgeführt erklärt werden können, können andere Verfahrensausführungsformen in jeder logischen Reihenfolge ausgeführt werden.
  • 1 bis 9 und 12 illustrieren die Querschnittsansichten von Zwischenstufen in der Bildung eins Packages nach einigen Ausführungsformen dieser Offenbarung. Die entsprechenden Prozesse sind auch schematisch in dem Prozessablauf 200 widergespiegelt, wie in 21 gezeigt ist.
  • 1 illustriert die Querschnittsansicht von Wafer 20. Nach anderen Ausführungsformen ist Wafer 20 ein Vorrichtungswafer, der integrierte Schaltungen 28 darin umfasst. Die integrierten Schaltungen 28 können aktive Vorrichtungen umfassen, wie etwa Transistoren und/oder passive Vorrichtungen wie etwa Kondensatoren, Widerstände, Induktoren und/oder dergleichen. Nach einigen Ausführungsformen ist ein Wafer 20 ein Interposerwafer, der drei von aktiven Vorrichtungen ist, und kann, muss aber keine passiven Vorrichtungen umfassen.
  • Wafer 20 umfasst Substrat 26 und Durchkontaktierungen 30 (manchmal bezeichnet als Silizium-Durchkontaktierungen oder Substrat-Durchkontaktierungen), die sich in das Substrat 26 erstrecken. Die aktiven Vorrichtungen, wie etwa Transistoren in integrierten Schaltungen 28 können sich in das Substrat 26 erstrecken. In der gesamten Beschreibung wird die Seite des Halbleitersubstrats 26, das die aktiven Vorrichtungen aufweist, und/oder die Seite, von der sich die Durchkontaktierungen 30 in das Halbleitersubstrat 26 erstrecken, als die Vorderseite von Substrat 26 bezeichnet, und die gegenüberliegende Seite wird als die Rückseite von Substrat 26 bezeichnet. Dementsprechend wird die Seite von Wafer 20 an der Vorderseite von Substrat 26 als die Vorderseite von Wafer 20 bezeichnet, und die gegenüberliegende Seite wird als die Rückseite von Wafer 20 bezeichnet. In dem in 1 dargestellten Beispiel ist die Oberseite die Vorderseite von Substrat 26 und Wafer 20, und die Unterseite ist die Rückseite. Nach einigen Ausführungsformen dieser Offenbarung ist Substrat 26 ein Halbleitersubstrat, das ein Siliziumsubstrat, ein Siliziumgermaniumsubstrat, ein kohlenstoffdotiertes Siliziumsubstrat, ein III-V-Verbindungssubstrat oder dergleichen sein kann. Wenn Substrat 26 aus einem Halbleitermaterial gebildet ist, sind Durchkontaktierungen 30 durch Dielektrikumringe umgeben, was die Durchkontaktierungen 30 elektrisch gegen das Substrat 26 isoliert. Durchkontaktierungen 30 erstrecken sich auf eine Zwischenebene zwischen der oberen Fläche und der unteren Fläche von Substrat 26. Durchkontaktierungen 30 sind leitfähig und können aus Kupfer, Aluminium, Wolfram oder dergleichen gebildet sein.
  • Nach einigen Ausführungsformen ist die Dielektrikumschicht 32 (die ein Zwischenschichtdielektrikum sein kann) über Substrat 26 gebildet. Durchkontaktierungen 30 können sich nach einigen Ausführungsformen in die Dielektrikumschicht 32 erstrecken. Die oberen Flächen von Durchkontaktierungen 30 können eben mit der oberen Fläche von Substrat 26, eben mit der oberen Fläche von Dielektrikumschicht 32, oder eben mit der oberen Fläche einer Dielektrikumschicht über der Dielektrikumschicht 32 sein.
  • Wafer 20 umfasst Chips 22, die Teil des nicht gesägten Wafers 20 sind. Chips 22 können Vorrichtungschips, Interposerchips oder dergleichen sein. Nach einigen Ausführungsformen sind Chips 22 Eingabe-/Ausgabe-Chips (EA-Chips), Rechnerchips (wie etwa Zentralprozessoreinheitenchips (CPU-Chips), Grafikprozessoreinheitenchips (GPU-Chips), Deep-Trench-Capacitor-Interposer (DTC-Interposer), Integrated-Voltage-Regulator-Chips (IVR-Chips) oder dergleichen. Chips 22 können auch jede andere Art von Chips sein, die Transistoren und passive Vorrichtungen darin umfassen.
  • Über der Dielektrikumschicht 32 kann eine Interconnect-Struktur 34 sitzen, die Dielektrikumschichten 36 und leitfähige Merkmale 38 umfasst, die in Dielektrikumschichten 36 gebildet sind (auch als Zwischenmetalldielektrika (IMDs) bezeichnet). Es ist zu verstehen, dass mehrere Dielektrikumschichten 36 und mehrere Schichten leitfähiger Merkmale 38, die durch die illustrierten Dielektrikumschichten 36 und leitfähigen Merkmale 38 dargestellt sind. Nach einigen Ausführungsformen umfassen die leitfähigen Merkmale 38 Metallleitungen und Durchkontaktierungen, die die Metallleitungen in benachbarten Schichten verbinden. Die Metallleitungen auf einer selben Ebene sind nachfolgend kollektiv als eine Metallschicht bezeichnet. Nach einigen Ausführungsformen dieser Offenbarung, umfasst die Interconnect-Struktur 34 mehrere Metallschichten, die durch Durchkontaktierungen verbunden sind. Nach einigen Ausführungsformen dieser Offenbarung sind Dielektrikumschichten 36 aus Dielektrika mit niedrigem k-Wert gebildet. Die dielektrischen Konstanten (k-Werte) der Dielektrika mit niedrigem k-Wert können beispielsweise geringer sein als ca. 3,0. Dielektrikumschichten 36 können aus einem kohlenstoffhaltigen Dielektrikum mit niedrigem k-Wert, Wasserstoff-Silses-Quioxan (HSQ), Methyl-Silses-Quioxan (MSQ) oder dergleichen gebildet sein oder dieses umfassen. Nach einigen Ausführungsformen dieser Offenbarung umfasst das Bilden von Dielektrikumschichten 36 das Abscheiden eines porogenhaltigen Dielektrikums und dann das Ausführen eines Härtungsprozesses zum Austreiben des Porogens, sodass die verbleibenden Dielektrikumschichten 36 porös sind. Leitfähige Merkmale 38 können aus Kupfer auf Kupferlegierungen gebildet sein, das aus Damaszen gebildet sein kann (Einzeldamaszen- und Doppeldamaszenprozesse).
  • Leitfähige Merkmale 38 umfassen Damaszenstrukturen, die ferner Einzeldamaszenstrukturen und eine Doppeldamaszenstruktur umfassen können. Es wird angemerkt, dass leitfähige Merkmale 38 schematisch illustriert sind und dass die illustrierten leitfähigen Merkmale 38 mehrere Schichten Damaszenstrukturen darstellen können. Beispielhafte Einzeldamaszenstrukturen können die ähnliche Struktur aufweisen und aus ähnlichen Materialien gebildet sein wie die leitfähigen Merkmale 50 aus 10. Beispielhafte Doppeldamaszenstrukturen können die ähnliche Struktur aufweisen und aus ähnlichen Materialien gebildet sein wie die Doppeldamaszenstrukturen 60/62 aus 10. Weiterhin ist in einer Doppeldamaszenstruktur die leitfähige Leitung an der Oberseite der jeweiligen Durchkontaktierung(en) in derselben Doppeldamaszenstruktur.
  • Die Dielektrikumschicht 39 und Under-Bump-Metallurgien (UBMs) 40 sind über leitfähigen Merkmalen 36 gebildet und koppeln sich elektrisch damit. Nach einigen Ausführungsformen sind Lötregionen 42 auf UBMs 40 gebildet. Nach alternativen Ausführungsformen sind Lötregionen 42 in einem späteren Stadium gebildet, beispielsweise nach dem Prozess, der in 9 dargestellt ist, oder nach den Verbindungs- und Verkapselungsprozessen wie in 12 dargestellt, und möglicherweise vor dem Sägeprozess wie in 12 dargestellt.
  • Mit Verweis auf 2 wird ein Rückseitenschleifprozess ausgeführt, um einen Abschnitt von Substrat 26 zu entfernen, bis Durchkontaktierungen 30 offengelegt sind. Der jeweilige Prozess ist als Prozess 202 im Prozessablauf 200 aus 21 illustriert. Als nächstes kann, wie in 3 dargestellt, das Substrat 26 leicht ausgeschnitten werden (zum Beispiel durch Ätzen), sodass Durchkontaktierungen 30 aus der hinteren Fläche von Substrat 26 vorspringen. Der jeweilige Prozess ist als Prozess 204 im Prozessablauf 200 aus 21 illustriert. Als nächstes wird eine Dielektrikumschicht 44 abgeschieden, gefolgt von einem Planarisierungsprozess wie etwa einem chemisch-mechanischen Politurprozess (CMP-Prozess) oder einem mechanischen Schleifprozess, um Durchkontaktierungen 30 erneut offenzulegen, wodurch die Struktur gebildet wird, die in 4 gezeigt ist. Der jeweilige Prozess ist als Prozess 206 im Prozessablauf 200 aus 21 illustriert. In der entstehenden Struktur dringen die Durchkontaktierungen 30 durch das Substrat 26 und die Dielektrikumschicht 44. Nach einigen Ausführungsformen wird die Dielektrikumschicht 44 aus Siliziumoxid, Siliziumnitrid oder dergleichen gebildet oder umfasst diese.
  • Nachfolgend wird eine Rückseiten-Interconnect-Struktur 49 (9) gebildet, die eine oder mehrere Metallschichten und Brückenstrukturen umfasst, die darin gebildet sind. Die Rückseiten-Interconnect-Struktur 49 kann nur eine einzige Damaszenstruktur, nur eine Doppeldamaszenstruktur, oder die Kombinationen aus einer oder mehreren einzelnen Damaszenstrukturen und einer oder mehreren Doppeldamaszenstrukturen umfassen. 5 und 6 illustrieren das Bilden der Dielektrikumschicht 46 und leitfähigen Merkmale 50 unter Verwendung eines Einzeldamaszenprozesses nach einigen Ausführungsformen. Nach alternativen Ausführungsformen wird das Bilden der Dielektrikumschicht 46 und der leitfähigen Merkmale 50 übersprungen und die Durchkontaktierungen in den nachfolgend gebildeten Doppeldamaszenprozessen stehen in direktem Kontakt mit Durchkontaktierungen 30. Mit Verweis auf 5 wird die Dielektrikumschicht 46 abgeschieden und dann geätzt. Der jeweilige Prozess ist als Prozess 208 im Prozessablauf 200 aus 21 illustriert. Nach einigen Ausführungsformen wird die Dielektrikumschicht 46 aus Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Siliziumoxycarbid, Silikatglas oder dergleichen gebildet. Das Material der Dielektrikumschicht 46 kann sich von dem Material der Dielektrikumschicht 44 unterscheiden, sodass in dem nachfolgenden Ätzen der Dielektrikumschicht 46 die Dielektrikumschicht 44 nicht durchgeätzt wird. Ein Lithographieprozess erfolgt zum Ätzen der Dielektrikumschicht 46, sodass Öffnungen 48 gebildet werden. Durchkontaktierungen 30 sind für Öffnungen 48 offengelegt.
  • Mit Verweis auf 6 werden leitfähige Merkmale 50 gebildet. Der jeweilige Prozess ist als Prozess 210 im Prozessablauf 200 aus 21 illustriert. Leitfähige Merkmale 50 können die Metallpads für den Kontakt der nachfolgend gebildeten Durchkontaktierungen umfassen, und können, müssen aber nicht, Bahnen (Traces) zum Rerouten von elektrischen Verbindungen umfassen. Nach einigen Ausführungsformen umfasst das Bilden leitfähiger Merkmale 50 das Abscheiden einer konformen Diffusionsbarriereschicht (ähnlich wie Schicht 50A in 10), das Plattieren eines metallischen Materials (wie etwa Kupfer, ähnlich wie Material 50B in 10) über der Diffusionsbarriereschicht, und das Ausführen eines Planarisierungsprozesses wie etwa eines CMP-Prozesses oder eines mechanischen Schleifprozesses zum Entfernen von überschüssigen Materialien.
  • Es ist zu verstehen, dass die Dielektrikumschicht 46 und die leitfähigen Merkmale 50, wie in 6 gezeigt ist, gebildet sein können, oder die Bildung dieser Merkmale kann nach anderen Ausführungsformen übersprungen werden. In den Ausführungsformen, in denen die Bildungsprozesse der Dielektrikumschicht 46 und der leitfähigen Merkmale 50 übersprungen werden, stehen die nachfolgenden Durchkontaktierungen in direktem Kontakt mit den Durchkontaktierungen 30, wie als Beispiel in 12 gezeigt ist.
  • 7 bis 9 illustrieren die Bildung von Brückenstrukturen durch einen Doppeldamaszenprozess. Es ist zu verstehen, dass zwar Einzelschichtbrückenstrukturen als ein Beispiel illustriert sind, es jedoch Brückenstrukturen geben kann, die mehrere Schichten von Einzel- und/oder Doppeldamaszenstrukturen umfassen, abhängig von der gewünschten Zählung der Brückenstrukturen für die Verbindung benachbarter Chips. Mit Verweis auf 7 wird die Ätzstoppschicht 52 und die Dielektrikumschicht 54 durch Abscheidung gebildet. Der jeweilige Prozess ist als Prozess 212 im Prozessablauf 200 aus 21 illustriert. Nach einigen Ausführungsformen wird die Ätzstoppschicht 52 aus Siliziumnitrid, Siliziumkarbid, Siliziumoxynitrid, Siliziumoxycarbonitrid oder dergleichen gebildet. Als nächstes wird die Dielektrikumschicht 54 abgeschieden. Die Dielektrikumschicht 54 kann aus einem siliziumhaltigen Dielektrikum gebildet sein, das Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen sein kann. Wenn die Dielektrikumschicht 54 nicht eine obere Dielektrikumschicht in Wafer 20 ist, und weitere Dielektrikumschicht(en) über der Dielektrikumschicht 54 gebildet sind, kann die Dielektrikumschicht 54 aus einem Dielektrikum mit niedrigem k-Wert gebildet sein. Andernfalls kann die Dielektrikumschicht 54 aus einem Dielektrikum ohne niedrigen k-Wert wie oben erwähnt gebildet sein. Nach einigen Ausführungsformen umfasst Dielektrikumschicht 54 Unterschicht 54A und Unterschicht 54B über Unterschicht 54A, wobei die Unterschichten 54A und 54B aus unterschiedlichen Materialien gebildet sind, sodass Unterschicht 54A zum Bilden von Gräben verwendet wird und Unterschicht 54B zum Bilden der Durchkontaktierungsöffnung verwendet wird. Unterschicht 54A wird ferner verwendet, das Ätzen zum Bilden der Gräben zu stoppen. Nach alternativen Ausführungsformen wird eine Gesamtheit der Dielektrikumschicht 54 aus einem homogenen Material gebildet.
  • Mit Verweis auf 8 werden Gräben 56 und Durchkontaktierungsöffnungen 58 gebildet. Der jeweilige Prozess ist als Prozess 214 im Prozessablauf 200 aus 21 illustriert. Nach einigen Ausführungsformen, in denen die Dielektrikumschicht 54 Unterschichten 54A und 54B umfasst, erfolgt die Bildung von Gräben 56 unter Verwendung der Dielektrikumschicht 54A als eine Ätzstoppschicht zum Ätzen der Dielektrikumschicht 54B. Nach alternativen Ausführungsformen, in denen die Dielektrikumschicht 54 eine homogene Schicht ist, wird der Zeitmodus verwendet, zu steuern, wann das Ätzen zum Bilden der Gräben 56 gestoppt werden soll, sodass Gräben 56 an einer Zwischenebene zwischen der oberen Fläche und der unteren Fläche der Dielektrikumschicht 54 stoppen können. Durchkontaktierungsöffnungen 58 sind gebildet, um durch die Unterschicht 54A (wenn vorhanden) und die Ätzstoppschicht 52, sodass leitfähige Merkmale 50 offengelegt werden.
  • 9 illustriert die Bildung von Brückenstrukturen 64, die nach einigen Ausführungsformen Metallleitungen 60 und möglicherweise Durchkontaktierungen 62 umfassen. Metallleitung 60 und Durchkontaktierungen 62 in Kombination bilden Doppeldamaszenstrukturen. Der jeweilige Prozess ist als Prozess 216 im Prozessablauf 200 aus 21 illustriert. Einige Details beispielhafter Doppeldamaszenstrukturen können mit Verweis auf 10 zu finden sein, die eine vergrößerte Ansicht einer Einzeldamaszenstruktur und einer Doppeldamaszenstruktur illustriert. Nach einigen Ausführungsformen kann das Bilden der Metallleitungen 60 und Durchkontaktierungen 62 das Abscheiden einer konformen Diffusionsbarriereschicht (ähnlich wie Schicht 61A in 10), das Plattieren eines metallischen Materials (wie etwa Kupfer, siehe 61B in 10) über der Diffusionsbarriereschicht, und das Ausführen eines Planarisierungsprozesses wie etwa eines CMP-Prozesses oder eines mechanischen Schleifprozesses zum Entfernen von überschüssigen Materialien, umfassen. Die oberen Flächen einer Metallleitung 60, die ebenfalls Bondpads 60A und Metallbahn 60B umfassen, sind komplanar mit der oberen Fläche der Dielektrikumschicht 54.
  • Nach einigen Ausführungsformen sind die Dielektrikumschicht 54 und die Metallleitungen 60 die oberen Merkmale von Wafer 20 und die oberen Merkmale werden zum Verbinden mit Packagekomponenten wie Packagekomponenten 68 wie in 12 bis 16 gezeigt verwendet. Nach alternativen Ausführungsformen können weitere Dielektrikumschichten gebildet sein, und Einzel- oder Doppeldamaszenstrukturen können über Dielektrikumschicht 54 gebildet sein und sich elektrisch mit Metallleitungen 60 verbinden. Die Strukturen und die Bildungsprozesse können dem ähnlich sein, der bezüglich 5 bis 9 gezeigt und beschrieben ist, und wird daher hierin nicht wiederholt.
  • Einige Metallleitungen 60 (und möglicherweise Durchkontaktierungen 62) bilden Brückenstrukturen 64, die für die elektrische Verbindung zwischen zwei Chips verwendet werden, wie in 12 bis 16 gezeigt ist. Mit Verweis auf 11 sind zwei beispielhafte Brückenstrukturen 64 illustriert, wobei jede der Brückenstrukturen zwei Abschnitte 60A, die auch als Bondpads 60A bezeichnet werden, und Abschnitt 60B, der auch als Metallbahn 60B bezeichnet wird, umfasst. Metallbahn 60B verbindet Bondpads 60A. In 11A ist Metallbahn 60B schmaler als Metallpads 62A. In 11B weist Metallbahn 60B eine selbe Breite auf wie Metallpads 62A.
  • Erneut mit Verweis auf 9 umfasst eine Brückenstruktur 64 zwei Bondpads 60A und einen elektrischen Pfad, der die Bondpads 60A verbindet. In der beispielhaften Ausführungsform wie in 9 gezeigt, umfasst der elektrische Pfad Metallbahn 60B. Nach alternativen Ausführungsformen, in denen es zwei oder mehr Metallschichten (und die entsprechenden Damaszenstrukturen) an der Rückseite von Wafer 20 gibt, können die elektrischen Pfade, statt die Metallbahn in derselben Schicht aufzuweisen wie die Bondpads 60A, zwei Durchkontaktierungen 62 und eine darunterliegende Metallbahn (nicht dargestellt) in einer darunterliegenden Metallschicht umfassen, wobei die darunterliegende Metallbahn elektrisch die beiden Durchkontaktierungen 62 verbindet. In einer beispielhaften Ausführungsform enden Durchkontaktierungen 62 an den jeweiligen darunterliegenden Metallpads, die durch eine Metallbahn zwischen sich verbunden sind.
  • Nach einigen Ausführungsformen können, beispielsweise wenn die Brückenstruktur die Metallbahn 60B in der oberen Metallschicht umfasst, die darunterliegenden Durchkontaktierungen 62 abhängig von den Anforderungen der Schaltungen gebildet sein, müssen dies jedoch nicht. Nach einigen Ausführungsformen gibt es zwei Durchkontaktierungen 62, zwei leitfähige Merkmale 50 und zwei Durchkontaktierungen 30 (wie in 9 dargestellt), die unter derselben Brückenstruktur 64 liegen und sich elektrisch damit verbinden. Nach alternativen Ausführungsformen gibt es eine Durchkontaktierung 62, ein leitfähiges Merkmal 50 und eine Durchkontaktierung 30 (wie in 9 dargestellt), die sich elektrisch mit Brückenstruktur 64 verbinden. Beispielsweise sind eine der Durchkontaktierungen 62, eines der leitfähigen Merkmale 50 und eine der Durchkontaktierungen 30 gestrichelt illustriert, um anzuzeigen, dass diese Merkmale gebildet sein können, aber nicht müssen. In noch anderen Ausführungsformen ist eine Brückenstruktur nicht direkt mit einer darunterliegenden Durchkontaktierung 62, einem leitfähigen Merkmal 50 und Durchkontaktierungen 30 verbunden. Ob eine Brückenstruktur eine darunterliegende verbindende Durchkontaktierung aufweist 62, ein leitfähiges Merkmal 50 und Durchkontaktierung 30 aufweist, hängt von den Schaltungsanforderungen ab, und ein Chip 22 kann jede Kombination dieser Strukturen umfassen.
  • 12 bis 16 illustrieren das Bilden von Packages 66 basierend auf Wafer 20 nach einigen Ausführungsformen. Der Wafer 20 und der entsprechende Chip 22 wie in 12 bis 16 dargestellt, sind schematisch illustriert, und die Details von Wafer 20 können mit Verweis auf die Erklärung von 1 bis 9 gefunden werden. Weiterhin sind die Lötregionen 42 in 9 in 12 bis 16 nicht dargestellt, während die Lötregionen in den Packages aus 12 bis 16 gezeigt werden können, aber nicht müssen. Die Bildung von Packages 66 ist kurz mit Verweis auf 12 beschrieben, und die Offenbarung lässt sich auch auf die Bildung der Packages 66, wie in 13 bis 16 gezeigt, anwenden. In der gesamten Beschreibung werden Chips 22 als Chips der ersten Ebene bezeichnet.
  • Mit Verweis auf 12, werden Chips 68 der zweiten Ebene mit dem Chip 22 der ersten Ebene in Wafer 20 verbunden. Der jeweilige Prozess ist als Prozess 218 im Prozessablauf 200 aus 21 illustriert. Chips 68 der zweiten Ebene können Chips sein, die unter anderem aus Rechnerchips, flüchtigen Speichern wie statischen Direktzugriffspeichern (SRAMs), nichtflüchtigen Speichern (NVMs) wie dynamischen Direktzugriffspeichern (DRAMs), Künstliche-Intelligenz-Beschleunigern (AI-Beschleuniger) oder dergleichen gewählt sein können. Chips 68 der zweiten Ebene können digitale Chips und analoge Chips umfassen. Weiter können Chips 68 der zweiten Ebene gestapelte Chips (Cubes) oder einzelne Chips sein. Beispielsweise können SRAM-Chips, DRAM-Chips und NVM-Chips gestapelt sein, um Speichercubes zu bilden. Die Speichercubes weisen möglicherweise keine Controller in sich auf. Nach einigen Ausführungsformen können die Controller wie andere Chips 68 der zweiten Ebene neben den Speichercubes platziert werden. Die Controller sind über ein Signal mit den Speichercubes durch Brückenstrukturen 64 verbunden und kommunizieren mit diesen. Die integrierten Schaltungsvorrichtungen (nicht dargestellt) sind in Chips 68 der zweiten Ebene gebildet, wobei diese integrierten Schaltungsvorrichtungen Transistoren umfassen können, die an der Vorderseite (der nach unten gerichteten Seite) des entsprechenden Substrats 76 gebildet sein kann.
  • Nach einigen Ausführungsformen umfassen Chips 68 der zweiten Ebene die Flächendielektrikumschicht 70 und Bondpads 72 in der Flächendielektrikumschicht 70, wobei die Flächen der Flächendielektrikumschicht 70 und Bondpads 72 komplanar sind. Nach einigen Ausführungsformen ist die Dielektrikumschicht 70 aus Siliziumoxid gebildet. Die Dielektrikumschicht 70 kann auch aus einem anderen siliziumhaltigen Dielektrikum gebildet sein, wie etwa Siliziumnitrid, Siliziumcarbid, Siliziumoxynitrid, Siliziumoxycarbonitrid oder dergleichen. Bondpads 72 können nach einigen Ausführungsformen aus Kupfer oder einer Kupferlegierung gebildet sein. Chips 68 der zweiten Ebene können auch Halbleitersubstrate 76 und Interconnect-Strukturen 74 zwischen den Halbleitersubstraten 76 und den entsprechenden Bondpads 72 umfassen. Interconnect-Strukturen 74 umfassen auch Dielektrikumschichten und Metallleitungen und Durchkontaktierungen, die nicht in Einzelheiten dargestellt sind. Einige der Bondpads 72 in benachbarten Chips 68 der zweiten Ebene sind mit gegenüberliegenden Enden von Brückenstrukturen 64 verbunden und elektrisch miteinander durch Brückenstrukturen 64 verbunden.
  • Nach einigen Ausführungsformen sind Durchkontaktierungen 78 gebildet, um sich in das Halbleitersubstrat 76 zu erstrecken. Nach anderen Ausführungsformen sind Durchkontaktierungen 78 nicht in den Chips 68 der zweiten Ebene gebildet. Es ist zu erkennen, dass, da Chips 68 der zweiten Ebene Chips der oberen Ebene nach diesen Ausführungsformen sind, Durchkontaktierungen 78 nicht für elektrische Funktionen verwendet werden, während sie beispielsweise gebildet sein können, um bei der Wärmeableitung zu helfen. Dementsprechend kann Package 66 (muss aber nicht) poliert sein, bis die Durchkontaktierungen 78 offenliegen, und eine Wärmesenke kann über und in Kontakt mit den Durchkontaktierungen 78 platziert werden, sodass die Wärme, die in Chips 68 der zweiten Ebene und dem Chip 22 der ersten Ebene erzeugt wird, effektiv an die Wärmesenke abgeführt werden kann. Die Durchkontaktierungen 78 nach diesen Ausführungsformen können nach einigen Ausführungsformen elektrisch schwebend oder elektrisch geerdet sein. Die Durchkontaktierungen 78 sind elektrisch und physisch von dem Halbleitersubstrat 76 durch die Isolierungsschichten 79 isoliert. In nachfolgenden 13 bis 20 sind Isolierungsschichten 79 nicht illustriert, solange sie noch existieren.
  • Die Verbindung von Chips 68 der zweiten Ebene mit dem Chip 22 der ersten Ebene kann nach einigen Ausführungsformen durch Front-zu-Rückseiten-Verbindung erfolgen, wobei die Vorderseiten von Chips 68 der zweiten Ebene mit der Rückseite des Chips 22 der ersten Ebene verbunden sind. Nach einigen Ausführungsformen erfolgt die Verbindung durch Hybridverbindung, wobei die Dielektrikumschichten 70 von Chips 68 der zweiten Ebene mit der Dielektrikumschicht 44 im Chip 22 der ersten Ebene durch Fusionsverbindung verbunden sind, und Bondpads 72 durch direkte Metall-Metall-Verbindung mit Metallpads 60A verbunden sind. Die Fusionsverbindung kann durch die Erzeugung von Si-O-Si-Verbindungen erzeugt werden, mit Si in einer der Dielektrikumschichten 70 und 44, und O-Si in der anderen der Dielektrikumschichten 70 und 44. In der Draufsicht der verbundenen Struktur ist der Chip 22 der ersten Ebene größer als mindestens einer und möglicherweise die Kombination aus zwei oder mehr der darüberliegenden Chips 68 der zweiten Ebene. Der Chip 22 der ersten Ebene kann sich lateral über die kombinierten Regionen hinaus erstrecken, alle Chips 68 der zweiten Ebene umfassend, die darauf verbunden sind.
  • Nach einigen Ausführungsformen ist die Dielektrikumschicht 54, die die Doppeldamaszenstrukturen 60/62 umfasst, eine einzelne Schicht, die aus einem homogenen Material gebildet ist. Nach alternativen Ausführungsformen ist die Dielektrikumschicht 54, die die Doppeldamaszenstrukturen 60/62 in sich umfasst, eine Doppelschicht, die Unterschichten 54A und 54B (siehe 9) umfasst.
  • Nach der Verbindung von Chips 68 der zweiten Ebene mit dem Chip 22 der ersten Ebene wird ein lückenfüllendes Material 80 aufgebracht, um die Lücken zwischen Chips 68 der zweiten Ebene zu füllen und diese zu verkapseln. Der jeweilige Prozess ist als Prozess 220 im Prozessablauf 200 aus 21 illustriert. Lückenfüllendes Material 80 kann aus einem organischen Material wie Formmasse, einer Formunterfüllung, einem Epoxid, einem Harz oder dergleichen gebildet sein oder diese umfassen. Alternativ dazu kann lückenfüllende Material 80 auch aus einem oder mehreren anorganischen Material(ien) wie Siliziumnitrid, Siliziumoxid oder dergleichen gebildet sein. Beispielsweise kann das lückenfüllende Material eine Siliziumnitridschicht als eine Klebeschicht (die auch eine Auskleidung ist), und eine Siliziumoxidschicht auf der Siliziumnitridschicht umfassen. Das aufgebrachte lückenfüllende Material 80 wird dann, wenn es in einer fließfähigen Form gebildet ist, gehörtet. Ein Planarisierungsprozess wie ein CMP-Prozess oder ein mechanischer Schleifprozess wird dann ausgeführt, um die obere Fläche des lückenfüllenden Materials 80 zu glätten. Nach einigen Ausführungsformen wird der Planarisierungsprozess angehalten, wenn noch ein Abschnitt des lückenfüllenden Materials 80 die Chips 68 der zweiten Ebene abdeckt, wie in 12 gezeigt. Nach alternativen Ausführungsformen wird der Planarisierungsprozess ausgeführt, bis die Durchkontaktierungen 78 offengelegt werden. Nach noch anderen Ausführungsformen erfolgt der Planarisierungsprozess nach dem Offenlegen der Isolierungsschichten 79, die die Durchkontaktierungen 78 von dem Halbleitersubstrat 26 isolieren, aber bevor die oberen Abschnitte der Isolierungsschichten 79 durchpoliert sind. Dementsprechend werden Durchkontaktierungen 78 abgedeckt und durch Isolierungsschichten 79 umgeben.
  • Die Verbindung von Chips 68 der zweiten Ebene mit Wafer 20 kann auf Waferebene erfolgen, wobei mehrere Gruppen Chips 68 der zweiten Ebene mit den entsprechenden Chips 22 der ersten Ebene verbunden sind. Ein Sägeprozess kann ausgeführt werden, um durch das lückenfüllende Material 80 zu sägen, sodass mehrere Packages 66 gebildet sind. Der jeweilige Prozess ist als Prozess 222 im Prozessablauf 200 aus 21 illustriert.
  • 12 illustriert den elektrischen Pfad 82, der die Brückenstruktur 64 umfasst. Der elektrische Pfad 82 wird für die elektrische Verbindung und Signalkommunikation zwischen benachbarten Chips 68 der zweiten Ebene verwendet. Weiter kann die Brückenstruktur 64 zum Übertragen und Umverteilen von Leistung verwendet werden. Beispielsweise zeigt der elektrische Pfad 84 ein eine beispielhafte Leistungsübertragungsroute, wobei die Leistung durch eine Energiequelle (nicht dargestellt) bereitgestellt wird, die sich entweder in oder unter dem Chip 22 der ersten Ebene befindet. Beispielsweise kann der Chip 22 nach einigen Ausführungsformen ein IVR-Chip sein. Die Energie wird durch eine der Durchkontaktierungen 30 geleitet und an den Chip 68A der zweiten Ebene geleitet. Die Energie wird weiter in der Interconnect-Struktur 74 in dem Chip 68A der zweiten Ebene und an die Brückenstruktur 64 übertragen, sodass die Energie an den Chip 68B der zweiten Ebene bereitgestellt wird. Durch dieses Energieversorgungsschema sind die Energie- und Signalpfade kurz, weil die Signalkommunikation und der Energietransfer zwischen den Chips 68 der zweiten Ebene nicht zur Vorderseite des Chips 22 der ersten Ebene gelangen müssen, wie durch die gestrichelte Route 83 dargestellt.
  • 13 illustriert Package 66 nach alternativen Ausführungsformen. Diese Ausführungsformen sind ähnlich wie die Ausführungsformen aus 12, außer, dass in 12 Durchkontaktierungen 62 der Damaszenstrukturen in physischem Kontakt mit den Durchkontaktierungen 30 stehen, während in 13 leitfähige Merkmale 50 über und in Kontakt mit den Durchkontaktierungen 30 gebildet sind und die Durchkontaktierungen 62 mit den leitfähigen Merkmalen 50 in Kontakt stehen, die unter Verwendung eines Einzeldamaszenprozesses gebildet sein können. Außerdem zeigt, wie in 13 dargestellt, die gestrichelte Linie, die zwischen den Dielektrikumschichten 54A und 54B eingezeichnet ist, an, dass die Dielektrikumschicht 54 aus einem homogenen Material gebildet sein kann, oder zwei Dielektrikumschichten umfassen kann.
  • 14 illustriert Package 66 nach alternativen Ausführungsformen. Diese Ausführungsformen sind ähnlich wie die Ausführungsformen aus 12, außer, dass sie drei Chips 68 der zweiten Ebene aufweisen (umfassend 68A, 68B und 68C) die sich mit demselben Chip 22 der ersten Ebene verbinden. Jeder der Chips 68A, 68B und 68B der zweiten Ebene kann elektrisch durch Brückenstrukturen 64 mit benachbarten Chips der zweiten Ebene verbunden sein. Nach einigen Ausführungsformen wird die Energie von der Vorderseite von Chip 22 durch eine der Durchkontaktierungen 30 übertragen und durch Brückenstruktur 64 und die Interconnect-Strukturen 74 in den Chips 68 der zweiten Ebene an alle Chips 68 der zweiten Ebene übertragen. Ein beispielhafter Energieumverteilungspfad 86 ist illustriert. Signale werden auch durch die Brückenstrukturen 64 zwischen Chips 68 der zweiten Ebene übertragen. Außerdem zeigt, wie in 14 dargestellt, die gestrichelte Linie, die zwischen den Dielektrikumschichten 54A und 54B eingezeichnet ist, an, dass die Dielektrikumschicht 54 aus einem homogenen Material gebildet sein kann, oder zwei Dielektrikumschichten umfassen kann.
  • 15 illustriert Package 66 nach alternativen Ausführungsformen. Diese Ausführungsformen sind ähnlich wie die Ausführungsformen aus 14, außer, dass mehrere Chips 84 der dritten Ebene (umfassend 84A, 84B und 84C) mit den entsprechenden Chips 68 der zweiten Ebene (umfassend 68A, 68B und 68C) durch Front-zu-Rückseiten-Verbindung verbunden sind. Dementsprechend sind Brückenstrukturen 87 an der Rückseite von Chips 68 der zweiten Ebene gebildet. Die Brückenstrukturen 87 kann die ähnlichen Strukturen aufweisen und sind unter Verwendung ähnlicher Verfahren und ähnlicher Materialien gebildet wie die Brückenstrukturen 64. Jeder der Chips 84A, 84B und 84B der dritten Ebene kann elektrisch durch Brückenstrukturen 87 mit benachbarten Chips der dritten Ebene verbunden sein. Nach einigen Ausführungsformen wird Energie durch eine der Durchkontaktierungen 30 übertragen und an die Chips 68 verteilt. Die Energie wird ferner durch eine oder mehrere der Durchkontaktierungen 78 übertragen und an alle aus den Chips 84 der dritten Ebene durch die Brückenstrukturen 87 und die Interconnect-Strukturen 88 in den Chips 84 der dritten Ebene übertragen. Signale werden auch durch die Brückenstrukturen 87 zwischen Chips 84 der dritten Ebene übertragen. Außerdem zeigen, wie in 15 dargestellt, die gestrichelten Linien, die zwischen den Dielektrikumschichten 54A und 54B eingezeichnet sind, an, dass die Dielektrikumschicht 54 aus einem homogenen Material gebildet sein kann, oder zwei Dielektrikumschichten umfassen kann. Die gestrichelten Linien, die zwischen den Dielektrikumschichten 89A und 89B eingezeichnet sind, zeigen an, dass die Dielektrikumschicht 89 aus einem homogenen Material gebildet sein kann, oder zwei Dielektrikumschichten umfassen kann.
  • In den Ausführungsformen aus 12 bis 15 wird Hybridverbindung verwendet, um die Chips der oberen Ebene mit den Chips der unteren Ebene zu verbinden. Nach alternativen Ausführungsformen kann das Verbindungsschema wie in 12 bis 15 dargestellt durch andere Verbindungsschemas wie Mikrobump-Direktverbindung, Lötverbindung oder dergleichen ersetzt werden. Beispielsweise illustriert 16 eine Ausführungsform ähnlich wie die Ausführungsformen aus 12, außer, dass Mikrobumps 90 verwendet werden, um Chips 68 der zweiten Ebene mit dem Chip 22 der ersten Ebene zu verbinden. Mikrobumps 90 können Metallsäulen, Lötregionen oder die Kompositstrukturen sein, die Metallsäulen und Lötregionen auf den Metallsäulen umfassen. Nach einigen Ausführungsformen wird auf die Unterfüllung 92 zwischen den Chips der oberen Ebene (wie 68) und dem/den entsprechenden Chip(s) der unteren Ebene (wie 22) verzichtet.
  • Die Packages 66 können in verschiedenen Anwendungen verwendet werden, wobei 17 bis 20 einige der beispielhaften Anwendungen illustrieren. Die Packages 66 aus 17 bis 20 können jedes der Packages sein, die in 12 bis 16 gezeigt sind, oder die Kombinationen und/oder Modifikationen dieser Ausführungsformen. Mit Verweis auf 17 wird Package 110 gebildet. Package 66 wird in einem Ausfächerungs-Package 102 verwendet, das Package 66, Durchformungs-Durchkontaktierungen 104 und Verkapselungsmaterial 105 umfassen, das Package 66 und die Durchformungs-Durchkontaktierungen 104 darin verkapselt. Die Interconnect-Struktur 106 ist als eine Ausfächerungsstruktur gebildet, die sich lateral über die Kanten von Package 66 hinaus erstreckt. Nach einigen Ausführungsformen ist eine integrierte passive Vorrichtung (IPD) 108, die ein Kondensatordie, ein Widerstandsdie, ein Induktordie oder dergleichen sein kann, mit der Interconnect-Struktur 106 verbunden. Package 102 ist ferner mit einem Ausfächerungs-Package 107 verbunden. Package 107 kann beispielsweise Speicherdies, Speichercubes oder dergleichen umfassen.
  • 18 illustriert Flip-Chip-Chipebenen-Package 112, das Package 66 umfasst, das sich mit der Package-Komponente 114 verbindet. Die Package-Komponente 114 kann aus einem Packagesubstrat, einem Interposer, einer Platine oder dergleichen geformt sein oder diese umfassen. Die Verbindung kann Hybridverbindung, Lötverbindung (Flip-Chip-Verbindung), Metall-Metall-Direktverbindung oder dergleichen umfassen. Auf die Unterfüllung 116 kann in der Spalte zwischen Package 66 und Packagekomponente 114 verzichtet werden. Auf das Verkapselungsmaterial 118, um Package 66 zu verkapseln, kann ferner verzichtet werden.
  • 19 illustriert (Flip-Chip-) Chipebenen-Package 124, das Package 66 umfasst, das sich mit der Package-Komponente 128 verbindet. Package-Komponente 128 kann ein Interposerchip, ein Vorrichtungschip oder dergleichen sein. Durchkontaktierungen 130 sind in Package-Komponente 128 gebildet und durchdringen das Substrat von Package-Komponente 128. Package-Komponente 128 ist ferner mit Package-Komponente 134 verbunden, die ein Package Substrat, eine Platine oder dergleichen sein kann. Nach einigen Ausführungsformen sind die PackageKomponenten 126, die Vorrichtungschips, Packages, Speichercubes oder dergleichen sein können, ferner mit Package-Komponente 128 verbunden und elektrisch mit Package 66 verbunden, beispielsweise durch die Umverteilungsleitungen in Package-Komponente 128. Auf Unterfüllung 116 und Verkapselungsmaterial 118 wird ferner verzichtet.
  • 20 illustriert eine Chip-auf-Wafer-auf-Substrat-Struktur (CoWoS-Struktur), in der Package 66 als ein Chip dient und mit Interposer 140 verbunden ist. Die Verbindung kann mit Interposer 140 in einem Interposerwafer durchgeführt werden, sodass die entstehende Struktur als eine Chip-on-Wafer-Struktur (CoW-Struktur) bezeichnet wird. Die entstehende CoW-Struktur wird dann in zwei Packages gesägt und eines der Packages wird mit Package-Substrat 142 verbunden. Der Interposer 140 kann frei von aktiven Vorrichtungen sein und kann frei von passiven Vorrichtungen sein oder diese umfassen. Auf die Unterfüllung 148 zwischen Interposer 140 und Substrat 142 wird verzichtet. Weiter wird die Package-Komponente 144, die ein Vorrichtungschip, ein Package, ein Speichercube oder dergleichen sein kann, mit Package-Komponente 140 verbunden. Das Verkapselungsmaterial 146 verkapselt Package 66 und Package-Komponente 144 darin.
  • In den oben illustrierten Ausführungsformen werden einige Prozesse und Merkmale nach einigen Ausführungsformen dieser Offenbarung besprochen, um ein dreidimensionales (3D) Package zu bilden. Andere Merkmale und Prozesse können ebenfalls umfasst sein. Beispielsweise können Prüfstrukturen eingeschlossen sein, um bei der Verifizierungsprüfung des 3D-Packages oder 3DIC-Vorrichtungen zu helfen. Die Prüfstrukturen können beispielsweise Testpads enthalten, die in einer Umverteilungsschicht oder auf einem Substrat ausgebildet sind, das die Prüfung des 3D-Packages oder 3DIC, die Verwendung von Sonden und/oder Sondenkarten und dergleichen erlaubt. Die Verifizierungsprüfung kann auf Zwischenstrukturen sowie der Endstruktur ausgeführt werden. Weiterhin können die hierin offenbarten Strukturen und Verfahren in Verbindung mit Prüfmethodologien verwendet werden, die Zwischenverifizierung bekannter guter Dies umfassen, um den Ertrag zu erhöhen und die Kosten zu senken.
  • Die Ausführungsformen dieser Offenbarung weisen einige vorteilhafte Merkmale auf. Durch Bilden von Brückenstrukturen auf der Rückseite der unteren Chips kann die Verbindung der oberen Chips mit den unteren Chips elektrisch verbunden sein und Signale miteinander durch die Brückenstrukturen kommunizieren. Die elektrische Verbindung und die Signalkommunikation müssen nicht durch die Vorderseite des unteren Chips laufen (Durchkontaktierungen in den unteren Chips), sodass die Leistungseffizienz verbessert und die Latenz verringert wird. Weiter können die Brückenstrukturen unter Verwendung von Damaszenstrukturen gebildet werden und die Leitungsbreiten und Abstände der Brückenstrukturen können klein sein, sodass die Dichte und die Gesamtzählung der Signalpfade erhöht werden können.
  • Nach einigen Ausführungsformen dieser Offenbarung umfasst ein Verfahren das Bilden integrierter Schaltungen auf einer Vorderseite eines ersten Chips; das Ausführen eines Rückseitenschleifens auf den ersten Chip zum Offenlegen mehrerer Durchkontaktierungen in dem ersten Chip; das Bilden einer ersten Brückenstruktur an einer Rückseite des ersten Chips unter Verwendung eines Damaszenprozesses, wobei die erste Brückenstruktur ein erstes Bondpad, ein zweites Bondpad und eine leitfähigee Bahn umfasst, das elektrisch das ersten Bondpad mit dem zweiten Bondpad verbindet; und das Verbinden eines zweiten Chips und eines dritten Chips mit dem ersten Chip durch Front-zu-Rückseiten-Verbindung, wobei ein drittes Bondpad des zweiten Chips mit dem ersten Bondpad des ersten Chips verbunden wird und ein viertes Bondpad des dritten Chips mit dem zweiten Bondpad des ersten Chips verbunden wird. In einer Ausführungsform umfasst das Bilden der ersten Brückenstruktur einen Doppeldamaszenprozess. In einer Ausführungsform umfasst eine Doppeldamaszenstruktur, die durch den Doppeldamaszenprozess gebildet ist, eine Durchkontaktierung und die leitfähige Bahn über und in Verbindung mit der Durchkontaktierung, wobei die Durchkontaktierung in physischem Kontakt mit einer Durchkontaktierung der mehreren Durchkontaktierungen steht. In einer Ausführungsform umfasst das Bilden der ersten Brückenstruktur einen Einzeldamaszenprozess. In einer Ausführungsform umfasst das Package ferner das Bilden eines ersten Metallpads und eines zweiten Metallpads an der Rückseite des ersten Chips und in Kontakt mit einer ersten Durchkontaktierung und einer zweiten Durchkontaktierung in den mehreren Durchkontaktierungen, wobei das erste Metallpad und das zweite Metallpad elektrisch mit dem ersten Chip bzw. dem zweiten Chip verbunden sind. In einer Ausführungsform umfassen der erste Chip, der zweite Chip und der dritte Chip in Kombination einen Energieversorgungspfad, und der Energieversorgungspfad umfasst: eine Durchkontaktierung in den mehreren Durchkontaktierungen; eine erste Interconnect-Struktur in dem ersten Chip; die erste Brückenstruktur; und eine zweite Interconnect-Struktur in dem zweiten Chip. In einer Ausführungsform umfasst das Package ferner das Bilden einer zweiten Brückenstruktur in dem ersten Chip, wobei die zweite Brückenstruktur ein fünftes Bondpad und ein sechstes Bondpad umfasst, und wobei der zweite Chip ferner mit dem fünften Bondpad verbunden ist; und das Verbinden eines vierten Chips mit dem sechsten Bondpad des ersten Chips, wobei der Energieversorgungspfad ferner die zweite Brückenstruktur umfasst. In einer Ausführungsform überlappen Gesamtheiten des zweiten Chips und des dritten Chips den ersten Chip, und der erste Chip erstreckt sich lateral über alle Kanten des zweiten Chips und des dritten Chips hinaus. In einer Ausführungsform umfasst das Package ferner das Verkapseln des zweiten Chips und des dritten Chips in einem Verkapselungsmaterial; und das Sägen durch das Verkapselungsmaterial und einen Wafer, der den ersten Chip umfasst, um den ersten Chip, den zweiten Chip und den dritten Chip in ein Package zu trennen. In einer Ausführungsform umfasst das Package ferner das Packen des Packages in ein weiteres Package. In einer Ausführungsform umfasst das Package ferner das Bilden einer weiteren Brückenstruktur an Rückseiten des zweiten Chips und des dritten Chips; das Verbinden eines vierten Chips über dem zweiten Chip; und das Verbinden eines fünften Chips über dem dritten Chip, wobei der vierte Chip elektrisch durch die weitere Brückenstruktur mit dem fünften Chip verbunden ist. In einer Ausführungsform umfasst die weitere Brückenstruktur eine erste Durchkontaktierung und eine zweite Durchkontaktierung, die mit Durchkontaktierungen in dem zweiten Chip bzw. dem dritten Chip verbunden ist.
  • Nach einigen Ausführungsformen dieser Offenbarung umfasst ein Package einen ersten Chip, der ein Halbleitersubstrat umfasst; eine integrierte Schaltung an einer Vorderseite des Halbleitersubstrats; mehrere Durchkontaktierungen, die durch das Halbleitersubstrat dringen; und eine Brückenstruktur an einer Rückseite des Halbleitersubstrats, wobei die Brückenstruktur umfasst: ein erstes Bondpad; ein zweites Bondpad; und eine leitfähige Bahn, die das erste Bondpad elektrisch mit dem zweiten Bondpad koppelt; einen zweiten Chip, der sich durch Front-zu-Rückseitenverbindung mit dem ersten Chip verbindet, der wobei der zweite Chip ein drittes Bondpad umfasst, das sich mit dem ersten Bondpad verbindet; und einen dritten Chip, der sich durch Front-zu-Rückseitenverbindung mit dem ersten Chip verbindet, wobei der dritte Chip ein viertes Bondpad umfasst, das sich mit dem zweiten Bondpad verbindet. In einer Ausführungsform umfasst die Brückenstruktur ferner eine erste Durchkontaktierung in physischem Kontakt mit einer ersten Durchkontaktierung der mehreren Durchkontaktierungen. In einer Ausführungsform umfasst die Brückenstruktur ferner eine zweite Durchkontaktierung in physischem Kontakt mit einer zweiten Durchkontaktierung der mehreren Durchkontaktierungen. In einer Ausführungsform sind die erste Durchkontaktierung, das erste Bondpad, das zweite Bondpad und die leitfähige Bahn Abschnitte einer selben Doppeldamaszenstruktur.
  • Nach einigen Ausführungsformen dieser Offenbarung umfasst ein Package einen ersten Chip, der ein Halbleitersubstrat aufweist; eine erste Interconnect-Struktur an einer Vorderseite des Halbleitersubstrats, wobei die erste Interconnect-Struktur erste Damaszenstrukturen umfasst; eine Brückenstruktur an einer Rückseite des Halbleitersubstrats, wobei die Brückenstruktur zweite Damaszenstrukturen umfasst; und eine Durchkontaktierung, die das Halbleitersubstrat durchdringt, wobei die Durchkontaktierung die erste Interconnect-Struktur und die Brückenstruktur verbindet; und einen zweiten Chip und einen dritten Chip mit vorderseitiger Verbindung mit dem ersten Chip, wobei sich der zweite Chip und der dritte Chip mit der Brückenstruktur verbinden und in physischem Kontakt damit stehen. In einer Ausführungsform umfasst das Package einen Energieversorgungspfad, wobei der Energieversorgungspfad umfasst die Durchkontaktierung, eine zweite Interconnect-Struktur des zweiten Chips, die Brückenstruktur und eine dritte Interconnect-Struktur des dritten Chips umfasst. In einer Ausführungsform umfasst der erste Chip eine Doppeldamaszenstruktur an der Rückseite des Halbleitersubstrats, wobei die Doppeldamaszenstruktur eine Durchkontaktierung umfasst und die Durchkontaktierung in physischem Kontakt mit einer der Durchkontaktierungen steht. In einer Ausführungsform umfasst das Package eine Einzeldamaszenstruktur an der Rückseite des Halbleitersubstrats, wobei die Einzeldamaszenstruktur in physischem Kontakt mit der Durchkontaktierung steht; und eine Doppeldamaszenstruktur an der Rückseite des Halbleitersubstrats, wobei die Doppeldamaszenstruktur eine Durchkontaktierung umfasst, und die Durchkontaktierung in physischem Kontakt mit der Einzeldamaszenstruktur steht.
  • Obiges umschreibt Merkmale mehrerer Ausführungsformen, mit denen Fachleute die Aspekte der vorliegenden Offenbarung besser verstehen. Fachleute auf dem Gebiet sollten verstehen, dass sie diese Offenbarung leicht als Grundlage für das Design oder die Änderung anderer Prozesse und Strukturen verwenden können, um dieselben Zwecke auszuführen und/oder dieselben Vorteile der hierin eingeführten Ausführungsformen zu erreichen. Fachleute auf dem Gebiet sollten außerdem verstehen, dass solche entsprechenden Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen und dass sie verschiedene Änderungen, Ersetzungen und Abänderungen hieran vornehmen können, ohne vom Geist und Umfang dieser Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/028117 [0001]

Claims (20)

  1. Verfahren, umfassend: Bilden integrierter Schaltungen auf einer Vorderseite eines ersten Chips; Rückseitenschleifen des ersten Chips zum Offenlegen mehrerer Durchkontaktierungen in dem ersten Chip; Bilden einer ersten Brückenstruktur an einer Rückseite des ersten Chips unter Verwendung eines Damaszenprozesses, wobei die erste Brückenstruktur ein erstes Bondpad, ein zweites Bondpad und eine leitfähige Bahn umfasst, die das ersten Bondpad mit dem zweiten Bondpad elektrisch verbindet; und Verbinden eines zweiten Chips und eines dritten Chips mit dem ersten Chip durch Front-zu-Rückseiten-Verbindung, wobei ein drittes Bondpad des zweiten Chips mit dem ersten Bondpad des ersten Chips verbunden wird und ein viertes Bondpad des dritten Chips mit dem zweiten Bondpad des ersten Chips verbunden wird.
  2. Verfahren nach Anspruch 1, wobei das Bilden der ersten Brückenstruktur einen Doppeldamaszenprozess umfasst.
  3. Verfahren nach Anspruch 2, wobei eine Doppeldamaszenstruktur, die durch den Doppeldamaszenprozess gebildet wird, eine Durchkontaktierung und die leitfähige Bahn über und in Verbindung mit der Durchkontaktierung umfasst, wobei die Durchkontaktierung in physischem Kontakt mit einer Durchkontaktierung der mehreren Durchkontaktierungen steht.
  4. Verfahren nach Anspruch 1, wobei das Bilden der ersten Brückenstruktur einen Einzeldamaszenprozess umfasst.
  5. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend: Bilden eines ersten Metallpads und eines zweiten Metallpads an der Rückseite des ersten Chips und in Kontakt mit einer ersten Durchkontaktierung und einer zweiten Durchkontaktierung in den mehreren Durchkontaktierungen, wobei das erste Metallpad und das zweite Metallpad elektrisch mit dem ersten Chip bzw. dem zweiten Chip verbunden sind.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei der erste Chip, der zweite Chip und der dritte Chip in Kombination einen Energieversorgungspfad umfassen und der Energieversorgungspfad umfasst: eine Durchkontaktierung in den mehreren Durchkontaktierungen; eine erste Interconnect-Struktur in dem ersten Chip; die erste Brückenstruktur; und eine zweite Interconnect-Struktur in dem zweiten Chip.
  7. Verfahren nach Anspruch 6, ferner umfassend: Bilden einer zweiten Brückenstruktur in dem ersten Chip, wobei die zweite Brückenstruktur ein fünftes Bondpad und ein sechstes Bondpad umfasst, und wobei der zweite Chip ferner mit dem fünften Bondpad verbunden ist; und das Verbinden eines vierten Chips mit dem sechsten Bondpad des ersten Chips, wobei der Energieversorgungspfad ferner die zweite Brückenstruktur umfasst.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei Gesamtheiten des zweiten Chips und des dritten Chips den ersten Chip überlappen und sich der erste Chip lateral über alle Kanten des zweiten Chips und des dritten Chips hinauserstreckt.
  9. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend: Verkapseln des zweiten Chips und des dritten Chips in einem Verkapselungsmaterial; und Sägen durch das Verkapselungsmaterial und einen Wafer, der den ersten Chip umfasst, um den ersten Chip, den zweiten Chip und den dritten Chip in ein Package zu trennen.
  10. Verfahren nach Anspruch 9, ferner umfassend das Packen des Packages in ein weiteres Package.
  11. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend: Bilden einer weiteren Brückenstruktur an Rückseiten des zweiten Chips und des dritten Chips; Verbinden eines vierten Chips über dem zweiten Chip; und Verbinden eines fünften Chips über dem dritten Chip, wobei der vierte Chip durch die weitere Brückenstruktur mit dem fünften Chip elektrisch verbunden ist.
  12. Verfahren nach Anspruch 11, wobei die weitere Brückenstruktur eine erste Durchkontaktierung und eine zweite Durchkontaktierung umfasst, die mit Durchkontaktierungen in dem zweiten Chip bzw. dem dritten Chip verbunden ist.
  13. Package, aufweisend: einen ersten Chip, aufweisend: ein Halbleitersubstrat; eine integrierte Schaltung an einer Vorderseite des Halbleitersubstrats; mehrere Durchkontaktierungen, die durch das Halbleitersubstrat dringen; und eine Brückenstruktur an einer Rückseite des Halbleitersubstrats, wobei die Brückenstruktur aufweist: ein erstes Bondpad; ein zweites Bondpad; und eine leitfähige Bahn, die das erste Bondpad elektrisch mit dem zweiten Bondpad koppelt; einen zweiten Chip, der sich durch Front-zu-Rückseitenverbindung mit dem ersten Chip verbindet, wobei der zweite Chip ein drittes Bondpad aufweist, das sich mit dem ersten Bondpad verbindet; und einen dritten Chip, der sich durch Front-zu-Rückseitenverbindung mit dem ersten Chip verbindet, wobei der dritte Chip ein viertes Bondpad aufweist, das sich mit dem zweiten Bondpad verbindet.
  14. Package nach Anspruch 13, wobei die Brückenstruktur ferner eine erste Durchkontaktierung in physischem Kontakt mit einer ersten Durchkontaktierung der mehreren Durchkontaktierungen aufweist.
  15. Package nach Anspruch 14, wobei die Brückenstruktur ferner eine zweite Durchkontaktierung in physischem Kontakt mit einer zweiten Durchkontaktierung der mehreren Durchkontaktierungen aufweist.
  16. Package nach Anspruch 14 oder 15, wobei die erste Durchkontaktierung, das erste Bondpad, das zweite Bondpad und die leitfähige Bahn Abschnitte derselben Doppeldamaszenstruktur sind.
  17. Package, aufweisend: einen ersten Chip, aufweisend: ein Halbleitersubstrat; eine erste Interconnect-Struktur an einer Vorderseite des Halbleitersubstrats, wobei die erste Interconnect-Struktur erste Damaszenstrukturen aufweist; eine Brückenstruktur an einer Rückseite des Halbleitersubstrats, wobei die Brückenstruktur zweite Damaszenstrukturen aufweist; und eine Durchkontaktierung, die das Halbleitersubstrat durchdringt, wobei die Durchkontaktierung die erste Interconnect-Struktur und die Brückenstruktur verbindet; und einen zweiten Chip und einen dritten Chip mit vorderseitiger Verbindung mit dem ersten Chip, wobei sich der zweite Chip und der dritte Chip mit der Brückenstruktur verbinden und in physischem Kontakt damit stehen.
  18. Package nach Anspruch 17, aufweisend einen Energieversorgungspfad, wobei der Energieversorgungspfad die Durchkontaktierung, eine zweite Interconnect-Struktur des zweiten Chips, die Brückenstruktur und eine dritte Interconnect-Struktur des dritten Chips aufweist.
  19. Package nach Anspruch 17 oder 18, wobei der erste Chip eine Doppeldamaszenstruktur an der Rückseite des Halbleitersubstrats aufweist, wobei die Doppeldamaszenstruktur eine Durchkontaktierung aufweist und die Durchkontaktierung in physischem Kontakt mit einer der Durchkontaktierungen steht.
  20. Package nach Anspruch 17, 18 oder 19 aufweisend: eine Einzeldamaszenstruktur an der Rückseite des Halbleitersubstrats, wobei die Einzeldamaszenstruktur in physischem Kontakt mit der Durchkontaktierung steht; und eine Doppeldamaszenstruktur an der Rückseite des Halbleitersubstrats, wobei die Doppeldamaszenstruktur eine Durchkontaktierung aufweist und die Durchkontaktierung in physischem Kontakt mit der Einzeldamaszenstruktur steht.
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