DE102018107941B4 - Umverteilungsschicht-Metallstruktur und Verfahren - Google Patents

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Abstract

IC-Struktur (100) mit:einem Halbleitersubstrat (102);einer Verbindungsstruktur (120), die auf dem Halbleitersubstrat (102) hergestellt ist; undeinem metallischen Umverteilungsschicht-Element (142), das auf der Verbindungsstruktur (120) hergestellt ist, wobei das metallische Umverteilungsschicht-Element (142) wiederum Folgendes aufweist:eine Sperrschicht (1102), die auf der Verbindungsstruktur (120) angeordnet ist und sich vollständig über einer oberen Oberfläche der Verbindungsstruktur befindet,eine Diffusionsschicht (1202), die auf der Sperrschicht (1102) angeordnet ist, wobei die Diffusionsschicht (1202) Metall und Sauerstoff in einer amorphen Struktur aufweist, undeine Metallschicht (1302), die auf der Diffusionsschicht angeordnet ist.

Description

  • Hintergrund der Erfindung
  • In der Halbleiterindustrie werden integrierte Schaltkreise (ICs) auf einem Halbleitersubstrat hergestellt und in IC-Chips zersägt. Jeder IC-Chip wird dann an einer Schaltungsplatte, wie etwa einer Leiterplatte in elektronischen Geräten, befestigt (wie etwa durch Bondung). Bei herkömmlichen Technologien werden verschiedene Bondpads des Chips durch Drahtbondung mit der Leiterplatte verbunden. Bei modernen Technologien wird ein Schaltkreis-Chip gewendet und direkt an die Leiterplatte gebondet, um Kosten zu senken. Bei diesen Technologien wird eine Umverteilungsschicht mit leitfähigen Metallleitungen auf dem Chip hergestellt, um Bondverbindungen vom Rand zur Mitte des Chips zu rerouten. Die bestehende Struktur der Umverteilungsschicht und das entsprechende Verfahren führen jeweils zu einem Metallfüllungsproblem, was wiederum Passivierungsfehler verursacht. Die vorliegende Erfindung stellt eine Umverteilungsschichtstruktur und ein Verfahren zu deren Herstellung zur Verfügung, um die vorgenannten Probleme anzugehen. Die US Patentanmeldung US 2018/0019187 A1 offenbart ein Halbleiterbauelement mit einer Durchkontaktierung TSV, wobei die Durchkontaktierung TSV eine Sperrschicht und eine Diffusionssperrschicht umfasst. Die US Patentanmeldung US 2004/0092096 A1 beschreibt eine Sauerstoffbrückenstruktur zwischen einem Metallfilm und einem Diffusionssperrfilm, um die Haftung zwischen dem Metallfilm und dem Diffusionssperrfilm zu verbessern, wobei die Sauerstoffbrückenstruktur eine Monoschicht aus Atomen oder Metalloxid umfasst. Das US Patent US 6664185 B1 offenbart eine Verbindungsstruktur mit einem Diffusionssperrmaterial und einem Grenzmaterial, wobei das Diffusionssperrmaterial und das Grenzmaterial jeweils aus einer Reaktion eines ersten und eines zweiten Dotierstoffs in einem leitenden Material mit einem ersten und einem zweiten Reaktanten in dem dielektrischen Material gebildet werden. Die US Patentanmeldung US 2005 / 0029665 A1 offenbart eine Sperrfreie Kupferverbindungsstruktur mit einer Metallsperrschicht, wobei die Metallschicht durch Oxidation behandelt wird.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • 1A ist eine Schnittansicht einer Halbleiter-Bauelementstruktur mit einer Umverteilungsschicht (RDL), die bei einigen Ausführungsformen gemäß verschiedenen Aspekten der vorliegenden Erfindung konfiguriert ist.
    • 1B ist eine Schnittansicht einer Halbleiter-Bauelementstruktur mit einer Umverteilungsschicht (RDL), die bei einigen weiteren Ausführungsformen gemäß verschiedenen Aspekten der vorliegenden Erfindung konfiguriert ist.
    • 2 ist ein Ablaufdiagramm eines Verfahrens zur Herstellung einer IC-Struktur (IC: integrierter Schaltkreis) von 1, gemäß einigen Ausführungsformen.
    • 3 ist ein Ablaufdiagramm eines Verfahrens zur Herstellung der RDL-Struktur gemäß einigen Ausführungsformen.
    • 4 ist ein Ablaufdiagramm eines Verfahrens zur Herstellung einer RDL-Metallschicht gemäß einigen Ausführungsformen.
    • Die 5, 6, 7, 8, 9 und 10 zeigen Schnittansichten einer IC-Struktur auf verschiedenen Herstellungsstufen des Verfahrens von 3, die gemäß einigen Ausführungsformen konfiguriert ist.
    • Die 11, 12 und 13 zeigen Schnittansichten einer RDL-Metallschicht auf verschiedenen Herstellungsstufen des Verfahrens von 7, die gemäß einigen Ausführungsformen konfiguriert ist.
    • 14 zeigt eine Schnittansicht einer IC-Struktur, die eine RDL-Struktur hat, die gemäß einigen Ausführungsformen konfiguriert ist.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so hergestellt werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor. Es ist klar, dass die nachstehende Beschreibung viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale verschiedener Ausführungsformen bereitstellt. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen des in Gebrauch oder in Betrieb befindlichen Bauelements umfassen. Wenn zum Beispiel das Bauelement in den Figuren umgedreht wird, würden sich Elemente, die als „unter“ anderen Elementen oder Strukturen befindlich beschrieben wurden, dann „über“ den anderen Elementen oder Strukturen befinden. Somit kann der beispielhafte Begriff „unter“ sowohl eine Lage „darüber“ als auch „darunter“ umfassen. Das Bauelement kann anders orientiert werden (um 90 Grad gedreht oder in anderen Orientierungen), und die räumlich relativen Deskriptoren, die hier verwendet werden, können entsprechend interpretiert werden.
  • 1A ist eine Schnittansicht einer IC-Struktur (oder einer Halbleiterstruktur oder eines Werkstücks) 100, die bei einer Ausführungsform gemäß verschiedenen Aspekten der vorliegenden Erfindung konfiguriert ist. 1B ist eine Schnittansicht der Halbleiterstruktur 100 mit aktiven Finnenbereichen, die gemäß weiteren Ausführungsformen konfiguriert ist. 2 ist ein Ablaufdiagramm eines Verfahrens 200 zur Herstellung der Halbleiterstruktur 100, gemäß einigen Ausführungsformen. Die Halbleiterstruktur 100 und das Verfahren 200 zu deren Herstellung werden gemeinsam unter Bezugnahme auf die 1A, 1B, 2 und weitere Figuren beschrieben. Bei einigen Ausführungsformen weist die Halbleiterstruktur 100 planare aktive Bereiche mit darauf hergestellten IC-Bauelementen, wie etwa planaren Feldeffekttransistoren (FETs), auf, wie in 1A gezeigt ist. Bei einigen Ausführungsformen weist die Halbleiterstruktur 100 aktive Finnenbereiche mit darauf hergestellten IC-Bauelementen auf, wie in 1B gezeigt ist.
  • Die Halbleiterstruktur 100 weist ein Substrat 102 auf. Das Substrat 102 ist ein massives Siliziumsubstrat. Alternativ kann das Substrat 102 Folgendes aufweisen: einen elementaren Halbleiter, wie etwa Silizium oder Germanium in einer kristallinen Struktur; einen Verbindungshalbleiter, wie etwa Siliziumgermanium, Siliziumcarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; oder Kombinationen davon. Das Substrat 102 kann auch ein Silizium-auf-Isolator(SOI)-Substrat sein. SOI-Substrate werden mittels Trennung durch Implantation von Sauerstoff (SIMOX), Waferbondung und/oder mit anderen geeigneten Verfahren hergestellt.
  • Das Substrat 102 kann außerdem verschiedene Trennelemente aufweisen, wie etwa Trennelemente 104, die auf dem Substrat 102 hergestellt sind und verschiedene aktive Bereiche auf dem Substrat 102, wie etwa einen aktiven Bereich 106, definieren. Für das Trennelement 104 wird eine Trennungstechnologie, wie etwa flache Grabenisolation (STI), verwendet, um die verschiedenen aktiven Bereiche zu definieren und elektrisch zu trennen. Das Trennelement 104 weist Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid, andere geeignete dielektrische Materialien oder Kombinationen davon auf. Das Trennelement 104 kann mit jedem geeigneten Verfahren hergestellt werden. Als ein Beispiel können STI-Strukturelemente mit den folgenden Schritten hergestellt werden: einem lithografischen Prozess zum Freilegen eines Teils des Substrats; Ätzen eines Grabens in dem freigelegten Teil des Substrats (zum Beispiel durch Trocken- und/oder Nassätzung); Füllen des Grabens (zum Beispiel durch chemische Aufdampfung) mit einem oder mehreren dielektrischen Materialien; und Planarisieren des Substrats und Entfernen von überschüssigen Teilen der dielektrischen Materialien mit einem Polierungsprozess, wie etwa einer chemischmechanische Polierung (CMP). In einigen Beispielen kann der gefüllte Graben eine Mehrschichtstruktur haben, wie etwa eine Deckschicht aus thermischem Oxid und eine oder mehrere Füllschichten aus Siliziumnitrid und/oder Siliziumoxid.
  • Der aktive Bereich 106 ist ein Bereich mit einer Halbleiter-Oberfläche, in dem verschiedene dotierte Strukturelemente hergestellt sind und der für ein oder mehrere Bauelemente konfiguriert ist, wie etwa Dioden, Transistoren und/oder andere geeignete Bauelemente. Der aktive Bereich kann ein Halbleitermaterial (wie etwa Silizium), das dem Volumenhalbleitermaterial des Substrats 102 ähnlich ist, oder ein anderes Halbleitermaterial aufweisen, wie etwa Siliziumgermanium (SiGe), Siliziumcarbid (SiC) oder mehrere Halbleitermaterialschichten (wie etwa wechselnde Silizium- und Siliziumgermanium-Schichten), die auf dem Substrat 102 durch epitaxiales Aufwachsen hergestellt werden, um die Leistung zu verbessern, wie etwa durch Erzielen eines Verspannungseffekts zur Erhöhung der Trägerbeweglichkeit.
  • Bei einigen Ausführungsformen, die in 1B gezeigt sind, ist der aktive Bereich 106 dreidimensional, wie etwa ein aktiver Finnenbereich, der über dem Trennelement 104 verläuft. Der aktive Finnenbereich geht von dem Substrat 102 ab und hat ein dreidimensionales Profil für eine bessere Verbindung zwischen dem Kanalbereich (der einfach als Kanal bezeichnet wird) und einer Gate-Elektrode eines FET. Der aktive Finnenbereich 106 kann durch selektives Ätzen zum Aussparen der Trennelemente 104 oder durch selektives epitaxiales Aufwachsen zum Aufwachsen von aktiven Bereichen mit einem Halbleiter, der gleich dem des Substrats 102 ist oder von diesem verschieden ist, oder mit einer Kombination davon hergestellt werden.
  • Das Halbleitersubstrat 102 weist außerdem verschiedene dotierte Strukturelemente auf, wie etwa n-dotierte Wannen, p-dotierte Wannen, Source- und Drainbereiche, andere dotierte Strukturelemente oder eine Kombination davon, die so konfiguriert sind, dass sie verschiedene Bauelemente oder Komponenten der Bauelemente bilden. Die Halbleiterstruktur 100 weist verschiedene IC-Bauelemente 110 auf, die auf dem Halbleitersubstrat 102 hergestellt sind. Die IC-Bauelemente umfassen Finnen-Feldeffekttransistoren (FinFETs), Dioden, Bipolartransistoren, Bildsensoren, Widerstände, Kondensatoren, Induktoren, Speicherzellen oder eine Kombination davon. In 1A (oder 1B) sind nur zur Erläuterung FETs dargestellt.
  • Die Halbleiterstruktur 100 weist weiterhin eine Verbindungsstruktur 120 auf, die auf dem Halbleitersubstrat 102 hergestellt ist. Die Verbindungsstruktur 120 weist verschiedene leitfähige Strukturelemente zum Verbinden verschiedener IC-Bauelemente mit einem integrierten Schaltkreis auf. Die Verbindungsstruktur 120 weist außerdem eine Zwischenschichtdielektrikum-Schicht (ILD-Schicht) 122 zum Trennen und Isolieren verschiedener leitfähiger Strukturelemente auf. Die Verbindungsstruktur 120 weist zum Beispiel Kontakte 124, Metallleitungen 126 und Durchkontaktierungen 128 auf. Die Metallleitungen 126 sind in mehreren Metallschichten verteilt. In 1A sind vier Metallleitungen dargestellt. Die oberen Metallleitungen sind gesondert mit dem Bezugssymbol 130 bezeichnet. Die Kontakte 124 ermöglichen eine vertikale elektrische Führung von dem Halbleitersubstrat 102 zu den Metallleitungen. Die Durchkontaktierungen 128 ermöglichen eine vertikale elektrische Führung zwischen benachbarten Metallschichten. Verschiedene leitfähige Strukturelemente bestehen aus einem oder mehreren leitfähigen Materialien, wie etwa einem Metall, einer Metalllegierung oder einem Silizid. Zum Beispiel können die Metallleitungen 126 Kupfer, eine Aluminium-Kupfer-Legierung, andere geeignete leitfähige Materialien oder eine Kombination davon aufweisen. Die Durchkontaktierungen 128 können Kupfer, eine Aluminium-Kupfer-Legierung, andere geeignete leitfähige Materialien oder eine Kombination davon aufweisen. Die Kontakte 124 können Wolfram, Silizid, Nickel, Cobalt, Kupfer, andere leitfähige Materialien oder eine Kombination davon aufweisen. In einigen Beispielen können verschiedene leitfähige Strukturelemente außerdem eine Sperrschicht aufweisen, wie etwa Tantal und Tantalnitrid oder Titan und Titannidrid. Bei der vorliegenden Ausführungsform weisen die oberen Metallleitungen 130 Kupfer auf.
  • Die ILD-Schicht 122 weist ein oder mehrere dielektrische Materialien auf, um Trennfunktionen für verschiedene Bauelement-Komponenten (wie etwa Gates) und für verschiedene leitfähige Strukturelemente (wie etwa Metallleitungen, Kontakte und Durchkontaktierungen) bereitzustellen. Die ILD-Schicht 122 weist ein dielektrisches Material, wie etwa Siliziumoxid, ein dielektrisches Low-k-Material, andere geeignete dielektrische Materialien oder eine Kombination davon auf. In einigen Beispielen umfasst das dielektrische Low-k-Material Fluorsilicatglas (FSG), mit Kohlenstoff dotiertes Siliziumoxid, Xerogel, Aerogel, amorphen Fluorkohlenstoff, Parylen, BCB (Bis-Benzocyclobuten), Polyimid und/oder andere geeignete dielektrische Materialien mit einer Dielektrizitätskonstante, die wesentlich kleiner als die von thermischem Siliziumoxid ist. Die Herstellung der ILD-Schicht 122 umfasst zum Beispiel Abscheidung und CMP. Die Abscheidung kann durch Schleuderbeschichtung, CVD, mit anderen geeigneten Abscheidungsverfahren oder einer Kombination davon erfolgen. Die ILD-Schicht 122 kann mehrere Schichten umfassen, und sie wird gemeinsam mit verschiedenen leitfähigen Strukturelementen mit einem geeigneten Verfahren hergestellt, wie etwa einem Damascene-Prozess.
  • Bei einigen Ausführungsformen wird die Verbindungsstruktur 120 oder ein Teil davon durch Aussparung und Strukturierung hergestellt. Zum Beispiel wird ein Metall (oder eine Metalllegierung), wie etwa Aluminiumkupfer, durch physikalische Aufdampfung (PVD) abgeschieden, und anschließend wird eine Strukturierung mit einem lithografischen und Ätzprozess durchgeführt. Dann wird eine ILD-Schicht durch Abscheidung (und CMP) hergestellt. Bei einigen Ausführungsformen wird für die Verbindungsstruktur 120 ein Damascene-Prozess zum Herstellen von Metallleitungen verwendet. Bei einem Damascene-Prozess wird eine ILD-Schicht abgeschieden, die dann durch CMP planarisiert werden kann und anschließend durch Lithografie und Ätzung strukturiert wird, um Gräben zu erzeugen. Zum Füllen der Gräben werden ein oder mehrere leitfähige Materialien abgeschieden, und mit einem weiteren CMP-Prozess wird das überschüssige leitfähige Material entfernt und die Oberseite wird planarisiert, sodass leitfähige Strukturelemente entstehen. Der Damascene-Prozess kann zum Herstellen von Metallleitungen, Durchkontaktierungen und Kontakten verwendet werden. Zum Herstellen einer Schicht mit Metallleitungen und Durchkontaktierungen, die zu den Metallleitungen benachbart sind, kann ein Dual-Damascene-Prozess verwendet werden. In diesem Fall wird die ILD-Schicht zweimal abgeschieden und strukturiert, um Gräben bzw. Durchkontaktierungsöffnungen zu erzeugen. Dann wird das Metall abgeschieden, um die Gräben und die Durchkontaktierungsöffnungen zu füllen, um Metallleitungen und Durchkontaktierungen herzustellen.
  • Die Halbleiterstruktur 100 weist weiterhin eine Umverteilungsschicht(RDL)-Struktur 140 auf, die auf der Verbindungsstruktur 120 angeordnet ist, um Bondpads umzuverteilen, wie etwa von dem Rand zu der Mitte eines IC-Chips für die Flip-Chip-Bondtechnik oder andere geeignete Packaging-Technologien, um den IC-Chip auf einer Platte (z. B. einer Leiterplatte) zu integrieren.
  • Die RDL-Struktur 140 weist eine Passivierungsschicht und metallische RDL-Elemente 142 auf, die in die Passivierungsschicht mit Bondpads 150 in Öffnungen 152 der Passivierungsschicht eingebettet sind. Bei der vorliegenden Ausführungsform umfasst die Passivierungsschicht eine erste Passivierungsschicht 144 und eine zweite Passivierungsschicht 146, die auf der ersten Passivierungsschicht 144 angeordnet ist. Die erste Passivierungsschicht 144 weist eine Umverteilungs-Durchkontaktierungsöffnung (redistribution via hole; RV-Öffnung) auf, die zu einer oberen Metallleitung 130 ausgerichtet ist, sodass ein Teil 148 des metallischen RDL-Elements 142 in der RV-Öffnung entsteht und die obere Metallleitung 130 direkt kontaktiert. Der Teil 148 des metallischen RDL-Elements 142 wird auch als RV-Pad 148 bezeichnet. Das metallische RDL-Element 142 verläuft vertikal von der ersten Passivierungsschicht 144 zu der zweiten Passivierungsschicht 146 und horizontal von dem RV-Pad 148 zu dem Bondpad 150 für die Pad-Umverteilung.
  • Bei der vorliegenden Ausführungsform weist die erste Passivierungsschicht 144 eine Siliziumnitrid(SiN)-Schicht und eine Schicht aus undotiertem Kieselglas (USG) auf der SiN-Schicht auf, und die zweite Passivierungsschicht 146 weist eine USG-Schicht und eine SiN-Schicht auf, die auf der USG-Schicht angeordnet ist. Die metallischen RDL-Elemente 142 weisen mehrere Schichten auf. Bei der vorliegenden Ausführungsform weisen die metallischen RDL-Elemente 142 eine Sperrschicht; eine Diffusionsschicht, die auf der Sperrschicht angeordnet ist; und eine Aluminium-Kupfer-Legierungsschicht auf, die auf der Diffusionsschicht angeordnet ist. Die Sperrschicht kann wiederum eine Tantalschicht und eine Tantalnitridschicht, die auf der Tantalschicht angeordnet ist, aufweisen. Die Diffusionsschicht ist ein Metalloxid. Bei der vorliegenden Ausführungsform weist die Diffusionsschicht Tantal, Sauerstoff, Aluminium und Stickstoff auf. Die Diffusionsschicht hat eine Dicke in dem Bereich von 0,5 nm bis 3 nm (5 Ångström (Å) bis 30 Å). Die Aluminium-Kupfer-Legierungsschicht wird bei einer hohen Temperatur von mehr als 300 °C hergestellt. Die RDL-Struktur 140, insbesondere die metallischen RDL-Elemente 142, werden später näher beschrieben.
  • 2 ist ein Ablaufdiagramm eines Verfahrens 200 zur Herstellung der Halbleiterstruktur 100, gemäß einigen Ausführungsformen. Einige Einzelheiten zur Herstellung sind bereits vorstehend dargelegt worden und werden hier nicht wiederholt. Das Verfahren 200 weist die folgenden Schritte auf: einen Schritt 202 zum Herstellen von Trennelementen 104 auf dem Substrat 102; einen Schritt 204 zum Herstellen von verschiedenen IC-Bauelementen (wie etwa FETs, Dioden, passiven Bauelementen, Bildsensoren, Speicherzellen, anderen geeigneten IC-Bauelementen oder einer Kombination davon) auf dem Halbleitersubstrat 102; einen Schritt 206 zum Herstellen einer Verbindungsstruktur 120 (wie etwa von Kontakten 124, Metallleitungen 126, Durchkontaktierungen 128 und oberen Metallleitungen 130) mit einem geeigneten Verfahren, wie etwa einem Damascene-Prozess; und einen Schritt 208 zum Herstellen einer RDL-Struktur 140. Das Verfahren 200 kann weitere Schritte vor, während und nach den vorgenannten Schritten aufweisen. Das Verfahren zum Herstellen der RDL-Struktur 140 wird nachstehend näher beschrieben.
  • 3 ist ein Ablaufdiagramm eines Verfahrens 208 zur Herstellung der RDL-Struktur 140, und 4 ist ein Ablaufdiagramm eines Verfahrens 306 zur Herstellung der metallischen RDL-Elemente 142 gemäß einigen Ausführungsformen. Die 5 bis 14 sind Schnittansichten der Halbleiterstruktur 100 auf verschiedenen Herstellungsstufen gemäß einigen Ausführungsformen. Das Verfahren 208 und die Halbleiterstruktur 100 werden gemeinsam unter Bezugnahme auf die 3 bis 14 beschrieben.
  • Kommen wir zum Block 302 von 3 und zu 5. Das Verfahren 208 umfasst einen Schritt zum Abscheiden einer ersten Passivierungsschicht 144 auf der Verbindungsstruktur 120. In 5 (sowie in anderen Figuren) sind einige Strukturelemente (wie etwa Trennelemente 104, IC-Bauelemente, Kontakte 124, Metallleitungen 126 und Durchkontaktierungen 128) auf dem Substrat 102 und der Verbindungsstruktur 120 der Einfachheit halber weggelassen. Bei der vorliegenden Ausführungsform weist die erste Passivierungsschicht 144 eine erste dielektrische Materialschicht 144A und eine zweite dielektrische Materialschicht 144B auf, die auf der ersten dielektrischen Materialschicht 144A angeordnet ist. Die erste dielektrische Materialschicht 144A weist weiterhin Siliziumnitrid (SiN) auf und hat eine Dicke in dem Bereich von 50 nm bis 100 nm (500 Å bis 1000 Å), und die zweite dielektrische Materialschicht 144B weist undotiertes Kieselglas (USG) auf und hat eine Dicke in dem Bereich von 500 nm bis 1000 nm (5000 Å bis 10.000 Å). Die erste Passivierungsschicht 144 wird mit einem geeigneten Abscheidungsverfahren abgeschieden, wie etwa CVD, chemische Aufdampfung mit einem Plasma hoher Dichte (HDPCVD), einem anderen geeigneten Verfahren oder einer Kombination davon. Der Schritt 302 kann mehrere Schritte zum Abscheiden von verschiedenen dielektrischen Materialschichten mit jeweiligen Vorläufern umfassen.
  • Im Block 304 von 3 und in 6 umfasst das Verfahren 208 einen Schritt zum Strukturieren der ersten Passivierungsschicht 144, um RV-Öffnungen 602 zu erzeugen, die zu jeweiligen oberen Metallleitungen 130 ausgerichtet sind, sodass die jeweiligen oberen Metallleitungen 130 in den RV-Öffnungen freigelegt werden. Bei einigen Ausführungsformen hat eine RV-Öffnung 602 eine Abmessung von 5 µm bis 20 µm. Der Strukturierungsprozess im Schritt 304 umfasst einen lithografischen Prozess und eine Ätzung. In einigen Beispielen wird eine strukturierte Fotoresistschicht mit einem lithografischen Prozess hergestellt, der wiederum Schleuderbeschichtung, Belichtung, Entwicklung und einen oder mehrere Härtungsschritte umfasst. Die erste Passivierungsschicht 144 wird durch Öffnungen in der strukturierten Fotoresistschicht (oder Resistschicht) geätzt, um RV-Öffnungen in der ersten Passivierungsschicht zu erzeugen. Der Ätzprozess kann eine Trockenätzung, eine Nassätzung oder eine Kombination davon umfassen. Der Ätzprozess kann mehrere Ätzschritte mit unterschiedlichen Ätzmitteln zum Ätzen von jeweiligen dielektrischen Materialschichten umfassen. Zum Beispiel kann der Ätzprozess einen ersten Ätzprozess unter Verwendung von gepufferter Fluorwasserstoffsäure zum Ätzen der USG-Schicht 144B und unter Verwendung von Phosphorsäure zum Ätzen der SiN-Schicht 144A umfassen. In einigen Beispielen kann in dem Schritt 304 eine strukturierte Hartmaske zum Definieren von Bereichen für die RV-Öffnungen verwendet werden. Die strukturierte Hartmaske kann wie folgt hergestellt werden: Abscheiden einer Hartmaskenschicht; Herstellen einer strukturierten Fotoresistschicht mit einem lithografischen Prozess; Ätzen der Hartmaske durch die Öffnungen in der strukturierten Resistschicht; und Entfernen der strukturierten Resistschicht durch Nass-Strippen oder Plasma-Ablösung.
  • Im Block 306 von 3 und in 7 umfasst das Verfahren 208 einen Schritt zum Herstellen einer RDL-Metallschicht 142 auf der ersten Passivierungsschicht 144 und auf den oberen Metallleitungen 130 in den RV-Öffnungen 602. Die RDL-Metallschicht 142 kontaktiert direkt die oberen Metallleitungen 130 durch die RV-Öffnungen. Die RDL-Schicht 142 umfasst mehrere Schichten, die mit mehreren Schritten hergestellt werden. Die Struktur und die Herstellung der RDL-Schicht 142 werden später näher beschrieben.
  • Im Block 308 von 3 und in 8 geht das Verfahren 208 mit einem Schritt zum Strukturieren der RDL-Schicht 142 zum Herstellen von metallischen RDL-Elementen (die mit dem Bezugssymbol 142 bezeichnet sind) weiter. Der Strukturierungsprozess im Schritt 308 umfasst einen lithografischen Prozess und eine Ätzung. Ebenso wird eine strukturierte Resistschicht mit einem lithografischen Prozess hergestellt, und die RDL-Metallschicht wird geätzt, um metallische RDL-Elemente herzustellen. Der Ätzprozess kann eine Trockenätzung, eine Nassätzung oder eine Kombination davon umfassen. Der Ätzprozess kann mehrere Ätzschritte mit unterschiedlichen Ätzmitteln zum Ätzen von jeweiligen Schichten in der RDL-Metallschicht umfassen. In einigen Beispielen kann in dem Schritt 308 eine strukturierte Hartmaske zum Definieren von Bereichen für zu entfernende Teile der RDL-Metallschicht verwendet werden.
  • Nach Beendigung des Schritts 308 werden die metallischen RDL-Elemente 142 auf der ersten Passivierungsschicht 144 hergestellt. Jedes metallische RDL-Element 142 weist einen Teil 148 auf, der vertikal zu der jeweiligen oberen Metallleitung 130 verläuft und diese direkt kontaktiert, wobei der Teil 148 auch als RV-Pad 148 bezeichnet wird.
  • Im Block 310 von 3 und in 9 umfasst das Verfahren 208 einen Schritt zum Abscheiden einer zweiten Passivierungsschicht 146 auf der ersten Passivierungsschicht 144 und den metallischen RDL-Elementen 142. Die zweite Passivierungsschicht 146 weist eine oder mehrere dielektrische Materialschichten auf. Bei der vorliegenden Ausführungsform weist die zweite Passivierungsschicht 146 eine erste dielektrische Materialschicht 146A und eine zweite dielektrische Materialschicht 146B auf, die auf der ersten dielektrischen Materialschicht 146A angeordnet ist. Die erste dielektrische Materialschicht 146A weist USG auf und hat eine Dicke in dem Bereich von 200 nm bis 400 nm (2000 Å bis 4000 Å), und die zweite dielektrische Materialschicht 146B weist SiN auf und hat eine Dicke in dem Bereich von 200 nm bis 600 nm (2000 Å bis 6000 Å). Die zweite Passivierungsschicht 146 wird mit einem geeigneten Abscheidungsverfahren abgeschieden, wie etwa HDPCVD, einem anderen geeigneten Verfahren oder einer Kombination davon. Der Schritt 310 kann mehrere Schritte zum Abscheiden von verschiedenen dielektrischen Materialschichten mit jeweiligen Vorläufern umfassen.
  • Im Block 312 von 3 und in 10 umfasst das Verfahren 208 einen Schritt zum Strukturieren der zweiten Passivierungsschicht 146, um Öffnungen 152 zu erzeugen. Ein Teil 150 des metallischen RDL-Elements 142 wird in der entsprechenden Öffnung 152 freigelegt. Der Teil 150 fungiert als ein Bondpad. Zum Beispiel kann weiterhin eine Lotkugel auf dem Bondpad 150 platziert werden und kann mit dem entsprechenden leitfähigen Strukturelement in einer Leiterplatte bei der Chipbondung auf Waferebene verbunden werden. Bei einigen Ausführungsformen hat die Öffnung 152 eine Abmessung von 10 µm bis 30 µm. Ein metallisches RDL-Element 142 verläuft vertikal von der zweiten Passivierungsschicht 146 zu der ersten Passivierungsschicht 144 so, dass es die entsprechende obere Metallleitung 130 in der RV-Öffnung direkt kontaktiert, und es verläuft horizontal von dem RV-Pad 148 zu dem Bondpad 150, um die Bondstellen umzuverteilen, wie etwa vom Rand zur Mitte des Chips.
  • Der Strukturierungsprozess im Schritt 312 umfasst einen lithografischen Prozess und eine Ätzung. In einigen Beispielen wird eine strukturierte Resistschicht mit einem lithografischen Prozess hergestellt. Die zweite Passivierungsschicht 146 wird durch Öffnungen in der strukturierten Resistschicht geätzt, um Öffnungen 152 in der zweiten Passivierungsschicht 146 herzustellen. Der Ätzprozess kann eine Trockenätzung, eine Nassätzung oder eine Kombination davon umfassen. Der Ätzprozess kann mehrere Ätzschritte mit unterschiedlichen Ätzmitteln zum Ätzen von jeweiligen dielektrischen Materialschichten umfassen. Zum Beispiel kann der Ätzprozess einen ersten Ätzprozess unter Verwendung von gepufferter Fluorwasserstoffsäure zum Ätzen der USG-Schicht 146B und unter Verwendung von Phosphorsäure zum Ätzen der SiN-Schicht 146A umfassen. In einigen Beispielen kann in dem Schritt 312 eine strukturierte Hartmaske zum Definieren der Öffnungen 152 verwendet werden.
  • Kommen wir wieder zu 3 zurück. Der Schritt 306 zum Herstellen der RDL-Schicht 142 ist vorstehend beschrieben worden und wird nun unter Bezugnahme auf die 4 und 11 bis 13 näher beschrieben. 4 ist ein Ablaufdiagramm eines Verfahrens 306 zum Herstellen der RDL-Metallschicht 142, und die 11 bis 13 sind Schnittansichten der RDL-Metallschicht auf verschiedenen Herstellungsstufen gemäß einigen Ausführungsformen. Der Einfachheit halber zeigen die 11 bis 13 nur verschiedene leitfähige Schichten der RDL-Metallschicht 142.
  • Im Block 402 von 4 umfasst das Verfahren 306 einen Schritt zum Durchführen eines Entgasungsprozesses an der Halbleiterstruktur 100. Der Entgasungsprozess wird in einer Inertgas-Umgebung (wie etwa Argon) bei einer hohen Temperatur durchgeführt, um die Halbleiterstruktur 100 zu dehydratisieren. In einigen Beispielen wird der Entgasungsprozess bei einer Temperatur in dem Bereich von 200 °C bis 400 °C mit einer Entgasungsdauer von 30 s bis 300 s durchgeführt. Bei der vorliegenden Ausführungsform wird der Entgasungsprozess in einer PVD-Anlage, wie etwa einer PVD-Cluster-Anlage mit mehreren Bearbeitungskammern, durchgeführt.
  • Im Block 404 von 4 geht das Verfahren 306 mit einem Schritt zum Durchführen eines RPC-Prozesses (RPC: Fernplasmareinigung) an der Halbleiterstruktur 100 zum Reinigen insbesondere der oberen Metallleitungen 130 weiter. In dem RPC-Prozess werden Teilchen, Rückstände und andere Verunreinigungen von den oberen Metallleitungen 130 entfernt. Der RPC-Prozess wird in einer Gas-Umgebung in einem Plasma-Zustand durchgeführt. Bei der vorliegenden Ausführungsform wird für den RPC-Prozess ein Gasgemisch aus Wasserstoff und Helium bei Raumtemperatur verwendet. In einigen Beispielen hat Wasserstoff einen Anteil von 3 bis 10 Atom-% und Helium hat einen Anteil von 97 bis 90 Atom-% an dem Gasgemisch. In einigen Beispielen beträgt der Gasdruck 10 mTorr bis 30 mTorr. Die EF-Leistung zum Erzeugen des Plasmas beträgt 500 W bis 1500 W. Die Dauer der RPC-Behandlung beträgt 30 s bis 300 s. Bei der vorliegenden Ausführungsform wird der RPC-Prozess in der gleichen PVD-Anlage implementiert.
  • Im Block 406 von 4 und in 11 umfasst das Verfahren 306 einen Schritt zum Abscheiden einer Sperrschicht 1102 auf der ersten Passivierungsschicht 144 und den oberen Metallleitungen 130 in den RV-Öffnungen. Die Sperrschicht 1102 kann Tantal (Ta), Tantalnitrid (TaN), Titan (Ti), Titannidrid (TiN), andere geeignete Materialien oder eine Kombination davon aufweisen. Bei der vorliegenden Ausführungsform weist die Sperrschicht 1102 eine Ta-Schicht 1102A und eine TaN-Schicht 1102B auf. In einigen Beispielen hat die Ta-Schicht 1102A eine Dicke von 0,5 nm bis 3 nm (5 Å bis 30 Å), und die TaN-Schicht 1102B hat eine Dicke von 40 nm bis 80 nm (400 Å bis 800 Å). Bei der vorliegenden Ausführungsform wird die Abscheidung der Sperrschicht 1102 ebenfalls in der gleichen PVD-Anlage implementiert. Zum Beispiel wird in einer Abscheidungskammer Tantal unter Verwendung eines Tantal-Targets abgeschieden, und dann wird Tantalnitrid mit zusätzlichem Stickstoffgas in der gleichen Kammer oder in einer anderen Kammer abgeschieden. Bei der vorliegenden Ausführungsform hat die Sperrschicht 1102 eine polykristalline Struktur.
  • Im Block 408 von 4 geht das Verfahren 306 mit einem Schritt zum Durchführen eines Kühlprozesses an der Halbleiterstruktur 100 weiter. Der Kühlprozess wird zum Beispiel in einer Inertgas-Umgebung (wie etwa Argon) mit einer geeigneten Dauer, wie etwa 20 s bis 60 s, durchgeführt. Der Kühlprozess wird ebenfalls in der gleichen PVD-Anlage durchgeführt.
  • Im Block 410 von 4 und in 12 umfasst das Verfahren 306 einen Schritt zum Durchführen einer Sauerstoff-Behandlung an der Sperrschicht 1102, sodass eine Diffusionsschicht 1202 entsteht. Die Diffusionsschicht 1202 ist eine Metalloxidschicht, die Sauerstoff und ein Metall aufweist. Bei der vorliegenden Ausführungsform weist die Diffusionsschicht 1202 Sauerstoff und Tantal auf. Bei anderen Ausführungsformen weist die Diffusionsschicht 1202 weiterhin Stickstoff auf. Die Diffusionsschicht 1202 kann eine Dicke von 0,5 nm bis 3 nm (5 Å bis 30 Å) haben. Die Diffusionsschicht 1202 hat eine abgestufte Zusammensetzung mit einer maximalen Sauerstoffkonzentration an der Oberseite der Diffusionsschicht 1202. In einigen Beispielen ist die maximale Sauerstoffkonzentration größer als 35 Atom-%, aber kleiner als 45 Atom-%. Bei der vorliegenden Ausführungsform hat die Diffusionsschicht 1202 eine amorphe Struktur, während die Sperrschicht 1102 eine polykristalline Struktur hat.
  • Während der Sauerstoff-Behandlung diffundiert Sauerstoff in die Sperrschicht 1102 ein. Die Sauerstoff-Behandlung wird ebenfalls in der gleichen PVD-Anlage implementiert. Die Sauerstoff-Behandlung erfolgt in einer Sauerstoff-Umgebung bei Raumtemperatur mit einem Sauerstoff-Durchsatz von 1 Ncm3/min bis 20 Ncm3/min. Bei einigen Ausführungsformen wird für das Sauerstoffgas Plasma mit einer niedrigen Plasmaleistung, wie etwa 500 W bis 1500 W, verwendet, sodass die Sauerstoffkonzentration auf einem niedrigen Niveau gehalten wird, um einen geeigneten Kontaktwiderstand aufrechtzuerhalten.
  • Im Block 412 von 4 umfasst das Verfahren 306 einen Schritt zum Durchführen eines zweiten Entgasungsprozesses an der Halbleiterstruktur 100 nach der Herstellung der Sperrschicht 1102 und der Diffusionsschicht 1202. Der zweite Entgasungsprozess ist dem ersten Entgasungsprozess im Schritt 402 ähnlich. Der zweite Entgasungsprozess wird in einer Argon-Umgebung bei einer hohen Temperatur durchgeführt, um die Halbleiterstruktur 100 zu dehydratisieren. In einigen Beispielen wird der Entgasungsprozess bei einer Temperatur in dem Bereich von 200 °C bis 400 °C mit einer Entgasungsdauer von 30 s bis 300 s durchgeführt. Bei der vorliegenden Ausführungsform wird der Entgasungsprozess in der gleichen PVD-Anlage implementiert.
  • Im Block 414 von 4 geht das Verfahren 306 mit einem Schritt zum Durchführen eines zweiten RPC-Prozesses an der Halbleiterstruktur 100 zum Reinigen insbesondere der Sperrschicht 1102 und der Diffusionsschicht 1202 weiter. In dem zweiten RPC-Prozess werden Teilchen, Rückstände und andere Verunreinigungen zum Beispiel von den metallischen Materialschichten entfernt. Der zweite RPC-Prozess ist dem ersten RPC-Prozess im Schritt 404 ähnlich. Zum Beispiel wird der zweite RPC-Prozess in einer Gas-Umgebung in einem Plasma-Zustand durchgeführt. Bei der vorliegenden Ausführungsform wird für den zweiten RPC-Prozess ein Gasgemisch aus Wasserstoff und Helium bei Raumtemperatur verwendet. In einigen Beispielen hat Wasserstoff einen Anteil von 3 bis 10 Atom-% und Helium hat einen Anteil von 97 bis 90 Atom-% an dem Gasgemisch. In einigen Beispielen beträgt der Gasdruck 10 mTorr bis 30 mTorr. Die EF-Leistung zum Erzeugen des Plasmas beträgt 500 W bis 1500 W. Die Dauer der zweiten RPC-Behandlung beträgt 30 s bis 300 s. Bei der vorliegenden Ausführungsform wird der zweite RPC-Prozess in der gleichen PVD-Anlage implementiert.
  • Im Block 416 von 4 und in 13 umfasst das Verfahren 306 einen Schritt zum Abscheiden einer Metallschicht 1302 auf der Diffusionsschicht 1202. Die Metallschicht 1302 kann Aluminium, Kupfer, Wolfram, andere geeignete Metalle oder Metalllegierungen oder eine Kombination davon aufweisen. Bei der vorliegenden Ausführungsform weist die Metallschicht 1302 eine Aluminium-Kupfer-Legierung (AlCu) auf. Die AlCu-Schicht 1302 weist etwa 99,5 % Aluminium und etwa 0,5 % Kupfer auf. Die AlCu-Schicht 1302 wird durch Sputtern in der PVD-Anlage bei einer hohen Abscheidungstemperatur von mehr als 300 °C, wie etwa bei 300 °C bis 500 °C, abgeschieden. In einigen Beispielen beträgt die Abscheidungstemperatur 350 °C bis 450 °C. Bei der vorliegenden Ausführungsform hat die so hergestellte AlCu-Schicht 1302 eine polykristalline Struktur. Insbesondere ist die Korngröße der AlCu-Schicht 1302 im Wesentlichen in dem Bereich von 5 µm und 20 µm verteilt. Bei einigen Ausführungsformen hat die AlCu-Schicht 1302 eine Korngrößenverteilung mit mehr als 50 % polykristallinen Körner mit Korngrößen von mehr als 1 µm. Bei einigen Ausführungsformen hat die AlCu-Schicht 1302 eine Dicke von 600 nm bis 1200 nm (6000 Å bis 12.000 Å).
  • Bei dem bestehenden Verfahren wird eine AlCu-Schicht in einem kalten Zustand abgeschieden, wie etwa bei einer Abscheidungstemperatur von weniger als 300 °C. Die so hergestellte AlCu-Schicht kann Spalte (wie etwa RV-Öffnungen) nicht richtig füllen, sodass ein Zahn-ähnliches Profil zurückbleibt. Dies führt wiederum zu einer unvollständigen oder unsachgemäßen Füllung der zweiten Passivierungsschicht 146, sodass verschiedene Leistungs- und Zuverlässigkeitsprobleme entstehen. Durch Implementieren einer heißen Abscheidung bei dem offenbarten Verfahren hat die AlCu-Schicht 1302 zwar eine verbesserte Spaltfüllung auf einer Seite, aber diese kann zu einer Metallpressung auf der anderen Seite führen. Insbesondere diffundiert Tantal in der Sperrschicht 1102 zu der AlCu-Schicht 1302 und induziert TaN-Gitterleerstellen, was die Gefahr vergrößert, dass Kupfer aus der oberen Metallleitung 130 eine Kupferpressung bildet. Außerdem bildet Aluminium in der AlCu-Schicht 1302 durch thermische Beanspruchung leicht eine Aluminiumpressung. Durch Herstellen der Diffusionsschicht 1202 so, dass sie sich zwischen der AlCu-Schicht 1302 und der Sperrschicht 1102 befindet und diese Schichten trennt, werden verschiedene Metallpressungen effektiv beseitigt oder erheblich reduziert. Bei dem offenbarten Verfahren mit Heißabscheidung der AlCu-Schicht 1302 und Sauerstoff-Behandlung zum Herstellen der Diffusionsschicht 1202 bessern sich sowohl das Füllproblem als auch das Metallpressungsproblem.
  • Während des Schritts 416 zum Abscheiden der AlCu-Schicht 1302 kann auf Grund der Hochtemperatur-Abscheidung Aluminium aus der AlCu-Schicht 1302 zu der Diffusionsschicht 1202 diffundieren. In diesem Fall weist die Diffusionsschicht 1202 ebenfalls Aluminium auf. Bei einigen Ausführungsformen weist die Diffusionsschicht 1202 Tantal, Sauerstoff, Aluminium und Stickstoff auf.
  • Außerdem werden alle vorgenannten Schritte des Verfahrens 306 in verschiedenen Kammern einer PVD-Cluster-Anlage implementiert. Das Werkstück 100 wird über eine Ladeschleuse in die PVD-Anlage eingeführt und nach Beendigung der vorgenannten Schritte aus der PVD-Anlage ausgetragen. Dadurch werden die Herstellungskosten gesenkt und eine Verunreinigung zwischen den Schritten wird vermieden. Zum Beispiel hat die PVD-Cluster-Anlage eine oder mehrere Entgasungskammern, eine oder mehrere Vorreinigungskammern, eine oder mehrere Durchgangskammern und mehrere Abscheidungskammern. In einem Beispiel wird ein Entgasungsschritt in einer Entgasungskammer implementiert, ein RPC-Schritt wird in einer Vorreinigungskammer implantiert, ein Kühlschritt kann in einer Durchgangskammer implementiert werden, verschiedene Abscheidungsschritte (Ta-, TaN- und AlCu-Abscheidung) werden in verschiedenen Abscheidungskammern implementiert, und die Sauerstoff-Behandlung wird in einer Entgasungskammer, einer Vorreinigungskammer oder einer Abscheidungskammer implementiert.
  • Die mit dem Verfahren 200 hergestellte Halbleiterstruktur 100, die gemäß einigen Ausführungsformen konfiguriert ist, ist außerdem in 14 in einer Schnittansicht gezeigt. Insbesondere wird die RDL-Struktur 140 mit dem Verfahren 208 hergestellt. Insbesondere wird die RDL-Metallschicht 142 mit dem Verfahren 306 hergestellt. Das Verfahren 208 und das Verfahren 306 sind Teile des Verfahrens 200 und haben jeweils mehrere Teilschritte.
  • Das Verfahren 200 kann außerdem weitere Schritte vor, während oder nach den vorstehend beschriebenen Schritten umfassen. Die Halbleiterstruktur kann außerdem weitere Strukturelemente aufweisen. Zum Beispiel können Prüfstrukturen zum Unterstützen der Verifikationsprüfung der 3D-Packaging- oder 3DIC-Bauelemente verwendet werden. Die Prüfstrukturen können zum Beispiel Prüfpads, die in einer Umverteilungsschicht oder auf einem Substrat hergestellt sind und die Prüfung der 3D-Packaging- oder 3DIC-Bauelemente ermöglichen, die Verwendung von Sonden und/oder Sondenkarten und dergleichen umfassen. Die Verifikationsprüfung kann an Zwischenstrukturen sowie an Endstrukturen durchgeführt werden. Außerdem können die hier beschriebenen Strukturen und Verfahren in Verbindung mit Prüfmethodologien verwendet werden, die eine Zwischenverifikation von erwiesenermaßen guten Dies umfassen, um die Ausbeute zu steigern und die Kosten zu senken.
  • Die vorliegende Erfindung stellt eine Halbleiterstruktur 100 und ein Verfahren 200 zu deren Herstellung in verschiedenen Ausführungsformen bereit. Die Halbleiterstruktur 100 weist eine RDL-Struktur mit metallischen RDL-Elementen auf, die durch eine Hochtemperatur-Abscheidung und eine Sauerstoff-Behandlung hergestellt werden, sodass eine Diffusionsschicht entsteht, die ein Metall und Sauerstoff enthält. Durch Implementieren des offenbarten Verfahrens bei verschiedenen Ausführungsformen können einige Vorzüge erzielt werden, die nachstehend beschrieben werden. Es ist jedoch klar, dass andere Ausführungsformen, die hier offenbart werden, andere Vorzüge bieten und dass kein spezieller Vorzug in allen Ausführungsformen erforderlich ist. Als ein Beispiel wird die AlCu-Schicht 1302 in einer PVD-Anlage durch Sputtern bei einer hohen Temperatur hergestellt, und die Gasfüllung wird erheblich verbessert. Zwischen der Sperrschicht 1102 und der AlCu-Schicht 1302 wird eine Diffusionsschicht 1202 hergestellt, sodass eine Metallpressung verhindert wird.
  • Die vorliegende Erfindung stellt eine IC-Struktur (IC: integrierter Schaltkreis) gemäß einigen Ausführungsformen bereit. Die IC-Struktur weist Folgendes auf: ein Halbleitersubstrat mit darauf hergestellten IC-Bauelementen; eine Verbindungsstruktur, die auf dem Halbleitersubstrat hergestellt ist, wobei die Verbindungsstruktur Kontakte, Durchkontaktierungen und Metallleitungen aufweist, die mit den IC-Bauelementen verbunden sind; und ein metallisches RDL-Element (RDL: Umverteilungsschicht), das auf der Verbindungsstruktur hergestellt ist und direkt auf einer oberen Metallleitung der Verbindungsstruktur aufsetzt. Das metallische RDL-Element weist wiederum Folgendes auf: eine Sperrschicht, die auf der oberen Metallleitung angeordnet ist; eine Diffusionsschicht, die auf der Sperrschicht angeordnet ist, wobei die Diffusionsschicht Metall und Sauerstoff aufweist; und eine Metallschicht, die auf der Diffusionsschicht angeordnet ist.
  • Die vorliegende Erfindung stellt außerdem eine IC-Struktur gemäß einigen weiteren Ausführungsformen bereit. Die IC-Struktur weist Folgendes auf: ein Halbleitersubstrat mit darauf hergestellten IC-Bauelementen; eine Verbindungsstruktur, die auf dem Halbleitersubstrat hergestellt ist, wobei die Verbindungsstruktur mehrere leitfähige Strukturelemente aufweist, die mit den IC-Bauelementen verbunden sind; und ein metallisches RDL-Element (RDL: Umverteilungsschicht), das auf der Verbindungsstruktur hergestellt ist und direkt auf einem leitfähigen Strukturelement der mehreren leitfähigen Strukturelemente aufsetzt. Das metallische RDL-Element weist wiederum Folgendes auf: eine Sperrschicht, die auf dem leitfähigen Strukturelement angeordnet ist; eine Diffusionsschicht, die auf der Sperrschicht angeordnet ist, wobei die Diffusionsschicht ein Metalloxid in einer amorphen Struktur ist; und eine Metallschicht, die auf der Diffusionsschicht angeordnet ist. Das metallische RDL-Element ist durch die Sperrschicht und die Diffusionsschicht elektrisch mit dem leitfähigen Strukturelement verbunden.
  • Die vorliegende Erfindung stellt ein Verfahren zum Herstellen einer IC-Struktur (IC: integrierter Schaltkreis) gemäß einigen Ausführungsformen bereit. Das Verfahren weist die folgenden Schritte auf: Herstellen von IC-Bauelementen auf einem Halbleitersubstrat; Herstellen einer Verbindungsstruktur auf dem Halbleitersubstrat, wobei die Verbindungsstruktur mehrere leitfähige Strukturelemente aufweist, die mit den IC-Bauelementen verbunden sind; Herstellen einer ersten Passivierungsschicht auf der Verbindungsstruktur, wobei die erste Passivierungsschicht eine erste Öffnung aufweist, die ein oberes leitfähiges Strukturelement der mehreren leitfähigen Strukturelemente freilegt; Abscheiden einer Sperrschicht auf der ersten Passivierungsschicht und auf dem oberen leitfähigen Strukturelement in der ersten Öffnung; Durchführen einer Sauerstoff-Behandlung an der Sperrschicht, um eine Diffusionsschicht herzustellen; Abscheiden einer Metallschicht auf der Diffusionsschicht; Strukturieren der Metallschicht, der Diffusionsschicht und der Sperrschicht, um ein metallisches RDL-Element (RDL: Umverteilungsschicht) herzustellen; und Herstellen einer zweiten Passivierungsschicht auf dem metallischen RDL-Element und der ersten Passivierungsschicht. Das metallische RDL-Element verläuft als ein Bondpad von dem oberen leitfähigen Strukturelement zu einer zweiten Öffnung der zweiten Passivierungsschicht.

Claims (20)

  1. IC-Struktur (100) mit: einem Halbleitersubstrat (102); einer Verbindungsstruktur (120), die auf dem Halbleitersubstrat (102) hergestellt ist; und einem metallischen Umverteilungsschicht-Element (142), das auf der Verbindungsstruktur (120) hergestellt ist, wobei das metallische Umverteilungsschicht-Element (142) wiederum Folgendes aufweist: eine Sperrschicht (1102), die auf der Verbindungsstruktur (120) angeordnet ist und sich vollständig über einer oberen Oberfläche der Verbindungsstruktur befindet, eine Diffusionsschicht (1202), die auf der Sperrschicht (1102) angeordnet ist, wobei die Diffusionsschicht (1202) Metall und Sauerstoff in einer amorphen Struktur aufweist, und eine Metallschicht (1302), die auf der Diffusionsschicht angeordnet ist.
  2. IC-Struktur (100) nach Anspruch 1, wobei das metallische Umverteilungsschicht-Element (142) durch die Sperrschicht (1202) und die Diffusionsschicht (1102) elektrisch mit einer oberen Metallleitung (130) der Verbindungsstruktur (120) verbunden ist.
  3. IC-Struktur (100) nach Anspruch 1 oder 2, wobei die Diffusionsschicht (1202) eine Dicke von 0,5 nm bis 3 nm hat.
  4. IC-Struktur (100) nach einem der vorhergehenden Ansprüche, wobei die Diffusionsschicht (1202) eine abgestufte Sauerstoffkonzentration von einer Oberseite zu einer Unterseite der Diffusionsschicht (1202) mit einer maximalen Sauerstoffkonzentration von mehr als 35 % an der Oberseite hat.
  5. IC-Struktur (100) nach einem der vorhergehenden Ansprüche, wobei die Sperrschicht (1102) eine Tantalschicht und eine Tantalnitridschicht auf der Tantalschicht aufweist, und die Diffusionsschicht (1202) Tantal, Sauerstoff und Stickstoff aufweist.
  6. IC-Struktur (100) nach Anspruch 5, wobei die Metallschicht (1302) Aluminium aufweist, und die Diffusionsschicht (1202) Aluminium aufweist.
  7. IC-Struktur (100) nach einem der vorhergehenden Ansprüche, wobei die Metallschicht (1302) Aluminium in einer polykristallinen Struktur mit Korngrößen von 5 µm bis 20 µm aufweist.
  8. IC-Struktur (100) nach einem der vorhergehenden Ansprüche, wobei die Metallschicht (1302) Aluminium in einer polykristallinen Struktur mit mehr als 50 % polykristallinen Körnern mit Korngrößen von mehr als 1 µm aufweist.
  9. IC-Struktur (100) nach einem der vorhergehenden Ansprüche, wobei die Diffusionsschicht (1202) eine Metalloxidschicht in einer amorphen Struktur ist.
  10. IC-Struktur (100) mit: einem Halbleitersubstrat (102), auf dem IC-Vorrichtungen (110) hergestellt sind; einer Verbindungsstruktur (120), die auf dem Halbleitersubstrat (102) hergestellt ist, wobei die Verbindungsstruktur (120) mehrere leitfähige Strukturelemente (124, 126, 128, 130) aufweist, die mit den IC-Vorrichtungen (102) verbunden sind; und einem metallischen Umverteilungsschicht RDL-Element (142), das auf der Verbindungsstruktur (120) hergestellt ist und auf einem leitfähigen Strukturelement (130) der mehreren leitfähigen Strukturelemente (124, 126, 128, 130) aufsetzt, wobei das metallische Umverteilungsschicht-Element wiederum Folgendes aufweist: eine Sperrschicht (1102), die auf dem leitfähigen Strukturelement (130) angeordnet ist und sich vollständig über einer oberen Oberfläche der Verbindungsstruktur befindet, eine Diffusionsschicht (1202), die auf der Sperrschicht (1102) angeordnet ist, wobei die Diffusionsschicht (1202) ein Metalloxid in einer amorphen Struktur ist, und eine Metallschicht (1302), die auf der Diffusionsschicht angeordnet ist, wobei das metallische Umverteilungsschicht Umverteilungsschicht-Element (1302) durch die Sperrschicht (1102) und die Diffusionsschicht elektrisch (1202) mit dem leitfähigen Strukturelement verbunden ist.
  11. IC-Struktur (100) nach Anspruch 10, wobei die Diffusionsschicht (1202) eine Dicke von 0,5 nm bis 3 nm hat.
  12. IC-Struktur (100) nach Anspruch 10 oder 11, wobei die Diffusionsschicht (1202) eine abgestufte Sauerstoffkonzentration von einer Oberseite zu einer Unterseite der Diffusionsschicht (1202) mit einer maximalen Sauerstoffkonzentration von mehr als 35 % an der Oberseite hat.
  13. IC-Struktur (100) nach einem der Ansprüche 10 bis 12, wobei die Sperrschicht (1102) eine Tantalschicht und eine Tantalnitridschicht aufweist, die auf der Tantalschicht angeordnet ist, die Metallschicht (1302) Aluminium aufweist, und die Diffusionsschicht (1202) Tantal, Aluminium, Sauerstoff und Stickstoff aufweist.
  14. IC-Struktur (100) nach einem der Ansprüche 10 bis 13, wobei die Metallschicht (1302) Aluminium in einer polykristallinen Struktur mit mehr als 50 % polykristallinen Körnern mit Korngrößen von mehr als 1 µm aufweist.
  15. IC-Struktur (100) nach einem der Ansprüche 10 bis 14, die weiterhin eine erste Passivierungsschicht (144) und eine zweite Passivierungsschicht (146) aufweist, die auf der Verbindungsstruktur (120) hergestellt sind, wobei die erste Passivierungsschicht (144) eine erste Siliziumnitridschicht und eine erste Schicht aus undotiertem Kieselglas aufweist, die auf der ersten Siliziumnitridschicht angeordnet ist, die zweite Passivierungsschicht (146) eine zweite Schicht aus undotiertem Kieselglas, die auf der ersten Schicht aus undotiertem Kieselglas angeordnet ist, und eine zweite Siliziumnitridschicht aufweist, die auf der zweiten Schicht aus undotiertem Kieselglas angeordnet ist, und das metallische Umverteilungsschicht-Element (142) von der ersten Passivierungsschicht (144) zu der zweiten Passivierungsschicht (146) verläuft und einen Teil in einer Öffnung der zweiten Passivierungsschicht (146) als ein Bondpad aufweist.
  16. Verfahren (200) zum Herstellen einer IC-Struktur, mit den folgenden Schritten: Herstellen (204) von IC-Vorrichtungen (110) auf einem Halbleitersubstrat (102); Herstellen (206) einer Verbindungsstruktur (120) auf dem Halbleitersubstrat (102), wobei die Verbindungsstruktur (120) mehrere leitfähige Strukturelemente (124, 126, 128, 130) aufweist, die mit den IC-Vorrichtungen (110) verbunden sind; Herstellen (302, 304) einer ersten Passivierungsschicht (144) auf der Verbindungsstruktur (120), wobei die erste Passivierungsschicht (144) eine erste Öffnung (602) aufweist, die ein oberes leitfähiges Strukturelement (130) der mehreren leitfähigen Strukturelemente (12,4, 126, 128, 130) freilegt; Abscheiden (406) einer Sperrschicht (1102) auf der ersten Passivierungsschicht (144) und auf dem oberen leitfähigen Strukturelement (130) in der ersten Öffnung; Durchführen (410) einer Sauerstoff-Behandlung an der Sperrschicht (1102), um eine Diffusionsschicht herzustellen, wobei die Sauerstoff-Behandlung an der Sperrschicht die Diffusion von Sauerstoffen in die Sperrschicht umfasst; Abscheiden (416) einer Metallschicht (1302) auf der Diffusionsschicht (1202); Strukturieren (308) der Metallschicht (1302), der Diffusionsschicht (1202) und der Sperrschicht (1102), um ein metallisches Umverteilungsschicht Umverteilungsschicht-Element (142) herzustellen; und Herstellen (310, 312) einer zweiten Passivierungsschicht (146) auf dem metallischen Umverteilungsschicht Umverteilungsschicht-Element (142) und der ersten Passivierungsschicht (144), wobei das metallische Umverteilungsschicht Umverteilungsschicht-Element (146) als ein Bondpad (150) von dem oberen leitfähigen Strukturelement (130) zu einer zweiten Öffnung (152) der zweiten Passivierungsschicht (146) verläuft.
  17. Verfahren (200) nach Anspruch 16, wobei das Abscheiden einer Metallschicht auf der Diffusionsschicht das Abscheiden einer Aluminium-Kupfer-Legierung durch physikalische Aufdampfung in einer PVD-Anlage bei einer Abscheidungstemperatur von mehr als 300 °C umfasst.
  18. Verfahren nach Anspruch 17, wobei das Durchführen einer Sauerstoff-Behandlung an der Sperrschicht zum Herstellen einer Diffusionsschicht das Durchführen der Sauerstoff-Behandlung in der PVD-Anlage mit einem Sauerstoffgas-Durchsatz von (10-6/60) Nm3/s bis (10-6 /3) Nm3/s umfasst.
  19. Verfahren nach Anspruch 17 oder 18, das vor dem Abscheiden der Sperrschicht auf der ersten Passivierungsschicht und auf dem oberen leitfähigen Strukturelement in der ersten Öffnung weiterhin Folgendes umfasst: Durchführen eines ersten Entgasungsprozesses an dem leitfähigen Strukturelement mit einer Temperatur von 200 °C bis 400 °C in einer Argon-Umgebung; und Durchführen eines ersten Fernplasmareinigungs-Prozesses an dem leitfähigen Strukturelement in einer Wasserstoff- und Helium-Umgebung.
  20. Verfahren nach Anspruch 19, das vor dem Abscheiden der Metallschicht auf der Diffusionsschicht weiterhin Folgendes umfasst: Durchführen eines zweiten Entgasungsprozesses an der Sperrschicht und der Diffusionsschicht bei einer Temperatur von 200 °C bis 400 °C; und Durchführen eines zweiten Fernplasmareinigungs-Prozesses an der Sperrschicht und der Diffusionsschicht.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11444039B2 (en) 2020-05-29 2022-09-13 Sandisk Technologies Llc Semiconductor die including diffusion barrier layers embedding bonding pads and methods of forming the same
WO2021242321A1 (en) * 2020-05-29 2021-12-02 Sandisk Technologies Llc Semiconductor die including diffusion barrier layers embedding bonding pads and methods of forming the same
US11450624B2 (en) 2020-05-29 2022-09-20 Sandisk Technologies Llc Semiconductor die including diffusion barrier layers embedding bonding pads and methods of forming the same
US11373971B2 (en) * 2020-06-30 2022-06-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and methods of forming the same
FR3116151A1 (fr) * 2020-11-10 2022-05-13 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de formation d’une structure de piegeage d’un substrat utile

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6664185B1 (en) 2002-04-25 2003-12-16 Advanced Micro Devices, Inc. Self-aligned barrier formed with an alloy having at least two dopant elements for minimized resistance of interconnect
US20040092096A1 (en) 2002-10-29 2004-05-13 Ivo Raaijmakers Oxygen bridge structures and methods to form oxygen bridge structures
US20050029665A1 (en) 2003-01-24 2005-02-10 Taiwan Semiconductor Manufacturing Company, Ltd. Barrier-less integration with copper alloy
US20180019187A1 (en) 2016-07-14 2018-01-18 Nxp Usa, Inc. Method of integrating a copper plating process in a through-substrate-via (tsv) on cmos wafer

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0653408A (ja) 1991-09-09 1994-02-25 Hitachi Ltd Ｍｏｍ容量素子
US5961791A (en) * 1997-02-26 1999-10-05 Motorola, Inc. Process for fabricating a semiconductor device
US20020000665A1 (en) * 1999-04-05 2002-01-03 Alexander L. Barr Semiconductor device conductive bump and interconnect barrier
JP4979154B2 (ja) * 2000-06-07 2012-07-18 ルネサスエレクトロニクス株式会社 半導体装置
TWI253478B (en) 2001-11-14 2006-04-21 Mitsubishi Heavy Ind Ltd Barrier metal film production apparatus, barrier metal film production method, metal film production method, and metal film production apparatus
US6998335B2 (en) * 2003-12-13 2006-02-14 Chartered Semiconductor Manufacturing, Ltd Structure and method for fabricating a bond pad structure
US7453149B2 (en) * 2004-08-04 2008-11-18 Taiwan Semiconductor Manufacturing Co., Ltd. Composite barrier layer
CN101211818B (zh) * 2006-12-26 2010-04-07 中芯国际集成电路制造(上海)有限公司 半导体集成电路的互连结构填隙铜镀的方法与结构
JP5571547B2 (ja) * 2007-04-09 2014-08-13 プレジデント アンド フェローズ オブ ハーバード カレッジ 銅の相互接続体のための窒化コバルト層及びそれらを形成する方法
US8629053B2 (en) 2010-06-18 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Plasma treatment for semiconductor devices
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US9257333B2 (en) 2013-03-11 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures and methods of forming same
US9263839B2 (en) 2012-12-28 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for an improved fine pitch joint
US20130320522A1 (en) * 2012-05-30 2013-12-05 Taiwan Semiconductor Manufacturing Company, Ltd. Re-distribution Layer Via Structure and Method of Making Same
US9196532B2 (en) 2012-06-21 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit packages and methods for forming the same
US9275924B2 (en) 2012-08-14 2016-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package having a recess filled with a molding compound
US9196559B2 (en) 2013-03-08 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Directly sawing wafers covered with liquid molding compound
US8987922B2 (en) 2013-03-11 2015-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for wafer level packaging
US9275925B2 (en) 2013-03-12 2016-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for an improved interconnect structure
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
TW202236685A (zh) 2015-10-30 2022-09-16 日商半導體能源研究所股份有限公司 電容器、半導體裝置、模組以及電子裝置的製造方法
JP6577899B2 (ja) * 2016-03-31 2019-09-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6664185B1 (en) 2002-04-25 2003-12-16 Advanced Micro Devices, Inc. Self-aligned barrier formed with an alloy having at least two dopant elements for minimized resistance of interconnect
US20040092096A1 (en) 2002-10-29 2004-05-13 Ivo Raaijmakers Oxygen bridge structures and methods to form oxygen bridge structures
US20050029665A1 (en) 2003-01-24 2005-02-10 Taiwan Semiconductor Manufacturing Company, Ltd. Barrier-less integration with copper alloy
US20180019187A1 (en) 2016-07-14 2018-01-18 Nxp Usa, Inc. Method of integrating a copper plating process in a through-substrate-via (tsv) on cmos wafer

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