KR102103532B1 - 재배선층 금속성 구조물 및 방법 - Google Patents

재배선층 금속성 구조물 및 방법 Download PDF

Info

Publication number
KR102103532B1
KR102103532B1 KR1020180070361A KR20180070361A KR102103532B1 KR 102103532 B1 KR102103532 B1 KR 102103532B1 KR 1020180070361 A KR1020180070361 A KR 1020180070361A KR 20180070361 A KR20180070361 A KR 20180070361A KR 102103532 B1 KR102103532 B1 KR 102103532B1
Authority
KR
South Korea
Prior art keywords
layer
passivation layer
rdl
metal
integrated circuit
Prior art date
Application number
KR1020180070361A
Other languages
English (en)
Other versions
KR20190113484A (ko
Inventor
시흐 웨이 비흐
솅-웨이 예흐
옌-유 첸
웬-하오 쳉
치흐-웨이 린
춘-치흐 린
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20190113484A publication Critical patent/KR20190113484A/ko
Application granted granted Critical
Publication of KR102103532B1 publication Critical patent/KR102103532B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H01L21/02063—Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H01L21/76856—After-treatment introducing at least one additional element into the layer by treatment in plasmas or gaseous environments, e.g. nitriding a refractory metal liner
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76861—Post-treatment or after-treatment not introducing additional chemical elements into the layer
    • H01L21/76862—Bombardment with particles, e.g. treatment in noble gas plasmas; UV irradiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76882—Reflowing or applying of pressure to better fill the contact hole
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H01L2224/02313—Subtractive methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H01L2224/02321—Reworking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02377—Fan-in arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0239—Material of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/024—Material of the insulating layers therebetween
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03444—Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
    • H01L2224/0345—Physical vapour deposition [PVD], e.g. evaporation, or sputtering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/035—Manufacturing methods by chemical or physical modification of a pre-existing or pre-deposited material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/0361—Physical or chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/03622—Manufacturing methods by patterning a pre-deposited material using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/038—Post-treatment of the bonding area
    • H01L2224/0381—Cleaning, e.g. oxide removal step, desmearing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/0391—Forming a passivation layer after forming the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05008—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05083—Three-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05181—Tantalum [Ta] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/05186—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/05186—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2224/05187—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/05186—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2224/05188—Glasses, e.g. amorphous oxides, nitrides or fluorides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05684—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0495—5th Group
    • H01L2924/04953—TaN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/053—Oxides composed of metals from groups of the periodic table
    • H01L2924/0535—5th Group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/059—Being combinations of any of the materials from the groups H01L2924/042 - H01L2924/0584, e.g. oxynitrides
    • H01L2924/05994—Being combinations of any of the materials from the groups H01L2924/042 - H01L2924/0584, e.g. oxynitrides having an amorphous microstructure, i.e. glass

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 개시는 집적 회로(IC) 구조물을 제공한다. IC 구조물은, 반도체 기판, 상기 반도체 기판 상에 형성된 상호접속 구조물, 및 상기 상호접속 구조물 상에 형성된 재배선층(RDL) 금속성 특징부(metallic feature)를 포함한다. 상기 RDL 금속성 특징부는, 상기 상호접속 구조물 상에 배치된 배리어 층, 상기 배리어 층 상에 배치되며, 금속 및 산소를 포함하는 확산 층, 및 상기 확산 층 상에 배치된 금속성 층을 더 포함한다.

Description

재배선층 금속성 구조물 및 방법{REDISTRIBUTION LAYER METALLIC STRUCTURE AND METHOD}
본 발명은 재배선층 금속성 구조물 및 방법에 관한 것이다.
반도체 산업에 있어서, 집적 회로(IC; integrated circuit)가 반도체 기판 상에 형성되고 IC 칩들로 쏘잉된다. 각각의 IC 칩은 전자 제품의 인쇄 회로 기판과 같은 회로 보드에 (예를 들어 본딩에 의해) 더 부착된다. 이전의 기술에서는, 칩의 다양한 본딩 패드가 와이어 본딩을 통해 회로 보드에 접속된다. 선진 기술에서는, 비용 감소를 위해 회로 칩이 플립되어 회로 보드에 직접 본딩된다. 이 기술에서는, 칩의 에지로부터 중심으로의 본드 접속을 재라우팅하도록 전도성 금속 라인의 재배선 층(redistribution layer)이 칩 상에 형성된다. 재배선 층의 기존의 구조물 및 대응하는 방법은 어느 것이든 금속 채움 이슈를 야기하며, 이는 나아가 패시베이션 결함을 야기한다. 따라서, 본 개시는 상기 이슈에 대처하기 위한 재배선 층 구조물 및 이의 제조 방법을 제공한다.
본 개시는 집적 회로(IC) 구조물을 제공한다. IC 구조물은, 반도체 기판, 상기 반도체 기판 상에 형성된 상호접속 구조물, 및 상기 상호접속 구조물 상에 형성된 재배선층(RDL) 금속성 특징부(metallic feature)를 포함한다. 상기 RDL 금속성 특징부는, 상기 상호접속 구조물 상에 배치된 배리어 층, 상기 배리어 층 상에 배치되며, 금속 및 산소를 포함하는 확산 층, 및 상기 확산 층 상에 배치된 금속성 층을 더 포함한다.
본 개시의 양상은 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않은 것을 강조한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1a는 일부 실시예에서 본 개시의 다양한 양상에 따라 구성된 재배선 층(RDL; redistribution layer)을 갖는 반도체 디바이스 구조물의 단면도이다.
도 1b는 일부 다른 실시예에서 본 개시의 다양한 양상에 따라 구성된 반도체 디바이스 구조물의 단면도이다.
도 2는 일부 실시예에 따라 도 1의 집적 회로(IC) 구조물을 제조하기 위한 방법의 흐름도이다.
도 3은 일부 실시예에 따라 RDL 구조물을 제조하기 위한 방법의 흐름도이다.
도 4는 일부 실시예에 따라 RDL 금속성 층을 제조하기 위한 방법의 흐름도이다.
도 5, 도 6, 도 7, 도 8, 도 9 및 도 10은 일부 실시예에 따라 구성된, 도 3의 방법 동안 다양한 제조 단계 중의 집적 회로 구조물의 단면도들을 예시한다.
도 11, 도 12 및 도 13은 일부 실시예에 따라 구성된, 도 7의 방법 동안 다양한 제조 단계 중의 RDL 금속성 층의 단면도들을 예시한다.
도 14는 일부 실시예에 따라 구성된, RDL 구조물을 갖는 집적 회로 구조물의 단면도를 예시한다.
다음의 개시는 본 발명의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다. 다음의 개시는 다양한 실시예의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공하는 것임을 이해하여야 할 것이다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다.
또한, “밑에”, “아래에”, “하부”, “위에”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 예를 들어, 도면에서의 디바이스가 뒤집어지면, 다른 요소 또는 특징부 “아래에” 또는 “밑에” 있는 것으로서 기재된 요소는 그 다른 요소 또는 특징부 “위에” 배향될 것이다. 따라서, 예시적인 용어 “아래에”는 위와 아래의 배향 둘 다를 망라할 수 있다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
도 1a는 하나의 실시예에서 본 개시의 다양한 양상에 따라 구성된 집적 회로(IC) 구조물(또는 반도체 구조물, 또는 워크피스)(100)의 단면도이다. 도 1b는 다른 실시예에 따라 구성된 핀 활성 영역을 갖는 반도체 구조물(100)의 단면도이다. 도 2는 일부 실시예에 따라 반도체 구조물(100)을 제조하기 위한 방법(200)의 흐름도이다. 반도체 구조물(100) 및 이의 제조 방법(200)은 도 1a, 도 1b, 도 2 및 다른 도면들을 참조하여 집합적으로 기재되어 있다. 일부 실시예에서, 반도체 구조물(100)은 도 1a에 예시된 바와 같이 평면 전계 효과 트랜지스터(FET; field-effect transistor)와 같은 다양한 IC 디바이스가 그 위에 형성되어 있는 평평한 활성 영역을 포함한다. 일부 실시예에서, 반도체 구조물(100)은 도 1b에 예시된 바와 같이 다양한 IC 디바이스가 그 위에 형성되어 있는 핀 활성 영역을 포함한다.
반도체 구조물(100)은 기판(102)을 포함한다. 기판(102)은 벌크 실리콘 기판을 포함한다. 대안으로서, 기판(102)은, 결정질 구조의 실리콘 또는 게르마늄과 같은 원소 반도체; 실리콘 게르마늄, 실리콘 카바이드, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소화물, 및/또는 인듐 안티몬화물과 같은 화합물 반도체; 또는 이들의 조합을 포함할 수 있다. 가능한 기판(102)은 또한, SOI(silicon-on-insulator) 기판을 포함한다. SOI 기판은 SIMOX(separation by implantation of oxygen), 웨이퍼 본딩, 및/또는 다른 적합한 방법을 사용하여 제조된다.
기판(102)은 또한, 기판(102) 상에 형성되며 활성 영역(106)과 같은 기판(102) 상의 다양한 활성 영역을 정의하는 아이솔레이션 특징부(isolation feature)(104)와 같은 다양한 아이솔레이션 특징부를 포함한다. 아이솔레이션 특징부(104)는, 다양한 활성 영역들을 정의하고 전기적으로 절연하도록 쉘로우 트렌치 아이솔레이션(STI; shallow trench isolation)과 같은 아이솔레이션 기술을 이용한다. 아이솔레이션 특징부(104)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 다른 적합한 유전체 재료, 또는 이들의 조합을 포함한다. 아이솔레이션 특징부(104)는 임의의 적합한 프로세스에 의해 형성된다. 하나의 예로서, STI 특징부를 형성하는 것은, 기판의 일부를 노출시키기 위한 리소그래피 프로세스, 기판의 노출된 부분에서 트렌치를 에칭하고(예를 들어, 건식 에칭 및/또는 습식 에칭을 사용함으로써), 트렌치를 하나 이상의 유전체 재료로 채우고(예를 들어, 화학적 기상 증착 프로세스를 사용함으로써), 화학 기계적 연마(CMP; chemical mechanical polishing) 프로세스와 같은 연마 프로세스에 의해 기판을 평탄화하며 유전체 재료(들)의 과도한 부분을 제거하는 것을 포함한다. 일부 예에서, 채워진 트렌치는 열 산화물 라이너 층 및 실리콘 질화물이나 실리콘 산화물의 충전 층(들)과 같은 멀티층 구조를 가질 수 있다.
활성 영역(106)은 반도체 표면을 갖는 영역이며, 다양한 도핑된 특징부가 형성되어 다이오드, 트랜지스터, 및/또는 다른 적합한 디바이스와 같은 하나 이상의 디바이스로 구성된다. 활성 영역은, 기판(102)의 벌크 반도체 재료의 (실리콘과 같은) 반도체 재료와 유사한 반도체 재료, 또는 캐리어 모빌리티를 증가시키도록 변형 효과와 같이 성능 향상을 위해 에피텍셜 성장에 의해 기판(102) 상에 형성된 실리콘 게르마늄(SiGe), 실리콘 카바이드(SiC), 또는 (교대의 실리콘 및 실리콘 게르마늄 층과 같은) 복수의 반도체 재료 층과 같은, 다른 반도체 재료를 포함할 수 있다.
도 1b에 예시된 일부 실시예에서, 활성 영역(106)은 아이솔레이션 특징부(104) 위로 연장된 핀 활성 영역과 같이 3차원적이다. 핀 활성 영역은, FET의 채널 영역(또는 단순히 채널로 지칭됨)과 게이트 전극 사이의 보다 효과적인 커플링을 위해, 기판(102)으로부터 돌출되며(extruded) 3차원 프로파일을 갖는다. 핀 활성 영역(106)은, 아이솔레이션 특징부(104)를 리세싱하기 위한 선택적 에칭, 또는 기판(102)의 반도체와 동일하거나 상이한 반도체로 활성 영역을 성장시키기 위한 선택적 에피텍셜 성장, 또는 이들의 조합에 의해 형성될 수 있다.
반도체 기판(102)은, 다양한 디바이스 또는 디바이스의 컴포넌트를 형성하도록 구성된, n 타입 도핑된 웰, p 타입 도핑된 웰, 소스 및 그레인, 다른 도핑된 특징부, 또는 이들의 조합과 같은 다양한 도핑된 특징부를 더 포함한다. 반도체 구조물(100)은 반도체 기판(102) 상에 형성된 다양한 IC 디바이스(110)를 포함한다. IC 디바이스는 핀 전계 효과 트랜지스터(FinFET), 다이오드, 바이폴라 트랜지스터, 이미징 센서, 저항, 커패시터, 인덕터, 메모리 셀, 또는 이들의 조합을 포함한다. 도 1a(또는 도 1b)에서, FET는 단지 설명을 위해 제공되는 것이다.
반도체 구조물(100)은 반도체 기판(102) 상에 형성된 상호접속 구조물(120)을 더 포함한다. 상호접속 구조물(120)은 다양한 IC 디바이스들을 집적 회로로 연결하기 위한 다양한 전도성 특징부들을 포함한다. 상호접속 구조물(120)은 다양한 전도성 특징부들을 분리하고 절연하도록 층간 유전체(ILD; interlayer dielectric) 층(122)을 더 포함한다. 예를 들어, 상호접속 구조물(120)은 콘택(124), 금속 라인(126) 및 비아(128)를 포함한다. 금속 라인(126)은 복수의 금속 층들에 분배된다. 도 1a에서, 4개의 금속 층들이 예시되어 있다. 상부 금속 라인은 번호 130으로 별도로 표기되어 있다. 콘택(124)은 반도체 기판(102)으로부터 금속 라인으로의 수직 전기적 라우팅을 제공한다. 비아(128)는 인접한 금속 층들 사이의 수직 전기적 라우팅을 제공한다. 다양한 전도성 특징부들이 금속, 금속 합금, 또는 실리사이드와 같은 하나 이상의 전도성 재료에 의해 형성된다. 예를 들어, 금속 라인(126)은 구리, 알루미늄 구리 합금, 다른 적합한 전도성 재료, 또는 이들의 조합을 포함할 수 있다. 비아(128)는 구리, 알루미늄 구리 합금, 다른 적합한 전도성 재료, 또는 이들의 조합을 포함할 수 있다. 콘택(124)은 텅스텐, 실리사이드, 니켈, 코발트, 구리, 다른 적합한 전도성 재료, 또는 이들의 조합을 포함할 수 있다. 일부 예에서, 다양한 전도성 특징부들은 탄탈럼 및 질화탄탈럼, 티타늄 및 질화티타늄과 같은 배리어 층을 더 포함할 수 있다. 본 실시예에서, 상부 금속 라인(130)은 구리를 포함한다.
ILD 층(122)은 (게이트와 같은) 다양한 디바이스 컴포넌트 및 (금속 라인, 콘택 및 비아와 같은) 다양한 전도성 특징부에 아이솔레이션 기능을 제공하도록 하나 이상의 유전체 재료를 포함한다. ILD 층(122)은 실리콘 산화물, 로우 k 유전체 재료, 다른 적합한 유전체 재료, 또는 이들의 조합과 같은 유전체 재료를 포함한다. 일부 예에서, 로우 k 유전체 재료는 FSG(fluorinated silica glass), 탄소 도핑된 실리콘 산화물, 크세로겔(Xerogel), 에어로겔(Aerogel), 비정질 플루오르화 탄소, 파릴렌(Parylene), BCB(bis-benzocyclobutenes), 폴리이미드, 및/또는 열(thermal) 실리콘 산화물의 유전 상수보다 실질적으로 더 작은 유전 상수를 갖는 다른 적합한 유전체 재료를 포함한다. ILD 층(122)의 형성은 예를 들어 퇴적 및 CMP를 포함한다. 퇴적은 스핀온 코팅, CVD, 다른 적합한 퇴적 기술 또는 이들의 조합을 포함할 수 있다. ILD 층(122)은 복수의 층들을 포함할 수 있고, 다마신 프로세스와 같은 적절한 절차에서 다양한 전도성 특징부들과 함께 집합적으로 형성된다.
일부 실시예에서, 상호접속 구조물(120) 또는 이의 일부는 퇴적 및 패터닝에 의해 형성된다. 예를 들어, 알루미늄 구리와 같은 금속(또는 금속 합금)이 물리적 기상 증착(PVD; physical vapor deposition)에 의해 퇴적된 다음, 리소그래피 프로세스 및 에칭에 의해 패터닝된다. 그 다음, ILD 층이 퇴적(및 CMP)에 의해 배치된다. 일부 실시예에서, 상호접속 구조물(120)은 금속 라인을 형성하기 위한 다마신 프로세스를 사용한다. 다마신 프로세스에서, ILD 층이 퇴적되고, CMP에 의해 더 평탄화될 수 있으며, 그 다음 리소그래피 및 에칭에 의해 패터닝되어 트렌치를 형성한다. 트렌치를 채우도록 하나 이상의 전도성 재료가 퇴적되고, 과도한 전도성 재료를 제거하며 상부 표면을 평탄화하도록 또다른 CMP 프로세스가 적용됨으로써 전도성 특징부를 형성한다. 다마신 프로세스는 금속 라인, 비아, 및 콘택을 형성하는 데에 사용될 수 있다. 듀얼 다마신 프로세스는 금속 라인의 하나의 층 및 금속 라인에 인접한 비아를 형성하도록 적용될 수 있다. 이 경우에, ILD 층은 각각 트렌치 및 비아 홀을 형성하도록 두 번 퇴적 및 패터닝된다. 그 다음, 금속 라인 및 비아를 형성하기 위해 트렌치 및 비아 홀 둘 다를 채우도록 금속이 퇴적된다.
반도체 구조물(100)은, 예를 들어 플립 칩 본딩 또는 IC 칩을 보드(예컨대, 인쇄 회로 기판)에 집적시키기 위한 다른 적합한 패키징 기술을 위해 IC 칩의 에지로부터 중심으로, 본딩 패드를 재배선하도록 상호접속 구조물(120) 상에 배치된 재배선층(RDL) 구조물(140)을 더 포함한다.
RDL 구조물(140)은 패시베이션 및 패시베이션의 개구(152)에 본딩 패드(150)로 패시베이션에 매립된 RDL 금속성 특징부(metallic feature)(142)를 포함한다. 본 실시예에서, 패시베이션은 제1 패시베이션 층(144) 및 제1 패시베이션 층(144) 상에 배치된 제2 패시베이션 층(146)을 포함한다. 제1 패시베이션 층(144)은, RDL 금속성 특징부(142)의 부분(148)이 재배선 비아(RV; redistribution via) 홀에 형성되어 상부 금속 라인(130)과 직접 접촉하도록, 상부 금속 라인(130)에 정렬된 RV 홀을 포함한다. RDL 금속성 특징부(142)의 부분(148)은 RV 패드(148)로도 지칭된다. RDL 금속성 특징부(142)는 제1 패시베이션 층(144)으로부터 제2 패시베이션 층(146)으로 수직으로 연장하고 패드 재배선을 위해 RV 패드(148)로부터 본딩 패드(150)로 수평으로 연장한다.
본 실시예에서, 제1 재배선 층(144)은 실리콘 질화물(SiN) 층 및 SiN 층 상의 미도핑 실리카 유리(USG; un-doped silica glass) 층을 포함하고, 제2 패시베이션 층(144)은 USG 층 및 USG 층 상에 배치된 SiN 층을 포함한다. RDL 금속성 특징부(142)는 복수의 층을 포함한다. 본 실시예에서, RDL 금속성 특징부(142)는 배리어 층, 배리어 층 상에 배치된 확산 층 및 확산 층 상에 배치된 알루미늄 구리 합금 층을 포함한다. 배리어 층은 탄탈럼 막 및 탄탈럼 막 상에 배치된 질화탄탈럼 막을 더 포함할 수 있다. 확산 층은 금속 산화물이다. 본 실시예에서, 확산 층은 탄탈럼, 산소, 알루미늄, 및 질소를 포함한다. 확산 층은 5 옹스트롬과 30 옹스트롬 사이 범위의 두께를 갖는다. 알루미늄 구리 합금 층은 300 ℃보다 더 높은 고온에서 형성된다. RDL 구조물(140), 특히 RDL 금속성 특징부(142)는 다음의 설명에서 더 기재된다.
도 2는 일부 실시예에 따라 반도체 구조물(100)을 제조하기 위한 방법(200)의 흐름도이다. 일부 제조 세부사항은 위에 제공되어 있으며 여기에서 반복되지 않는다. 방법(200)은, 반도체 기판(102) 상에 아이솔레이션 특징부(104)를 형성하기 위한 동작(202); 반도체 기판(102) 상에 (FET, 다이오드, 수동 소자, 이미징 센서, 메모리 셀, 다른 적합한 IC 디바이스 또는 이들의 조합과 같은) 다양한 IC 디바이스를 형성하기 위한 동작(204); 다마신 프로세스와 같은 적합한 방법에 의해 (콘택(124), 금속 라인(126), 비아(128) 및 상부 금속 라인(130)과 같은) 상호접속 구조물(120)을 형성하기 위한 동작(206); 및 RDL 구조물(140)을 형성하기 위한 동작(208)을 포함한다. 방법(200)은 상기 동작들 전에, 그 동안 또는 그 후에 다른 동작을 포함할 수 있다. RDL 구조물(140)을 형성하기 위한 방법은 아래에 상세하게 더 기재된다.
도 3은 RDL 구조물(140)을 형성하기 위한 방법(208)의 흐름도이고 도 4는 일부 실시예에 따라 RDL 금속성 특징부(142)를 형성하기 위한 방법(306)의 흐름도이다. 도 5 내지 도 14는 일부 실시예에 따른 다양한 제조 단계에서의 반도체 구조물(100)의 단면도들이다. 방법(208) 및 반도체 구조물(100)은 도 3 내지 도 14에 관련하여 집합적으로 기재되어 있다.
도 3의 블록 302 및 도 5를 참조하면, 방법(208)은 상호접속 구조물(120) 상에 제1 패시베이션 층(144)을 퇴적하기 위한 동작을 포함한다. 도 5는(다른 도면도) 단순화를 위해 기판(102) 상의 (아이솔레이션 특징부(104), IC 디바이스, 콘택(124), 금속 라인(126) 및 비아(128)와 같은) 일부 특징부 및 상호접속 구조물(120)을 스킵한다. 제1 패시베이션 층(144)은 하나 이상의 유전체 재료 층을 포함한다. 본 실시예에서, 제1 패시베이션 층(144)은 제1 유전체 재료 층(144A) 및 제1 유전체 재료 층(144A) 상에 배치된 제2 유전체 재료 층(144B)을 포함한다. 이 실시예에 더하여, 제1 유전체 재료 층(144A)은 실리콘 질화물(SiN)을 포함하며 500 옹스트롬과 1000 옹스트롬 사이 범위의 두께를 갖고, 제2 유전체 재료 층(144B)은 미도핑 실리카 유리(USG)를 포함하며 5000 옹스트롬과 10000 옹스트롬 사이 범위의 두께를 갖는다. 패시베이션 층(144)은 CVD, 고밀도 플라즈마 CVD(HDPCVD; high density plasma CVD), 다른 적합한 기술 또는 이들의 조합과 같은 적합한 퇴적 기술에 의해 퇴적된다. 동작 302는 각자의 전구체로 상이한 유전체 재료 층들을 퇴적하기 위한 복수의 단계들을 포함할 수 있다.
도 3의 블록 304 및 도 6을 참조하면, 방법(208)은 RV 홀(602)을 형성하도록 제1 패시베이션 층(144)을 패터닝하기 위한 동작을 포함하며, RV 홀(602)은 각자의 상부 금속 라인(130)이 RV 홀 내에서 노출되도록 각자의 상부 금속 라인(130)에 맞추어 정렬된다. 일부 실시예에서, RV 홀(602)은 5 마이크론과 20 마이크론 사이 범위의 치수를 갖는다. 동작 304에서의 패터닝 프로세스는 리소그래피 프로세스 및 에칭을 포함한다. 일부 예에서, 패터닝된 포토레지스트 층은, 스핀온 코팅, 노광, 현상, 및 하나 이상의 베이킹 단계를 더 포함하는 리소그래피 프로세스에 의해 형성된다. 에칭 프로세스는 제1 패시베이션 층에 RV 홀을 형성하도록, 패터닝된 포토레지스트(또는 레지스트) 층의 개구를 통해 제1 패시베이션 층(144)에 적용된다. 에칭 프로세스는 건식 에칭, 습식 에칭, 또는 이들의 조합을 포함할 수 있다. 에칭 프로세스는 각자의 유전체 재료 층들을 에칭하도록 상이한 에천트를 이용한 복수의 에칭 단계를 포함할 수 있다. 예를 들어, 에칭 프로세스는 USG 층(144B)을 에칭하기 위해 완충 플루오르화 수소산을 그리고 SiN 층(144A)을 에칭하기 위해 인산을 사용하는 제1 에칭 프로세스를 포함할 수 있다. 일부 예에서, 동작 304는 RV 홀을 위한 영역을 정의하도록 패터닝된 하드 마스크를 사용할 수 있다. 패터닝된 하드 마스크의 형성은, 하드 마스크 층을 퇴적하고, 리소그래피 프로세스에 의해 패터닝된 레지스트 층을 형성하고, 패터닝된 레지스트 층의 개구를 통해 하드 마스크를 에칭하고, 습식 스트리핑 또는 플라즈마 애싱에 의해 패터닝된 레지스트 층을 제거하는 것을 포함할 수 있다.
도 3의 블록 306 및 도 7을 참조하면, 방법(208)은 제1 패시베이션 층(144) 상에 그리고 RV 홀(602) 내의 상부 금속 라인(130) 상에 RDL 금속성 층(142)을 형성하기 위한 동작을 포함한다. RDL 금속성 층(142)은 RV 홀을 통해 상부 금속 라인(130)에 직접 접촉한다. RDL 층(142)은 복수의 단계에 의해 형성된 복수의 막을 포함한다. RDL 층(142)의 구조물 및 형성은 나중에 더 상세하게 기재될 것이다.
도 3의 블록 308 및 도 8을 참조하면, 방법(208)은 RDL 금속성 특징부(여전히 번호 142로 표기됨)를 형성하도록 RDL 층(142)을 패터닝하는 동작으로 진행한다. 동작 308에서의 패터닝 프로세스는 리소그래피 프로세스 및 에칭을 포함한다. 마찬가지로, 패터닝된 레지스트 층은 리소그래피 프로세스에 의해 형성되고, 에칭 프로세스는 RDL 금속성 특징부를 형성하도록 RDL 금속성 층에 적용된다. 에칭 프로세스는 건식 에칭, 습식 에칭, 또는 이들의 조합을 포함할 수 있다. 에칭 프로세스는 RDL 금속성 층의 각자의 막을 에칭하도록 상이한 에천트를 이용한 복수의 에칭 단계를 포함할 수 있다. 일부 실시예에서, 동작 308은 제거될 RDL 금속성 층의 부분에 대한 영역을 정의하도록 패터닝된 하드 마스크를 사용할 수 있다.
동작 308의 완료 후에, RDL 금속성 특징부(142)가 제1 패시베이션 층(144) 상에 형성된다. 각각의 RDL 금속성 특징부(142)는, 각자의 상부 금속 라인(130)으로 수직으로 연장하며 이에 직접 접촉하는 부분(148)을 포함하고, 부분(148)은 RV 패드(148)로도 지칭된다.
도 3의 블록 310 및 도 9를 참조하면, 방법(208)은 제1 패시베이션 층(144) 및 RDL 금속성 특징부(142) 상에 제2 패시베이션 층(146)을 퇴적하기 위한 동작을 포함한다. 제2 패시베이션 층(146)은 하나 이상의 유전체 재료 층을 포함한다. 본 실시예에서, 제2 패시베이션 층(146)은 제1 유전체 재료 층(146A) 및 제1 유전체 재료 층(146A) 상에 배치된 제2 유전체 재료 층(146B)을 포함한다. 이 실시예에 더하여, 제1 유전체 재료 층(146A)은 USG를 포함하며 2000 옹스트롬과 4000 옹스트롬 사이 범위의 두께를 갖고, 제2 유전체 재료 층(146B)은 SiN을 포함하며 2000 옹스트롬과 6000 옹스트롬 사이 범위의 두께를 갖는다. 제2 패시베이션 층(146)은 HDPCVD, 다른 적합한 기술 또는 이들의 조합과 같은 적합한 퇴적 기술에 의해 퇴적된다. 동작 310은 각자의 전구체로 상이한 유전체 재료 층을 퇴적하기 위한 복수의 단계들을 포함할 수 있다.
도 3의 블록 312 및 도 10을 참조하면, 방법(208)은 개구(152)를 형성하도록 제2 패시베이션 층(146)을 패터닝하기 위한 동작을 포함한다. RDL 금속성 특징부(142)의 부분(150)은 대응하는 개구(152) 내에서 노출된다. 부분(150)은 본딩 패드로서 기능한다. 예를 들어, 솔더 볼이 본딩 패드(150) 상에 더 형성될 수 있고, 웨이퍼 스케일 칩 본딩 동안 회로 보드에서의 대응하는 전도성 특징부에 접속될 것이다. 일부 실시예에서, 개구(152)는 10 마이크론과 30 마이크론 사이 범위의 치수를 갖는다. RDL 금속성 특징부(142)는, RV 홀 내의 대응하는 상부 금속 라인(130)에 직접 접촉하도록 제2 패시베이션 층(146)으로부터 제1 패시베이션 층(144)으로 수직으로 연장하고, 예를 들어 칩 에지로부터 칩 중심으로, 본딩 위치를 재배선하도록 RV 패드(148)로부터 본딩 패드(150)로 수평으로 연장한다.
동작 312에서의 패터닝 프로세스는 리소그래피 프로세스 및 에칭을 포함한다. 일부 예에서, 패터닝된 레지스트 층이 리소그래피 프로세스에 의해 형성된다. 제2 패시베이션 층(146)에 개구(152)를 형성하도록 에칭 프로세스가 패터닝된 레지스트 층의 개구를 통해 제2 패시베이션 층(146)에 적용된다. 에칭 프로세스는 건식 에칭, 습식 에칭, 또는 이들의 조합을 포함할 수 있다. 에칭 프로세스는 각자의 유전체 재료 층들을 에칭하도록 상이한 에천트를 이용한 복수의 에칭 단계를 포함할 수 있다. 예를 들어, 에칭 프로세스는 USG 층(146A)을 에칭하도록 완충 플루오르화 수소산을 그리고 SiN 층(146B)을 에칭하도록 인산을 사용하는 제1 에칭 프로세스를 포함할 수 있다. 일부 예에서, 동작 312는 개구(152)를 정의하도록 패터닝된 하드 마스크를 사용할 수 있다.
이제 다시 도 3을 참조하면, RDL 층(142)을 형성하기 위한 동작 306이 앞서 기재되어 있으며, 이제 도 4 및 도 11 내지 도 13을 참조하여 상세하게 더 기재된다. 도 4는 RDL 금속성 층(142)을 형성하기 위한 방법(306)의 흐름도이고, 도 11 내지 도 13은 일부 실시예에 따라 다양한 제조 단계에서의 RDL 금속성 층의 단면도들이다. 단순화를 위해, 도 11 내지 도 13은 RDL 금속성 층(142)의 다양한 전도성 막만 예시하고 있다.
도 4의 블록 402를 참조하면, 방법(306)은 반도체 구조물(100)에 대해 디가스(degas) 프로세스를 수행하기 위한 동작을 포함한다. 디가스 프로세스는 반도체 구조물(100)을 건조시키도록(dehydrate) 고온에서 (아르곤과 같은) 비활성 가스 분위기에서 수행된다. 일부 예에 따르면, 디가스 프로세스는 200 ℃와 400 ℃ 사이 범위의 온도에서 30초 내지 300초 범위의 디가스 지속기간으로 수행된다. 본 실시예에서, 디가스 프로세스는 복수의 프로세싱 챔버를 갖는 PVD 클러스터 툴과 같은 PVD 툴에서 구현된다.
도 4의 블록 404를 참조하면, 방법(306)은 반도체 구조물(100), 특히 상부 금속 라인(130)을 세척하도록 반도체 구조물(100)에 대해 원격 플라즈마 세척(RPC; remote-plasma-cleaning) 프로세스를 수행하기 위한 동작으로 진행한다. RPC 프로세스는 상부 금속 라인으로부터 입자, 잔여물 및 기타 오염물을 제거한다. RPC 프로세스는 플라즈마 조건의 가스 분위기에서 수행된다. 본 실시예에서, RPC 프로세스는 상온에서 수소와 헬륨 가스를 포함한다. 일부 예에 따르면, 수소는 3%와 10%(원자 퍼센티지) 사이이고, 헬륨은 가스의 97%와 90% 사이이다. 일부 예에서, 가스 압력은 10 밀리토르(mTorr)와 30 mTorr 사이 범위이다. 플라즈마를 발생시키기 위한 EF 전력은 500 W와 1500 W 사이 범위이다. RPC 트리트먼트(treatment) 지속기간은 약 30초와 300초 사이 범위이다. 본 실시예에서, RPC 프로세스는 동일한 PVD 툴에서 구현된다.
도 4의 블록 406 및 도 11을 참조하면, 방법(306)은 제1 패시베이션 층(144) 및 RV 홀 내의 상부 금속 라인(130) 상에 배리어 층(1102)을 퇴적하기 위한 동작을 포함한다. 배리어 층(1102)은 탄탈럼(Ta), 질화탄탈럼(TaN), 티타늄(Ti), 질화티타늄(TiN), 다른 적합한 재료 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 배리어 층(1102)은 Ta 막(1102A) 및 TaN 막(1102B)을 포함한다. 일부 예에서, Ta 막(1102A)은 5 옹스트롬과 30 옹스트롬 사이 범위의 두께를 갖고, TaN 막(1102B)은 400 옹스트롬과 800 옹스트롬 사이 범위의 두께를 갖는다. 본 실시예에서, 배리어 층(1102)의 퇴적도 또한 동일한 PVD 툴에서 구현된다. 예를 들어, 하나의 퇴적 챔버에서, 탄탈럼 타겟을 사용하여 탄탈럼이 퇴적되고, 그 다음 동일 챔버 또는 다른 퇴적 챔버에서 추가의 질소 가스로 질화탄탈럼이 퇴적된다. 본 실시예에서, 배리어 층(1102)은 다결정질 구조를 갖는다.
도 4의 블록 408를 참조하면, 방법(306)은 반도체 구조물(100)에 대해 냉각 프로세스를 수행하기 위한 동작을 포함한다. 예를 들어, 냉각 프로세스는 20초와 60초 사이의 지속기간과 같은 적합한 지속기간 동안 (아르곤과 같은) 비활성 가스 분위기에서 구현된다. 냉각 프로세스도 또한, 동일한 PVD 툴에서 수행된다.
도 4의 블록 410 및 도 12를 참조하면, 방법(306)은 확산 층(1202)을 형성하도록 배리어 층(1102)에 대해 산소 트리트먼트를 수행하기 위한 동작을 포함한다. 확산 층(1202)은 산소 및 금속을 포함하는 금속성 산화물 층이다. 본 실시예에서, 확산 층(1202)은 산소 및 탄탈럼을 포함한다. 다른 실시예에서, 확산 층(1202)은 질소를 더 포함한다. 확산 층(1202)은 5 옹스트롬과 30 옹스트롬 사이 범위의 두께를 가질 수 있다. 확산 층(1202)은 확산 층(1202)의 상부 표면에서 최대 산소 농도를 갖는 구배된(graded) 조성을 갖는다. 일부 예에서, 최대 산소 농도는 35%(원자 퍼센티지)보다 더 크지만 45%보다 더 작다. 본 실시예에서, 확산 층(1202)은 비정질 구조를 갖는 반면에, 배리어 층(1102)은 다결정질 구조를 갖는다.
산소 트리트먼트 동안, 산소는 배리어 층(1102) 안으로 확산한다. 산소 트리트먼트도 또한 동일한 PVD 툴에서 구현된다. 산소 트리트먼트는 1 sccm와 20 sccm 사이 범위의 산소 유량으로 상온에서 산소 분위기에서 이루어진다. 일부 실시예에서, 플라즈마가 500W와 1500W 사이 범위와 같은 낮은 플라즈마 전력으로 산소 가스에 적용될 수 있으며, 그리하여 산소 농도는 적합한 콘택 저항을 유지하도록 낮은 레벨로 제어된다.
도 4의 블록 412를 참조하면, 방법(306)은 배리어 층(1102) 및 확산 층(1202)의 형성 후에 반도체 구조물(100)에 대해 제2 디가스 프로세스를 수행하기 위한 동작을 포함한다. 제2 디가스 프로세스는 동작 402에서의 제1 디가스 프로세스와 유사하다. 예를 들어, 제2 디가스 프로세스는 반도체 구조물(100)을 건조시키도록 고온에서 아르곤 분위기에서 수행된다. 일부 예에 따르면, 디가스 프로세스는 200 ℃와 400 ℃ 사이 범위의 온도에서 30초 내지 300초 범위의 디가스 지속기간으로 수행된다. 본 실시예에서, 디가스 프로세스는 동일한 PVD 툴에서 구현된다.
도 4의 블록 414를 참조하면, 방법(306)은 반도체 구조물(100), 특히 배리어 층(1102) 및 확산 층(1202)을 세척하도록 반도체 구조물(100)에 대해 제2 RPC 프로세스를 수행하기 위한 동작으로 진행한다. 제2 RPC 프로세스는 예를 들어 이들 금속성 재료 층들로부터 입자, 잔여물 및 기타 오염물을 제거한다. 제2 RPC 프로세스는 동작 404에서의 제1 RPC 프로세스와 유사하다. 예를 들어, 제2 RPC 프로세스는 플라즈마 조건의 가스 분위기에서 수행된다. 본 실시예에서, 제2 RPC 프로세스는 상온에서 수소와 헬륨 가스를 포함한다. 일부 예에 따르면, 수소는 가스의 3%와 10% 사이이고, 헬륨은 97%와 90% 사이이다. 일부 예에서, 가스 압력은 10 mTorr와 30 mTorr 사이 범위이다. 플라즈마를 발생시키기 위한 EF 전력은 500 W와 1500 W 사이 범위이다. 제2 RPC 트리트먼트 지속기간은 30초와 300초 사이 범위이다. 본 실시예에서, RPC 프로세스는 동일한 PVD 툴에서 구현된다.
도 4의 블록 416 및 도 13을 참조하면, 방법(306)은 확산 층(1202) 상에 금속성 층(1302)을 퇴적하기 위한 동작을 포함한다. 금속성 층(1302)은 알루미늄, 구리, 텅스텐, 다른 적합한 금속 또는 금속 합금, 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 금속성 층(1302)은 알루미늄 구리(AlCu) 합금을 포함한다. 이 실시예에 더하여, AlCu 층(1302)은 약 99.5% 알루미늄 및 약 0.5% 구리를 포함한다. AlCu 층(1302)은, 300℃와 500℃ 사이 범위의 온도와 같이, 300 ℃보다 더 큰 높은 퇴적 온도에서 PVD 툴에서 스퍼터링에 의해 퇴적된다. 일부 예에서, 퇴적 온도는 350℃와 450℃ 사이의 범위이다. 본 실시예에서, 그에 따라 형성된 AlCu 층(1302)은 다결정질 구조를 갖는다. 특히, AlCu 층(1302)의 결정 입도(grain size)는 실질적으로 5 마이크론과 20 마이크론 사이 범위에 분포된다. 일부 실시예에서, AlCu 층(1302)은 50%보다 더 많은 다결정질 입자가 1 마이크론보다 더 큰 결정 입도를 갖는 결정 입도 분포를 갖는다. 일부 실시예에서, AlCu 층(1302)은 6000 옹스트롬과 12000 옹스트롬 사이 범위의 두께를 갖는다.
기존의 방법에서, AlCu 층은, 300 ℃보다 낮은 퇴적 온도와 같은 냉각 조건에서 퇴적된다. 따라서, 퇴적된 AlCu 층은 (RV 홀과 같은) 갭을 적절하게 채울 수 없으며, 톱니형 프로파일을 남긴다. 이는 제2 패시베이션 층(146)의 불완전한 또는 부적절한 충전을 초래하며, 다양한 성능 및 신뢰성 문제를 일으킨다. 개시된 방법에서는 고온 퇴적을 구현함으로써, AlCu 층(1302)은 한 측에서는 갭 충전을 개선하지만 다른 측에서는 금속 돌출(extrusion)을 야기할 수 있다. 특히, 배리어 층(1102)에서의 탄탈럼은 AlCu 층(1302)으로 확산하고 TaN 격자 베이컨시를 유도하며, 이는 구리가 상부 금속 라인(130)으로부터 구리 돌출을 형성할 부가의 기회를 제공한다. 또한, AlCu 층(1302)에서의 알루미늄은 열 응력에 의해 쉽게 알루미늄 돌출을 형성한다. AlCu 층(1302)과 배리어 층(1202) 사이에 끼여 있으며 이들을 분리하는 확산 층(1202)을 형성함으로써, 다양한 금속 돌출부는 효과적으로 제거되거나 실질적으로 감소된다. AlCu 층(1302)의 고온 퇴적 및 확산 층(1202)을 형성하기 위한 산소 트리트먼트를 이용한 개시된 방법으로, 충전 문제와 금속 돌출 문제 둘 다 개선된다.
AlCu 층(1302)을 퇴적하기 위한 동작 416 동안, 고온 퇴적으로 인해, AlCu 층(1302)으로부터의 알루미늄은 확산 층(1202)으로 확산할 수 있다. 이 경우에, 확산 층(1202)은 또한 알루미늄을 포함한다. 일부 실시예에서, 확산 층(1202)은 탄탈럼, 산소, 알루미늄, 및 질소를 포함한다.
추가적으로, 방법(306)의 상기 모든 동작들은 클러스터 PVD의 다양한 챔버에서 구현된다. 워크피스(100)가 로드락을 통해 PVD 툴 안으로 보내지고, 상기 동작들의 완료 후에 내보내질 것이다. 따라서, 제조 비용이 감소되고, 동작들 사이의 오염을 피할 수 있다. 예를 들어, PVD 클러스터 툴은 하나 이상의 디가스 챔버, 하나 이상의 사전세척 챔버, 하나 이상의 통과 챔버, 및 복수의 퇴적 챔버를 포함한다. 이 예에 더하여, 디가스 동작은 디가스 챔버에서 구현되고, RPC 동작은 사전세척 챔버에서 구현되고, 냉각 동작은 통과 챔버에서 구현될 수 있고, 다양한 퇴적 동작(Ta, TaN 및 AlCu 퇴적)은 다양한 퇴적 챔버에서 구현될 수 있고, 산소 트리트먼트는 디가스 챔버, 사전세척 챔버, 또는 퇴적 챔버에서 구현된다.
따라서 방법(200)에 의해 형성된, 일부 실시예에 따라 구성된 반도체 구조물(100)은 단면도로 도 14에 더 예시되어 있다. 특히, RDL 구조물(140)이 방법(208)에 의해 형성된다. 보다 구체적으로, RDL 금속성 층(142)이 방법(306)에 의해 형성된다. 방법(208) 및 방법(306) 둘 다 방법(200)의 일부이지만 복수의 부분 동작들로 세분화된 것이다.
방법(200)은 상기에 기재된 동작들 전에, 그 동안, 또는 그 후에 다른 동작을 추가로 포함할 수 있다. 반도체 구조물은 다른 특징부를 더 포함할 수 있다. 예를 들어, 3D 패키징 또는 3DIC 디바이스의 확인 테스트를 돕기 위한 테스트 구조물이 포함될 수 있다. 테스트 구조물은, 예를 들어 재배선 층에 또는 기판 상에 형성된 테스트 패드를 포함할 수 있으며, 이는 3D 패키징 또는 3DIC의 테스트, 프로브 및/또는 프로브 카드의 사용 등을 가능하게 한다. 확인 테스트는 최종 구조물 뿐만 아니라 중간 구조물에 대해서도 수행될 수 있다. 또한, 여기에 개시된 구조물 및 방법은, 수율을 증가시키고 비용을 감소시키기 위해 공지된 양호 다이의 중간 검증을 통합한 테스트 방법과 함께 사용될 수 있다.
본 개시는 다양한 실시예에서 반도체 구조물(100) 및 이의 제조 방법(200)을 제공한다. 반도체 구조물은, 금속 및 산소를 함유하는 확산 층을 형성하도록 산소 트리트먼트 및 고온 퇴적을 사용하여 형성된 RDL 금속성 특징부를 갖는 RDL 구조물을 포함한다. 다양한 실시예에서 개시된 방법을 구현함으로써, 아래에 기재된 이점의 일부가 존재할 수 있다. 그러나, 여기에 개시된 상이한 실시예들은 상이한 이점들을 제공하고 어떠한 특정 이점도 모든 실시예에 반드시 요구되는 것은 아님을 이해하여야 한다. 하나의 예로서, AlCu 층(1302)은 PVD 툴에서 고온에서 스퍼터링에 의해 형성되고, 가스 충전이 실질적으로 개선된다. 확산 층(1202)이 배리어 층(1102)과 AlCu 층(1302) 사이에 형성되며, 이는 금속 돌출을 막는다.
따라서, 본 개시는 일부 실시예에 따른 집적 회로(IC) 구조물을 제공한다. IC 구조물은, IC 디바이스가 위에 형성되어 있는 반도체 기판; 상기 반도체 기판 상에 형성되며, 상기 IC 디바이스에 연결된 콘택, 비아 및 금속 라인을 포함하는 상호접속 구조물; 및 상기 상호접속 구조물 상에 형성되며 상기 상호접속 구조물의 상부 금속 라인 바로 위에 있는 재배선층(RDL) 금속성 특징부를 포함한다. 상기 RDL 금속성 특징부는, 상기 상부 금속 라인 상에 배치된 배리어 층; 상기 배리어 층 상에 배치되며, 금속 및 산소를 포함하는 확산 층; 및 상기 확산 층 상에 배치된 금속성 층을 더 포함한다.
본 개시는 또한, 일부 다른 실시예에 따른 IC 구조물을 제공한다. IC 구조물은, IC 디바이스가 위에 형성되어 있는 반도체 기판; 상기 반도체 기판 상에 형성되며, 상기 IC 디바이스에 연결된 복수의 전도성 특징부를 포함하는 상호접속 구조물; 및 상기 상호접속 구조물 상에 형성되며, 상기 복수의 전도성 특징부 중의 하나의 전도성 특징부 상에 있는 재배선층(RDL) 금속성 특징부를 포함한다. 상기 RDL 금속성 특징부는, 상기 전도성 특징부 상에 배치된 배리어 층; 상기 배리어 층 상에 배치되며, 비정질 구조의 금속성 산화물인 확산 층; 및 상기 확산 층 상에 배치된 금속성 층을 더 포함한다. 상기 RDL 금속성 특징부는 상기 배리어 층 및 상기 확산 층을 통해 상기 전도성 특징부에 전기적으로 접속된다.
본 개시는 일부 실시예에 따라 집적 회로(IC) 구조물을 제조하는 방법을 제공한다. 방법은, 반도체 기판 상에 IC 디바이스를 형성하는 단계; 상기 반도체 기판 상에, 상기 IC 디바이스와 연결된 복수의 전도성 특징부를 포함하는 상호접속 구조물을 형성하는 단계; 상기 상호접속 구조물 상에, 상기 복수의 전도성 특징부의 상부 전도성 특징부를 노출시키는 제1 개구를 포함하는 제1 패시베이션 층을 형성하는 단계; 상기 제1 패시베이션 층 상에 그리고 상기 제1 개구 내의 상기 상부 전도성 특징부 상에 배리어 층을 퇴적하는 단계; 확산 층을 형성하도록 상기 배리어 층에 대해 산소 트리트먼트를 수행하는 단계; 상기 확산 층 상에 금속성 층을 퇴적하는 단계; 재배선층(RDL) 금속성 특징부를 형성하도록 상기 금속성 층, 상기 확산 층, 및 상기 배리어 층을 패터닝하는 단계; 및 상기 RDL 금속성 특징부 및 상기 제1 패시베이션 층 상에 제2 패시베이션 층을 형성하는 단계를 포함한다. 상기 RDL 금속성 특징부는 본딩 패드로서 상기 상부 전도성 특징부로부터 상기 제2 패시베이션 층의 제2 개구로 연장한다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예
실시예 1. 집적 회로(IC; integrated circuit) 구조물에 있어서,
반도체 기판;
상기 반도체 기판 상에 형성된 상호접속 구조물; 및
상기 상호접속 구조물 상에 형성된 재배선층(RDL; redistribution layer) 금속성 특징부(metallic feature)를 포함하고,
상기 RDL 금속성 특징부는,
상기 상호접속 구조물 상에 배치된 배리어 층;
상기 배리어 층 상에 배치되며, 금속 및 산소를 포함하는 확산 층; 및
상기 확산 층 상에 배치된 금속성 층
을 더 포함하는 것인, 집적 회로(IC) 구조물.
실시예 2. 실시예 1에 있어서, 상기 RDL 금속성 특징부는 상기 배리어 층 및 상기 확산 층을 통해 상기 상호접속 구조물의 상부 금속 라인에 전기적으로 접속되는 것인, 집적 회로(IC) 구조물.
실시예 3. 실시예 2에 있어서, 상기 확산 층은 5 옹스트롬과 30 옹스트롬 사이 범위의 두께를 포함하는 것인, 집적 회로(IC) 구조물.
실시예 4. 실시예 3에 있어서, 상기 확산 층은 상기 확산 층의 상부 표면으로부터 하부 표면으로 구배된(graded) 산소 농도를 가지며 상기 상부 표면에서 최대 산소 농도가 35%보다 더 큰 것인, 집적 회로(IC) 구조물.
실시예 5. 실시예 2에 있어서,
상기 배리어 층은 탄탈럼 막 및 상기 탄탈럼 막 상의 질화탄탈럼 막을 포함하고,
상기 확산 층은 탄탈럼, 산소 및 질소를 포함하는 것인, 집적 회로(IC) 구조물.
실시예 6. 실시예 5에 있어서,
상기 금속성 층은 알루미늄을 포함하고,
상기 확산 층은 알루미늄을 더 포함하는 것인, 집적 회로(IC) 구조물.
실시예 7. 실시예 1에 있어서, 상기 금속성 층은, 결정 입도가 실질적으로 5 마이크론과 20 마이크론 사이 범위인 다결정질 구조의 알루미늄을 포함하는 것인, 집적 회로(IC) 구조물.
실시예 8. 실시예 1에 있어서, 상기 금속성 층은, 50%보다 더 많은 다결정질 입자가 1 마이크론보다 더 큰 결정 입도를 갖는 다결정질 구조의 알루미늄을 포함하는 것인, 집적 회로(IC) 구조물.
실시예 9. 실시예 1에 있어서, 상기 확산 층은 비정질 구조의 금속성 산화물 층인 것인, 집적 회로(IC) 구조물.
실시예 10. 집적 회로(IC) 구조물에 있어서,
IC 디바이스가 위에 형성되어 있는 반도체 기판;
상기 반도체 기판 상에 형성되며, 상기 IC 디바이스에 연결된 복수의 전도성 특징부를 포함하는 상호접속 구조물; 및
상기 상호접속 구조물 상에 형성되며, 상기 복수의 전도성 특징부 중의 하나의 전도성 특징부 상에 있는 재배선층(RDL) 금속성 특징부를 포함하고,
상기 RDL 금속성 특징부는,
상기 전도성 특징부 상에 배치된 배리어 층;
상기 배리어 층 상에 배치되며, 비정질 구조의 금속성 산화물인 확산 층; 및
상기 확산 층 상에 배치된 금속성 층
을 더 포함하고, 상기 RDL 금속성 특징부는 상기 배리어 층 및 상기 확산 층을 통해 상기 전도성 특징부에 전기적으로 접속되는 것인, 집적 회로(IC) 구조물.
실시예 11. 실시예 10에 있어서, 상기 확산 층은 5 옹스트롬과 30 옹스트롬 사이 범위의 두께를 포함하는 것인, 집적 회로(IC) 구조물.
실시예 12. 실시예 10에 있어서, 상기 확산 층은 상기 확산 층의 상부 표면으로부터 하부 표면으로 구배된 산소 농도를 가지며 상기 상부 표면에서 최대 산소 농도가 35%보다 더 큰 것인, 집적 회로(IC) 구조물.
실시예 13. 실시예 10에 있어서,
상기 배리어 층은 탄탈럼 막 및 상기 탄탈럼 막 상에 배치된 질화탄탈럼 막을 포함하고,
상기 금속성 층은 알루미늄을 포함하고,
상기 확산 층은 탄탈럼, 알루미늄, 산소 및 질소를 포함하는 것인, 집적 회로(IC) 구조물.
실시예 14. 실시예 10에 있어서, 상기 금속성 층은, 50%보다 더 많은 다결정질 입자가 1 마이크론보다 더 큰 결정 입도를 갖는 다결정질 구조의 알루미늄을 포함하는 것인, 집적 회로(IC) 구조물.
실시예 15. 실시예 10에 있어서,
상기 상호접속 구조물 상에 형성된 제1 패시베이션 층 및 제2 패시베이션 층을 더 포함하고,
상기 제1 패시베이션 층은 제1 실리콘 질화물 층 및 상기 제1 실리콘 질화물 층 상에 배치된 제1 미도핑 실리카 유리 층을 포함하고,
상기 제2 패시베이션 층은 상기 제1 미도핑 실리카 유리 층 상에 배치된 제2 미도핑 실리카 유리 층 및 상기 제2 미도핑 실리카 유리 층 상에 배치된 제2 실리콘 질화물 층을 포함하고,
상기 RDL 금속성 특징부는 상기 제1 패시베이션 층으로부터 상기 제2 패시베이션 층으로 연장하며, 본딩 패드로서 상기 제2 패시베이션 층의 개구 내의 부분을 포함하는 것인, 집적 회로(IC) 구조물.
실시예 16. 집적 회로(IC) 구조물을 제조하는 방법에 있어서,
반도체 기판 상에 IC 디바이스를 형성하는 단계;
상기 반도체 기판 상에, 상기 IC 디바이스와 연결된 복수의 전도성 특징부를 포함하는 상호접속 구조물을 형성하는 단계;
상기 상호접속 구조물 상에, 상기 복수의 전도성 특징부의 상부 전도성 특징부를 노출시키는 제1 개구를 포함하는 제1 패시베이션 층을 형성하는 단계;
상기 제1 패시베이션 층 상에 그리고 상기 제1 개구 내의 상기 상부 전도성 특징부 상에 배리어 층을 퇴적하는 단계;
확산 층을 형성하도록 상기 배리어 층에 대해 산소 트리트먼트(treatment)를 수행하는 단계;
상기 확산 층 상에 금속성 층을 퇴적하는 단계;
재배선층(RDL) 금속성 특징부를 형성하도록 상기 금속성 층, 상기 확산 층, 및 상기 배리어 층을 패터닝하는 단계; 및
상기 RDL 금속성 특징부 및 상기 제1 패시베이션 층 상에 제2 패시베이션 층을 형성하는 단계를 포함하고,
상기 RDL 금속성 특징부는 본딩 패드로서 상기 상부 전도성 특징부로부터 상기 제2 패시베이션 층의 제2 개구로 연장하는 것인, 집적 회로(IC) 구조물을 제조하는 방법.
실시예 17. 실시예 16에 있어서, 상기 확산 층 상에 금속성 층을 퇴적하는 단계는, 300 ℃보다 더 높은 퇴적 온도에서 물리적 기상 증착(PVD; physical vapor deposition) 툴에서 PVD에 의해 알루미늄 구리 합금을 퇴적하는 단계를 포함하는 것인, 집적 회로(IC) 구조물을 제조하는 방법.
실시예 18. 실시예 17에 있어서, 상기 확산 층을 형성하도록 상기 배리어 층에 대해 산소 트리트먼트를 수행하는 단계는, 1 sccm과 20 sccm 사이 범위의 산소 가스 유량으로 상기 PVD 툴에서 산소 트리트먼트를 수행하는 단계를 포함하는 것인, 집적 회로(IC) 구조물을 제조하는 방법.
실시예 19. 실시예 17에 있어서, 상기 제1 패시베이션 층 상에 그리고 상기 제1 개구 내의 상기 상부 전도성 특징부 상에 배리어 층을 퇴적하는 단계 전에,
아르곤 분위기에서 200 ℃와 400 ℃ 사이 범위의 온도로 상기 전도성 특징부에 대해 제1 디가스(degas) 프로세스를 수행하는 단계; 및
수소 및 헬륨 분위기에서 상기 전도성 특징부에 대해 제1 원격 플라즈마 세척(RPC; remote plasma cleaning) 프로세스를 수행하는 단계
를 더 포함하는, 집적 회로(IC) 구조물을 제조하는 방법.
실시예 20. 실시예 19에 있어서, 상기 확산 층 상에 금속성 층을 퇴적하는 단계 전에,
200 ℃와 400 ℃ 사이 범위의 온도로 상기 배리어 층 및 상기 확산 층에 대해 제2 디가스 프로세스를 수행하는 단계; 및
상기 배리어 층 및 상기 확산 층에 대해 제2 RPC 프로세스를 수행하는 단계
를 더 포함하는, 집적 회로(IC) 구조물을 제조하는 방법.

Claims (10)

  1. 집적 회로(IC) 구조체에 있어서,
    반도체 기판;
    상기 반도체 기판 상에 형성된 상호접속 구조체;
    상기 상호접속 구조체 상에 형성된 제1 패시베이션 층 - 상기 제1 패시베이션 층은 상기 상호접속 구조체의 상부 금속 라인을 노출시키는, 제1 영역 내의 제1 개구를 포함함 - ;
    상기 상호접속 구조체 상에 형성된 재배선층(RDL; redistribution layer) 금속 특징부(metallic feature)로서,
    상기 상호접속 구조체 상에 배치된 배리어 층;
    상기 배리어 층 상에 배치되며, 금속 및 산소를 포함하는 확산 층; 및
    상기 확산 층 상에 배치된 금속 층을 더 포함하는, 상기 RDL 금속 특징부; 및
    상기 RDL 금속 특징부와 상기 제1 패시베이션 층 상에 형성된 제2 패시베이션 층 - 상기 제2 패시베이션 층은 상기 제1 영역으로부터 이격된(distanced away) 제2 영역 내의 제2 개구를 포함함 -
    을 포함하고,
    상기 RDL 금속 특징부는 상기 제1 영역 내에서 상기 제1 패시베이션 층으로부터 상기 제2 패시베이션 층까지 수직으로 연장되는 제1 부분과, 상기 제1 개구로부터 본딩 패드로서 상기 제2 패시베이션 층의 제2 개구까지 수평으로 연장되는 제2 부분을 포함하는 것인, 집적 회로(IC) 구조체.
  2. 제1항에 있어서, 상기 RDL 금속 특징부는 상기 배리어 층과 상기 확산 층을 통해 상기 상호접속 구조체의 상부 금속 라인에 전기적으로 연결되는 것인, 집적 회로(IC) 구조체.
  3. 제2항에 있어서, 상기 확산 층은 5 옹스트롬과 30 옹스트롬 사이 범위의 두께를 포함하는 것인, 집적 회로(IC) 구조체.
  4. 제3항에 있어서, 상기 확산 층은 상기 확산 층의 상부 표면으로부터 하부 표면으로 구배된(graded) 산소 농도를 가지며 상기 상부 표면에서 최대 산소 농도가 35%보다 더 큰 것인, 집적 회로(IC) 구조체.
  5. 제2항에 있어서,
    상기 배리어 층은 탄탈럼 막 및 상기 탄탈럼 막 상의 질화탄탈럼 막을 포함하고,
    상기 확산 층은 탄탈럼, 산소 및 질소를 포함하는 것인, 집적 회로(IC) 구조체.
  6. 제1항에 있어서, 상기 금속 층은 5 마이크론과 20 마이크론 사이 범위의 입자 크기를 갖는 다결정질 구조의 알루미늄을 포함하는 것인, 집적 회로(IC) 구조체.
  7. 제1항에 있어서, 상기 금속 층은 50%보다 더 많은 다결정질 입자가 1 마이크론보다 더 큰 입자 크기를 갖는 다결정질 구조의 알루미늄을 포함하는 것인, 집적 회로(IC) 구조체.
  8. 제1항에 있어서, 상기 확산 층은 비정질 구조의 금속 산화물 층인 것인, 집적 회로(IC) 구조체.
  9. 집적 회로(IC) 구조체에 있어서,
    IC 디바이스가 위에 형성된 반도체 기판;
    상기 반도체 기판 상에 형성된 상호접속 구조체 - 상기 상호접속 구조체는 상기 IC 디바이스에 결합된 복수의 전도성 특징부를 포함함 - ;
    상기 상호접속 구조체 상에 형성된 제1 패시베이션 층 - 상기 제1 패시베이션 층은 상기 복수의 전도성 특징부 중 하나의 전도성 특징부를 노출시키는, 제1 영역 내의 제1 개구를 포함함 - ;
    상기 상호접속 구조체 상에 형성되며 상기 복수의 전도성 특징부 중 하나의 전도성 특징부 상에 랜딩되는 재배선층(RDL) 금속 특징부로서,
    상기 하나의 전도성 특징부 상에 배치된 배리어 층;
    상기 배리어 층 상에 배치되며, 비정질 구조의 금속 산화물인 확산 층; 및
    상기 확산 층 상에 배치된 금속 층을 더 포함하고, 상기 배리어 층과 상기 확산 층을 통해 상기 하나의 전도성 특징부에 전기적으로 접속되는, 상기 RDL 금속 특징부; 및
    상기 RDL 금속 특징부와 상기 제1 패시베이션 층 상에 형성된 제2 패시베이션 층 - 상기 제2 패시베이션 층은 상기 제1 영역으로부터 이격된 제2 영역 내의 제2 개구를 포함함 -
    을 포함하고,
    상기 RDL 금속 특징부는 상기 제1 영역 내에서 상기 제1 패시베이션 층으로부터 상기 제2 패시베이션 층까지 수직으로 연장되는 제1 부분과, 상기 제1 개구로부터 본딩 패드로서 상기 제2 패시베이션 층의 제2 개구까지 수평으로 연장되는 제2 부분을 포함하는 것인, 집적 회로(IC) 구조체.
  10. 집적 회로(IC) 구조체를 제조하는 방법에 있어서,
    반도체 기판 상에 IC 디바이스를 형성하는 단계;
    상기 반도체 기판 상에 상호접속 구조체 - 상기 상호접속 구조체는 상기 IC 디바이스와 결합된 복수의 전도성 특징부를 포함함 - 를 형성하는 단계;
    상기 상호접속 구조체 상에 제1 패시베이션 층 - 상기 제1 패시베이션 층은 상기 복수의 전도성 특징부 중 상부 전도성 특징부를 노출시키는, 제1 영역 내의 제1 개구를 포함함 - 을 형성하는 단계;
    상기 제1 패시베이션 층 상에 그리고 상기 제1 개구 내의 상기 상부 전도성 특징부 상에 배리어 층을 퇴적하는 단계;
    확산 층을 형성하도록 상기 배리어 층에 산소 트리트먼트(treatment)를 수행하는 단계;
    상기 확산 층 상에 금속 층을 퇴적하는 단계;
    재배선층(RDL) 금속 특징부를 형성하도록 상기 금속 층, 상기 확산 층 및 상기 배리어 층을 패터닝하는 단계; 및
    상기 RDL 금속 특징부와 상기 제1 패시베이션 층 상에 제2 패시베이션 층 - 상기 제2 패시베이션 층은 상기 제1 영역으로부터 이격된 제2 영역 내의 제2 개구를 포함함 - 을 형성하는 단계를 포함하고,
    상기 RDL 금속 특징부는 상기 제1 영역 내에서 상기 제1 패시베이션 층으로부터 상기 제2 패시베이션 층까지 수직으로 연장되는 제1 부분과, 상기 제1 개구로부터 본딩 패드로서 상기 제2 패시베이션 층의 제2 개구까지 수평으로 연장되는 제2 부분을 포함하는 것인, 집적 회로(IC) 구조체를 제조하는 방법.
KR1020180070361A 2018-03-27 2018-06-19 재배선층 금속성 구조물 및 방법 KR102103532B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/937,339 US10658315B2 (en) 2018-03-27 2018-03-27 Redistribution layer metallic structure and method
US15/937,339 2018-03-27

Publications (2)

Publication Number Publication Date
KR20190113484A KR20190113484A (ko) 2019-10-08
KR102103532B1 true KR102103532B1 (ko) 2020-04-23

Family

ID=67910046

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180070361A KR102103532B1 (ko) 2018-03-27 2018-06-19 재배선층 금속성 구조물 및 방법

Country Status (5)

Country Link
US (4) US10658315B2 (ko)
KR (1) KR102103532B1 (ko)
CN (2) CN115763425A (ko)
DE (1) DE102018107941B4 (ko)
TW (1) TWI707440B (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11444039B2 (en) 2020-05-29 2022-09-13 Sandisk Technologies Llc Semiconductor die including diffusion barrier layers embedding bonding pads and methods of forming the same
US11450624B2 (en) 2020-05-29 2022-09-20 Sandisk Technologies Llc Semiconductor die including diffusion barrier layers embedding bonding pads and methods of forming the same
WO2021242321A1 (en) * 2020-05-29 2021-12-02 Sandisk Technologies Llc Semiconductor die including diffusion barrier layers embedding bonding pads and methods of forming the same
US11373971B2 (en) * 2020-06-30 2022-06-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and methods of forming the same
FR3116151A1 (fr) * 2020-11-10 2022-05-13 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de formation d’une structure de piegeage d’un substrat utile

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0653408A (ja) 1991-09-09 1994-02-25 Hitachi Ltd Ｍｏｍ容量素子
US5961791A (en) * 1997-02-26 1999-10-05 Motorola, Inc. Process for fabricating a semiconductor device
US20020000665A1 (en) * 1999-04-05 2002-01-03 Alexander L. Barr Semiconductor device conductive bump and interconnect barrier
JP4979154B2 (ja) * 2000-06-07 2012-07-18 ルネサスエレクトロニクス株式会社 半導体装置
US20030091739A1 (en) 2001-11-14 2003-05-15 Hitoshi Sakamoto Barrier metal film production apparatus, barrier metal film production method, metal film production method, and metal film production apparatus
US6664185B1 (en) 2002-04-25 2003-12-16 Advanced Micro Devices, Inc. Self-aligned barrier formed with an alloy having at least two dopant elements for minimized resistance of interconnect
WO2004040642A1 (en) 2002-10-29 2004-05-13 Asm America, Inc. Oxygen bridge structures and methods
US6806192B2 (en) 2003-01-24 2004-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of barrier-less integration with copper alloy
US6998335B2 (en) * 2003-12-13 2006-02-14 Chartered Semiconductor Manufacturing, Ltd Structure and method for fabricating a bond pad structure
US7453149B2 (en) * 2004-08-04 2008-11-18 Taiwan Semiconductor Manufacturing Co., Ltd. Composite barrier layer
CN101211818B (zh) * 2006-12-26 2010-04-07 中芯国际集成电路制造(上海)有限公司 半导体集成电路的互连结构填隙铜镀的方法与结构
CN103151335B (zh) * 2007-04-09 2016-09-28 哈佛学院院长等 用于铜互连的氮化钴层及它们的形成方法
US8629053B2 (en) 2010-06-18 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Plasma treatment for semiconductor devices
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US9257333B2 (en) 2013-03-11 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures and methods of forming same
US9263839B2 (en) 2012-12-28 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for an improved fine pitch joint
US20130320522A1 (en) * 2012-05-30 2013-12-05 Taiwan Semiconductor Manufacturing Company, Ltd. Re-distribution Layer Via Structure and Method of Making Same
US9196532B2 (en) 2012-06-21 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit packages and methods for forming the same
US9275924B2 (en) 2012-08-14 2016-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package having a recess filled with a molding compound
US9196559B2 (en) 2013-03-08 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Directly sawing wafers covered with liquid molding compound
US8987922B2 (en) 2013-03-11 2015-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for wafer level packaging
US9275925B2 (en) 2013-03-12 2016-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for an improved interconnect structure
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
TW202236685A (zh) 2015-10-30 2022-09-16 日商半導體能源研究所股份有限公司 電容器、半導體裝置、模組以及電子裝置的製造方法
JP6577899B2 (ja) * 2016-03-31 2019-09-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9704784B1 (en) 2016-07-14 2017-07-11 Nxp Usa, Inc. Method of integrating a copper plating process in a through-substrate-via (TSV) on CMOS wafer

Also Published As

Publication number Publication date
US11502050B2 (en) 2022-11-15
TW201943040A (zh) 2019-11-01
TWI707440B (zh) 2020-10-11
US20200144208A1 (en) 2020-05-07
US20230072507A1 (en) 2023-03-09
KR20190113484A (ko) 2019-10-08
CN115763425A (zh) 2023-03-07
US10916517B2 (en) 2021-02-09
DE102018107941B4 (de) 2023-02-09
US20210159196A1 (en) 2021-05-27
US10658315B2 (en) 2020-05-19
CN110310936A (zh) 2019-10-08
DE102018107941A1 (de) 2019-10-02
US20190304939A1 (en) 2019-10-03

Similar Documents

Publication Publication Date Title
KR102103532B1 (ko) 재배선층 금속성 구조물 및 방법
TWI618189B (zh) 金屬互連件裝置及形成金屬互連件的方法
US9773701B2 (en) Methods of making integrated circuits including conductive structures through substrates
TWI524492B (zh) 使用多層介層窗的３ｄ積體電路
US11189538B2 (en) Semiconductor structure with polyimide packaging and manufacturing method
TWI807289B (zh) 封裝裝置及其形成方法
US11855130B2 (en) Three-dimensional device structure including substrate-embedded integrated passive device and methods for making the same
TWI793501B (zh) 積體晶片結構及其形成方法
CN113299600A (zh) 形成金属互连的方法
US10224242B1 (en) Low-resistivity metallic interconnect structures
US9184134B2 (en) Method of manufacturing a semiconductor device structure
US8822336B2 (en) Through-silicon via forming method
TW202145484A (zh) 半導體裝置
US10157819B2 (en) Semiconductor device and manufacturing method thereof
KR102319994B1 (ko) 반도체 구조체 및 그 제조 방법
US20240021549A1 (en) Connector and method for forming the same
US10818596B2 (en) Method for forming semiconductor device structure with graphene layer
US20230290705A1 (en) Semiconductor structure with improved heat dissipation
TW202326944A (zh) 半導體元件及其製作方法
CN118016642A (zh) 半导体结构和形成半导体结构的方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
X091 Application refused [patent]
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant