JP6577899B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関し、例えば、半導体チップの電極に銅から成るワイヤを接合する半導体装置の製造方法に好適に利用できるものである。
配線基板やリードフレームなどの基材に設けられた端子（リード）と、これらの基材上（配線基板のチップ搭載領域上、リードフレームのダイパッド上）に搭載された半導体チップの電極（パッド）とを、導電性のワイヤを介して互いに、かつ、電気的に接続する半導体装置がある（例えば特許文献１、特許文献２）。
また、これらの半導体装置において、半導体チップの電極は、例えばアルミニウム（Ａｌ）から成る。
特開２０１４−０３３２２８号公報 特開２０１２−２２７３７９号公報
上記のような半導体装置において、銅（Ｃｕ）から成るワイヤを使用した場合、すなわち、半導体チップのアルミニウムから成る電極（パッド）に銅から成るワイヤを接合した場合は、金（Ａｕ）から成るワイヤを使用した場合に比べて、半導体チップの電極の一部（ワイヤが接合された部分）が排斥（「スプラッシュ・アウト」とも呼ぶ）され易い。
なお、上記のスプラッシュ・アウトが発生すると、排斥された電極の一部が半導体チップの電極の周縁部を覆っている絶縁膜（パッシベーション膜）に接触してこの絶縁膜を損傷し、半導体装置の信頼性を損なう恐れがある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による半導体装置の製造方法は、基材上に搭載された半導体チップのパッドと基材の端子を銅から成るワイヤを介して互いに、かつ、電気的に接続する工程を含み、半導体チップのパッドを形成する工程は、アルミニウムから成る第１導電層、第１導電層とは異なる材料から成り、第１導電層上に積層された第２導電層、および第１導電層と同じ材料から成り、第２導電層上に積層された第３導電層を有する積層膜をパターニングすることによってパッドおよび配線を形成する工程と、パッドおよび配線を覆う絶縁膜をパターニングしてパッドの一部を絶縁膜から露出させる工程と、絶縁膜から露出したパッドの一部をエッチングして第１導電層を露出させる工程とを含む。
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
実施の形態１の半導体装置の半導体チップを示す平面図である。 実施の形態１の半導体装置を示す断面図である。 実施の形態１の半導体装置の半導体チップを示す要部断面図である。 実施の形態１の半導体装置の製造方法を示す断面図である。 図４に続く半導体装置の製造方法を示す要部断面図である。 図５に続く半導体装置の製造方法を示す要部断面図である。 図６に続く半導体装置の製造方法を示す要部断面図である。 図７に続く半導体装置の製造方法を示す要部断面図である。 図８に続く半導体装置の製造方法を示す要部断面図である。 図９に続く半導体装置の製造方法を示す要部断面図である。 図１０に続く半導体装置の製造方法を示す要部断面図である。 図１１に続く半導体装置の製造方法を示す要部断面図である。 実施の形態１の半導体装置のパッド構造を示す平面図である。 実施の形態１の半導体装置のパッド構造を示す断面図である。 図１２に続く半導体装置の製造方法を示す断面図である。 図１５に続く半導体装置の製造方法を示す断面図である。 図１６に続く半導体装置の製造方法を示す断面図である。 実施の形態２の半導体装置の製造方法を示す断面図である。 図１８に続く半導体装置の製造方法を示す要部断面図である。 図１９に続く半導体装置の製造方法を示す要部断面図である。 変形例１の半導体装置を示す断面図である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。さらに、実施の形態を説明する図面においては、構成を分かり易くするために、平面図にハッチングを付す場合や、断面図のハッチングを省略する場合がある。
（実施の形態１）
＜半導体装置＞
図１は、本実施の形態１の半導体装置を示す概略平面図である。図２は、図１の半導体装置の断面図である。なお、図１では、配線基板の上面を覆う封止体の図示を省略している。
本実施の形態１の半導体装置１０は、基材である配線基板１１の上面に半導体チップ１２を搭載し、配線基板１１の下面（実装面）に複数の半田ボール（半田材、バンプ電極）から成る外部端子１３を形成したＢＧＡ(Ball Grid Array)型の半導体装置である。
配線基板１１は、例えばガラス繊維にエポキシ樹脂などの合成樹脂を含浸させて成形した絶縁材（いわゆるガラスエポキシ樹脂）の上下両面に２層の配線（複数の上面配線１４および複数の下面配線１６）を備えている。配線基板１１の上面は、上面配線１４を保護するソルダーレジスト（絶縁膜）２１で覆われており、配線基板１１の下面は、下面配線１６を保護するソルダーレジスト（絶縁膜）２２で覆われている。上面配線１４および下面配線１６は銅（Ｃｕ）から成り、絶縁材に設けられた貫通孔（ビア）１８を通じて互いに電気的に接続されている。
配線基板１１の上面には、ソルダーレジスト２１を除去して上面配線１４の一部を露出させて成る複数のボンディングリード（端子）１４Ｐが形成されている。また、配線基板１１の下面には、ソルダーレジスト２２を除去して下面配線１６の一部を露出させて成る複数のバンプランド（電極）１６Ｐが設けられている。図示は省略するが、複数のボンディングリード１４Ｐおよび複数のバンプランド１６Ｐのそれぞれの表面には、例えばニッケル（Ｎｉ）膜と金（Ａｕ）膜の積層膜で構成されたメッキ膜が形成されている。
配線基板１１の上面の中央部（チップ搭載領域）には、平面形状が四角形の半導体チップ１２が搭載（ダイボンディング）されている。半導体チップ１２は、その裏面を配線基板１１の上面に対向させた状態で配線基板１１の上面の中央部に配置され、ダイボンド材（接着剤）２３を介してソルダーレジスト２１の表面に固定されている。
半導体チップ１２の主面（表面）ＣＳ上で、かつ、図１に示すように平面形状が略四角形から成る主面ＣＳの周縁部には、複数のパッド（電極）ＰＤが各辺に沿って一列に配置されている。複数のパッドＰＤのそれぞれと、配線基板１１の上面に形成された複数のボンディングリード１４Ｐのそれぞれは、銅から成るワイヤ（導電性部材）２５を介して互いに、かつ、電気的に接続されている。
図１に示すように、半導体チップ１２の主面の周縁部に形成された複数のパッドＰＤで囲まれる領域（内部回路領域）には、電源配線、基準電源配線を含む複数の配線Ｍ３が形成されている。複数のパッドＰＤおよび複数の配線Ｍ３は、半導体チップ１２の主面（図３で言う半導体素子Ｑ１，Ｑ２が形成された面）ＣＳ上に形成された複数の配線層（多層配線層）のうちの最上層の配線層、すなわち、ある配線層とこの配線層上に位置する他の配線層との間にそれぞれ形成された複数の絶縁層のうちの最上部に位置する絶縁層３５の表面上に形成された配線層に形成されており、いずれもアルミニウム（Ａｌ）を主成分とする導電材料から成る。
半導体チップ１２の主面ＣＳ上に形成された複数の絶縁層のうちの最上部に位置する絶縁層３５の表面上には、集積回路を外部の異物や水分から遮蔽するための保護膜（絶縁膜、パッシベーション膜）３０が形成されている。
配線基板１１の上面、半導体チップ１２および複数のワイヤ２５は、封止体２６によって封止されている。封止体２６は、例えばシリコンフィラーを含有するエポキシ樹脂系の熱硬化性樹脂から成り、トランスファーモールド方式によって成形されている。
半導体装置１０は、配線基板１１の下面に形成された複数の半田ボール１３から成る外部端子を介して図示しない実装基板（マザーボード）に実装される。すなわち、半導体装置１０の配線基板１１は、その上面に搭載された半導体チップ１２をマザーボード（実装基板）に接続するためのインターポーザ基板として機能している。
半導体装置１０の外部端子を構成する半田ボール１３は、例えば錫（Ｓｎ）、錫−ビスマス（Ｓｎ−Ｂｉ）合金、または錫−銅−銀（Ｓｎ−Ｃｕ−Ａｇ）合金など、鉛（Ｐｂ）を実質的に含まない、いわゆる鉛フリー半田で構成されている。
図３は、図１および図２に示す半導体チップ１２の周縁部（パッドＰＤが配置された領域）の構成を示す断面図である。
単結晶シリコンから成る半導体基板１２Ｓの主面ＣＳには、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などから成る複数の半導体素子が形成されている。図３には、複数の半導体素子を代表して第１半導体素子Ｑ１および第２半導体素子Ｑ２が示されている。
また、複数の半導体素子Ｑ１、Ｑ２の上部には、複数の半導体素子Ｑ１、Ｑ２を互いに、かつ電気的に接続する多層配線（ここでは３層の配線Ｍ１、Ｍ２、Ｍ３）と、多層配線を介して複数の半導体素子Ｑ１、Ｑ２と電気的に接続されたパッドＰＤが形成されている。すなわち、複数の半導体素子Ｑ１、Ｑ２は、絶縁層３１に形成されたメタルプラグ３２を介して第１層目の配線Ｍ１と電気的に接続されており、第１層目の配線Ｍ１は、絶縁層（層間絶縁膜）３３に形成されたメタルプラグ３４を介して第２層目の配線Ｍ２と電気的に接続されている。さらに、第２層目の配線Ｍ２は、絶縁層（層間絶縁膜）３５に形成されたメタルプラグ３６を介して第３層目の配線Ｍ３およびパッドＰＤのいずれかと電気的に接続されている。
なお、ここでは多層配線の一例として、３層の配線（Ｍ１、Ｍ２、Ｍ３）を示したが、４層以上の多層配線であってもよい。
第１層目の配線Ｍ１および第２層目のＭ２は、アルミニウムを主成分とする導電材料、例えばアルミニウム膜（またはアルミニウム−銅合金膜）と、このアルミニウム膜の下層に形成されたチタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜との積層膜から成るバリアメタル膜と、アルミニウム膜の上層に形成されたチタン膜から成るエッチングストッパ膜とによって構成されている。また、メタルプラグ３２、３４、３６は、例えばタングステン（Ｗ）を主成分とする導電材料から成り、絶縁層３１、３３、３５は、例えば酸化シリコン膜から成る。
第２層目の配線Ｍ２を覆う絶縁層３５の表面上には、パッドＰＤの一部を露出すると共に、パッドＰＤの周縁部と第３層目の配線Ｍ３とを覆う保護膜３０が形成されている。そして、保護膜３０から露出したパッドＰＤの一部には、銅から成るワイヤ２５の一端（第１部分）であるボール部２５Ｂが電気的に接続されている。なお、本実施の形態におけるボール部２５Ｂの太さ（幅）は、図３に示すように、ワイヤ２５のうちのボール部以外の部分の幅（径）よりも太い。以下では、パッドＰＤの表面のうち、保護膜３０から露出した領域、すなわちワイヤ２５のボール部２５Ｂが接続される領域をワイヤ接合面またはワイヤ接合部と称する。
図３には示さないが、保護膜３０の表面と、パッドＰＤのワイヤ接合面のうちワイヤ２５のボール部２５Ｂで覆われていない領域と、ワイヤ２５とは、封止体２６（図２参照）によって覆われている。
＜半導体チップの製造方法＞
次に、上記のように構成された本実施の形態１の半導体チップ１２（特に、パッドＰＤ）の製造方法について説明する。
図４は、半導体基板１２Ｓの主面に複数の半導体素子（第１半導体素子Ｑ１および第２半導体素子Ｑ２）を形成した後、半導体素子の上部に絶縁層３１、メタルプラグ３２、第１層目の配線Ｍ１、絶縁層３３、メタルプラグ３４、第２層目の配線Ｍ２、絶縁層３５およびメタルプラグ３６を順次形成した段階の断面を示している。半導体基板１２Ｓは、この段階では半導体ウェハと称する平面形状が略円形の基板である。
１−１．最上層配線層形成工程
まず、絶縁層３５の上部（最上層の配線層が形成される部分）にパッドＰＤおよび第３層目の配線Ｍ３を形成する工程について、図５〜図１２を参照しながら詳細に説明する。ここで、図５〜図１２は、図３に示す矩形の破線で囲まれた領域（パッドＰＤの一部と配線Ｍ３の一部とを含む領域）に対応する断面図である。
図５に示すように、絶縁層３５の表面にスパッタリング法を用いてチタン（Ｔｉ）膜と窒化タンタル（ＴａＮ）膜との積層膜から成るバリアメタル膜４０を堆積し、続いてバリアメタル膜４０の上部にスパッタリング法を用いてアルミニウム膜（第１導電層）４１Ａ、窒化チタン（ＴｉＮ）膜（第２導電層）４２Ａ、アルミニウム膜（第３導電層）４１Ｂ、窒化チタン膜（第４導電層）４２Ｂを順に堆積する。
バリアメタル膜４０の一部を構成する窒化タンタル（ＴａＮ）膜は、パッドＰＤおよび配線Ｍ３の主成分であるアルミニウムの拡散を防止する導電膜である。しかし、窒化タンタルはアルミニウムに比べて電気抵抗が高いことから、バリアメタル膜４０を窒化タンタル膜のみで構成すると、パッドＰＤおよび配線Ｍ３の電気抵抗が大きくなり、半導体装置の高速動作の妨げとなる。そこで、本実施の形態１では、バリアメタル膜４０をチタン膜と窒化タンタル膜との積層膜とすることで配線抵抗の増大を抑制している。バリアメタル膜４０は、チタン膜と窒化チタン膜との積層膜で構成してもよく、その膜厚は例えば０．２μｍである。
バリアメタル膜４０の上部の第１アルミニウム膜４１Ａは、パッドＰＤおよび配線Ｍ３の主導電膜であり、その膜厚は例えば０．８μｍである。
第１アルミニウム膜４１Ａの上部の窒化チタン膜４２Ａは、後述するパッドＰＤの加工工程でパッドＰＤの主導電膜である第１アルミニウム膜４１Ａの膜厚を制御するためのエッチングストッパ膜であり、その膜厚は例えば０．０７５μｍである。
窒化チタン膜４２Ａの上部の第２アルミニウム膜４１Ｂは、下層の第１アルミニウム膜４１Ａと同じくパッドＰＤおよび配線Ｍ３の主導電膜であり、その膜厚は例えば０．６２５μｍである。
第２アルミニウム膜４１Ｂの上部の窒化チタン膜４２Ｂは、後述する工程でパッドＰＤの表面上に形成される第１保護膜３０ＡをエッチングしてパッドＰＤの表面の一部を露出させる際に、パッドＰＤの主導電膜である第２アルミニウム膜４１Ｂがエッチングされるのを防ぐためのエッチングストッパ膜であり、その膜厚は例えば０．０７５μｍである。
ところで、最近の半導体装置は、半導体チップの小型化、高機能化に伴って、パッド数の増加と、隣り合うパッド間隔の狭ピッチ化とが同時に進行していることから、パッドを含む最上層配線の線幅が微細になっている。しかし、パッドと同層に形成される最上層配線は、大電流が流れる電源配線、基準電源配線を含む配線でもあり、その線幅の微細化は電気抵抗の増大を招き、半導体装置の電気特性の向上を妨げる要因となる。
そこで、最近の半導体装置は、線幅の微細化に伴う電気抵抗の増大を抑制するために、最上層配線の主導電膜であるアルミニウム膜の膜厚を厚く形成する傾向にある。その結果、最上層配線と同層に形成されるパッドの膜厚も厚くなる傾向にある。
そして、本実施の形態１の半導体装置１０おいても、配線Ｍ３の線幅の微細化に伴う電気抵抗の増大を抑制する観点から、配線Ｍ３の主導電膜である２層のアルミニウム膜（第１アルミニウム膜４１Ａおよび第２アルミニウム膜４１Ｂ）の合計の膜厚を、例えば０．８μｍ＋０．６２５μｍ＝１．４２５μｍと厚く形成している。
１−２．第１エッチング工程
次に、図６に示すように、窒化チタン膜４２Ｂの上部に形成したフォトレジスト膜ＰＲ１をマスクにして窒化チタン膜４２Ｂ、第２アルミニウム膜４１Ｂ、窒化チタン膜４２Ａ、第１アルミニウム膜４１Ａ、およびバリアメタル膜４０をドライエッチングすることにより、これら５層の積層膜（バリアメタル膜４０、第１アルミニウム膜４１Ａ、窒化チタン膜４２Ａ、第２アルミニウム膜４１Ｂ、および窒化チタン膜４２Ｂの積層膜）から成るパッドＰＤおよび配線Ｍ３を形成する。
１−３．絶縁膜形成工程
次に、フォトレジスト膜ＰＲ１を除去した後、図７に示すように、絶縁層３５、パッドＰＤ、および配線Ｍ３の各表面を覆う第１保護膜３０Ａを堆積する。第１保護膜３０Ａは、例えばプラズマＣＶＤ(Plasma-enhanced chemical vapor deposition)法で堆積した酸化シリコン膜４３Ａと、高密度プラズマＣＶＤ法で堆積した酸化シリコン膜４３Ｂと、ＴＥＯＳ(Tetra Ethyl Ortho Silicate；Ｓｉ(ＯＣ２Ｈ５)４)およびオゾン(Ｏ３)をソースガスに用いたプラズマＣＶＤ法で堆積した酸化シリコン膜４３Ｃとの積層膜から成り、その膜厚は例えば１．９μｍである。
１−４．第２エッチング工程
次に、図８に示すように、第１保護膜３０Ａの上部に形成したフォトレジスト膜ＰＲ２をマスクにしたドライエッチングでパッドＰＤの上部の第１保護膜３０Ａに開口ＯＰ１を形成し、パッドＰＤの表面の一部（周縁部を除いた領域）を露出させる。第１保護膜３０Ａのドライエッチングには、絶縁膜（第１保護膜３０Ａ）に対する選択比の高いエッチングガス、例えばＣＦ４、ＣＨＦ３、Ｎ２、およびＡｒの混合ガス（第１ガス）を使用してパッドＰＤの表面（窒化チタン膜４２Ｂ）の削れを抑制し、パッドＰＤの主導電膜である第２アルミニウム膜４１Ｂが削れないようにする。
なお、上記の混合ガス（第１ガス）を使用することで窒化チタン膜４２Ｂの削れは抑制することができるものの、この混合ガスを供給する量や時間によっては、図８に示すように、この窒化チタン膜４２Ｂも僅かにエッチングされる場合もある。また、上記窒化チタン膜４２Ｂは、必ずしも残しておかなければならないものではなく、本エッチング工程によりこの窒化チタン膜４２Ｂも除去し、さらに、この窒化チタン膜４２Ｂの下（絶縁層３５）側に位置する第２アルミニウム膜４１Ｂを僅かにエッチングしても良い。これにより、後に行うエッチング工程（第３エッチング工程）において、窒化チタン膜４２Ｂを除去しきれなかった場合に、その残存する窒化チタン膜４２Ｂを除去するための追加のエッチング工程を省略することができる。
１−５．絶縁膜形成工程
次に、フォトレジスト膜ＰＲ２を除去した後、図９に示すように、第１保護膜３０ＡおよびパッドＰＤの各表面を覆う第２保護膜３０Ｂを堆積する。第２保護膜３０Ｂは、例えばプラズマＣＶＤ法で堆積した窒化シリコン膜から成り、その膜厚は例えば０．６μｍである。これにより、絶縁層３５、配線Ｍ３、およびパッドＰＤの周縁部の各表面は、酸化シリコン系の絶縁膜である第１保護膜３０Ａと、窒化シリコン膜から成る第２保護膜３０Ｂとの積層膜で構成される保護膜３０によって覆われる。また、パッドＰＤの表面の一部（周縁部を除いた領域）は、第２保護膜３０Ｂで覆われる。
１−６．第３エッチング工程
次に、図１０に示すように、第２保護膜３０Ｂの上部に形成したフォトレジスト膜ＰＲ３をマスクにしたドライエッチングでパッドＰＤの上部の第２保護膜３０Ｂに開口ＯＰ２を形成し、パッドＰＤの表面の一部（ワイヤ接合部）を露出させる。
このドライエッチング工程では、パッドＰＤの表面の一部（ワイヤ接合部）に残っていた窒化チタン膜４２Ｂも殆ど削られてパッドＰＤの主導電膜である第２アルミニウム膜４１Ｂが露出することがあるが、第２アルミニウム膜４１Ｂの削れを最小限にするために、前述した第１保護膜３０Ａのドライエッチング工程（図８参照）で用いたような、絶縁膜に対する選択比の高いエッチングガスを用いて第２保護膜３０Ｂをエッチングすることが望ましい。
１−７．第４エッチング工程
次に、図１１に示すように、第２保護膜３０Ｂの上部に残したフォトレジスト膜ＰＲ３をマスクにしたドライエッチングでパッドＰＤのワイヤ接合部の第２アルミニウム膜４１Ｂを除去し、下層の窒化チタン膜４２Ａの表面を露出させる。
このドライエッチング工程では、第２アルミニウム膜４１Ｂの下層の窒化チタン膜４２Ａが削られて、さらに下層の第１アルミニウム膜４１Ａまでもがエッチングされるのを防ぐため、アルミニウム膜に対する選択比が高く、窒化チタン膜に対する選択比が低いエッチングガス、例えばＣｌ２、ＢＣｌ３、ＣＨ２、Ｃ２Ｈ４、およびＨｅの混合ガス（第２ガス）を使用して窒化チタン膜４２Ａの削れを抑制し、パッドＰＤの主導電膜である第１アルミニウム膜４１Ａが削れないようにする。
なお、上記の混合ガス（第２ガス）を使用することで窒化チタン膜４２Ａの削れは抑制することができるものの、この混合ガスを供給する量や時間によっては、図１１に示すように、この窒化チタン膜４２Ａも僅かにエッチングされる場合もある。また、上記窒化チタン膜４２Ａは、必ずしも残しておかなければならないものではなく、本エッチング工程によりこの窒化チタン膜４２Ａも除去し、さらに、この窒化チタン膜４２Ａの下（絶縁層３５）側に位置する第１アルミニウム膜４１Ａを僅かにエッチングしても良い。これにより、後に行うエッチング工程（第５エッチング工程）を省略することができる。
１−８．第５エッチング工程
次に、図１２に示すように、第２保護膜３０Ｂの上部に残したフォトレジスト膜ＰＲ３をマスクにしたドライエッチングでパッドＰＤのワイヤ接合部に露出した窒化チタン膜４２Ａを除去し、主導電膜である第１アルミニウム膜４１Ａの表面を露出させる。
このドライエッチング工程では、窒化チタン膜４２Ａの下層の第１アルミニウム膜４１Ａの削れを防ぐため、窒化チタン膜に対する選択比が高く、アルミニウム膜に対する選択比が低いエッチングガス、例えばＣｌ２、ＣＨ２、Ｃ２Ｈ４、およびＨｅの混合ガス（第３ガス）を使用することによって、主導電膜である第１アルミニウム膜４１Ａの削れを抑制する。
なお、上記の混合ガス（第３ガス）を使用することで第１アルミニウム膜４１Ａの削れは抑制することができるものの、この混合ガスを供給する量や時間によっては、図１２に示すように、この第１アルミニウム膜４１Ａが僅かにエッチングされる場合もある。
このように、主導電膜である２層の第１アルミニウム膜４１Ａと第２アルミニウム膜４１Ｂとの間にエッチングストッパ膜である窒化チタン膜４２Ａを介在させ、窒化チタン膜４２Ａおよび２層のアルミニウム膜（第１アルミニウム膜４１Ａ、第２アルミニウム膜４１Ｂ）に対するエッチング選択比が互いに異なる２種類のエッチングガス（第２ガスおよび第３ガス）を使用して第２アルミニウム膜４１Ｂおよび窒化チタン膜４２Ａを順次エッチングすることにより、パッドＰＤのワイヤ接合部に残す第１アルミニウム膜４１Ａの膜厚を高精度に制御することができる。
なお、本例では、第２保護膜３０Ｂのドライエッチング工程（図１０参照）で使用したフォトレジスト膜ＰＲ３をマスクにしてパッドＰＤの第２アルミニウム膜４１Ｂおよび窒化チタン膜４２Ａを順次ドライエッチングした。しかし、このような複数回のドライエッチング工程を経ることによってフォトレジスト膜ＰＲ３の膜質が劣化したり、レジストパターンが変形したりする恐れのある場合は、第２保護膜３０Ｂをドライエッチングした後にフォトレジスト膜ＰＲ３を除去し、第２保護膜３０Ｂをハードマスクにして第２アルミニウム膜４１Ｂおよび窒化チタン膜４２Ａをドライエッチングしてもよい。
また、本例では、第２アルミニウム膜４１Ｂをドライエッチングして下層の窒化チタン膜４２Ａの表面を露出させた後、エッチングガスを変えて窒化チタン膜４２Ａをドライエッチングしたが、第２アルミニウム膜４１Ｂのドライエッチング工程で下層の窒化チタン膜４２Ａの表面がある程度削られて膜厚が薄くなる場合は、その後の窒化チタン膜４２Ａのドライエッチング工程を省略してもよい。
また、本例では、酸化シリコン系の絶縁膜である第１保護膜３０Ａと窒化シリコン膜から成る第２保護膜３０Ｂとの積層膜で保護膜３０を構成したが、酸化シリコン系の絶縁膜のみ、または窒化シリコン膜のみで保護膜３０を構成してもよい。
また、本例では、第２アルミニウム膜４１Ｂをドライエッチングする際のエッチングストッパ膜として窒化チタン膜４２Ａを用いたが、第２アルミニウム膜４１Ｂをドライエッチングする際のエッチングストッパ膜として、例えば、チタン膜、タンタル膜、窒化タンタル膜などを用いることもできる。
図１３は、以上の工程によって形成されたパッドＰＤの平面図である。また、図１４は、以上の工程によって形成されたパッドＰＤの断面図である。
図１４に示すように、本実施の形態１のパッドＰＤの特徴は、保護膜３０で覆われた周縁部のアルミニウム膜の膜厚よりも、ワイヤ接合部のアルミニウム膜の膜厚が薄い。
一方、パッドＰＤと同一工程で形成された配線Ｍ３の膜厚は、パッドＰＤのワイヤ接合部の膜厚よりも厚い。すなわち、パッドＰＤのワイヤ接合部の主導電膜は、１層の第１アルミニウム膜４１Ａのみであるが、配線Ｍ３の主導電膜は、配線Ｍ３のいずれの領域においても２層のアルミニウム膜（第１アルミニウム膜４１Ａおよび第２アルミニウム膜４１Ｂ）から成る。
なお、図１３に示すパッドＰＤの平面形状は正方形であるが、パッドＰＤの平面形状は、長方形であってもよい。
続いて、本実施の形態１では、半導体基板（半導体ウェハ）１２Ｓの裏面の研削を行って半導体基板１２Ｓを薄くした後、半導体基板１２Ｓをダイシングすることによって、図１および図２に示すような、主面の周縁部に複数のパッドＰＤが形成された半導体チップ１２を得る。
＜半導体装置の製造方法＞
次に、上記のように構成された本実施の形態１の半導体装置の製造方法について説明する。
２−１．ダイボンド工程
まず、図１５に示す配線基板１１を用意し、この配線基板１１の上面の中央部（チップ搭載領域）にダイボンド材２３を介して、上記の工程を行うことで取得した半導体チップ１２（図１３および図１４に示すパッドＰＤを有する半導体チップ１２）を搭載（ダイボンディング）する。
本例では、一つのチップ搭載領域を有する配線基板１１を例示するが、複数のチップ搭載領域を備え、配線基板１１の導体パターン（上面配線１４、下面配線１６、貫通孔１８、ボンディングリード１４Ｐ、バンプランド１６など）を繰り返し形成した大型基板（マップ基板ともよばれる）を用意し、このマップ基板の各チップ搭載領域に半導体チップ１２を搭載してもよい。
２−２．ワイヤボンド工程
次に、半導体チップ１２に形成された複数のパッドＰＤのそれぞれと、配線基板１１に形成された複数のボンディングリード１４Ｐのそれぞれとを、銅から成るワイヤ２５によって電気的に接続する。このワイヤボンディング工程では、図１６に示すような超音波を併用した熱圧着ボンディング方式によってワイヤ２５の接合を行う。
具体的には、まず、ワイヤボンディング装置のステージ５０の上に位置決めされた配線基板１１の上方にキャピラリ５１を配置する。キャピラリ５１は、配線基板１１に搭載された半導体チップ１２に形成されているパッドＰＤのワイヤ接合面に平行な第１方向(第１水平方向、図１６の左右方向)に沿って往復動し、ステージは、パッドＰＤのワイヤ接合面に平行で、かつ、上記第１方向と交差する第２方向(第２水平方向、図１６の紙面に垂直な方向)に沿って往復動する。
次に、金属ホーン５２を通じて超音波が印加されたキャピラリ５１を、半導体チップ１２のパッドＰＤのワイヤ接合面に対して垂直に下降させ、キャピラリ５１に支持されたワイヤ２５の第１部分（ボール部２５Ｂ）をパッドＰＤのワイヤ接合面に圧着する。
続いて、キャピラリ５１を配線基板１１のボンディングリード１４Ｐ上に移動させ、キャピラリ５１を滑走させながらワイヤ２５の第２部分（ステッチ部）をボンディングリード１４Ｐの表面に擦り付ける。これにより、半導体チップ１２のパッドＰＤと配線基板１１のボンディングリード１４Ｐとがワイヤ２５を介して互いに、かつ、電気的に接続される。
ここで、本ワイヤボンディング工程において、銅から成るワイヤ２５のボール部２５ＢをパッドＰＤのワイヤ接合面（第１アルミニウム膜４１Ａの表面）に圧着する際の課題について説明する。
一般に、銅から成るワイヤは、金から成るワイヤに比べて原料コストが安価であるだけでなく、電気特性や機械特性も優れているという利点を有するが、ワイヤのボール部が硬いという特徴がある。
このため、超音波を併用した熱圧着ボンディング方式によって、銅から成るワイヤのボール部をパッドのワイヤ接合面に圧着すると、ボール部を通じてパッドのワイヤ接合面に伝わる超音波のエネルギーによって、ボール部と接触した箇所のパッド材料（アルミニウム）の一部が掻き出されて横方向に排斥されるスプラッシュ・アウトが発生する。
この場合、パッドのワイヤ接合部の面積がワイヤのボール部の径に比べて充分に大きければ問題は少ないが、最近の半導体装置は、半導体チップの小型化に伴ってパッドのワイヤ接合部の面積が小さくなっている。そのため、上記のようなスプラッシュ・アウトが発生すると、横方向に排斥されたパッド材料片（アルミニウム片）によってパッド周縁部の絶縁膜が損傷され易く、これによって絶縁膜の保護機能が低下して半導体装置の信頼性が低下する恐れがある。
また、最近の半導体装置は、パッドの小面積化と共に、隣り合うパッドの間隔も狭ピッチ化されているため、プラッシュ・アウトによってパッド周縁部の絶縁膜が損傷されると、横方向に排斥されたアルミニウム片同士が隣り合うパッド間で短絡する危険性も高くなる。
上記したスプラッシュ・アウトは、パッドのワイヤ接合部を構成するアルミニウム膜の膜厚と比例関係にあり、ワイヤ接合部の膜厚が厚くなるほど横方向に排斥されるアルミニウム片の量が増加する。そのため、銅から成るワイヤの使用に伴うスプラッシュ・アウトを抑制する対策としては、パッドを構成するアルミニウム膜の膜厚を薄くすることが有効である、と考えられる。
ところが、前述したように、最近の半導体装置は、線幅の微細化に伴う電気抵抗の増大を抑制するために、最上層配線の主導電膜であるアルミニウム膜の膜厚を厚く形成する傾向にある。そのため、最上層配線と同層に形成されるパッドにおいても、アルミニウム膜の膜厚が厚くならざるを得ない、という状況にある。
これに対し、本実施の形態１のパッドＰＤは、保護膜３０で覆われたパッドＰＤの周縁部のアルミニウム膜厚に比べてワイヤ接合部のアルミニウム膜厚を薄くしている。その結果、スプラッシュ・アウトの発生時にワイヤ接合部の横方向に排斥されるアルミニウム片の量を低減することができるので、ワイヤ接合部の面積が小さくなってもパッドＰＤの周縁部の保護膜３０が損傷され難い。
一方、パッドＰＤと同層に形成された配線Ｍ３は、パッドＰＤのワイヤ接合部を構成するアルミニウム膜よりも厚い膜厚のアルミニウム膜を有しているので、線幅の微細化に伴う電気抵抗の増大を有効に抑制して集積回路の高速動作を実現することができる。
また、本実施の形態１では、第１アルミニウム膜４１Ａの膜厚を第２アルミニウム膜４１Ｂの膜厚よりも厚くしているので、パッドＰＤのワイヤ接合部の主導電膜を第１アルミニウム膜４１Ａのみで構成しても、ワイヤ接合部の膜厚はある程度確保されている。また、本実施の形態１では、パッドＰＤの全体を薄く形成するのではなく、パッドＰＤの周縁部をワイヤ接合部よりも厚く形成している。言い換えると、パッドＰＤのうちのワイヤが接合される部分（ワイヤ接合部）の第１アルミニウム膜４１Ａは、エッチング工程により全て除去せずに、図１４に示すように厚さを残している。
このため、パッドＰＤのワイヤ接合部にワイヤ２５のボール部２５Ｂを圧着した際に、パッドＰＤの下方の絶縁層３１、３３、３３や配線Ｍ１、Ｍ２、さらにはそれらの下方の半導体基板１２Ｓに形成された半導体素子Ｑ１、Ｑ２にボンディングの衝撃が伝わることを抑制することができる。
２−３．モールド工程
上記ワイヤボンディング工程が完了すると、配線基板１１をモールド金型に装着し、図１７に示すように、配線基板１１の上面、半導体チップ１２および複数のワイヤ２５を封止体２６によって封止する。
２−４．外部端子形成工程
その後、配線基板１１の下面に形成された複数のバンプランド（外部端子）１６Ｐに半田ボール１３を接続し、続いてこれらの半田ボール１３にプローブを接触して電気特性を測定する選別工程を経ることにより、図１に示すＢＧＡ型の半導体装置１０が完成する。また、大型基板（マップ基板）に複数の半導体チップ１２を搭載する場合は、モールド工程が完了した大型基板の下面のバンプランド１６Ｐに半田ボール１３を接続した後、大型基板をダイシングして複数の配線基板１１に個片化し、その後、上記した選別工程を経ることにより、図１に示すＢＧＡ型の半導体装置１０が完成する。
（実施の形態２）
前記実施の形態１では、パッドＰＤのワイヤ接合部に第１アルミニウム膜４１Ａを露出させ、第１アルミニウム膜４１Ａの表面に銅からなるワイヤ２５のボール部２５Ｂを直接接合することについて説明したが、本実施の形態２では、前記実施の形態１の図１２に示すように主導電膜である第１アルミニウム膜４１Ａの表面を露出させた後、さらに、この露出したパッドＰＤの第１アルミニウム膜４１Ａの表面（ワイヤ接合部）に、ＯＰＭ(Over Pad Metal)膜と呼ばれる導電性接着層を形成し、このＯＰＭ膜にワイヤを接合する点で、前記実施の形態１と相違する。
具体的には、図１８に示すように、前記実施の形態１の図５〜図１２に示す工程に従ってパッドＰＤのワイヤ接合部に第１アルミニウム膜４１Ａを露出させた後、図１９に示すように、パッドＰＤのワイヤ接合部および保護膜３０を覆う導電性接着層４４を堆積する。導電性接着層４４は、例えば膜厚が０．０４μｍ〜０．２μｍのチタン（Ｔｉ）膜とその上部に堆積した膜厚が０．０４μｍ〜０．２μｍのパラジウム（Ｐｄ）膜との積層膜からなる。
その後、図２０に示すように、フォトレジスト膜ＰＲ４をマスクしたドライエッチングで保護膜３０を覆う導電性接着層４４を除去することによって、パッドＰＤのワイヤ接合部の第１アルミニウム膜４１Ａ上に導電性接着層４４を残す。
導電性接着層４４の上層膜であるパラジウム膜は、アルミニウム膜に比べて銅との反応性が高い。また、導電性接着層４４の下層膜であるチタン膜は、アルミニウム膜との反応性が高い。従って、パッドＰＤのワイヤ接合部を導電性接着層４４で覆うことによって、銅からなるワイヤ２５とパッドＰＤの接合強度を高めることができる。
これにより、ワイヤボンディング工程におけるスプラッシュ・アウトの発生要因である超音波の周波数を低くすることによって、パッドＰＤのワイヤ接合部に伝わる超音波エネルギーを低減することができる。
なお、アルミニウム膜からなるパッドの表面にパラジウム膜／チタン膜からなる導電性接着層４４を形成した場合、すなわち、前記実施の形態１の図１１以降の工程を行わなずに導電性接着層４４を、保護膜３０から露出するパッドの表面（ワイヤ接合部）に形成した場合は、パラジウム膜／チタン膜よりも軟らかいアルミニウム膜の膜厚が厚い状態でワイヤボンディング工程が行われる、すなわち、ワイヤボンディング時に印加する超音波の影響を受け易いアルミニウム膜の量（体積）が多い状態でワイヤボンディング工程が行われるため、アルミニウム膜が変形し、パッドのワイヤ接合部にダメージが生じる恐れがある。これに対し、パッドＰＤのワイヤ接合部のアルミニウム膜が１層の第１アルミニウム膜４１Ａのみで構成されている場合は、パッドＰＤのワイヤ接合部にダメージが生じることを抑制することができる。
導電性接着層４４は、パラジウム膜／チタン膜に限定されず、例えば金膜とチタン・タングステン（ＴｉＷ）膜との積層膜、金膜とニッケル（Ｎｉ）膜と銅膜とチタン膜との積層膜などであってもよい。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
（変形例１）
例えば、前記実施の形態１では、半導体装置１０を搭載する基材として配線基板１１を例示したが、基材としてリードフレームを使用することもできる。
すなわち、図２１に示すように、リードフレームのダイパッド部６０上に搭載した半導体チップ１２のパッドＰＤに銅からなるワイヤ２５の第１部分（ボール部）を接合し、ワイヤ２５の第２部分（ステッチ部）をリードフレームのリード６１に接合した後、リードフレームのダイパッド部６０、リード６１の一部、半導体チップ１２、およびワイヤ２５を封止体６２で封止するパッケージ構造の半導体装置にも前記実施の形態１のパッドＰＤの構造を適用することができる。
（変形例２）
また、前記実施の形態１では、半導体チップ１２の主面上で、かつ、主面の周縁部に複数のパッドＰＤを配置する例を説明したが、パッドＰＤは、半導体チップ１２の主面上で、かつ、主面の中央部付近に配置しても良い。この場合は、配線Ｍ３は、平面視において、複数のパッドと半導体チップ１２の辺との間に位置する。さらには、半導体チップ１２の主面の周縁部と中央部の双方に配置しても良い。
（変形例３）
また、例えば、上記の通り種々の変形例について説明したが、上記で説明した各変形例同士を組み合わせて適用することができる。
その他、上記した実施の形態には、下記に示す発明も開示されている。
［付記］
端子を有する基材と、
前記基材上に搭載され、主面にパッドおよび配線を有する半導体チップと、
前記半導体チップの前記パッドと前記基材の前記端子とを互いに、かつ、電気的に接続する、銅から成るワイヤと、
を有し、
前記半導体チップは、
絶縁層と、
前記絶縁層の表面上に形成された前記パッドと、
前記絶縁層の前記表面上に形成された前記配線と、
前記パッドの一部を露出し、かつ、前記配線を覆うように前記絶縁層上に形成された絶縁膜と、
を備えており、
前記半導体チップの前記パッドは、前記絶縁層から露出した前記一部の膜厚が前記絶縁層で覆われた部分の膜厚よりも薄い、半導体装置。
１０ 半導体装置
１１ 配線基板（基材）
１２ 半導体チップ
１２Ｓ 半導体基板
１３ 半田ボール（外部端子）
１４ 上面配線
１４Ｐ ボンディングリード（端子）
１６ 下面配線
１６Ｐ バンプランド（電極）
１８ 貫通孔（ビア）
２１、２２ ソルダーレジスト（絶縁膜）
２３ ダイボンド材（接着剤）
２５ ワイヤ（導電性部材）
２５Ｂ ボール部
２６ 封止体
３０ 保護膜（絶縁膜）
３０Ａ 第１保護膜（絶縁膜）
３０Ｂ 第２保護膜（絶縁膜）
３１、３３、３５ 絶縁層
３２、３４、３６ メタルプラグ
４０ バリアメタル膜
４１Ａ アルミニウム膜（第１導電層）
４１Ｂ アルミニウム膜（第３導電層）
４２Ａ 窒化チタン膜（第２導電層）
４２Ｂ 窒化チタン膜（第４導電層）
４３Ａ 酸化シリコン膜
４３Ｂ 酸化シリコン膜
４３Ｃ 酸化シリコン膜
４４ 導電性接着層（ＯＰＭ膜）
５０ ステージ
５１ キャピラリ
５２ 金属ホーン
６０ ダイパッド部
６１ リード
６２ 封止体
ＣＳ 主面
Ｍ１、Ｍ２、Ｍ３ 配線
ＰＤ パッド（電極）
ＰＲ１、ＰＲ２、ＰＲ３、ＰＲ４ フォトレジスト膜
Ｑ１、Ｑ２ 半導体素子

Claims (7)

  1. 以下の工程を含む半導体装置の製造方法：
    （ａ）パッドおよび配線を有する半導体チップを、基材上に搭載する工程；
    （ｂ）前記（ａ）工程の後、銅から成るワイヤを介して、前記半導体チップの前記パッドと前記基材の端子を互いに、かつ、電気的に接続する工程；
    ここで、
    前記半導体チップは、
    絶縁層と、
    前記絶縁層の表面上に形成された前記パッドと、
    前記絶縁層の前記表面上に形成された前記配線と、
    前記パッドの一部を露出し、かつ、前記配線を覆うように前記絶縁層の前記表面上に形成された絶縁膜と、
    を備えており、
    前記半導体チップの前記パッドは、以下の（ａ−１）〜（ａ−５）工程により製造される：
    （ａ−１）アルミニウムから成る第１導電層、前記第１導電層とは異なる材料から成り、前記第１導電層上に積層された第２導電層、および前記第１導電層と同じ材料から成り、前記第２導電層上に積層された第３導電層を有する積層膜を、前記絶縁層の前記表面上に形成する工程；
    （ａ−２）前記（ａ−１）工程の後、前記積層膜をパターニングすることで、前記第１乃至第３導電層を有する前記パッドと、前記第１乃至第３導電層を有する前記配線を形成する工程；
    （ａ−３）前記（ａ−２）工程の後、前記パッドおよび前記配線を覆うように前記絶縁膜を前記絶縁層の前記表面上に形成する工程；
    （ａ−４）前記（ａ−３）工程の後、前記絶縁膜をパターニングすることで、前記パッドの前記一部を前記絶縁膜から露出させる工程；
    （ａ−５）前記（ａ−４）工程の後、前記絶縁膜から露出した前記パッドの前記一部をエッチングすることで、前記第１導電層を露出させる工程；
    前記（ｂ）工程では、前記ワイヤの第１部分を、前記絶縁膜から露出した前記パッドの前記第１導電層の表面に接続し、
    前記第１導電層は、前記第３導電層よりも厚く形成する。
  2. 請求項１記載の半導体装置の製造方法において、
    前記（ｂ）工程では、前記ワイヤに超音波を印加しながら、前記ワイヤの前記第１部分を、前記絶縁膜から露出した前記パッドの前記第１導電層の表面に接続する、半導体装置の製造方法。
  3. 請求項１記載の半導体装置の製造方法において、
    前記（ａ−５）工程の後、前記パッドの前記一部に露出した前記第１導電層の表面上に導電性接着層を形成する工程をさらに含み、
    前記（ｂ）工程では、前記導電性接着層を介して前記ワイヤを前記パッドと電気的に接続させる、半導体装置の製造方法。
  4. 請求項３記載の半導体装置の製造方法において、
    前記導電性接着層は、パラジウムを含有する、半導体装置の製造方法。
  5. 請求項１記載の半導体装置の製造方法において、
    前記（ａ−５）工程により前記パッドの周縁部を前記パッドの中央部よりも厚く形成する、半導体装置の製造方法。
  6. 請求項１記載の半導体装置の製造方法において、
    前記第２導電層と同じ材料から成り、前記第３導電層上に積層された第４導電層をさらに有する、半導体装置の製造方法。
  7. 請求項６記載の半導体装置の製造方法において、
    前記第２導電層および前記第４導電層は、窒化チタンから成る、半導体装置の製造方法。
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