JP5111878B2 - 半導体装置の製造方法 - Google Patents

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Description

この発明は、半導体装置の製造方法に関する。
従来、例えば、特許文献１に開示されているように、パッドの下層に補強用配線を備える半導体装置が知られている。パッドは、検査の際にプローブが接触したり、ボンディングやバンプにより外部接続配線が形成されたりする部位である。プロービングあるいは外部接続配線の形成時には、パッドに対して機械的な力が加わる。パッドに加わる衝撃が強い場合には、パッドの信頼性に好ましくない影響を及ぼすこともありうる。そこで上記従来の半導体装置では、パッド下層に補強用配線を設けることで、パッドおよびパッド近傍の構造の強度を高めている。
国際公開番号ＷＯ２００５／０８３７６７号パンフレット 特開２００６−１６５４１９号公報 特開２００４−１３４４５０号公報 特開２００６−５２０２号公報 特開平１０−７３９１４号公報 特開２００３−１１４５１４号公報 特開平９−１７９２８７号公報 特開２００５−２５２３０号公報
ところで、半導体装置の小型化が進むにつれ、パッド近傍の構造の小型化も望まれている。これに対し、上述したように、パッドの強度、信頼性を確保するという要求も、依然として高い。このように、パッド近傍の構造には、高強度であるという機能と、小型化という機能の、二つの機能が求められている。
この発明は、上記のような課題を解決するためになされたもので、パッドの補強を行いつつパッド近傍の構造を小型化できる半導体装置の製造方法を提供することを目的とする。
本発明の一実施例によれば、半導体装置の製造方法であって、パッド下部に位置する、当該パッドと下層配線とを連絡する配線と、当該パッドと接続する補強用配線とを、ノーマルフォトマスクを用いて形成する。その他の特徴に関しては、以下において詳細に説明する。
この実施例によれば、パッド下部の配線をノーマルフォトマスクを用いたフォトリソグラフィで形成することにより、パッドの補強の要求とパッド近傍の構造の小型化の要求とを、効果的に両立することができる。
実施の形態１．
以下、図１乃至４を用いて、本発明の実施の形態１にかかる半導体装置の構成を説明する。図１は、実施の形態１の半導体装置の回路を説明するための図である。先ず、図１を用いて内部回路の説明を行ったあと、図２乃至４を用いて具体的な構造について説明する。
図１に示すように、本実施形態の半導体装置の回路は、パッド２と、パッド２に接続する入出力回路１０とを含んでいる。入出力用回路１０は、その内部に、保護回路１２、出力バッファ２０、および入力バッファ２６を含んでいる。
保護回路１２は、パッド２に加わる静電放電（ＥＳＤ）から半導体装置を保護するためのものである。保護回路１２は、信号の入出力用のパッド２と出力バッファ２０および入力バッファ２６との間に介在する突入抵抗１５（保護抵抗）、パッド２と入出力用電源Ｖｃｃｑとの間に接続したクランプダイオード１３（保護素子）、およびパッド２と入出力用グラウンドＶｓｓｑとの間に接続するクランプダイオード１４（保護素子）により構成されている。
出力バッファ２０は、トライステート用論理回路３０に接続している。この出力バッファ２０は、トライステート用論理回路３０側からの信号をパッド２に出力するためのものである。出力バッファ２０は、例えば、ＰＭＯＳトランジスタ２２およびＮＭＯＳトランジスタ２４で構成されるインバータ回路である。入力バッファ２６は、例えば、ＰＭＯＳトランジスタ２８およびＮＭＯＳトランジスタ２９で構成されるインバータ回路である。トライステート用論理回路３０には、出力用レベルシフト回路３２が接続している。入力用レベルシフト回路３４は、入力バッファ２６を介して、入出力回路１０に接続している。
ＥＳＤによって電源Ｖｃｃよりも高い電圧やグラウンドよりも低い電圧のノイズがパッド２に加わった場合、突入抵抗１５がそのノイズ波形を鈍らせ、またクランプダイオード１３、１４がそのノイズにより生じるサージ電流を電源Ｖｃｃあるいはグラウンドに逃がす。最終的には、電源Ｖｃｃおよびグラウンドに逃がされたサージ電流は、電源供給用のパッド（電源用パッド）からボンディングワイヤを介して、半導体装置が搭載される基板へと抜けていく。これにより、出力バッファ２０や入力バッファ２６がサージによって破壊されるのを防止することができる。
また更に、入力バッファ２６の手前（出力バッファ２０と入力バッファ２６との間）には、突入抵抗１５よりも大きな抵抗値の突入抵抗１６が形成されている。これにより、入力バッファ２６のゲート絶縁膜が、サージ電流から保護されている。本実施の形態においては、パッド２と出力バッファ２０との間の突入抵抗１５は例えば５Ω以上、３０Ω以下の抵抗値を有しており、具体的には１０Ωの抵抗値を有する。また、入力バッファ２６の手前の突入抵抗１６は、ＥＳＤサージからゲート絶縁膜を保護するために２００Ω以上の抵抗値を有しており、例えば３００Ωの抵抗値を有する。出力バッファ２０のドライブ能力を損なわないためには、出力バッファ２０とパッド２の間の突入抵抗１５を、入力バッファ２６手前の突入抵抗１６に比較して小さくすることが好ましい。
なお、図１においては説明の簡単のため、入出力用のパッド２を一個のみ示しているが、実際の半導体装置は入出力用のパッド２を複数個備えている。そして、出力バッファ２０、保護回路１２および入力バッファ２６のそれぞれは、一個の入出力用のパッド２ごとに一個ずつ設けられる。
図２は、実施の形態１にかかる半導体装置４０の表面構造を説明する概略図である。半導体装置４０は、図１に示した回路をその内部に備えている。図２に示すように、半導体装置４０は、その表面に、複数のＩ／Ｏセル領域４４を備えている。各Ｉ／Ｏセル領域は、パッド４８を一つずつ備えている。図２のＩ／Ｏセル領域４４の長手方向の長さは、本実施形態においては、１１０〜１３０μｍ程度である。
また、半導体装置４０の中央側には、コア回路４６が備えられている。コア回路領域４６の構造（配線、能動素子など）は、実際には表面（最上層）に露出せず、半導体装置４０の内部に収納されている。また、図２では省略しているが、実際には、パッド４８は、半導体装置４０の端部を周回するように複数個設けられている。
図２におけるパッド４８が、図１の回路におけるパッド２に相当している。また、Ｉ／Ｏセル領域４４と示した領域の下層（図２の紙面裏面側の層）には、図１の回路における入出力用回路１０に相当する構造が設けられる。また、コア回路４６には、図１の内部回路のうち、例えばトライステート用論理回路３０などが適宜形成されている。
図３は、図２に示したＩ／Ｏセル領域４４およびコア回路領域４６を、部分的に拡大し、近づけて示した図である。また、図３には、便宜的に、半導体装置４０の表面の構造を透視して、当該表面の一層下の構造をも示している。
Ｉ／Ｏセル領域４４には、パッド４８が位置している。パッド４８の下層には、配線５０、複数の補強用配線５２、および補強用配線５２を囲うように設けられる補強用環状配線５４が設けられている。配線５０および補強用配線５２は、図に示すようにスリット状（線状）に形成されている。これらの配線は所定の幅で形成されており、パッド４８裏面においてパッド４８と接続している。また、コア回路領域４６には、後述する配線１７２およびプラグ配線１６４が設けられている。配線１７２は、プラグ配線１６４と接続し、プラグ配線１６４を介してさらに下層の配線と導通している。
図４は、実施の形態１の半導体装置４０における、図３のＡ−Ａ線に沿う断面図である。図４も、図３と同様、Ｉ／Ｏセル領域４４とコア回路領域４６とが部分的に拡大され、かつそれらの間の距離が省略して示されている。半導体装置４０は、半導体基板１００に多層配線構造が積層されたものである。以下、第１配線層１１０から順に、各層について説明する。
第１配線層１１０は、層間絶縁膜１１２に、プラグ配線１１４が形成されてなる層である。層間絶縁膜１１２は、ＳｉＯ２により形成されている。プラグ配線１１４は、タングステン（Ｗ）により形成されている。第１配線層１１０には、第２配線層１２０が積層されている。第２配線層１２０は、層間絶縁膜１２２に、配線１２４が形成されてなる層である。層間絶縁膜１２２は、低誘電率材料（以下、「Ｌｏｗ−ｋ材料」「Ｌｏｗ−ｋ」とも呼称する）により形成される絶縁膜であり、具体的にはＳｉＯＣにより形成されている。配線１２４は銅（Ｃｕ）を用いて形成されている。
第２配線層１２０には、さらに第３配線層１３０、第４配線層１４０、第５配線層１５０が積層されている。これらの層は、ＳｉＯＣからなる層間絶縁膜１３２、１４２、１５２に、配線１３４、１４４、１５４がＣｕを用いて形成されてなる層である。配線１３４、１４４、１５４は、その下部にプラグ配線部を備えており、当該プラグ配線部を介して下層の配線に接続している。また、第５配線層１５０のＩ／Ｏセル領域４４には、下層配線（第１〜４配線層の配線）と接続しないフローティング配線としての配線１５６が形成されている。この配線１５６は、更に上層に設けられる補強用配線とともに、パッドの補強に寄与する。
第５配線層１５０には、さらに、第６配線層１６０が積層されている。第６配線層は、層間絶縁膜１５２に、上述の配線５０、補強用配線５２、補強用環状配線５４およびプラグ配線１６４が形成されてなる層である。層間絶縁膜１５２は、ＳｉＯ２を用いて形成される。配線５０、補強用配線５２、補強用環状配線５４およびプラグ配線１６４は、タングステン（Ｗ）により形成されている。
第６配線層１６０には、最上層１７０が積層されている。最上層１７０は、パッド４８、絶縁層１７２、配線１７４を含んで構成されている。絶縁層１７２には、図示しないパッシベーション膜が設けられている。パッド４８は、アルミ（Ａｌ）を用いて形成されている。パッド４８は、第６配線層の配線５０、補強用配線５２、補強用環状配線５４と接続するように、それらに重ねて設けられている。また、配線１７４はプラグ配線１６４に重ねて形成され、プラグ配線１６４を介して下層の配線と接続している。
なお、半導体装置４０は、後述する実施形態１の製造方法により製造される。半導体装置の製造過程においては、検査の目的で、パッドにプロービングがなされる。図４には、このようなプロービング工程により形成されるプローブ痕６０が示されている。後述するように、本実施形態の製造方法では、パッド４８の補強用配線５２により補強された部位にプロービングを行う。従って、本実施形態の製造方法によれば、図に示すように、補強用配線５２の上方にプローブ痕６０が残る。そして図４に示すように、半導体装置４０では、プローブ痕６０に対応する位置に、外部接続配線としてのワイヤ６２がボンディングされている。
図４に示すように、実施の形態１の半導体装置４０は、第１乃至４配線層であってパッド４８の下方の部分に、配線１２４、１３４、１４４が位置している。このように、パッド下方に配線を設ける構造は、パッド・オン・アクティブ・エリア構造（Pad on Active Area：ＰＡＡ構造）とも呼称される構造である。ＰＡＡ構造によれば、パッドの下層側のスペースを配線スペースとして利用し、半導体装置の高集積化、小型化を行うことができる。また、半導体装置４０では、パッド４８が、配線５０およびこれに接続する更に下層の配線を介して、半導体基板１００まで接続している。このように、パッドから基板までコンタクトを落とすことで、サージ対策としての効果が得られる。
以下、本実施形態の特徴および効果などについて、具体的に説明する。以下の説明では、先ず、「従来のパッド下構造形成技術」について述べ、続いて「本実施形態の特徴的手法」および「本実施形態の思想に基づく具体的な製造方法」について、順次説明する。
従来、特許文献１を始め、パッド下の補強配線層に関する技術が種々開示されている。例えば、特許文献２〜４には、スリット状の補強配線以外にも、リング状・環状（これらの公報では矩形状の環も含めてリング状などと呼称している）の補強配線を設ける思想などが開示されている。半導体装置４０では、これらの思想と同様に、パッド下層に補強用の配線を設けることで、パッドの強度を高めている。
これらの補強配線を形成するに当たっては、他の配線と同様、フォトリソグラフィを用いることが想定されている。従来のフォトリソグラフィ技術に関しては、例えば、特許文献５〜８などに種々の技術が開示されている。
フォトリソグラフィの際に用いられるフォトマスクには、通常のフォトマスク（以下、「ノーマルフォトマスク」とも呼称する）と、位相シフトマスクとがある。ノーマルフォトマスクは、透明基板上に遮光パターンを形成して、光透過または遮光を選択的に行うことができるフォトマスクである。位相シフトマスクは、上記の従来技術文献にも開示されているハーフトーンマスクのように、一部の光の位相を変化させてより高い解像度を得ることができるフォトマスクである。従来の技術においては、配線幅や、配線ピッチが粗い（大きい）場合にはノーマルフォトマスクが、それらがより細かい（ファインな）場合には位相シフトマスクが、それぞれ用いられている。
既述したように、パッド下の補強配線が種々開示されている。これらの文献にあるように、パッド下に設ける補強配線のパターンは、例えば線状のものが好ましいとされている。また、パッド下にリング状に補強配線を設けることで、パッド下層におけるクラックの伝播を防ぐ効果が得られるとされている。これらのパターンは、比較的粗いピッチ、大きな幅で形成される傾向にある。従って、ノーマルフォトマスクを用いて製造される傾向が高いと考えられる。
また、上記の線状または環状の配線を形成するにあたり、例えばハーフトーンマスクを用いると、次に述べる問題が生じうる。パッド領域に補強パターンを形成する場合、例えば線状（スリット状）のパターンを形成した場合に、パッド領域におけるマスクの開口率（開口領域／全領域）が、コア回路領域のマスクの開口率に比して極端に大きくなる。例えば、スリット状のパターンが設けられた領域の開口率は５０％以上である。これに対し、コア回路領域の開口率は、ビアホールが最少ピッチで並んでいる場合でも３０％以下である。
レジストの開口部からは、遮光領域に斜めに入射する回折光が発生している。開口率が高いと、回折光の強度が高くなる。露光のための光の強度は、開口率が低いコア回路領域において十分な露光が確保されるような強度に設定される。このため、開口率が低いコア回路領域では好適な光強度であっても、開口率が高いスリットパターン形成領域（パッド領域）では過大な光強度となる場合がある。
ハーフトーンマスクを用いると、レジスト上で、ハーフトーン領域からの透過光の位相と回折光の位相とが一致する部分ができる。回折光とハーフトーン領域の透過光との位相が一致することで、レジストを現像するほどの強度の光が発生する場合がある。この現象は「遮光領域でのサブピークの発生によるレジストの露光」とも呼称されており、このようなサブピークが発生すると、設計上意図しない領域に不要なパターンが形成されてしまう。このような事態が懸念されることから、補強パターンの形成には、ノーマルフォトマスクを用いることが好ましい。
一方、半導体装置の高集積化などが進むにつれ、配線ピッチ、配線幅などは縮小される傾向にある。従って、コア回路領域の配線や、パッド領域（Ｉ／Ｏ領域）側の下層配線に細かい（ファインな）パターンに形成される傾向にある。
図５は、パッドおよびパッド下層の配線構造の製造方法を説明するための図である。図５の例（以下、「比較例」とも呼称する）では、パッド６４８の下層に、複数の線状の補強用配線５２と、下層とのコンタクトのための複数のプラグ配線６５０が設けられている。これらの配線は、ともにパッド６４８の裏面に接続している。
図５の破線に示すように、この比較例では、パッド６４８下層の配線を、ノーマルフォトマスクとハーフトーンマスクの両方を用いて作成している。具体的には、補強用配線６５２についてはノーマルフォトマスクを用いて、プラグ配線６５０についてはハーフトーンマスクを用いて、それぞれ形成している。
しかしながら、本願発明者は、次に述べる観点から、上記図５の構造の問題点に相当した。半導体装置の小型化が進むにつれ、パッド近傍の構造の小型化も望まれている。すなわち、パッド近傍の構造には、上述した高強度であるという機能と、小型化が達成可能であるという機能の、二つの機能が求められている。
図５の構造では、二種類のマスクを用いている。一つの透明基板上に二種類のマスク（すなわち、ノーマルフォトマスクの構造とハーフトーンマスクの構造）を設ける場合、これら二種類のマスク構造を完全に密着させることは、マスク描画機の精度などに起因して、難しい。すなわち、二種類のマスク構造の間に、ある程度のマージンを確保しておくことが好ましいとされている（このようなマージンは、「マスク重なりマージン」とも呼称される）。図５においても、破線で示すように、ノーマルフォトマスク領域６６０と、ハーフトーンマスク領域６６２との間に、若干の距離（マスク重なりマージン６６４）が隔てられている。
このようなマスク重なりマージンを作らざるを得ない状況下では、パッド構造の小型化が却って阻害される場合がある。すなわち、更なる小型化が可能であるにもかかわらず、パッドの寸法がマスク重なりマージンを含んだ寸法となってしまう場合がある。パッドの寸法は、その下層側の配線構造（例えばＩ／Ｏ回路の配線の引き回しなど）にも影響を及ぼす。このため、パッドの寸法の小型化が阻害されると、それに応じてパッド下層の回路も全体的に間延びしてしまい、結果的に半導体装置の小型化が困難となってしまう。
また、換言すれば、パッド下層の回路スペースを未だ縮小可能であっても、パッド寸法の影響を受けてしまい、小型化を十分に達成できないという事態が生じうる。具体的には、例えば、マスク重なりマージンとして５〜１０μｍ程度の距離を確保した場合、パッドの寸法も当然に５〜１０μｍ程度増加する。その結果、パッド下層の回路が当該マスク重なりマージンの影響を受け、回路配線領域を十分に縮小できないという事態が生じうる。
そこで本実施形態では、次の手法により、上記の課題に対処することとする。本実施形態では、先ず、半導体基板上に、ハーフトーンマスクを用いたフォトリソグラフィにより、Ｉ／Ｏセル領域、コア回路領域の両方について、下層配線を形成する。続いて、パッド下層に相当する層（本実施形態では第６配線層）においては、Ｉ／Ｏセル領域のパッド下部の配線については、ノーマルフォトマスクを用いたフォトリソグラフィにより、パターンの形成を行うこととする。すなわち、パッド下層における、パッドと下層配線とを接続する配線５０と、パッドの補強に供する補強用配線５２および補強用環状配線５４とを、ともにノーマルフォトマスクで形成する。
このように、二種類のフォトマスクを用いるのではなくノーマルフォトマスクのみを用いることにより、マスク重なりマージンを設けることなく、パッド下層の配線を形成することができる。その結果、マスク重なりマージンに起因してパッド近傍の構造の小型化が阻害されるのを、回避することができる。
また、上述したように、パッド下の補強配線の形状はスリット状が好ましい。また、当該スリット状の補強配線を囲うような環状の補強配線を設けることで、より効果的に補強を行うことができる。これらのパターンを形成するにあたり、ノーマルフォトマスクを用いることで、既述したサブピークの発生による弊害を防ぐことも可能である。すなわち、開口率が高い補強パターン領域において、遮光膜を備えるノーマルフォトマスクを用いることにより、遮光領域でのサブピークの発生によるレジストの露光を、問題のない程度まで抑えることができる。
以上述べたように、本実施形態にかかる手法によれば、パッド近傍の構造に求められる、高強度および小型化達成という二つの機能を、高次元で両立することができる。更に、サブピークの発生による弊害などの種々の課題を解決しつつ、上記二つの機能を達成することができるという点で、本実施形態は極めて優れた手法であるということができる。
以下、図６乃至２４を用いて、本実施形態にかかる半導体装置の製造方法について説明する。この製造方法は、上記説明した本実施形態の思想に基づいて行われる製造方法の一例である。以下の説明では、先ず、「（i）本製造方法で用いるマスクの製造方法」を述べ、次に当該マスクを用いて行われる「（ii）本実施形態にかかる半導体装置の製造方法」を説明する。
（i）本製造方法で用いるマスクの製造方法
以下、図６および７を用いて、本実施形態にかかる半導体装置の製造方法で用いるマスク２０２の製造方法の一例について説明する。マスク２０２は、ノーマルフォトマスクとハーフトーンマスクとが一つの透明基板に形成されているマスクである。図６は、マスク２０２の断面図を、製造方法の進行に応じて、それぞれ簡略化して示した図である。マスク２０２を作成するに当たり、先ず、ガラス基板（石英）２０４に位相シフト層２０６および遮光層２０８が積層された部材を準備する（図６（ａ））。位相シフト層２０６の材料は適宜選択可能であり、種々の公知の材料を用いることができる。
次に、上記準備した部材のうち、ノーマルフォトマスクを形成する領域に、レジスト２１０を設ける。その後、このレジストを、例えばＥＢ露光（Electron beam exposure:電子ビーム露光）により現像し、エッチングする（図６（ｂ））。図６（ｂ）においてエッチングされたパターンは、本実施形態にかかる製造方法において、パッド下層の配線（下層配線接続用の配線、補強用配線の双方を含む）の光透過パターンに対応する。
続いて、ハーフトーンマスク領域を形成する（図６（ｃ））。図６（ｃ）に示すように、ノーマルフォトマスク領域のみにレジスト２１２を塗布し、ハーフトーンマスク領域の遮光層２０８をエッチングにより除去する。続いて、ハーフトーンマスク領域にレジスト２１４を塗布し、露光、エッチングを行う。これにより、位相シフト層２０６にビア用光透過パターン（プラグ配線用パターン）を形成する（図６（ｄ））。その後、レジストを除去し、マスク２０２が完成する（図６（ｅ））。
図７は、マスク２０２の平面図（図６の紙面上方から見た図）であって、その一部のパターンを拡大して示す図である。図に示すように、マスク２０２は、ノーマルフォトマスク領域に、スリット状の複数の光透過パターンと、一部のスリット状パターンを囲うように設けられる環状の光透過パターンとを備えている。なお、本実施形態では、これらの光透過パターンの幅は、後述するパッド下層配線形成の際のフォトリソグラフィにおける光源の波長以下の長さに定められている。また、図７の環状パターンは厳密には矩形だが、本実施形態で「環状」と述べた場合は矩形に限らず、多角形状も含むものとする。また、ＩＯセル領域２４の補強用配線５２としては、スリット状パターンに限らず、様々なパターンが選択可能である。しかし、パターン占有率が低下すると、構造補強の効果が小さくなる。そこで、少なくとも、パッド４８の、プローブ痕６０が形成された部分の補強配線５２パターン開口率は少なくとも４０％以上、より好ましくは５０％以上であることが好ましい。また、コア回路領域４６のプラグ配線１６４のパターン占有率は、前述のプローブ痕６０領域の補強用配線５２のパターン占有率よりも低くなっている。コア回路領域に占めるプラグ配線１６４の占有率は、例えば、３０％以下である。
（ii）本実施形態にかかる半導体装置の製造方法
次に、図８乃至２４を用いて、本実施形態に係る半導体装置の製造方法について説明する。ここでは、上述した半導体装置４０についての製造方法を説明する。上記のマスク２０２は、この製造方法の工程中で、パッドの下層の配線層（半導体装置４０における第６配線層１６０）を形成する工程で用いられる。
本実施形態の製造方法では、先ず、半導体基板１００に第１配線層を積層する。図８は、この工程を説明するための断面図である。所定の構造が形成された半導体基板１００に、層間絶縁膜１１２が積層され、更にレジスト２１６が積層されている。所定の光透過パターンが施されたハーフトーンマスク２１７を用いて、第１配線層に対応するパターンをレジスト２１６に現像し、エッチングを行う。その後、エッチングにより形成された開口にタングステンを埋め込み、プラグ配線１１４を形成する（図９）。
続いて、第１配線層１１０上に、層間絶縁膜１２２を積層し、シングルダマシン法を用いて配線１２４を形成する。これにより第２配線層１２０が形成される。その後、層間絶縁膜１３２（Ｌｏｗ−ｋ膜）を積層し、デュアルダマシン法により配線１３４を形成する。これにより第３配線層１３０が形成される。そして、第３配線層１３０と同様の手法を繰り返し、第４、５配線層を順次形成する。このようにして、下層配線がそれぞれ形成される。
なお、第１乃至５配線層においては、特に符号を付していないが、下の配線層と接続するためのプラグ配線が適宜形成されている。本実施形態では、これらのプラグ配線の径（穴径）を、フォトリソグラフィの際の照射光の波長以下の長さとする。次に、パッド下層に相当する第６配線層を形成するために、層間絶縁膜１６２を更に積層する。図１０は、これら一連の工程の経過後の状態を示す断面図である。
次に、層間絶縁膜１６２にレジスト２２０を塗布する（図１１）。続いて、上記作成したマスク２０２を用いて、Ｉ／Ｏセル領域（パッド領域）４４と、コア回路領域４６とに、それぞれ配線パターンを現像する。その際には、マスク２０２のノーマルフォトマスク領域を用いてパッド領域４４の配線パターンを、マスク２０２のハーフトーンマスク領域を用いてコア回路領域４６の配線パターンを、それぞれ現像する。その後、エッチングにより、層間絶縁膜１６２に、パターンに対応する開口を形成する（図１３）。図１３の状態にあっては、一部の開口からは配線１５４が露出し、他の開口からは配線１５６が露出する状態となっている。
その後、層間絶縁膜１６２に形成した開口にタングステンを埋め込み、レジストを除去し、第６配線層１６０が形成される（図１４）。その後、さらにパッド４８、および配線１７４を形成し、パッド４８を露出させつつ最上層を絶縁層１７２で覆う。これにより最上層１７０が形成され、半導体装置４０が形成される（図１５）。
図１６乃至１８は、上記の半導体装置４０の製造過程における平面図である。図１６は図１３の状態の平面図であり、図１６のＡ１−Ａ１線に沿う断面が、図１３に相当している。図１７は図１４の状態の平面図であり、図１７のＡ２−Ａ２線に沿う断面が、図１４に相当している。図１８は、図１５の状態の平面図であり、図１８のＡ３−Ａ３線に沿う断面が、図１５に相当している。
その後、上記説明した工程により完成した半導体装置４０に対して、検査を行う（不図示）。この工程では、半導体装置４０のパッド４８にプロービングを行い、検査を行う。半導体装置４０は、パッド４８下層に補強用配線５２を備えているので、プロービングによる衝撃に対しての耐性が向上されている。なお、この工程の後には、図４でも示したように、パッド４８にプローブ痕６０が残る。
次に、図１９乃至２４を用いて、上記説明した半導体装置４０の実装工程について説明する。なお、説明の便宜上、図１９乃至２４では半導体装置４０を簡略化して示す。先ず、半導体装置４０を組み立てるため、図１９（平面図）、図２０（断面図）に記載のように、エポキシ系樹脂など有機樹脂により形成される配線基板１９０を準備する。次に、配線基板１９０を２００℃の温度で３０秒程度熱処理し、吸湿率を低下させ、残存する溶媒を除去するプリベークを行う。
次に、図２１に記載のように、プリベークを行った配線基板１９０上に１２０〜１９０℃の温度でダイボンドフィルム１９２を貼付する。次に、このフィルムを１２０〜２５０℃の温度で２〜２０分程度熱処理し、ダイボンドフィルムの硬化収縮を促進させる。これにより、配線基板１９０の表面とダイボンドフィルム１９２との間にボイドが発生した場合、ボイドを押し出して、ボイドを低減させることができる。
次に、ダイボンドフィルム１９２上に、半導体装置４０をマウントする。このとき、半導体装置４０には１５０〜２５０℃程度の熱が加わる。次に、ダイボンドを行うための樹脂を１５０〜２５０℃の温度でキュアする。次に、図２２に記載のように、ワイヤボンドを行う。図示しないが、この工程の際には、半導体装置４０のパッド４８にワイヤボンディングが成される。このとき、半導体装置４０には１３０〜１８０℃程度の温度が加わる。次に、図２３に記載のように、樹脂封止を行う。このとき、半導体装置４０には、１５０〜２００℃程度の温度が加わる。次に、配線基板１９０の裏面の電極上に、外部端子となる半田ボールを形成し、個片化、マーク、最終テストを経て、図２４に記載のように完成した半導体パッケージ１９４が出荷される。
以上説明したように、実施の形態１によれば、パッド４８の形成に際し、パッド下層の配線をノーマルマスクで形成している。このため、パッド下層配線の形成用マスクにマスク重ねマージンを設けることなく、フォトリソグラフィを行うことができる。従って、パッド４８の小型化を、マスク重ねマージンの制限に阻害されることなく行うことができる。
また、実施の形態１によれば、補強用配線５２が線状のパターンとされている。既述したように、補強用配線のパターンとしては線状のパターンが効果的であることが、公知となっている。このため、実施の形態１によれば、高い補強効果を得つつ、小型化を実現することができる。更に、本実施形態ではノーマルマスクによって線状パターンを形成しているため、ハーフトーンマスク使用時のサブピーク発生などの弊害を懸念することなく、上記の効果を得ることができる。
また、実施の形態１によれば、パッド下層の配線（配線５０、補強用配線５２、補強用環状配線５４）はノーマルフォトマスクによるフォトリソグラフィで形成し、その一方で、更に下層側（第５〜１配線層）はハーフトーンマスクによるフォトリソグラフィで形成している。これにより、半導体装置全体でフォトマスクの種類を効果的に使い分け、半導体装置の小型化を総合的に行うことができる。
また、本実施形態では、第２乃至５配線層の層間絶縁膜に、低誘電率膜を用いている。低誘電率膜は、一般的にＳｉＯ２膜に比較して密度が低い。また、膜の種類によっては多孔質形状のものもあり、空孔率が高いため膜自体が脆弱である。従って、構造的に弱く、また、ＳｉＯ２膜との界面の接着力も弱い。このような積層構造にあっては、パッド下の補強を行うことが特に望ましい。この点、本実施形態によれば、パッド下の補強配線を確保しつつ小型化を達成することができるため、低誘電率膜を用いる構造におけるパッド近傍の小型化を図るにあたり、極めて優れた効果を発揮することができる。
また、本実施形態では、下層配線層のプラグ配線の径が、フォトリソグラフィ工程における光源の波長以下とされている。また、図６の説明で述べたように、パッド下層の配線を形成するための光透過パターンの幅が、フォトリソグラフィ工程における光源の波長以下とされている。このようにすることで、より効果的にフォトリソグラフィ工程を行うことができる。
［実施の形態１の変形例］
（第１変形例）
実施の形態１では、第６配線層１６０のパッド下部の配線をノーマルフォトマスクを用いて形成した。そして、他の部位の配線をハーフトーンマスクを用いて形成した。しかしながら、本発明はこれに限られるものではない。パッド下部以外の配線にあっては、ノーマルフォトマスクと位相シフトマスクとを適宜使い分けることができる。例えば、Ｉ／Ｏセル領域４４の配線層については全てノーマルマスクを用いて、コア回路領域４６の配線層については全て位相シフトマスクを用いて、それぞれフォトリソグラフィを行うこととしてもよい。
また、第１〜５配線層にノーマルフォトマスクを用いて、第６配線層においてパッド下部の配線をノーマルフォトマスク、コア回路領域の配線を位相シフトマスクを用いて、それぞれフォトリソグラフィを行うこととしてもよい。すなわち、本実施形態の思想に基づけば、少なくともパッド下部の配線層をノーマルフォトマスクとすればよく、その他の配線は適宜位相シフトマスクとノーマルフォトマスクとを用いて形成することができる。
また、実施の形態１では、マスク２０２にハーフトーンマスク領域とノーマルフォトマスク領域とを設けて、コア回路領域４６とＩ／Ｏセル領域４４（パッド４８下層の配線）とを形成した。しかしながら、本発明はこれに限られるものではない。パッド４８下層の配線のパターンを設けたノーマルフォトマスクと、コア回路領域用のフォトマスク（ノーマルフォトマスク、位相シフトマスクなどから適宜選択可）とを個別に準備しても良い。
（第２変形例）
実施の形態１では、補強用配線５２をスリット状のパターンとした。しかしながら、本発明はこの構造のみに限られるものではない。パッド下層の補強用配線を適宜好適なパターンとして、ノーマルフォトマスクを用いて形成することとすればよい。すなわち、上記列挙した公知文献に記載の思想に開示されている種々の補強用配線を選択することができる。また、補強用配線としては、前述の通り、パターン占有率を高く設定することが好ましい。パターン占有率の高い領域については、ノーマルフォトマスクを使用することにより、サブピークの発生を有効に防ぐことができる。
（第３変形例）
実施の形態１では、一部の層間絶縁膜に、低誘電率膜（Ｌｏｗ−ｋ膜）として、ＳｉＯＣ膜を用いた。しかしながら、本発明はこれに何ら限定されるものではない。低誘電率膜としては、ＳｉＯＣ膜のほか、ＳｉＯＦ膜、ＳｉＬＫ膜、ＳｉＣＮ膜、メチル基を含有するＳｉＯ２膜、ＭＳＱ（Methyl Silses Quioxane）等が含まれる。これらの低誘電率膜は、いずれもＳｉＯ２膜（比誘電率３．９〜４程度）よりも比誘電率の低い膜である。これらの低誘電率膜を層間絶縁膜として用いて、下層配線層を形成してもよい。また、必ずしも、これらのような低誘電率膜を使用しなくとも良い。
（第４変形例）
実施の形態１では、下層配線層のプラグ配線の径、およびパッド下層の配線を形成するための光透過パターンの幅が、それぞれのフォトリソグラフィ工程における光源の波長以下とされている。しかしながら、本発明はこれに限られるものではなく、必ずしもそれらの寸法が光源の波長以下でなくともよい。必要に応じ、適宜好適な径および幅とすることができる。
（第５変形例）
実施の形態１では、補強用配線として、環状の配線（補強用環状配線５４）を設けている。また、第５配線層には、ベタパターンとして、Ｃｕからなる配線１５６を設けている。しかしながら、本発明はこれに限られるものではない。補強用環状配線５４と配線１５６とのいずれか一方、或いは双方を省略してもよい。図２５は第５変形例に係る半導体装置のパッド近傍の拡大平面図である。実施形態１の半導体装置４０における、図３と対応する図である。図２５のように、補強用配線５２のみで補強を行うこととしてもよい。
また、図示しないが、配線１５６を除いた場合には、補強用配線５２の下方には層間絶縁膜１５２が直接位置する構成となる。すなわち、例えば、配線１５６を含まない半導体装置に対して図１３の工程を行った場合には、一部の開口からは配線１５４が露出し、他の開口からは層間絶縁膜１５２が露出するという状態となる。このような工程上の差異はあるものの、パッド下層の配線をノーマルフォトマスクを用いて形成するという思想を同様に適用し、実施の形態１と同様の効果を得ることができる。
なお、実施の形態１では、パッド４８にワイヤボンディングを施してパッケージ化した（図１９乃至２４）。しかしながら、本発明はこれに限られるものではない。パッド４８にバンプを設け、当該バンプを介して外部基板との接続を行ってもよい。なお、実施形態１の回路構成や配線構造は、適宜変更することが可能である。換言すれば、本発明の思想を、他の回路構成、配線構造を備える半導体装置に適宜用いることができる。
実施の形態２．
以下、図２６乃至３６を用いて、本発明の実施の形態２について説明する。実施の形態２にかかる半導体装置は、後述するように、実施の形態１と共通の構成を有している。具体的には、実施の形態２にかかる半導体装置は、実施の形態１の回路（図１）と同様の回路をその内部に備えている。また、装置表面の形状も、実施の形態１の装置表面構造（図２）と同様である。したがって、回路構成、表面構造に関しては図示および説明を省略し、実施の形態２において、実施の形態１と特に相違する部位に関して、以下詳細に説明する。
図２６は、実施の形態２の半導体装置の、パッド３４８およびコア回路領域３４６を部分的に拡大して示した平面図である。図２６は、実施の形態１の図３に対応する図である。Ｉ／Ｏセル領域３４４内に、パッド３４８が備えられている。図２６と図３とを比較すると、実施の形態２の半導体装置は、実施の形態１の装置よりもパッドが横長の形状となっている。
図２６は、図３と同様に、パッドの下層の配線構造を便宜的に透視して示している。実施の形態２の半導体装置では、パッド３４８が、プロービング領域３７２と、外部接続領域３７０とに区分されている。プロービング領域３７２は、パッド３４８のうち、検査用プローブが接触する領域である。外部接続領域３７０は、半導体装置をパッケージ化する際に、ワイヤボンディングあるいはバンプ形成がなされる部位である。外部接続領域３７０内に破線の円で示した部分は、ワイヤボンディングがなされる位置を便宜的に示している（以下この円をボンディング位置３６２とも呼称する）。なお、図２６では当該部位を破線で囲っているが、実際にはパッド３４８の表面の一部であり、他の面とは外観的な区別はない。
パッド３４８のプロービング領域３７０の下部には、配線３５０、補強用配線３５２、補強用環状配線３５４が備えられている。これらの配線は、それぞれ、実施の形態１の配線５０、補強用配線５２、補強用環状配線５４と対応している。また、コア回路領域３４６には、配線４７２およびプラグ配線４６４が備えられている。これらの配線は、実施の形態１の配線１７２、プラグ配線１６４にそれぞれ対応する。
図２７は、実施の形態２の半導体装置３４０の断面図を示す図である。図２７は、図２６におけるＢ−Ｂ線に沿う断面図である。また、図２７は、実施の形態１における図４の断面図に相当する図である。図２７には、半導体装置３４０の構造のうち、Ｉ／Ｏセル領域３４４の断面とコア回路領域３４６の断面とが、部分的に示されている。コア回路領域３４６は、実施の形態１の半導体装置４０におけるコア回路領域４４と同様の構造である。
一方、Ｉ／Ｏセル領域３４４は、実施の形態１のＩ／Ｏセル領域４４と異なる構造を有している。具体的には、図２７に示すように、Ｉ／Ｏセル領域３４４は、プロービング領域３７２側と、外部接続領域３７０側とに区分される。
外部接続領域３７０には、レベルシフト回路配線３３２が備えられている。より具体的には、実施の形態２では、外部接続領域３７０下方の領域、即ち、パッド３４８の補強用配線３５２が設けられていない側の下方の領域に、レベルシフト回路配線３３２が設けられる。レベルシフト回路配線３３２は、図１の回路図中に示したレベルシフト回路３２、３４を構成する配線である。
上述したように、実施の形態２の半導体装置は、図１と同様の回路をその内部に備えている。図１の回路図に示すようなラッチ型回路にすることにより、低い入力電圧でも、ＰＭＯＳのソース／ドレイン間電圧の振幅を確保することができる。これにより、貫通電流による電力消費を、最小限に抑えることができる。
なお、図２７の半導体装置３４０は、半導体基板４００に、第１配線層４１０、第２配線層４２０、第３配線層４３０、第４配線層４４０、第５配線層４５０、第６配線層４６０、最上層４７０が順次積層されて構成されている。これらの層は、それぞれ、層間絶縁膜４１２、４２２、４３２、４４２、４５２、４６２に、配線４１４、４２４、４３４、４４４、４５４、４５６、４６４が形成されてなる層である。第１乃至６配線層および最上層の構造、材料などに関しては、実施の形態１の半導体装置４０とほぼ同様である。よって、その説明は省略する。
以下、実施の形態２の半導体装置の特徴およびその効果について説明する。
上記説明したように、実施の形態２の半導体装置３４０のパッド３４８では、実施の形態１のパッド４８に比して、補強配線の位置する領域から外側へと引き伸ばされた構成となっている。そして、パッド３４８の表面が、補強用配線に対応する領域と、外部接続面３６２との二つの領域に区分されている。
パッド及びパッド近傍の構造に対して加えられる機械的な力には、検査用プローブの接触時にかかる力と、ワイヤボンディングあるいはバンプ接続などの外部接続の形成時にかかる力とがある。検査工程で繰り返しプロービングが行われた場合、パッドに対するダメージが大きくなる。これに起因して、ダメージを受けたパッドにボンディングを施した場合、パッド剥がれを招く可能性が高まる。
そこで実施の形態２では、パッド３４８上で、プロービング領域３７２と外部接続領域３７０とを区分している。すなわち、プロービングによる衝撃への対策としてプロービング領域３７２を設け、その下層に補強用配線３５２を配している。補強用配線３５２の構造は、実施の形態１と同様にスリット形状である。また、補強用配線３５２の構造はスリット状に限らず、様々なパターンが選択可能であるが、構造補強のために十分な占有率を有するパターンであることが好ましい。補強用配線３５２の占有率としては、プローブ痕３６０が形成される部分において、少なくとも４０％以上、より好ましくは５０％以上であることが好ましい。そして、これとは別に、ボンディング、バンプなどのための外部接続領域３７０を設けている。このようにすることで、上述したようなパッド剥がれの発生を抑えることができる。
ところで、パッドに加わる上記２つの力のうち、プローブの接触により生ずる衝撃は比較的大きく、外部接続配線時に発生する力は比較的小さい傾向にある。このため、これら二つの領域を比較した場合、必ずしも同じような補強が必要となるとは限らない。例えば、外部接続領域に加わる力が補強配線なしでも問題のない程度なのであれば、外部接続領域側には補強用配線を設けないという選択も考えられる。
補強用配線を設けた場合、パッド下部のいくつかの層は、補強用配線にほぼ占有される。例えば、補強用配線３５２のパターン占有率が５０％であっても、パターンの形成されていない部分は限られる。スリット状の補強用配線３５２パターンが並ぶ場合、補強用配線３５２の隙間に、補強用配線３５２と絶縁した他の配線パターンを作ることは、実質不可能となる。例えば、図２７においては、プロービング領域３７２におけるパッド３４８下層のうち、第６配線層４６０および第５配線層４５０の大部分が、補強用配線のために用いられている。一方、半導体装置の小型化が進むにつれ、ＰＡＡ構造のように、パッド下層のスペースを有効利用したいという要求が高まっている。特に、図１の回路図に示すようなラッチ型回路とした場合には、回路構成が複雑になる傾向にある。このため、配線の自由度の確保が不可欠となり、パッド下の配線層のうちできる限り多くの層を配線の引き回しに用いたいという要求がある。
そこで本実施形態では、プロービング領域３７０には補強用配線を設けるものの、外部接続領域３７０の下層には補強用配線を設けずに、その代わりに、このスペースを配線の引き回しに活用することとする。すなわち、図２７に示すように、プロービング領域３７０の下層には補強用配線３５２などを設け、外部接続領域３７０の下層にはレベルシフト回路配線３３２を設けることとする。このようにすることで、パッドの構造に求められる、高強度およびスペースの有効利用という二つの機能を、高次元で両立することが可能になる。その結果、半導体装置全体の小型化にも寄与することができる。
特に、実施の形態２では、外部接続領域３７０下層に、レベルシフト回路配線を配置している。レベルシフト回路は、パッド下領域に位置する回路の中では、比較的、配線の引き回しが複雑な回路である。従って、配線の引き回し自由度を確保する要求が高い。この点、実施の形態２の構造によれば、外部接続領域３７０下層のスペースをレベルシフト回路の引き回しに用いることで、当該スペースを有効に活用することができる。
以下、図２９乃至３６を用いて、実施の形態２に係る半導体装置の製造方法について説明する。この説明では、上記の半導体装置３４０の製造工程を説明する。図２９は、半導体装置３４０の製造過程における、下層配線層が形成された段階を示す図である。図２９までの工程は、各配線層にレベルシフト回路配線３３２が含まれている点を除き、実施の形態１において図９乃至１４を用いて説明した工程と同様である。ここまでの工程に関しては、従来の公知の多層配線技術を利用することで実現可能なため、説明を省略する。
図３０は、図２９の多層配線に、最上層４７０を積層した状態の図である。図３０に示すように、実施の形態２では、パッド３４８を、補強用配線５２などが設けられる領域（プロービング領域３７２）を含み、かつ当該領域の外部（レベルシフト回路配線３３２の上方）にまで延在するように形成している。そして、当該延在した部位が、外部接続領域３７０とされている。この段階で、半導体装置３４０が完成することとなる。
続いて、当該半導体装置３４０に検査用プローブがプロービングされる。図３１は、半導体装置３４０の検査時の状態を説明する図である。パッド３４８のプロービング領域３７２に、検査用プローブ４８０が接触している。検査用プローブ４８０は、タングステン製のカンチレバー型プローブである。このようなプローブがパッドに与える機械的ダメージは、他のプローブのそれに比して、比較的大きくなる傾向にある。本実施形態の半導体装置３４０によれば、補強用配線３５２、補強用環状配線３５４により、このような衝撃にも確実に対処できる。プロービング工程が行われると、パッド３４８にプローブ痕３６０が発生する。
上記検査工程の後、実施の形態１において図１９乃至２４を用いて述べたのと同様に、半導体装置３４０が実装（パッケージ化）される。図３２は、当該パッケージ化の工程のうち、パッド３４８にワイヤボンディングがなされた状態を部分的に示す図である。実施の形態２では、図３０に示すように、外部接続領域３７０にワイヤボンディングを行う。これにより、上述したパッド剥がれなどの弊害を回避することができる。なお、図３３乃至３６は、上記説明した図２９乃至３２のそれぞれの平面図を示す図である。各平面図における、Ｂ１−Ｂ１線、Ｂ２−Ｂ２線、Ｂ３−Ｂ３線、Ｂ４−Ｂ４線に沿う断面図が、それぞれ図２９乃至３２に示されている。
［実施の形態２の変形例］
（第１変形例）
実施の形態２では、プロービング領域３７２下層には補強用配線を設け、外部接続領域３７０下層には補強用配線を設けない構成とした。しかしながら、本発明はこれに限られるものではない。外部接続用領域３７０下層のスペースのうち、一部に補強用配線を設け、残部に下層配線と接続する配線を設けることとしてもよい。すなわち、外部接続領域３７０下層のスペースの一部に補強用配線を設けてもよい。
既述したように、プローブの接触により生ずる衝撃は比較的大きく、外部接続配線時に発生する力は比較的小さい傾向にある。従って、プロービング領域３７２に求められる補強用配線の量（補強量）に比して、外部接続領域３７０には求められる補強配線の量は、相対的に少ない。よって、パッド３４８下部における「補強用配線が占める体積Ｖ１」に対する「非補強用配線が占める体積Ｖ２」の割合（Ｖ１／Ｖ２）が、外部接続領域３７０の下部よりもプローブ領域３７２の下部で大きくなるように、配線を設計すればよい。即ち、下記の大小関係を満たすように配線量を定めればよい。
外部接続領域のＶ１／Ｖ２ ＜ プロービング領域のＶ１／Ｖ２
（第２変形例）
実施の形態２では、外部接続領域３７０にレベルシフト回路配線３３２を配置した。しかしながら、本発明はこれに限られるものではない。外部接続領域３７０を、種々の回路配線の引き回しのために、適宜利用することができる。例えば、当該領域を、電源用もしくはグランド用の配線であって抵抗低減のための配線を形成するために用いることができる。
（第３変形例）
実施の形態２の製造方法では、検査用プローブに、タングステン製のカンチレバー型プローブを用いた。しかしながら、本発明は、これに限られるものではない。すなわち、実施の形態２の製造工程に、他の種々のプローブ、例えば、コブラ型プローブ、薄膜プローブに代表される垂直型プローブなどの種々の公知のプローブを使用することができる。
なお、実施の形態２についても、実施の形態１の変形例と同様に、補強配線をスリット状以外の形状としたり、層間絶縁膜に種々の材料を用いたり、補強用環状配線３５４あるいは配線４５６を除く構造とすることができる。なお、実施の形態２のパッド下層の配線は実施の形態１と同様にノーマルフォトマスクのみで形成してもよいが、必ずしもこれに限られない。実施の形態２のパッド下層配線の形成の際に、ノーマルフォトマスクとハーフトーンマスクとを組み合わせて用いる手法（例えば図５の手法）や、ハーフトーンマスクのみを用いる（より広義には、位相シフトマスクのみを用いる）手法を利用してもよい。
本発明の実施の形態１の半導体装置の回路図である。 実施の形態１の半導体装置の表面構造の一部分である。 実施の形態１の半導体装置のＩ／Ｏセル領域およびコア回路領域を部分的に拡大して示す図である。 実施の形態１の半導体装置のＡ−Ａ線に沿う断面図である。 ノーマルフォトマスクとハーフトーンマスクを用いる配線パターンの一例である。 実施の形態１にかかるフォトマスクマスクの製造工程を示す図である。 実施の形態１にかかるフォトマスクマスクの平面図である。 実施の形態１の半導体装置の製造方法を説明するための図である。 実施の形態１の半導体装置の製造方法を説明するための図である。 実施の形態１の半導体装置の製造方法を説明するための図である。 実施の形態１の半導体装置の製造方法を説明するための図である。 実施の形態１の半導体装置の製造方法を説明するための図である。 実施の形態１の半導体装置の製造方法を説明するための図である。 実施の形態１の半導体装置の製造方法を説明するための図である。 実施の形態１の半導体装置の製造方法を説明するための図である。 実施の形態１の半導体装置の製造方法を説明するための図である。 実施の形態１の半導体装置の製造方法を説明するための図である。 実施の形態１の半導体装置の製造方法を説明するための図である。 実施の形態１の配線基板の平面図である。 実施の形態１の配線基板の断面図である。 配線基板上にダイボンドフィルムを貼付した後の断面図である。 配線基板に半導体装置をワイヤボンドした状態を示す図である。 半導体装置を樹脂封止した状態を示す図である。 完成後の半導体装置の断面図である。 実施の形態１の変形例を説明するための図である。 実施の形態２の半導体装置のＩ／Ｏセル領域およびコア回路領域を部分的に拡大して示す図である。 実施の形態２の半導体装置のＢ−Ｂ線に沿う断面図である。 実施の形態２の半導体装置の製造方法を説明するための図である。 実施の形態２の半導体装置の製造方法を説明するための図である。 実施の形態２の半導体装置の製造方法を説明するための図である。 実施の形態２の半導体装置の製造方法を説明するための図である。 実施の形態２の半導体装置の製造方法を説明するための図である。 実施の形態２の半導体装置の製造方法を説明するための図である。 実施の形態２の半導体装置の製造方法を説明するための図である。 実施の形態２の半導体装置の製造方法を説明するための図である。 実施の形態２の半導体装置の製造方法を説明するための図である。
符号の説明
半導体装置 ４０、３４０ パッド ４８、３４８
配線 ５０、３５０
補強用配線 ５２、３５２
補強用環状配線 ５４、３５４
半導体基板 １００、４００
層間絶縁膜 １１２、１２２、１３２、１４２、１５２、１６２
４１２、４２２、４３２、４４２、４５２、４６２
配線 １１４、１２４、１３４、１４４、１５４、１５６、１６４
４１４、４２４、４３４、４４４、４５４、４５６、４６４

Claims (11)

  1. 所定の光透過パターンを備える位相シフトマスクと、所定の光透過パターンを備えるノーマルフォトマスクとを準備する工程と、
    半導体基板に第１配線層を積層し、該第１配線層に、該第１配線層の配線に接続する第２配線および該第１配線層の配線に接続しない第３配線を含んでなる第２配線層をさらに積層する工程と、
    前記第２配線層に層間絶縁膜を積層する工程と、
    前記層間絶縁膜に、前記ノーマルフォトマスクを用いたフォトリソグラフィにより、前記第２配線が露出する第１開口と、前記第３配線が露出する第２開口とを形成する工程と、
    前記第１開口と前記第２開口とに金属を埋め込む工程と、
    前記金属が埋め込まれた前記第１、２開口に重ねてパッドを設ける工程とを含み、
    前記第１、２配線層を積層する工程は、該第１、２配線層の少なくとも一部の配線を前記位相シフトマスクを用いたフォトリソグラフィにより形成し、
    前記ノーマルフォトマスクの前記光透過パターンは複数の線状の光透過パターンを含み、該線状の光透過パターンにより前記第１、２開口を形成し、
    前記線状のパターンの幅が、前記ノーマルフォトマスクを用いたフォトリソグラフィにおける照射光の波長以下であることを特徴とする半導体装置の製造方法。
  2. 前記第１、２配線層の層間絶縁膜および前記第２配線層に積層される層間絶縁膜のうちの少なくとも一部が、シリコン酸化膜よりも比誘電率の低い低誘電率膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記位相シフトマスクを用いるフォトリソグラフィにより形成される前記配線は、該フォトリソグラフィの照射光の波長以下の幅の配線を含むことを特徴とする請求項１または２に記載の半導体装置の製造方法。
  4. 前記ノーマルフォトマスクの前記光透過パターンは環状の光透過パターンを含み、
    前記第１、２開口を形成する工程は、該第１、２開口とともに該第２開口を囲うように形成される環状開口を形成する工程であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
  5. 所定の光透過パターンを備える位相シフトマスクと、所定の光透過パターンを備えるノーマルフォトマスクとを準備する工程と、
    半導体基板に第１配線層を積層し、該第１配線層に、該第１配線層の配線に接続する第２配線および該第１配線層の配線に接続しない第３配線を含んでなる第２配線層をさらに積層する工程と、
    前記第２配線層に層間絶縁膜を積層する工程と、
    前記層間絶縁膜の一部の領域に、前記ノーマルフォトマスクを用いたフォトリソグラフィにより、前記第２配線が露出する第１開口と、前記第３配線が露出する第２開口とを形成し、該層間絶縁膜の他の領域に、前記位相シフトマスクを用いたフォトリソグラフィにより、前記第２配線が露出する第３開口を形成する工程と、
    前記第１、２、３開口に金属を埋め込む工程と、
    前記金属が埋め込まれた前記第１、２、３開口のうち、前記第１、２開口と重なり、かつ前記第３開口と重ならないようにパッドを設ける工程と、
    を含むことを特徴とする半導体装置の製造方法。
  6. 前記ノーマルフォトマスクの前記光透過パターンは複数の線状の光透過パターンを含み、該線状の光透過パターンを用いて前記第１、２開口を形成することを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記第１、２配線層の層間絶縁膜および前記第２配線層に積層される層間絶縁膜のうちの少なくとも一部が、シリコン酸化膜よりも比誘電率の低い低誘電率膜であることを特徴とする請求項５または６に記載の半導体装置の製造方法。
  8. 前記位相シフトマスクを用いるフォトリソグラフィにより形成される前記配線は、該フォトリソグラフィの照射光の波長以下の幅の配線を含むことを特徴とする請求項５乃至７のいずれか１項記載の半導体装置の製造方法。
  9. 前記線状のパターンの幅が、前記ノーマルフォトマスクを用いたフォトリソグラフィにおける照射光の波長以下であることを特徴とする請求項６に記載の半導体装置の製造方法。
  10. 前記ノーマルフォトマスクの前記光透過パターンは環状の光透過パターンを含み、
    前記第１、２開口を形成する工程は、該第１、２開口とともに該第２開口を囲うように形成される環状開口を形成する工程であることを特徴とする請求項５乃至９のいずれか１項記載の半導体装置の製造方法。
  11. 所定の回路パターンが設けられた位相シフトマスクと、複数の線状の光透過パターンを備えるノーマルフォトマスクとを準備する工程と、
    半導体基板に配線層を積層する工程と、
    前記配線層に層間絶縁膜を積層する工程と、
    前記層間絶縁膜の一部の領域に、前記ノーマルフォトマスクを用いたフォトリソグラフィにより、前記配線層の配線が露出する第１開口と該配線が露出しない第２開口とを形成し、該層間絶縁膜の他の領域に、前記位相シフトマスクを用いたフォトリソグラフィにより、前記配線層の配線が露出する第３開口を形成する工程と、
    前記第１、２、３開口に金属を埋め込む工程と、
    前記金属が埋め込まれた前記第１、２開口に重ねてパッドを設ける工程と、
    を含むことを特徴とする半導体装置の製造方法。
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