JP2010093161A - 半導体装置 - Google Patents

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行俊 太田
Hiroshige Hirano
博茂 平野
Yutaka Ito
伊藤　　豊
Koji Koike
功二 小池
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Abstract

【課題】配線層を薄くした場合にも電極パッド形成領域で配線層がなくなることを確実に防止できるようにし、配線層と電極パッドとを安定して電気的に接続させる。
【解決手段】半導体基板１上の第４層間絶縁膜１０中に複数のコンタクト用配線１１Ｂが形成されている。各コンタクト用配線１１Ｂの上及び第４層間絶縁膜１０の上に第１保護絶縁膜１２が形成されており、第１保護絶縁膜１２には、各コンタクト用配線１１Ｂを露出させる第１開口部１２ａが形成されている。第１開口部１２ａの内部にはバリアメタル膜１３を介して、コンタクト用配線１１Ｂと電気的に接続する電極パッド１４が形成されている。第１開口部１２ａの下側には、コンタクト用配線１１Ｂが配置されていない領域が存在している。
【選択図】図２

Description

本発明は、半導体装置の電極パッド構造に関するものである。
近年、半導体装置の高機能化及び高集積化の他、ＣＣＤ（charge coupled device）やイメージセンサでは、光学特性との関係を考慮して配線層を含むチップの高さを低くすることが要望されている。このため、将来的に、配線層の厚さも薄くする必要がある。また、先端プロセスでは配線にＣｕを用いる場合があり、この場合、Ｃｕ膜をメッキにより成膜した後にＣＭＰ（chemical mechanical polishing ）によって削るという工法が用いられる。
図７は、特許文献１に開示されている、電極パッド構造を有する従来の半導体装置の断面図である。図７に示すように、半導体基板１０１の上に第１絶縁膜１０２が形成されており、第１絶縁膜１０２の上には第２絶縁膜１０３及び第１層Ｃｕ配線１０４が形成されている。第２絶縁膜１０３及び第１層Ｃｕ配線１０４の上には、第３絶縁膜１０５、及び第１層Ｃｕ配線１０４と接触するＣｕ接続ビア１０６が形成されており、第３絶縁膜１０５及びＣｕ接続ビア１０６の上には、第４絶縁膜１０７、及びＣｕ接続ビア１０６と接触する第２層Ｃｕ配線１０８が形成されている。第４絶縁膜１０７及び第２層配線１０８の上には、第５絶縁膜１０９、及び第２層Ｃｕ配線１０８と接触するＣｕ接続ビア１１０が形成されており、第５絶縁膜１０９及びＣｕ接続ビア１１０の上には、第６絶縁膜１１１、及びＣｕ接続ビア１１０と接触する最上層Ｃｕパッド１１２が形成されている。第６絶縁膜１１１及び最上層Ｃｕパッド１１２の上にはパッシベーション膜１１３が形成されており、パッシベーション膜１１３には、最上層Ｃｕパッド１１２の中心部を露出させる開口１１４が形成されている。開口１１４内に露出する最上層Ｃｕパッド１１２の上、及びその周囲のパッシベーション膜１１３の上にはバリア膜１１５を介してＡｌパッド１１６が形成されている。図示は省略しているが、Ａｌパッド１１６にはボンディングワイヤの先端が接続される。
特開２００７−１２３５４６号公報
前述のように、ＣＣＤやイメージセンサでは、光学特性向上のために、装置全体の高さを低くする必要があるため、Ｃｕ配線層も薄くする必要がある。ところが、図７に示す従来の半導体装置において、Ｃｕ配線層、特に最上層Ｃｕパッド１１２を薄くした場合、最上層Ｃｕパッド１１２の面積が大きいことに起因してＣＭＰ時にディッシングが生じ、その結果、最上層Ｃｕパッド１１２の中央部が消失してしまい、Ａｌパッド１１６との電気的接続が十分に取れなくなるという問題が生じる。
前記に鑑み、本発明は、Ｃｕ等からなる配線層を薄くした場合にも電極パッド形成領域で配線層がなくなることを確実に防止できるようにし、それにより、配線層と電極パッドとを安定して電気的に接続させることができるようにすることを目的とする。
前記の目的を達成するために、本発明に係る半導体装置は、半導体基板上に形成された絶縁膜と、前記絶縁膜中に形成されたコンタクト用配線と、前記コンタクト用配線上及び前記絶縁膜上に形成された保護膜と、前記コンタクト用配線が露出するように前記保護膜に形成された開口部と、前記コンタクト用配線と電気的に接続するように前記開口部に形成された電極パッドとを備え、前記開口部の下側には、前記コンタクト用配線が配置されていない領域が存在している。
すなわち、従来の半導体装置では、電極パッドが形成される絶縁膜開口部の下側全体にコンタクト用配線が配置されているのに対して、本発明に係る半導体装置では、電極パッドが形成される絶縁膜開口部の下側の一部にコンタクト用配線が配置されている。
従って、本発明に係る半導体装置によると、従来の半導体装置と比べて、コンタクト用配線の面積率（所定の面積（例えば絶縁膜開口部の面積）に対するコンタクト用配線の面積の比率）を小さくすることができるため、コンタクト用配線形成時のディッシング量を抑制してコンタクト用配線の厚さを確保することができるので、コンタクト用配線と電極パッドとを安定して電気的に接続させることができる。
尚、本発明に係る半導体装置において、前記コンタクト用配線が配置されていない領域の上側に位置する部分の電極パッドを、プローブ検査領域又はワイヤボンド接続領域として用いると、当該各領域下側の絶縁膜のトータル厚さがコンタクト用配線配置領域と比べて大きくなる。このため、プローブ検査又はワイヤボンド接続の実施時に電極パッドに加わる応力を低減できるので、電極パッドの割れを防止できる。具体的には、プローブ検査領域又はワイヤボンド接続領域を、開口部中央に位置する部分の電極パッドに設定してもよい。
本発明に係る半導体装置において、前記コンタクト用配線は前記開口部の下側に複数設けられていてもよい。
本発明に係る半導体装置において、前記複数のコンタクト用配線のうち少なくとも１つがリング状に形成されていると、当該リング状のコンタクト用配線を前記開口部のエッジに沿って設けることによって、次のような効果を得ることができる。すなわち、電極パッドに対してプローブ検査を行った際に電極パッドに割れが生じ、当該割れから水分が侵入した場合にも、当該水分のチップ内部へのさらなる侵入をリング状のコンタクト用配線によって防止することができるので、装置の耐湿性を確保することができる。
本発明に係る半導体装置において、前記リング状のコンタクト用配線が、前記開口部のエッジとオーバーラップするように設けられていると、前記開口部の形成時に当該リング状のコンタクト用配線がエッチングストッパーとして機能するため、前記開口部のエッジ下側の段差を小さくすることができるので、電極パッドとコンタクト用配線との間のバリア膜のカバレッジや電極パッドを構成する金属膜のカバレッジが向上する。従って、電極パッドの割れを防止できると共に、コンタクト用配線構成金属の電極パッドへの析出つまり電極パッドの腐食を防止できる。
本発明に係る半導体装置において、前記複数のコンタクト用配線が、前記開口部のエッジとオーバーラップしないように設けられていると、前記開口部の形成時に下地の絶縁膜の表面がエッチングされて前記開口部のエッジ下側の段差が大きくなり、その結果、コンタクト用配線と電極パッドとの間のバリア膜のカバレッジが劣化したとしても、前記開口部のエッジの下側にはコンタクト用配線が存在していないので、コンタクト用配線構成金属の電極パッドへの析出つまり電極パッドの腐食を防止できる。
本発明に係る半導体装置において、前記複数のコンタクト用配線は、第１のコンタクト用配線と、前記第１のコンタクト用配線よりも小さい第２のコンタクト用配線とを含んでいてもよい。すなわち、各コンタクト用配線の面積が異なっていてもよい。また、この場合、前記第１のコンタクト用配線が前記開口部の周縁部の下側に設けられており、前記第２のコンタクト用配線が前記開口部の中央部の下側に設けられていると、言い換えると、比較的小さいコンタクト用配線が前記開口部の中央部の下側に設けられていると、次のような効果を得ることができる。すなわち、前記開口部の形成時にはコンタクト用配線周辺の絶縁膜の表面部がエッチングにより除去されるため、凸部となったコンタクト用配線の配置領域上の電極パッド表面にも下地形状に対応して凸部が形成される。従って、比較的小さいコンタクト用配線を開口部中央の下側に複数配置すると、コンタクト用配線とその周囲の絶縁膜との間の段差に起因して、開口部中央の電極パッド表面に微細な凹凸が多数形成されるため、当該開口部中央の電極パッド表面にボンディングワイヤを接続することにより、電極パッドとボンディングワイヤとの密着性を向上させることができる。
本発明に係る半導体装置において、前記複数のコンタクト用配線のうち少なくとも１つが、コーナー部が面取りされた方形状に形成されていると、次のような効果を得ることができる。すなわち、前記開口部の形成時にはコンタクト用配線周辺の絶縁膜の表面部が若干エッチングされるが、コンタクト用配線のコーナー部が面取りされていると、前記エッチングにより生じる段差の形状に鋭角部分が生じることを防止できるので、電極パッドとコンタクト用配線との間のバリア膜のカバレッジや電極パッドを構成する金属膜のカバレッジが向上する。従って、電極パッドの割れを防止できると共に、コンタクト用配線構成金属の電極パッドへの析出つまり電極パッドの腐食を防止できる。
本発明に係る半導体装置において、前記半導体基板と前記絶縁膜との間に下層配線が形成されており、前記コンタクト用配線と前記下層配線とはビアを介して接続されていてもよい。
本発明に係る半導体装置において、前記コンタクト用配線は銅又は銅合金から構成され、前記電極パッドはアルミニウム又はアルミニウム合金から構成されていてもよい。
本発明に係る半導体装置によると、従来の半導体装置と比べて、コンタクト用配線の面積率を小さくすることができるため、コンタクト用配線形成時のディッシング量を抑制してコンタクト用配線の厚さを確保することができるので、コンタクト用配線と電極パッドとを安定して電気的に接続させることができる。
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について、図面を参照しながら説明する。
図１は、第１の実施形態に係る半導体装置の全体構成を示す平面図である。図１に示す半導体装置５０は、装置中央部に配置されたＣＣＤ又はイメージセンサ等のセル領域５１と、装置周縁部に配置されたパッド配置領域５２とを有している。尚、図１に示す半導体装置５０においては、装置の４辺に沿ってパッド配置領域５２を設けているが、パッド数が少ない場合には、装置の２辺に沿ってパッド配置領域５２を設けてもよい。また、パッド数が多い場合には、各パッド配置領域５２に２段構成で各パッドを配置してもよいし、この場合、各パッドを千鳥配列で配置してもよい。
本実施形態の半導体装置５０では、セル領域５１に設けたＣＣＤ又はイメージセンサ等の光学特性を確保するために、装置の高さを低くする必要がある。このため、配線層についても薄くする必要があるが、それにより生じる不具合を防止するために、後述する本発明のパッド構造を適用するものである。
図２（ａ）及び（ｂ）はそれぞれ、本実施形態の半導体装置のパッド構造を示す平面図及び断面図である。尚、図２（ａ）では、主として電極パッド下側の配線構造を示している。また、図２（ｂ）には、図２（ａ）におけるＡ−Ａ’線の断面構成（パッド配置領域５２の断面構成）に加えて、セル領域５１の一部の断面構成を示している。
図２（ａ）及び（ｂ）に示すように、イメージセンサの画素素子やトランジスタ等（いずれも図示省略）が形成された半導体基板１の上に、例えばＳｉＯ2 からなる第１層間絶縁膜２が形成されており、第１層間絶縁膜２上に、例えばＳｉＮからなる第１下地絶縁膜３を介して、例えばＳｉＯ2 からなる第２層間絶縁膜４が形成されている。第１下地絶縁膜３及び第２層間絶縁膜４中には、例えば銅からなる下層配線５が形成されている。下層配線５の上及び第２層間絶縁膜４の上に、例えばＳｉＮからなる第２下地絶縁膜６を介して、例えばＳｉＯ2 からなる第３層間絶縁膜７が形成されている。第２下地絶縁膜６及び第３層間絶縁膜７中には、例えば銅からなり且つ下層配線５と接続するビアプラグ８が形成されている。ビアプラグ８の上及び第３層間絶縁膜７の上に、例えばＳｉＮからなる第３下地絶縁膜９を介して、例えばＳｉＯ2 からなる第４層間絶縁膜１０が形成されている。セル領域５１における第３下地絶縁膜９及び第４層間絶縁膜１０中には、例えば銅からなり且つビアプラグ８と接続する上層配線１１Ａが形成されている一方、パッド配置領域５２における第３下地絶縁膜９及び第４層間絶縁膜１０中には、例えば銅からなり且つビアプラグ８と接続する複数の方形状のコンタクト用配線１１Ｂが形成されている。各コンタクト用配線１１Ｂの上及び第４層間絶縁膜１０の上に、例えばＳｉＮからなる第１保護絶縁膜１２が形成されており、第１保護絶縁膜１２には、各コンタクト用配線１１Ｂを露出させる第１開口部１２ａが形成されている。第１開口部１２ａの内部及びその近傍の第１保護絶縁膜１２の上には、例えばＴｉＮ膜とＴｉ膜との積層構造を持つバリアメタル膜１３を介して、例えばアルミニウムからなる電極パッド１４が形成されている。すなわち、電極パッド１４はバリアメタル膜１３を通じて各コンタクト用配線１１Ｂと電気的に接続されている。電極パッド１４の上及び第１保護絶縁膜１２の上には、例えばＳｉＮからなる第２保護絶縁膜１５が形成されており、第２保護絶縁膜１５には、電極パッド１４を露出させる第２開口部１５ａが形成されている。
尚、下層配線５の形成に際しては、まず、第１下地絶縁膜３及び第２層間絶縁膜４に対してエッチングによりパターニングを行って配線溝を形成した後、当該配線溝の壁面上及び底面上に、例えばＴａＮ膜とＴａ膜との積層構造を持つバリアメタル膜、及びＣｕシード層を順次形成し、その後、当該配線溝が埋まるようにＣｕ膜をめっき形成する。続いて、当該配線溝からはみ出したＣｕ膜等をＣＭＰにより除去することにより、下層配線５を形成する。
また、ビアプラグ８並びに上層配線１１Ａ及びコンタクト用配線１１Ｂの形成に際しては、まず、第２下地絶縁膜６、第３層間絶縁膜７、第３下地絶縁膜９及び第４層間絶縁膜１０に対してエッチングによりパターニングを行ってビアホールを形成した後、第３下地絶縁膜９及び第４層間絶縁膜１０に対してエッチングによりパターニングを行って、当該ビアホールと接続する配線溝を形成する。その後、当該ビアホール及び当該配線溝の壁面上及び底面上に、例えばＴａＮ膜とＴａ膜との積層構造を持つバリアメタル膜、及びＣｕシード層を順次形成した後、当該ビアホール及び当該配線溝が埋まるようにＣｕ膜をめっき形成する。続いて、当該配線溝からはみ出したＣｕ膜等をＣＭＰにより除去することにより、ビアプラグ８、並びにビアプラグ８と接続する上層配線１１Ａ及びコンタクト用配線１１Ｂを形成する。すなわち、上層配線１１Ａとそれに接続するビアプラグ８とは一体的に形成されていると共に、コンタクト用配線１１Ｂとそれに接続するビアプラグ８とは一体的に形成されている。
本実施形態の特徴は、図２（ａ）及び（ｂ）に示すように、電極パッド１４が形成される第１保護絶縁膜１２の第１開口部１２ａの下側に、コンタクト用配線１１Ｂが配置されていない領域が存在していることである。すなわち、従来の半導体装置では、電極パッドが形成される絶縁膜開口部の下側全体に単一のコンタクト用配線が配置されているのに対して、本実施形態に係る半導体装置では、第１保護絶縁膜１２の第１開口部１２ａの下側の一部にコンタクト用配線１１Ｂが配置されている。具体的には、本実施形態では、従来の単一のコンタクト用配線に代えて、複数の方形状のコンタクト用配線１１Ｂを形成している。ここで、各コンタクト用配線１１Ｂは、第３下地絶縁膜９及び第４層間絶縁膜１０によって囲まれている。また、各コンタクト用配線１１Ｂのサイズは例えば３μｍ×３μｍである。
尚、図２（ａ）及び（ｂ）においては、電極パッド１４が形成される第１保護絶縁膜１２の第１開口部１２ａよりも若干大きい領域に、２０個（４個×５個）のコンタクト用配線１１Ｂを配置している様子を示している。しかし、実際には、第１開口部１２ａつまり電極パッド１４のサイズが５０〜１００μｍ×５０〜１００μｍ程度であるとすると、例えば３μｍ×３μｍのコンタクト用配線１１Ｂが４μｍピッチで配置されているとすると、数百個（１２〜２５個×１２〜２５個）程度のコンタクト用配線１１Ｂが配置されることになる。
また、本実施形態では、全てのコンタクト用配線１１Ｂがビアプラグ８を通じて下層配線５に電気的に接続されている。具体的には、図２（ａ）に示すように、下層配線５は、コンタクト用配線１１Ｂの一の方向に沿った複数の並びに対応する櫛状の配線部分を有しており、当該櫛状の配線部分においてビアプラグ８を通じてコンタクト用配線１１Ｂとの電気的接続が取られている。すなわち、本実施形態では、全てのコンタクト用配線１１Ｂが共通のノードの配線を構成している。
本実施形態によると、コンタクト用配線１１Ｂの面積率（所定の面積（例えば第１保護絶縁膜１２の第１開口部１２ａの面積）に対するコンタクト用配線１１Ｂの面積の比率）を従来の半導体装置と比べて小さくすることができると共に各コンタクト用配線１１Ｂを第３下地絶縁膜９及び第４層間絶縁膜１０によって囲むことができるため、コンタクト用配線１１Ｂの形成時におけるＣＭＰによるディッシング量を抑制してコンタクト用配線１１Ｂの厚さを十分に確保することができる。具体的には、本実施形態では、コンタクト用配線１１Ｂの厚さ（目標値）は例えば２００ｎｍ程度であるが、コンタクト用配線１１Ｂとなる導電膜（例えばＣｕ膜）がＣＭＰによって消失してしまうことはない。従って、コンタクト用配線１１Ｂと電極パッド１４とを安定して電気的に接続させることができる。
尚、本実施形態において、コンタクト用配線１１Ｂの面積率は７０％以下であることが好ましく、５０％以下であることがより好ましい。また、電極パッド１４が形成される第１保護絶縁膜１２の第１開口部１２ａの下側に、複数のコンタクト用配線１１Ｂを配置したが、第１開口部１２ａの下側にコンタクト用配線１１Ｂが配置されていない領域が存在していることを前提として、第１開口部１２ａの下側に任意形状の単一のコンタクト用配線１１Ｂを配置してもよい。
また、本実施形態において、コンタクト用配線１１Ｂを再配列したり又は間引く等して、開口部（第１保護絶縁膜１２の第１開口部１２ａ）におけるコンタクト用配線１１Ｂが配置されていない領域を拡げ、当該拡げた領域の上側に位置する部分の電極パッド１４を、プローブ検査領域又はワイヤボンド接続領域として用いてもよい。例えば、図２（ａ）に示す下層配線５の櫛状の配線部分の１つ又は複数（全部ではない）をコンタクト用配線１１Ｂと共に間引いてもよい。このように、コンタクト用配線１１Ｂが配置されていない領域の上側に位置する部分の電極パッド１４を、プローブ検査領域又はワイヤボンド接続領域として用いると、次のような効果を得ることができる。すなわち、コンタクト用配線１１Ｂが配置されていない領域では絶縁膜のトータル厚さがコンタクト用配線１１Ｂの配置領域と比べて大きくなるため、プローブ検査又はワイヤボンド接続の実施時に電極パッド１４に加わる応力を低減できるので、電極パッド１４の割れを防止できる。具体的には、プローブ検査領域又はワイヤボンド接続領域を、開口部中央に位置する部分の電極パッド１４に設定してもよい。
また、本実施形態において、各コンタクト用配線１１Ｂの形状を方形状にしたが、例えば図３（ａ）に示すように、コーナー部が面取りされた方形状にすると、次のような効果を得ることができる。すなわち、第１保護絶縁膜１２に第１開口部１２ａを形成する際には、コンタクト用配線１１Ｂの周辺の第４層間絶縁膜１０の表面部が若干エッチングされて除去されるが、コンタクト用配線１１Ｂのコーナー部が面取りされていると、前記エッチングにより生じる段差の形状に鋭角部分が生じることを防止できるので、バリアメタル膜１３のカバレッジや電極パッド１４を構成する金属膜のカバレッジが向上する。従って、電極パッド１４の割れを防止できると共に、コンタクト用配線１１Ｂの構成金属（例えばＣｕ）の電極パッド１４への析出つまり電極パッド１４の腐食を防止できる。同様の理由により、第１保護絶縁膜１２の第１開口部１２ａの形状についても、コーナー部が面取りされた方形状にすることが好ましい。
また、本実施形態において、各コンタクト用配線１１Ｂを単一のビアプラグ８を通じて下層配線５に電気的に接続したが、これに代えて、例えば図３（ｂ）に示すように、各コンタクト用配線１１Ｂを複数のビアプラグ８を通じて下層配線５に電気的に接続してもよい。
また、本実施形態において、各コンタクト用配線１１Ｂの形状を方形状にしたが、コンタクト用配線１１Ｂの形状は特に限定されるものではなく、例えば図３（ｃ）に示すように、コンタクト用配線１１Ｂの形状をライン状にしてもよい。このようにすると、コンタクト用配線１１Ｂと電極パッド１４（正確にはバリアメタル膜１３）とのコンタクト面積が増大するので、コンタクト用配線１１Ｂと電極パッド１４との電気的接続の信頼性が向上する。但し、本実施形態のように、複数の微細な方形状のコンタクト用配線１１Ｂを配置することにより、次のような効果を得ることができる。すなわち、比較的小さいコンタクト用配線１１Ｂを開口部（第１保護絶縁膜１２の第１開口部１２ａ）中央の下側に複数配置すると、コンタクト用配線１１Ｂとその周囲の第４層間絶縁膜１０との間の段差に起因して、開口部中央の電極パッド１４表面に微細な凹凸が多数形成される。このため、当該開口部中央の電極パッド１４表面にボンディングワイヤを接続することにより、電極パッド１４とボンディングワイヤとの密着性を向上させることができる。尚、この効果を増すために、本実施形態の３μｍ×３μｍのコンタクト用配線１１Ｂに代えて、０．５μｍ×０．５μｍ程度のコンタクト用配線を形成してもよい。
また、本実施形態において、各コンタクト用配線１１Ｂをビアプラグ８を通じて下層配線５に電気的に接続したが、これに代えて、例えば図３（ｄ）に示すように、コンタクト用配線１１Ｂを同じ配線層の上層配線１１Ａに電気的に接続してもよい。この場合、各コンタクト用配線１１Ｂの下側にはビアプラグ８つまり下層配線５を設けなくてもよい。
また、本実施形態において、第１層間絶縁膜２、第２層間絶縁膜４、第３層間絶縁膜７及び第４層間絶縁膜１０として、ＳｉＯ2 膜（シリコン酸化膜）を用いたが、これに代えて、ＴＥＯＳ（tetraethylorthosilicate ）からなるＴＥＯＳ酸化膜などの酸化物絶縁膜、炭素がドープされたシリコン酸化膜（ＳｉＯＣ膜）、又はフッ素がドープされたシリコン酸化膜（ＦＳＧ膜）などの低誘電率絶縁膜等を用いてもよい。
また、本実施形態において、第１下地絶縁膜３、第２下地絶縁膜６及び第３下地絶縁膜として、ＳｉＮ膜（シリコン窒化膜）を用いたが、これに限らず、層間絶縁膜よりも耐湿性が高く水分の侵入を防止できる（つまりバリア性を有する）絶縁膜、例えばシリコン炭窒化膜（ＳｉＣＮ膜）又はシリコン酸窒化膜（ＳｉＯＮ膜）等の窒化物絶縁膜を用いることができる。
また、本実施形態において、下層配線５、ビアプラグ８、上層配線１１Ａ及びコンタクト用配線１１Ｂの材料として、銅（Ｃｕ）を用いたが、これに代えて、例えば、銅を主成分とし且つアルミニウムが微量に添加されたＣｕ−Ａｌ等の銅合金を用いてもよい。尚、下層配線５、ビアプラグ８、上層配線１１Ａ及びコンタクト用配線１１Ｂの材料として、銅又は銅合金を用いる場合、配線溝又はビアホールに銅又は銅合金を埋め込む前に、例えばＴａＮ膜を含むバリアメタル膜を形成しておくことが好ましい。
また、本実施形態において、第１保護絶縁膜１２及び第２保護絶縁膜１５として、ＳｉＮ膜を用いたが、これに代えて、ＳｉＮ膜とＴＥＯＳ酸化膜との積層膜を用いてもよい。
また、本実施形態において、電極パッド１４の材料として、アルミニウムを用いたが、これに代えて、例えば、アルミニウムを主成分とし且つシリコンや銅が微量に添加されたＡｌ−Ｓｉ、Ａｌ−Ｃｕ又はＡｌ−Ｓｉ−Ｃｕ等の銅合金を用いてもよい。
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置について、図面を参照しながら説明する。
図４（ａ）及び（ｂ）はそれぞれ、本実施形態の半導体装置のパッド構造を示す平面図及び断面図である。尚、図４（ａ）では、主として電極パッド下側の配線構造を示している。また、図４（ｂ）には、図４（ａ）におけるＡ−Ａ’線の断面構成（パッド配置領域５２の断面構成）に加えて、セル領域５１の一部の断面構成を示している。また、図４（ａ）及び（ｂ）において、図２（ａ）及び（ｂ）に示す第１の実施形態の半導体装置と同じ構成要素には同じ符号を付すことにより、重複する説明を省略する。
本実施形態の半導体装置が第１の実施形態と異なっている点は、図４（ａ）及び（ｂ）に示すように、第１保護絶縁膜１２の第１開口部１２ａのエッジに沿ってリング状のコンタクト用配線１１Ｂを設けていることである。
本実施形態によると、第１の実施形態と同様の効果に加えて、次のような効果を得ることができる。すなわち、電極パッド１４に対してプローブ検査を行った際にバリアメタル膜１３や電極パッド１４に割れが生じ、当該割れから水分が侵入した場合にも、第１保護絶縁膜１２の第１開口部１２ａをリング状のコンタクト用配線１１Ｂと第３下地絶縁膜９とによって囲んだ構造により、チップ内部への水分のさらなる侵入を防止することができるので、装置の耐湿性を確保することができる。また、リング状のコンタクト用配線１１Ｂが、第１保護絶縁膜１２の第１開口部１２ａのエッジとオーバーラップするように設けられているため、第１開口部１２ａの形成時に当該リング状のコンタクト用配線１１Ｂがエッチングストッパーとして機能する。このため、第１開口部１２ａのエッジ下側の段差を小さくすることができるので、バリアメタル膜１３のカバレッジや電極パッド１４を構成する金属膜のカバレッジが向上する。従って、電極パッド１４の割れを防止できると共に、コンタクト用配線１１Ｂの構成金属の電極パッド１４への析出つまり電極パッド１４の腐食を防止できる。
尚、本実施形態において、リング状のコンタクト用配線１１Ｂの内側に、より小さい方形状のコンタクト用配線１１Ｂを設けたが、これに代えて、当該方形状のコンタクト用配線１１Ｂを設けなくてもよい。この場合、コンタクト用配線１１Ｂが配置されていない領域の上側に位置する部分の電極パッド１４、つまり第１保護絶縁膜１２の第１開口部１２ａの中央部分に位置する部分の電極パッド１４を、プローブ検査領域又はワイヤボンド接続領域として用いてもよい。
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置について、図面を参照しながら説明する。
図５（ａ）及び（ｂ）はそれぞれ、本実施形態の半導体装置のパッド構造を示す平面図及び断面図である。尚、図５（ａ）では、主として電極パッド下側の配線構造を示している。また、図５（ｂ）には、図５（ａ）におけるＡ−Ａ’線の断面構成（パッド配置領域５２の断面構成）に加えて、セル領域５１の一部の断面構成を示している。また、図５（ａ）及び（ｂ）において、図２（ａ）及び（ｂ）に示す第１の実施形態の半導体装置と同じ構成要素には同じ符号を付すことにより、重複する説明を省略する。
本実施形態の半導体装置が第１の実施形態と異なっている点は、図５（ａ）及び（ｂ）に示すように、全てのコンタクト用配線１１Ｂが、第１保護絶縁膜１２の第１開口部１２ａのエッジとオーバーラップしないように設けられていること、言い換えると、全てのコンタクト用配線１１Ｂが第１開口部１２ａの内側に設けられていることである。
本実施形態によると、第１の実施形態と同様の効果に加えて、次のような効果を得ることができる。すなわち、第１保護絶縁膜１２に第１開口部１２ａを形成する際に、下地の第４層間絶縁膜１０の表面がエッチングされて第１開口部１２ａのエッジ下側の段差が大きくなり、その結果、バリアメタル膜１３のカバレッジが劣化したとしても、第１開口部１２ａのエッジの下側にはコンタクト用配線１１Ｂが存在していないので、コンタクト用配線１１Ｂの構成金属の電極パッド１４への析出つまり電極パッド１４の腐食を防止できる。
（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体装置について、図面を参照しながら説明する。
図６（ａ）及び（ｂ）はそれぞれ、本実施形態の半導体装置のパッド構造を示す平面図及び断面図である。尚、図６（ａ）では、主として電極パッド下側の配線構造を示している。また、図６（ｂ）には、図６（ａ）におけるＡ−Ａ’線の断面構成（パッド配置領域５２の断面構成）に加えて、セル領域５１の一部の断面構成を示している。また、図６（ａ）及び（ｂ）において、図２（ａ）及び（ｂ）に示す第１の実施形態の半導体装置と同じ構成要素には同じ符号を付すことにより、重複する説明を省略する。
本実施形態の半導体装置が第１の実施形態と異なっている点は、図６（ａ）及び（ｂ）に示すように、各コンタクト用配線１１Ｂの面積が異なっていることである。具体的には、第１保護絶縁膜１２の第１開口部１２ａの周縁部の下側には、比較的面積が大きいコンタクト用配線１１Ｂが設けられており、第１開口部１２ａの中央部の下側には、比較的面積が小さいコンタクト用配線１１Ｂが設けられていることである。ここで、比較的面積が大きいコンタクト用配線１１Ｂのサイズは例えば３μｍ×３μｍ程度であり、比較的面積が小さいコンタクト用配線１１Ｂのサイズは例えば０．５〜１μｍ×０．５〜１μｍ程度である。
尚、図６（ａ）及び（ｂ）においては、第１保護絶縁膜１２の第１開口部１２ａの周縁部の下側に、比較的面積が大きい１０個のコンタクト用配線１１Ｂを配置し、第１開口部１２ａの中央部の下側に、比較的面積が小さい８個のコンタクト用配線１１Ｂを配置している様子を示している。しかし、実際には、第１開口部１２ａつまり電極パッド１４のサイズが５０〜１００μｍ×５０〜１００μｍ程度であるとすると、前述のサイズを有する大小のコンタクト用配線１１Ｂが数百個程度配置されることになる。
本実施形態によると、第１の実施形態と同様の効果に加えて、次のような効果を得ることができる。すなわち、第１保護絶縁膜１２に第１開口部１２ａを形成する際にはコンタクト用配線１１Ｂの周辺の第４層間絶縁膜１０の表面部がエッチングにより除去されるため、凸部となったコンタクト用配線１１Ｂの配置領域上の電極パッド１４の表面にも下地形状に対応して凸部が形成される。従って、比較的小さいコンタクト用配線１１Ｂを第１開口部１２ａの中央の下側に複数配置すると、コンタクト用配線１１Ｂとその周囲の第４層間絶縁膜１０との間の段差に起因して、第１開口部１２ａの中央の電極パッド１４の表面に微細な凹凸が多数形成されるため、当該第１開口部１２ａの中央の電極パッド１４の表面にボンディングワイヤを接続することにより、電極パッド１４とボンディングワイヤとの密着性を向上させることができる。
尚、本実施形態においては、第３の実施形態と同様に、全てのコンタクト用配線１１Ｂが、第１保護絶縁膜１２の第１開口部１２ａのエッジとオーバーラップしないように設けられているため、第３の実施形態と同様の効果を得ることができる。但し、本実施形態においても、第１の実施形態と同様に、最も外側に配置されているコンタクト用配線１１Ｂが、第１保護絶縁膜１２の第１開口部１２ａのエッジとオーバーラップするように設けられていてもよい。また、この場合、第１保護絶縁膜１２の第１開口部１２ａのエッジに沿って当該エッジとオーバーラップするようにリング状のコンタクト用配線１１Ｂが設けられていると、第２の実施形態と同様の効果を得ることもできる。
本発明は、半導体装置の電極パッド構造に関し、特に、薄い配線層を有するパッド構造に適用した場合、コンタクト用配線形成時のディッシング量を抑制してコンタクト用配線の厚さを確保し、それにより、コンタクト用配線と電極パッドとを安定して電気的に接続させることができるので、非常に有用である。
図１は、本発明の第１の実施形態に係る半導体装置の全体構成を示す平面図である。 図２（ａ）及び（ｂ）はそれぞれ、本発明の第１の実施形態に係る半導体装置のパッド構造を示す平面図及び断面図である。 図３（ａ）〜（ｄ）はそれぞれ、本発明の第１の実施形態の変形例に係る半導体装置の一部を示す平面図である。 図４（ａ）及び（ｂ）はそれぞれ、本発明の第２の実施形態に係る半導体装置のパッド構造を示す平面図及び断面図である。 図５（ａ）及び（ｂ）はそれぞれ、本発明の第３の実施形態に係る半導体装置のパッド構造を示す平面図及び断面図である。 図６（ａ）及び（ｂ）はそれぞれ、本発明の第４の実施形態に係る半導体装置のパッド構造を示す平面図及び断面図である。 特許文献１に開示されている、電極パッド構造を有する従来の半導体装置の断面図である。
符号の説明
１ 半導体基板
２ 第１層間絶縁膜
３ 第１下地絶縁膜
４ 第２層間絶縁膜
５ 下層配線
６ 第２下地絶縁膜
７ 第３層間絶縁膜
８ ビアプラグ
９ 第３下地絶縁膜
１０ 第４層間絶縁膜
１１Ａ 上層配線
１１Ｂ コンタクト用配線
１２ 第１保護絶縁膜
１２ａ 第１開口部
１３ バリアメタル膜
１４ 電極パッド
１５ 第２保護絶縁膜
１５ａ 第２開口部
５０ 半導体装置
５１ セル領域
５２ パッド配置領域

Claims (10)

  1. 半導体基板上に形成された絶縁膜と、
    前記絶縁膜中に形成されたコンタクト用配線と、
    前記コンタクト用配線上及び前記絶縁膜上に形成された保護膜と、
    前記コンタクト用配線が露出するように前記保護膜に形成された開口部と、
    前記コンタクト用配線と電気的に接続するように前記開口部に形成された電極パッドとを備え、
    前記開口部の下側には、前記コンタクト用配線が配置されていない領域が存在していることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記コンタクト用配線は前記開口部の下側に複数設けられていることを特徴とする半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記複数のコンタクト用配線のうち少なくとも１つはリング状に形成されていることを特徴とする半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記リング状のコンタクト用配線は、前記開口部のエッジとオーバーラップするように設けられていることを特徴とする半導体装置。
  5. 請求項２に記載の半導体装置において、
    前記複数のコンタクト用配線は、前記開口部のエッジとオーバーラップしないように設けられていることを特徴とする半導体装置。
  6. 請求項２に記載の半導体装置において、
    前記複数のコンタクト用配線は、第１のコンタクト用配線と、前記第１のコンタクト用配線よりも小さい第２のコンタクト用配線とを含むことを特徴とする半導体装置。
  7. 請求項６に記載の半導体装置において、
    前記第１のコンタクト用配線は前記開口部の周縁部の下側に設けられており、前記第２のコンタクト用配線は前記開口部の中央部の下側に設けられていることを特徴とする半導体装置。
  8. 請求項２に記載の半導体装置において、
    前記複数のコンタクト用配線のうち少なくとも１つは、コーナー部が面取りされた方形状に形成されていることを特徴とする半導体装置。
  9. 請求項１〜８のいずれか１項に記載の半導体装置において、
    前記半導体基板と前記絶縁膜との間に下層配線が形成されており、
    前記コンタクト用配線と前記下層配線とはビアを介して接続されていることを特徴とする半導体装置。
  10. 請求項１〜９のいずれか１項に記載の半導体装置において、
    前記コンタクト用配線は銅又は銅合金からなり、
    前記電極パッドはアルミニウム又はアルミニウム合金からなることを特徴とする半導体装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102011006725A1 (de) 2010-04-14 2011-10-20 Denso Corporation Scheinwerfereinheit
JP2012089703A (ja) * 2010-10-20 2012-05-10 Lapis Semiconductor Co Ltd 半導体素子の製造方法及び半導体素子
JP2012160633A (ja) * 2011-02-02 2012-08-23 Lapis Semiconductor Co Ltd 半導体装置の配線構造及びその製造方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011146563A (ja) * 2010-01-15 2011-07-28 Panasonic Corp 半導体装置
JP5582879B2 (ja) * 2010-06-09 2014-09-03 株式会社東芝 半導体装置及びその製造方法
WO2014147677A1 (ja) * 2013-03-22 2014-09-25 パナソニック株式会社 半導体装置
KR20210032080A (ko) 2019-09-16 2021-03-24 삼성전자주식회사 반도체 장치
US20230061951A1 (en) * 2021-08-27 2023-03-02 Texas Instruments Incorporated Contact pad fabrication process for a semiconductor product

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003031575A (ja) 2001-07-17 2003-01-31 Nec Corp 半導体装置及びその製造方法
JP4170103B2 (ja) * 2003-01-30 2008-10-22 Ｎｅｃエレクトロニクス株式会社 半導体装置、および半導体装置の製造方法
US6963138B2 (en) * 2003-02-03 2005-11-08 Lsi Logic Corporation Dielectric stack
JP3725527B2 (ja) 2003-06-05 2005-12-14 松下電器産業株式会社 半導体装置
CN1601735B (zh) 2003-09-26 2010-06-23 松下电器产业株式会社 半导体器件及其制造方法
JP2006108329A (ja) 2004-10-04 2006-04-20 Fujitsu Ltd 半導体装置
US7157734B2 (en) * 2005-05-27 2007-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor bond pad structures and methods of manufacturing thereof
JP2007019128A (ja) 2005-07-06 2007-01-25 Sony Corp 半導体装置
JP4639138B2 (ja) 2005-10-28 2011-02-23 パナソニック株式会社 半導体装置
JP2007142333A (ja) * 2005-11-22 2007-06-07 Renesas Technology Corp 半導体装置
WO2008015500A1 (en) * 2006-08-01 2008-02-07 Freescale Semiconductor, Inc. Method and apparatus for improvements in chip manufacture and design
JP5111878B2 (ja) * 2007-01-31 2013-01-09 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102011006725A1 (de) 2010-04-14 2011-10-20 Denso Corporation Scheinwerfereinheit
JP2012089703A (ja) * 2010-10-20 2012-05-10 Lapis Semiconductor Co Ltd 半導体素子の製造方法及び半導体素子
JP2012160633A (ja) * 2011-02-02 2012-08-23 Lapis Semiconductor Co Ltd 半導体装置の配線構造及びその製造方法

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