JP2012160633A - 半導体装置の配線構造及びその製造方法 - Google Patents

半導体装置の配線構造及びその製造方法 Download PDF

Info

Publication number
JP2012160633A
JP2012160633A JP2011020489A JP2011020489A JP2012160633A JP 2012160633 A JP2012160633 A JP 2012160633A JP 2011020489 A JP2011020489 A JP 2011020489A JP 2011020489 A JP2011020489 A JP 2011020489A JP 2012160633 A JP2012160633 A JP 2012160633A
Authority
JP
Japan
Prior art keywords
metal layer
wiring structure
semiconductor device
insulating layer
electrode portions
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2011020489A
Other languages
English (en)
Other versions
JP5922331B2 (ja
Inventor
Hiroyuki Numaguchi
浩之 沼口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lapis Semiconductor Co Ltd
Original Assignee
Lapis Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lapis Semiconductor Co Ltd filed Critical Lapis Semiconductor Co Ltd
Priority to JP2011020489A priority Critical patent/JP5922331B2/ja
Priority to US13/363,407 priority patent/US20120193813A1/en
Priority to CN2012100231365A priority patent/CN102629600A/zh
Publication of JP2012160633A publication Critical patent/JP2012160633A/ja
Application granted granted Critical
Publication of JP5922331B2 publication Critical patent/JP5922331B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03444—Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
    • H01L2224/0345—Physical vapour deposition [PVD], e.g. evaporation, or sputtering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/03618—Manufacturing methods by patterning a pre-deposited material with selective exposure, development and removal of a photosensitive material, e.g. of a photosensitive conductive resin
    • H01L2224/0362—Photolithography
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Abstract

【課題】第２メタル層が密着する絶縁層にクラックを生じさせ難い半導体装置の配線構造及びその製造方法を提供する。
【解決手段】半導体装置の配線構造は、絶縁層１２と、絶縁層１２によって覆われた第１メタル層１３と、互いに間隔をあけて絶縁層１２上に配列され且つ第１メタル層１３より厚く形成された複数の電極部分１０１，１０２，…を有する第２メタル層１４とを備え、絶縁層１２の複数のビアホール内に配置された第１メタル層１３と複数の電極部分１０１，１０２，…との間を繋ぐ複数の電極部分によって、複数の電極部分を第１メタル層１３に電気的に接続する複数の貫通配線１５を備えている。
【選択図】図３

Description

本発明は、半導体装置の配線構造及びその製造方法に関するものである。
従来、図１（平面図）及び図２（図１のＩＩ−ＩＩ線断面図）に示されるような半導体装置の配線構造が、広く知られている。この配線構造は、シリコン基板１上に形成された絶縁層２と、この絶縁層２に覆われた第１メタル層３と、絶縁層２上に配置されたパッド電極としての第２メタル層４と、第２メタル層４に接続された配線５とから構成されている。
しかしながら、第２メタル層４を構成するメタルのスパッタ時に、熱膨張状態にあるメタルの温度が低下すると、絶縁増２に被着したメタルの収縮力によりメタル内部に内向きの応力が発生する。その後、メタルの不要部分をエッチングして、例えば、図１のような第２メタル層４を形成すると、その内部に存在する応力は、図１に矢印で示す力（例えば、図２のＦ１ａ）のようになり、第２メタル層４に密着している絶縁層２の内部に、第２メタル層４の応力に耐える力が発生し、その結果、絶縁層２（特に、第２メタル層４角部付近）にクラック（図２の符号６）ができることがある。クラック６ができた場合には、エッチング後の洗浄に用いる薬液が絶縁層２内に入り込み、第１メタル層３まで薬液が到達して第１メタル層３に腐食が生じるなどの不具合が発生することがある。
また、パッド電極としての第２メタル層４に導体配線をボンディングするときに発生する応力（図１の矢印と反対方向の力）を緩和するために、パッド電極の配線に貫通孔を設ける対策が、例えば、特開昭６３−１４１３３０号公報（特許文献１）に開示されている。
しかしながら、特許文献１の対策を採用したとしても、導体配線をボンディングするときに発生する応力の緩和は不十分であり、第２メタル層４に密着している絶縁層２の内部に、第２メタル層４の応力に耐える力が発生し、絶縁層２（特に、第２メタル層４の角部付近）にクラックが生じ易く、このクラックに起因する不具合が発生することがある。
特開昭６３−１４１３３０号公報（例えば、図１（ａ），（ｂ））
上記したように、従来の半導体装置の配線構造には、パッド電極となるメタル層が密着する絶縁層に、スパッタ後又はボンディング時などに、クラックが生じやすく、このクラックに起因する不具合が発生し易いという問題があった。
そこで、本発明は、上記従来技術の課題を解決するためになされたものであり、その目的は、第２メタル層が密着する絶縁層にクラックを生じ難い半導体装置の配線構造及びその製造方法を提供することにある。
本発明に係る半導体装置の配線構造は、下地部材上に形成された絶縁層と、前記絶縁層によって覆われた第１メタル層と、互いに間隔をあけて前記絶縁層上に配列され且つ前記第１メタル層より厚く形成された複数の電極部分を有する第２メタル層とを備え、前記絶縁層は、前記第１メタル層と前記複数の電極部分との間を繋ぐ複数のビアホールを有し、前記複数のビアホール内に配置され、前記複数の電極部分を前記第１メタル層に電気的に接続する複数の貫通配線を備えたことを特徴としている。
本発明に係る半導体装置の配線構造の製造方法は、下地部材上に第１絶縁層を形成する工程と、前記第１絶縁層上に第１メタル層を形成する工程と、前記第１メタル層を覆う第２絶縁層を形成する工程と、前記第２絶縁層に複数のビアホールを形成する工程と、前記複数のビアホール内に、前記第１メタル層に電気的に接続された複数の貫通配線を形成する工程と、互いに間隔をあけて前記第２絶縁層上に配列され、前記複数の貫通配線のいずれかに電気的に接続され、前記第１メタル層より厚くなるように、第２メタル層を構成する複数の電極部分を形成する工程とを有することを特徴としている。
本発明の一形態に係る半導体装置の配線構造及びその製造方法によれば、第２メタル層が密着する絶縁層にクラックを生じ難くすることができ、配線構造の品質を向上させることができる。
従来の半導体装置の配線構造を概略的に示す平面図である。 図１の配線構造をＩＩ−ＩＩ線で切った面を概略的に示す断面図である。 第１の実施形態に係る半導体装置の配線構造を概略的に示す平面図である。 図３の配線構造をＩＶ−ＩＶ線で切った面を概略的に示す断面図である。 図３の配線構造をＶ−Ｖ線で切った面を概略的に示す断面図である。 図３の配線構造をＶＩ−ＶＩ線で切った面を概略的に示す断面図である。 （ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の配線構造の製造方法の工程説明図である。 第１の実施形態に係る半導体装置の配線構造による効果の説明図である。 比較例の半導体装置の配線構造の説明図である。 第２の実施形態に係る半導体装置の配線構造を概略的に示す平面図である。 図１０の配線構造をＸＩ−ＸＩ線で切った面を概略的に示す断面図である。 図１０の配線構造をＸＩＩ−ＸＩＩ線で切った面を概略的に示す断面図である。 図１０の配線構造をＸＩＩＩ−ＸＩＩＩ線で切った面を概略的に示す断面図である。
《１》第１の実施形態
《１−１》第１の実施形態の構成
図３は、第１の実施形態に係る半導体装置の配線構造を概略的に示す平面図である。また、図４は、図３の配線構造をＩＶ−ＩＶ線で切った面を概略的に示す断面図であり、図５は、図３の配線構造をＶ−Ｖ線で切った面を概略的に示す断面図であり、図６は、図３の配線構造をＶＩ−ＶＩ線で切った面を概略的に示す断面図である。
図３から図６までに示されるように、第１の実施形態に係る半導体装置の配線構造は、下地部材としての半導体基板（例えば、シリコン基板）１１上に形成された絶縁層（例えば、ＳｉＯ２層）１２と、この絶縁層１２によって覆われた配線層としての第１メタル層１３と、互いに間隔をあけて絶縁層１２上に配列され且つ第１メタル層１３より厚く形成された複数の電極部分１０１，１０２，１０３，１０４，１０５，…を有する第２メタル層１４とを備えている。絶縁層１２は、第１メタル層１３と複数の電極部分１０１，１０２，１０３，１０４，１０５，…との間を繋ぐ複数のビアホール（ｖｉａ−ｈｏｌｅ）（例えば、１０１ａ，１０２ａ，１０２ｂ，１０３ａ，１０３ｂ，…）を有している。複数のビアホール内には、複数の電極部分１０１，１０２，１０３，１０４，１０５，…を第１メタル層１３に電気的に接続する複数の貫通配線１５が備えられている。
また、複数の電極部分１０１，１０２，１０３，１０４，１０５，…は、複数行複数列（本実施形態では、５行５列）に配列されている。ただし、配列の行数及び列数は、図示の例に限定されず、４行４列、３行３列、又は、５行６列のような他の配列であってもよい。
また、複数の電極部分１０１，１０２，１０３，１０４，１０５，…のそれぞれの平面形状は、四角形（図では、正方形又は長方形）である。ただし、複数の電極部分１０１，１０２，１０３，１０４，１０５，…のそれぞれの平面形状は、四角形に限定されず、円形、楕円形、４以外の角を持つ多角形などの他の形状であってもよい。
また、複数のビアホール１０１ａ，１０２ａ，１０２ｂ，１０３ａ，１０３ｂ，…は、複数の電極部分の角部近傍にそれぞれ配置されている。ただし、複数のビアホールの位置は、他の位置であってもよい。
また、第１の実施形態においては、第１メタル層１３は、単一の構造体から成り、この構造体は、絶縁層１２の一部を挟んで複数の電極部分１０１，１０２，１０３，１０４，１０５，…と対向配置されている。
また、第１メタル層１３、貫通配線１５、及び第２メタル層１４は、同じ導電性材料、例えば、アルミ又は銅又はこれらのいずれかを含む合金又は他の導電性金属から構成されている。
下地部材は、半導体基板上に形成された他の層、例えば、他の絶縁層（図示せず）であってもよい。
《１−２》第１の実施形態の製造方法
図７（ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の配線構造の製造方法の工程説明図である。第１の実施形態に係る半導体装置の配線構造の製造方法においては、図７（ａ）に示されるように、半導体基板１１上に公知の成膜プロセスを用いて第１絶縁層１２ａを形成し、第１絶縁層１２ａ上に公知の成膜プロセス（例えば、スパッタ法など）を用いて第１メタル層１３を形成し、公知の成膜プロセスを用いて第１メタル層を覆う第２絶縁層１２ｂを形成し、公知の平坦化処理を施す。なお、第１絶縁層１２ａと第２絶縁層１２ｂとによって、絶縁層１２が構成される。
次に、図７（ｂ）に示されるように、公知のプロセス（例えば、フォトリソグラフィ技術）を用いて第２絶縁層１２ｂに複数のビアホール１０１ａ，１０２ａ，…を形成し、複数のビアホール内に、第１メタル層に電気的に接続された複数の貫通配線１５を形成する。
次に、図７（ｃ）に示されるように、公知の成膜プロセス（例えば、スパッタ法など）を用いてメタル層１４ａを形成する。
次に、図７（ｄ）に示されるように、公知のプロセス（例えば、フォトリソグラフィ技術）を用いてメタル層１４ａを分割して、複数の電極部分１０１，１０２，１０３，１０４，１０５，…からなるパッド電極を形成する。以上のプロセスにより、第１の実施形態の半導体装置の配線構造が製造できる。
《１−３》第１の実施形態の効果
図８は、第１の実施形態に係る半導体装置の配線構造による効果の説明図であり、図９は、比較例の半導体装置の配線構造の説明図である。図８に示されるように、第１の実施形態に係る半導体装置の配線構造によれば、電極パッド１４を複数の電極部分１０１，１０２，１０３，１０４，１０５，…によって構成しているので、各電極部分の内部に発生する応力は、例えば、図８に矢印で示すように、電極パッド１４の内部及び周辺の広い範囲に分散され、絶縁層１２の特定の箇所に、各電極部分の応力（実線矢印で示す）に起因する力が集中しない。このため、絶縁層１２が電極パッド１４の各電極部分から受ける力Ｆ１４（破線出示す矢印）は比較的小さく、絶縁層１２にクラックは生じ難い。
仮に、図９に示されるように、電極パッド４を１つの電極部分によって構成した場合には、電極パッド４の内部に発生する応力は、例えば、図９に矢印で示すように、電極パッド４の角部の４箇所に特に集中し、絶縁層２の特定の箇所に応力（実線矢印で示す）に起因する力が集中する。このため、絶縁層２が電極パッド４の電極部分から受ける力Ｆ４（破線出示す矢印）は大きく、絶縁層２にクラックが生じ易い。
また、第１の実施形態に係る半導体装置の配線構造によれば、第１メタル層１３を単一の配線構造体によって構成しているので、第１メタル層１３の内部に発生する応力は絶縁層１２の特定の箇所に集中するが、第１メタル層１３はパッド電極よりも薄く形成されているので、絶縁層１２にかかる力は比較的小さく、絶縁層２２に与える影響は少ない。
以上に説明したように、第１の実施形態に係る半導体装置の配線構造及びその製造方法によれば、パッド電極１４が密着する絶縁層１２にクラックを生じ難くすることができ、半導体装置の配線構造の品質及び信頼性を向上させることができる。
《２》第２の実施形態
《２−１》第２の実施形態の構成
図１０は、第２の実施形態に係る半導体装置の配線構造を概略的に示す平面図である。また、図１１は、図１０の配線構造をＸＩ−ＸＩ線で切った面を概略的に示す断面図であり、図１２は、図１０の配線構造をＸＩＩ−ＸＩＩ線で切った面を概略的に示す断面図であり、図１３は、図１０の配線構造をＸＩＩＩ−ＸＩＩＩ線で切った面を概略的に示す断面図である。
図１０から図１３までに示されるように、第２の実施形態に係る半導体装置の配線構造は、下地部材としての半導体基板（例えば、シリコン基板）２１上に形成された絶縁層（例えば、ＳｉＯ２層）２２と、この絶縁層２２によって覆われた配線層としての第１メタル層２３と、互いに間隔をあけて絶縁層２２上に配列され且つ第１メタル層２３より厚く形成された複数の電極部分２０１，２０２，２０３，２０４，２０５，…を有する第２メタル層２４とを備えている。絶縁層２２は、第１メタル層２３と複数の電極部分２０１，２０２，２０３，２０４，２０５，…との間を繋ぐ複数のビアホール（例えば、２０１ａ，２０２ａ，２０２ｂ，２０３ａ，２０３ｂ，…）を有している。複数のビアホール内には、複数の電極部分２０１，２０２，２０３，２０４，２０５，…を第１メタル層２３に電気的に接続する複数の貫通配線２５が備えられている。
また、複数の電極部分２０１，２０２，２０３，２０４，２０５，…は、複数行複数列（本実施形態では、５行５列）に配列されている。ただし、配列の行数及び列数は、図示の例に限定されず、４行４列、３行３列、又は、５行６列のような他の配列であってもよい。
また、複数の電極部分２０１，２０２，２０３，２０４，２０５，…のそれぞれの平面形状は、四角形（図では、正方形又は長方形）である。ただし、複数の電極部分２０１，２０２，２０３，２０４，２０５，…のそれぞれの平面形状は、四角形に限定されず、円形、楕円形、４以外の角を持つ多角形などの他の形状であってもよい。
また、複数のビアホール２０１ａ，２０２ａ，２０２ｂ，２０３ａ，２０３ｂ，…は、複数の電極部分の角部近傍にそれぞれ配置されている。ただし、複数のビアホールの位置は、他の位置であってもよい。
また、第２の実施形態においては、第１メタル層２３は、複数の配線構造体（第２の実施形態においては４行４列）から成り、複数の配線構造体は、絶縁層を挟んで複数の電極部分と対向配置されている。なお、複数の電極部分が、Ｍ行Ｎ列（Ｍ及びＮのそれぞれは２以上の整数）に配列されている場合に、複数の配線構造体は、（Ｍ−１）行以下の行数と（Ｎ−１）列以下の列数に配列されることが望ましい。
《２−２》第２の実施形態の製造方法
第２の実施形態に係る半導体装置の配線構造の製造方法は、第１メタル層２３を公知のエッチング技術を用いて複数の配線構造体にするプロセスがある点において相違するが、他の点は第１の実施形態におけるものと同様である。
《２−３》第２の実施形態の効果
第２の実施形態に係る半導体装置の配線構造によれば、電極パッド２４を複数の電極部分２０１，２０２，２０３，２０４，２０５，…によって構成しているので、各電極部分の内部に発生する応力は、電極パッド２４の内部及び周辺の広い範囲に分散され、絶縁層２２の特定の箇所に、各電極部分の応力に起因する力が集中しない。このため、絶縁層２２が電極パッド２４の各電極部分から受ける力は比較的小さく、絶縁層２２にクラックは生じ難い。
加えて、第２の実施形態に係る半導体装置の配線構造によれば、第１メタル層２３を複数の配線部分によって構成しているので、各配線部分の内部に発生する応力は広い範囲に分散され、絶縁層２２の特定の箇所に、各電極部分の応力に起因する力が集中しない。このため、絶縁層２２が電極パッド２４の各電極部分から受ける力は比較的小さく、絶縁層２２にクラックは生じ難い。
以上に説明したように、第２の実施形態に係る半導体装置の配線構造及びその製造方法によれば、パッド電極２４が密着する絶縁層２２にクラックを生じ難くすることができ、半導体装置の配線構造の品質及び信頼性を一層向上させることができる。
１１，２１ 半導体基板（下地部材）、 １２，２２ 絶縁層、
１３，２３ 配線層（第１メタル層）、 １４，２４ パッド電極（第２メタル層）、
１５，２５ 貫通配線、
１０１，１０２，１０３，１０４，１０５，… 複数の電極部分、
１０１ａ，１０２ａ，１０２ｂ，１０３ａ，１０３ｂ，… ビアホール、
２０１，２０２，２０３，２０４，２０５，… 複数の電極部分、
２０１ａ，２０２ａ，２０２ｂ，２０３ａ，２０３ｂ，… ビアホール。

Claims (17)

  1. 下地部材上に形成された絶縁層と、
    前記絶縁層によって覆われた第１メタル層と、
    互いに間隔をあけて前記絶縁層上に配列され且つ前記第１メタル層より厚く形成された複数の電極部分を有する第２メタル層と
    を備え、
    前記絶縁層は、前記第１メタル層と前記複数の電極部分との間を繋ぐ複数のビアホールを有し、
    前記複数のビアホール内に配置され、前記複数の電極部分を前記第１メタル層に電気的に接続する複数の貫通配線を備えた
    ことを特徴とする半導体装置の配線構造。
  2. 前記複数の電極部分は、複数行複数列に配列されていることを特徴とする請求項１に記載の半導体装置の配線構造。
  3. 前記複数の電極部分のそれぞれの平面形状は、四角形であり、
    前記複数のビアホールは、前記複数の電極部分の角部近傍にそれぞれ配置されている
    ことを特徴とする請求項１又は２に記載の半導体装置の配線構造。
  4. 前記第１メタル層は、単一の配線構造体から成り、
    前記配線構造体は、前記絶縁層を挟んで前記複数の電極部分と対向配置される
    ことを特徴とする請求項１から３までのいずれか１項に記載の半導体装置の配線構造。
  5. 前記第１メタル層は、複数の配線構造体から成り、
    前記複数の配線構造体は、前記絶縁層を挟んで前記複数の電極部分と対向配置される
    ことを特徴とする請求項１から３までのいずれか１項に記載の半導体装置の配線構造。
  6. 前記複数の電極部分が、Ｍ行Ｎ列（Ｍ及びＮのそれぞれは２以上の整数）に配列されている場合に、
    前記複数の配線構造体は、（Ｍ−１）行以下の行数と（Ｎ−１）列以下の列数に配列される
    ことを特徴とする請求項５に記載の半導体装置の配線構造。
  7. 前記第１メタル層、前記貫通配線、及び前記第２メタル層は、同じ導電性材料から構成されることを特徴とする請求項１から５までのいずれか１項に記載の半導体装置の配線構造。
  8. 前記下地部材は、半導体基板であることを特徴とする請求項１から６までのいずれか１項に記載の半導体装置の配線構造。
  9. 前記下地部材は、半導体基板上に形成された他の層であることを特徴とする請求項１から７までのいずれか１項に記載の半導体装置の配線構造。
  10. 前記第２メタル層は、配線がボンディングされるパッド電極であることを特徴とする請求項１から８までのいずれか１項に記載の半導体装置の配線構造。
  11. 下地部材上に第１絶縁層を形成する工程と、
    前記第１絶縁層上に第１メタル層を形成する工程と、
    前記第１メタル層を覆う第２絶縁層を形成する工程と、
    前記第２絶縁層に複数のビアホールを形成する工程と、
    前記複数のビアホール内に、前記第１メタル層に電気的に接続された複数の貫通配線を形成する工程と、
    互いに間隔をあけて前記第２絶縁層上に配列され、前記複数の貫通配線のいずれかに電気的に接続され、前記第１メタル層より厚くなるように、第２メタル層を構成する複数の電極部分を形成する工程と
    を有することを特徴とする半導体装置の配線構造の製造方法。
  12. 前記複数の電極部分は、複数行複数列に配列されていることを特徴とする請求項１１に記載の半導体装置の製造方法。
  13. 前記複数の電極部分のそれぞれの平面形状は、四角形であり、
    前記複数のビアホールは、前記複数の電極部分の角部近傍にそれぞれ配置されている
    ことを特徴とする請求項１１又は１２に記載の半導体装置の配線構造の製造方法。
  14. 前記第１メタル層は、単一の配線構造体から成り、
    前記配線構造体は、前記絶縁層を挟んで前記複数の電極部分と対向配置される
    ことを特徴とする請求項１１から１３までのいずれか１項に記載の半導体装置の配線構造の製造方法。
  15. 前記第１メタル層は、複数の配線構造体から成り、
    前記複数の配線構造体は、前記絶縁層を挟んで前記複数の電極部分と対向配置される
    ことを特徴とする請求項１１から１３までのいずれか１項に記載の半導体装置の配線構造の製造方法。
  16. 前記複数の電極部分が、Ｍ行Ｎ列（Ｍ及びＮのそれぞれは２以上の整数）に配列されている場合に、
    前記複数の配線構造体は、（Ｍ−１）行以下の行数と（Ｎ−１）列以下の列数に配列される
    ことを特徴とする請求項１５に記載の半導体装置の配線構造の製造方法。
  17. 前記第１メタル層、前記貫通配線、及び前記第２メタル層は、同じ導電性材料から構成されることを特徴とする請求項１１から１６までのいずれか１項に記載の半導体装置の配線構造の製造方法。
JP2011020489A 2011-02-02 2011-02-02 半導体装置の配線構造及びその製造方法 Active JP5922331B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2011020489A JP5922331B2 (ja) 2011-02-02 2011-02-02 半導体装置の配線構造及びその製造方法
US13/363,407 US20120193813A1 (en) 2011-02-02 2012-02-01 Wiring structure of semiconductor device and method of manufacturing the wiring structure
CN2012100231365A CN102629600A (zh) 2011-02-02 2012-02-02 半导体装置的布线构造以及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011020489A JP5922331B2 (ja) 2011-02-02 2011-02-02 半導体装置の配線構造及びその製造方法

Publications (2)

Publication Number Publication Date
JP2012160633A true JP2012160633A (ja) 2012-08-23
JP5922331B2 JP5922331B2 (ja) 2016-05-24

Family

ID=46576686

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011020489A Active JP5922331B2 (ja) 2011-02-02 2011-02-02 半導体装置の配線構造及びその製造方法

Country Status (3)

Country Link
US (1) US20120193813A1 (ja)
JP (1) JP5922331B2 (ja)
CN (1) CN102629600A (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102867096B (zh) * 2012-09-24 2015-03-04 中国科学院微电子研究所 一种增强半导体金属层可靠性的版图生成方法及系统
JP6234797B2 (ja) * 2013-12-06 2017-11-22 株式会社日本マイクロニクス 配線基板ビア配置決定装置、方法及びプログラム
CN104376180B (zh) * 2014-11-25 2018-10-12 上海高性能集成电路设计中心 一种布线通道评估及端口规划方法及装置

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63141330A (ja) * 1986-12-03 1988-06-13 Nec Corp 半導体集積回路装置
JPH11126776A (ja) * 1997-10-22 1999-05-11 Nec Corp 半導体装置のボンディングパッド及びその製造方法
JP2000114309A (ja) * 1998-10-01 2000-04-21 Yamaha Corp 半導体装置のボンディングパッド構造
JP2000195896A (ja) * 1998-12-25 2000-07-14 Nec Corp 半導体装置
US20040135223A1 (en) * 2003-01-13 2004-07-15 Allman Derryl D.J. Bond pad design
JP2005251828A (ja) * 2004-03-02 2005-09-15 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2009049309A (ja) * 2007-08-22 2009-03-05 Denso Corp 電子装置およびその製造方法
JP2010093161A (ja) * 2008-10-10 2010-04-22 Panasonic Corp 半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1253939C (zh) * 2002-02-10 2006-04-26 台湾积体电路制造股份有限公司 半导体基底上的接合垫结构
JP2008258258A (ja) * 2007-04-02 2008-10-23 Sanyo Electric Co Ltd 半導体装置
JP5329068B2 (ja) * 2007-10-22 2013-10-30 ルネサスエレクトロニクス株式会社 半導体装置
US8053900B2 (en) * 2008-10-21 2011-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Through-substrate vias (TSVs) electrically connected to a bond pad design with reduced dishing effect

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63141330A (ja) * 1986-12-03 1988-06-13 Nec Corp 半導体集積回路装置
JPH11126776A (ja) * 1997-10-22 1999-05-11 Nec Corp 半導体装置のボンディングパッド及びその製造方法
JP2000114309A (ja) * 1998-10-01 2000-04-21 Yamaha Corp 半導体装置のボンディングパッド構造
JP2000195896A (ja) * 1998-12-25 2000-07-14 Nec Corp 半導体装置
US20040135223A1 (en) * 2003-01-13 2004-07-15 Allman Derryl D.J. Bond pad design
JP2005251828A (ja) * 2004-03-02 2005-09-15 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2009049309A (ja) * 2007-08-22 2009-03-05 Denso Corp 電子装置およびその製造方法
JP2010093161A (ja) * 2008-10-10 2010-04-22 Panasonic Corp 半導体装置

Also Published As

Publication number Publication date
US20120193813A1 (en) 2012-08-02
JP5922331B2 (ja) 2016-05-24
CN102629600A (zh) 2012-08-08

Similar Documents

Publication Publication Date Title
WO2018152923A1 (zh) 触控面板及其制作方法、触控显示屏
KR100267105B1 (ko) 다층패드를구비한반도체소자및그제조방법
JP4671814B2 (ja) 半導体装置
JP2011527830A5 (ja)
CN109768054B (zh) 阵列基板及显示屏
JP2007115922A (ja) 半導体装置
JP2001085465A (ja) 半導体装置
JP5922331B2 (ja) 半導体装置の配線構造及びその製造方法
JP2009176833A (ja) 半導体装置とその製造方法
CN102420202B (zh) 半导体装置及其制造方法
JP5212297B2 (ja) 半導体装置
CN101506970B (zh) 减小基片与基片上的凸出电极之间的应力
JPH01258458A (ja) ウェーハ集積型集積回路
JP6470320B2 (ja) 半導体装置
TWI462258B (zh) 半導體積體電路裝置之墊片結構
JP2010060464A (ja) 物理量センサ
TW202016711A (zh) 觸控面板之製作方法及觸控面板
JP3996045B2 (ja) 半導体装置
JP3129284B2 (ja) 半導集積回路装置の製造方法
JP2011066459A (ja) 半導体装置
TWI782100B (zh) 貫通電極基板及使用有貫通電極基板之半導體裝置
JP2018147947A (ja) 貫通電極基板及びその製造方法
TWI480777B (zh) Touch the substrate
CN107293527B (zh) 具接垫间距改良结构的半导体元件
JP2021028963A (ja) プリント基板

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140131

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20141225

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150106

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150309

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150630

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150831

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160322

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160414

R150 Certificate of patent or registration of utility model

Ref document number: 5922331

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150