CN102629600A - 半导体装置的布线构造以及其制造方法 - Google Patents
半导体装置的布线构造以及其制造方法 Download PDFInfo
- Publication number
- CN102629600A CN102629600A CN2012100231365A CN201210023136A CN102629600A CN 102629600 A CN102629600 A CN 102629600A CN 2012100231365 A CN2012100231365 A CN 2012100231365A CN 201210023136 A CN201210023136 A CN 201210023136A CN 102629600 A CN102629600 A CN 102629600A
- Authority
- CN
- China
- Prior art keywords
- wiring
- semiconductor device
- insulating barrier
- metal layer
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/03—Manufacturing methods
- H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
- H01L2224/03444—Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
- H01L2224/0345—Physical vapour deposition [PVD], e.g. evaporation, or sputtering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/03—Manufacturing methods
- H01L2224/036—Manufacturing methods by patterning a pre-deposited material
- H01L2224/03618—Manufacturing methods by patterning a pre-deposited material with selective exposure, development and removal of a photosensitive material, e.g. of a photosensitive conductive resin
- H01L2224/0362—Photolithography
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Wire Bonding (AREA)
Abstract
本发明提供一种使第二金属层所紧贴的绝缘层难以产生裂纹的半导体装置的布线构造以及其制造方法。半导体装置的布线构造具备:绝缘层(12);第一金属层(13),被绝缘层(12)覆盖;以及第二金属层(14),具有彼此空开间隔地在绝缘层(12)上排列而且以比第一金属层(13)厚的方式形成的多个电极部分(101、102、…),绝缘层(12)具有将第一金属层(13)和多个电极部分(101、102、…)之间相连的多个导通孔,具备配置在多个导通孔内并将多个电极部分与第一金属层(13)电连接的多个贯通布线(15)。
Description
技术领域
本发明涉及半导体装置的布线构造以及其制造方法。
背景技术
以往,如图1(平面图)以及图2(图1的Ⅱ-Ⅱ线剖面图)所示那样的半导体装置的布线构造已广为人知。该布线构造包括:在硅基板1上形成的绝缘层2、被该绝缘层2覆盖的第一金属层3、配置在绝缘层2上的作为焊盘电极的第二金属层4以及与第二金属层4连接的布线5。
可是,在构成第二金属层4的金属的溅射时,当处于热膨胀状态的金属的温度下降时,附着于绝缘层2的金属的收缩力会导致在金属内部产生向内的应力。之后,对金属的不需要的部分进行蚀刻,例如,当形成如图1那样的第二金属层4时,在其内部存在的应力成为如图1中以箭头表示的力(例如图2的F1a)那样,在与第二金属层4紧贴的绝缘层2的内部,产生耐受第二金属层4的应力的力,其结果是,有时能在绝缘层2(特别是第二金属层4角部附近)形成裂纹(图2的附图标记6)。在形成了裂纹6的情况下,使在蚀刻后的冲洗中使用的药液进入绝缘层2内,药液到达至第一金属层3,有时会产生对第一金属层3产生腐蚀等的缺陷。
此外,为了缓和对作为焊盘电极的第二金属层4键合(bonding)导体布线时产生的应力(与图1的箭头相反方向的力)而对焊盘电极的布线设置贯通孔的对策例如在日本特开昭63-141330号公报(专利文献1)中公开。
可是,即使采用专利文献1的对策,在键合导体布线时产生的应力的缓和也是不充分的,在与第二金属层4紧贴的绝缘层2的内部,产生耐受第二金属层4的应力的力,在绝缘层2(特别是第二金属层4的角部附近)容易产生裂纹,有时会产生起因于该裂纹的缺陷。
现有技术文献
专利文献
专利文献1:日本特开昭63-141330号公报(例如图1(a)、(b))。
如上述那样,在现有的半导体装置的布线构造中,存在如下问题:在成为焊盘电极的金属层所紧贴的绝缘层,在溅射后或键合时等,容易产生裂纹,容易产生起因于该裂纹的缺陷。
发明内容
因此,本发明是为了解决上述现有技术的问题而做出的,其目的在于提供一种在第二金属层所紧贴的绝缘层难以产生裂纹的半导体装置的布线构造以及其制造方法。
本发明的半导体装置的布线构造,其特征在于,具备:绝缘层,在基底构件上形成;第一金属层,被所述绝缘层覆盖;以及第二金属层,具有彼此空开间隔地在所述绝缘层上排列而且以比所述第一金属层厚的方式形成的多个电极部分,所述绝缘层具有将所述第一金属层和所述多个电极部分之间相连的多个导通孔,所述布线构造还具备:多个贯通布线,配置在所述多个导通孔内,使所述多个电极部分与所述第一金属层电连接。
本发明的半导体装置的布线构造的制造方法,其特征在于,具有如下工序:在基底构件上形成第一绝缘层;在所述第一绝缘层上形成第一金属层;形成覆盖所述第一金属层的第二绝缘层;在所述第二绝缘层形成多个导通孔;在所述多个导通孔内形成与所述第一金属层电连接的多个贯通布线;以及形成构成第二金属层的多个电极部分,使其彼此空开间隔地在所述第二绝缘层上排列,并与所述多个贯通布线的任一个电连接,且比所述第一金属层厚。
根据本发明的一个方式的半导体装置的布线构造以及其制造方法,能够使得在第二金属层所紧贴的绝缘层难以产生裂纹,能使布线构造的质量提高。
附图说明
图1是概略性地表示现有的半导体装置的布线构造的平面图。
图2是概略性地表示以Ⅱ-Ⅱ线切割图1的布线构造的面的剖面图。
图3是概略性地表示第一实施方式的半导体装置的布线构造的平面图。
图4是概略性地表示以Ⅳ-Ⅳ线切割图3的布线构造的面的剖面图。
图5是概略性地表示以Ⅴ-Ⅴ线切割图3的布线构造的面的剖面图。
图6是概略性地表示以Ⅵ-Ⅵ线切割图3的布线构造的面的剖面图。
图7(a)~(d)是第一实施方式的半导体装置的布线构造的制造方法的工序说明图。
图8是第一实施方式的半导体装置的布线构造的效果的说明图。
图9是比较例的半导体装置的布线构造的说明图。
图10是概略性地表示第二实施方式的半导体装置的布线构造的平面图。
图11是概略性地表示以Ⅺ-Ⅺ线切割图10的布线构造的面的剖面图。
图12是概略性地表示以Ⅻ-Ⅻ线切割图10的布线构造的面的剖面图。
图13是概略性地表示以ⅩⅢ-ⅩⅢ线切割图10的布线构造的面的剖面图。
具体实施方式
《1》第一实施方式
《1-1》第一实施方式的结构
图3是概略性地表示第一实施方式的半导体装置的布线构造的平面图。此外,图4是概略性地表示以Ⅳ-Ⅳ线切割图3的布线构造的面的剖面图,图5是概略性地表示以Ⅴ-Ⅴ线切割图3的布线构造的面的剖面图,图6是概略性地表示以Ⅵ-Ⅵ线切割图3的布线构造的面的剖面图。
如图3至图6所示那样,第一实施方式的半导体装置的布线构造具备:绝缘层(例如SiO2层)12,形成在作为基底构件的半导体基板(例如硅基板)11上;作为布线层的第一金属层13,被该绝缘层12覆盖;以及第二金属层14,具有彼此空开间隔地在绝缘层12上排列而且以比第一金属层13厚的方式形成的多个电极部分101、102、103、104、105、…。绝缘层12具有将第一金属层13和多个电极部分101、102、103、104、105、…之间相连的多个导通孔(via-hole)(例如,101a、102a、102b、103a、103b、…)。在多个导通孔内具备使多个电极部分101、102、103、104、105、…与第一金属层13电连接的多个贯通布线15。
此外,多个电极部分101、102、103、104、105、…排列成多行多列(在本实施方式中是5行5列)。但是,排列的行数以及列数并不限定于图示的例子,为4行4列、3行3列或5行6列那样的其他排列也可。
此外,多个电极部分101、102、103、104、105、…的每一个的平面形状是四角形(在图中是正方形或长方形)。但是,多个电极部分101、102、103、104、105、…的每一个的平面形状并不限定于四角形,为圆形、椭圆形、具有4个以外的角的多角形等其他形状也可。
此外,多个导通孔101a、102a、102b、103a、103b、…分别配置在多个电极部分的角部附近。但是,多个导通孔的位置为其他位置也可。
此外,在第一实施方式中,第一金属层13由单一的构造体构成,该构造体夹着绝缘层12的一部分与多个电极部分101、102、103、104、105、…相向配置。
此外,第一金属层13、贯通布线15以及第二金属层14由相同的导电性材料,例如,铝或铜或包含它们的任一种的合金或其他导电性金属构成。
基底构件为在半导体基板上形成的其他层,例如为其他绝缘层(未图示)也可。
《1-2》第一实施方式的制造方法
图7(a)~(d)是第一实施方式的半导体装置的布线构造的制造方法的工序说明图。在第一实施方式的半导体装置的布线构造的制造方法中,如图7(a)所示那样,在半导体基板11上使用公知的成膜工艺形成第一绝缘层12a,在第一绝缘层12a上使用公知的成膜工艺(例如溅射法等)形成第一金属层13,使用公知的成膜工艺形成覆盖第一金属层的第二绝缘层12b,实施公知的平坦化处理。再有,通过第一绝缘层12a和第二绝缘层12b构成绝缘层12。
接着,如图7(b)所示那样,使用公知的工艺(例如光刻蚀法技术)在第二绝缘层12b中形成多个导通孔101a、102a、…,在多个导通孔内形成与第一金属层电连接的多个贯通布线15。
接着,如图7(c)所示那样,使用公知的成膜工艺(例如溅射法等)形成金属层14a。
接着,如图7(d)所示那样,使用公知的工艺(例如光刻技术)分割金属层14a,形成由多个电极部分101、102、103、104、105、…构成的焊盘电极。采用以上的工艺,能制造第一实施方式的半导体装置的布线构造。
《1-3》第一实施方式的效果
图8是第一实施方式的半导体装置的布线构造的效果的说明图,图9是比较例的半导体装置的布线构造的说明图。如图8所示那样,根据第一实施方式的半导体装置的布线构造,通过多个电极部分101、102、103、104、105、…构成电极焊盘14,因此在各电极部分的内部产生的应力例如如图8中以箭头表示的那样分散在电极焊盘14的内部以及周边的宽的范围中,起因于各电极部分的应力(以实线箭头表示)的力不会集中在绝缘层12的特定的处所。因此,绝缘层12从电极焊盘14的各电极部分受到的力F14(以虚线表示的箭头)比较小,在绝缘层12难以产生裂纹。
假设在如图9所示那样,通过1个电极部分来构成电极焊盘4的情况下,在电极焊盘4的内部产生的应力例如如图9中以箭头表示的那样会特别集中在电极焊盘4的角部的4个处所,起因于应力(以实线箭头表示)的力会集中在绝缘层2的特定的处所。因此,绝缘层2从电极焊盘4的电极部分受到的力F4(以虚线表示的箭头)大,在绝缘层2容易产生裂纹。
此外,根据第一实施方式的半导体装置的布线构造,由于通过单一的布线构造体来构成第一金属层13,所以在第一金属层13的内部产生的应力会集中在绝缘层12的特定的处所,但由于第一金属层13以比焊盘电极薄的方式形成,因此对绝缘层12施加的力比较小,对绝缘层22给予的影响少。
如以上说明的那样,根据第一实施方式的半导体装置的布线构造以及其制造方法,能够使得在焊盘电极14所紧贴的绝缘层12难以产生裂纹,能使半导体装置的布线构造的质量以及可靠性提高。
《2》第二实施方式
《2-1》第二实施方式的结构
图10是概略性地表示第二实施方式的半导体装置的布线构造的平面图。此外,图11是概略性地表示以Ⅺ-Ⅺ线切割图10的布线构造的面的剖面图,图12是概略性地表示以Ⅻ-Ⅻ线切割图10的布线构造的面的剖面图,图13是概略性地表示以ⅩⅢ-ⅩⅢ线切割图10的布线构造的面的剖面图。
如图10至图13所示那样,第二实施方式的半导体装置的布线构造具备:绝缘层(例如SiO2层)22,在作为基底构件的半导体基板(例如硅基板)21上形成;作为布线层的第一金属层23,被该绝缘层22覆盖;以及第二金属层24,具有彼此空开间隔地在绝缘层22上排列而且以比第一金属层23厚的方式形成的多个电极部分201、202、203、204、205、…。绝缘层22具有将第一金属层23和多个电极部分201、202、203、204、205、…之间相连的多个导通孔(例如,201a、202a、202b、203a、203b、…)。在多个导通孔内具备将多个电极部分201、202、203、204、205、…与第一金属层23电连接的多个贯通布线25。
此外,多个电极部分201、202、203、204、205、…排列成多行多列(在本实施方式中是5行5列)。但是,排列的行数以及列数并不限定于图示的例子,为4行4列、3行3列或5行6列那样的其他排列也可。
此外,多个电极部分201、202、203、204、205、…的每一个的平面形状是四角形(在图中是正方形或长方形)。但是,多个电极部分201、202、203、204、205、…的每一个的平面形状并不限定于四角形,为圆形、椭圆形、具有4个以外的角的多角形等其他形状也可。
此外,多个导通孔201a、202a、202b、203a、203b、…分别配置在多个电极部分的角部附近。但是,多个导通孔的位置为其他位置也可。
此外,在第二实施方式中,第一金属层23由多个布线构造体(在第二实施方式中是4行4列)构成,多个布线构造体夹着绝缘层与多个电极部分相向配置。再有,在多个电极部分排列成M行N列(M以及N分别是2以上的整数)的情况下,优选多个布线构造体排列成(M-1)行以下的行数和(N-1)列以下的列数。
《2-2》第二实施方式的制造方法
第二实施方式的半导体装置的布线构造的制造方法在具有使用公知的蚀刻技术将第一金属层23作成多个布线构造体的工艺的方面不同,但其他方面和第一实施方式中的情况是同样的。
《2-3》第二实施方式的效果
根据第二实施方式的半导体装置的布线构造,由于通过多个电极部分201、202、203、204、205、…来构成电极焊盘24,所以在各电极部分的内部产生的应力分散到电极焊盘24的内部以及周边的宽的范围中,起因于各电极部分的应力的力不会集中在绝缘层22的特定的处所。因此,绝缘层22从电极焊盘24的各电极部分受到的力比较小,在绝缘层22难以产生裂纹。
除此之外,根据第二实施方式的半导体装置的布线构造,由于通过多个布线部分来构成第一金属层23,所以在各布线部分的内部产生的应力分散到宽的范围中,起因于各电极部分的应力的力不会集中在绝缘层22的特定的处所。因此,绝缘层22从电极焊盘24的各电极部分受到的力比较小,在绝缘层22难以产生裂纹。
如以上说明的那样,根据第二实施方式的半导体装置的布线构造以及其制造方法,能够使得在焊盘电极24所紧贴的绝缘层22难以产生裂纹,能使半导体装置的布线构造的质量以及可靠性进一步提高。
附图标记的说明
11、21 半导体基板(基底构件);
12、22 绝缘层;
13、23 布线层(第一金属层);
14、24 焊盘电极(第二金属层);
15、25 贯通布线;
101、102、103、104、105、… 多个电极部分;
101a、102a、102b、103a、103b、… 导通孔;
201、202、203、204、205、… 多个电极部分;
201a、202a、202b、203a、203b、… 导通孔。
Claims (17)
1.一种半导体装置的布线构造,其特征在于,具备:
绝缘层,在基底构件上形成;
第一金属层,被所述绝缘层覆盖;以及
第二金属层,具有彼此空开间隔地在所述绝缘层上排列而且以比所述第一金属层厚的方式形成的多个电极部分,
所述绝缘层具有将所述第一金属层和所述多个电极部分之间相连的多个导通孔,
所述布线构造还具备:多个贯通布线,配置在所述多个导通孔内,将所述多个电极部分与所述第一金属层电连接。
2.根据权利要求1所述的半导体装置的布线构造,其特征在于,
所述多个电极部分排列成多行多列。
3.根据权利要求1或2所述的半导体装置的布线构造,其特征在于,
所述多个电极部分的每一个的平面形状是四角形,
所述多个导通孔分别配置在所述多个电极部分的角部附近。
4.根据权利要求1或2所述的半导体装置的布线构造,其特征在于,
所述第一金属层由单一的布线构造体构成,
所述布线构造体夹着所述绝缘层与所述多个电极部分相向配置。
5.根据权利要求1或2所述的半导体装置的布线构造,其特征在于,
所述第一金属层由多个布线构造体构成,
所述多个布线构造体夹着所述绝缘层与所述多个电极部分相向配置。
6.根据权利要求5所述的半导体装置的布线构造,其特征在于,
在所述多个电极部分排列成M行N列的情况下,所述多个布线构造体排列成(M-1)行以下的行数和(N-1)列以下的列数,其中,M以及N分别是2以上的整数。
7.根据权利要求1或2所述的半导体装置的布线构造,其特征在于,
所述第一金属层、所述贯通布线以及所述第二金属层由相同的导电性材料构成。
8.根据权利要求1或2所述的半导体装置的布线构造,其特征在于,
所述基底构件是半导体基板。
9.根据权利要求1或2所述的半导体装置的布线构造,其特征在于,
所述基底构件是在半导体基板上形成的其他层。
10.根据权利要求1或2所述的半导体装置的布线构造,其特征在于,
所述第二金属层是键合布线的焊盘电极。
11.一种半导体装置的布线构造的制造方法,其特征在于,具有如下工序:
在基底构件上形成第一绝缘层;
在所述第一绝缘层上形成第一金属层;
形成覆盖所述第一金属层的第二绝缘层;
在所述第二绝缘层中形成多个导通孔;
在所述多个导通孔内形成与所述第一金属层电连接的多个贯通布线;以及
形成构成第二金属层的多个电极部分,使其彼此空开间隔地在所述第二绝缘层上排列,并与所述多个贯通布线的任一个电连接,且比所述第一金属层厚。
12.根据权利要求11所述的半导体装置的构造方法,其特征在于,
所述多个电极部分排列成多行多列。
13.根据权利要求11或12所述的半导体装置的布线构造的制造方法,其特征在于,
所述多个电极部分的每一个的平面形状是四角形,
所述多个导通孔分别配置在所述多个电极部分的角部附近。
14.根据权利要求11或12所述的半导体装置的布线构造的制造方法,其特征在于,
所述第一金属层由单一的布线构造体构成,
所述布线构造体夹着所述绝缘层与所述多个电极部分相向配置。
15.根据权利要求11或12所述的半导体装置的布线构造的制造方法,其特征在于,
所述第一金属层由多个布线构造体构成,
所述多个布线构造体夹着所述绝缘层与所述多个电极部分相向配置。
16.根据权利要求15所述的半导体装置的布线构造的制造方法,其特征在于,
在所述多个电极部分排列成M行N列的情况下,所述多个布线构造体排列成(M-1)行以下的行数和(N-1)列以下的列数,其中,M以及N分别是2以上的整数。
17.根据权利要求11或12所述的半导体装置的布线构造的制造方法,其特征在于,
所述第一金属层、所述贯通布线以及所述第二金属层由相同的导电性材料构成。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011020489A JP5922331B2 (ja) | 2011-02-02 | 2011-02-02 | 半導体装置の配線構造及びその製造方法 |
JP2011-020489 | 2011-02-02 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN102629600A true CN102629600A (zh) | 2012-08-08 |
Family
ID=46576686
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN2012100231365A Pending CN102629600A (zh) | 2011-02-02 | 2012-02-02 | 半导体装置的布线构造以及其制造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20120193813A1 (zh) |
JP (1) | JP5922331B2 (zh) |
CN (1) | CN102629600A (zh) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102867096A (zh) * | 2012-09-24 | 2013-01-09 | 中国科学院微电子研究所 | 一种增强半导体金属层可靠性的版图生成方法及系统 |
CN104701217A (zh) * | 2013-12-06 | 2015-06-10 | 日本麦可罗尼克斯股份有限公司 | 布线基板导通孔配置确定装置及方法 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104376180B (zh) * | 2014-11-25 | 2018-10-12 | 上海高性能集成电路设计中心 | 一种布线通道评估及端口规划方法及装置 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1438701A (zh) * | 2002-02-10 | 2003-08-27 | 台湾积体电路制造股份有限公司 | 半导体基底上的接合垫结构 |
US7023067B2 (en) * | 2003-01-13 | 2006-04-04 | Lsi Logic Corporation | Bond pad design |
CN101281893A (zh) * | 2007-04-02 | 2008-10-08 | 三洋电机株式会社 | 半导体装置 |
US20090102059A1 (en) * | 2007-10-22 | 2009-04-23 | Renesas Technology Corp. | Semiconductor device |
CN101728349A (zh) * | 2008-10-10 | 2010-06-09 | 松下电器产业株式会社 | 半导体装置 |
CN101728371A (zh) * | 2008-10-21 | 2010-06-09 | 台湾积体电路制造股份有限公司 | 集成电路结构 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63141330A (ja) * | 1986-12-03 | 1988-06-13 | Nec Corp | 半導体集積回路装置 |
JP3211749B2 (ja) * | 1997-10-22 | 2001-09-25 | 日本電気株式会社 | 半導体装置のボンディングパッド及びその製造方法 |
JP2974022B1 (ja) * | 1998-10-01 | 1999-11-08 | ヤマハ株式会社 | 半導体装置のボンディングパッド構造 |
JP2000195896A (ja) * | 1998-12-25 | 2000-07-14 | Nec Corp | 半導体装置 |
JP2005251828A (ja) * | 2004-03-02 | 2005-09-15 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
JP5003347B2 (ja) * | 2007-08-22 | 2012-08-15 | 株式会社デンソー | 電子装置およびその製造方法 |
-
2011
- 2011-02-02 JP JP2011020489A patent/JP5922331B2/ja active Active
-
2012
- 2012-02-01 US US13/363,407 patent/US20120193813A1/en not_active Abandoned
- 2012-02-02 CN CN2012100231365A patent/CN102629600A/zh active Pending
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1438701A (zh) * | 2002-02-10 | 2003-08-27 | 台湾积体电路制造股份有限公司 | 半导体基底上的接合垫结构 |
US7023067B2 (en) * | 2003-01-13 | 2006-04-04 | Lsi Logic Corporation | Bond pad design |
CN101281893A (zh) * | 2007-04-02 | 2008-10-08 | 三洋电机株式会社 | 半导体装置 |
US20090102059A1 (en) * | 2007-10-22 | 2009-04-23 | Renesas Technology Corp. | Semiconductor device |
CN101728349A (zh) * | 2008-10-10 | 2010-06-09 | 松下电器产业株式会社 | 半导体装置 |
CN101728371A (zh) * | 2008-10-21 | 2010-06-09 | 台湾积体电路制造股份有限公司 | 集成电路结构 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102867096A (zh) * | 2012-09-24 | 2013-01-09 | 中国科学院微电子研究所 | 一种增强半导体金属层可靠性的版图生成方法及系统 |
CN104701217A (zh) * | 2013-12-06 | 2015-06-10 | 日本麦可罗尼克斯股份有限公司 | 布线基板导通孔配置确定装置及方法 |
CN104701217B (zh) * | 2013-12-06 | 2017-09-15 | 日本麦可罗尼克斯股份有限公司 | 布线基板导通孔配置确定装置及方法 |
Also Published As
Publication number | Publication date |
---|---|
US20120193813A1 (en) | 2012-08-02 |
JP5922331B2 (ja) | 2016-05-24 |
JP2012160633A (ja) | 2012-08-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5331514A (en) | Integrated-circuit package | |
CN101593743B (zh) | 集成电路元件 | |
WO2016121491A1 (ja) | 電子回路モジュール | |
US10950533B2 (en) | Through electrode substrate and semiconductor device | |
JP2014179472A (ja) | モジュールおよびその製造方法 | |
EP2634797B1 (en) | Wiring board | |
CN103165524B (zh) | 一种igbt芯片及其正面铜金属化结构的制作方法 | |
JP2007115922A (ja) | 半導体装置 | |
CN102629600A (zh) | 半导体装置的布线构造以及其制造方法 | |
JP2001085465A (ja) | 半導体装置 | |
JP5235627B2 (ja) | 多数個取り配線基板 | |
CN111627921B (zh) | 显示面板、终端设备及制造方法 | |
JP2011054620A (ja) | 多層配線基板の製造方法 | |
JP5383407B2 (ja) | 多数個取り配線基板 | |
CN105074913B (zh) | 陶瓷衬底上的多层金属化 | |
US8434941B2 (en) | Temperature measuring sensor and method of producing same | |
JP5003418B2 (ja) | 半導体装置とその製造方法 | |
JP5956185B2 (ja) | 多数個取り配線基板 | |
JP5855822B2 (ja) | 多数個取り配線基板 | |
JP4458974B2 (ja) | 多数個取り配線基板 | |
JP2005311117A5 (zh) | ||
DE102007002807A1 (de) | Chipanordnung und Verfahren zur Herstellung einer Chipanordnung | |
JP7419738B2 (ja) | 薄膜コンデンサ及びこれを内蔵する回路基板 | |
JP4177849B2 (ja) | 電子部品搭載用配線基板および電子装置 | |
TWI782100B (zh) | 貫通電極基板及使用有貫通電極基板之半導體裝置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C53 | Correction of patent of invention or patent application | ||
CB02 | Change of applicant information |
Address after: Yokohama City, Kanagawa Prefecture, Japan Applicant after: Lapis Semiconductor Co., Ltd. Address before: Tokyo, Japan, Japan Applicant before: Lapis Semiconductor Co., Ltd. |
|
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20120808 |